KR20230026608A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20230026608A
KR20230026608A KR1020210108331A KR20210108331A KR20230026608A KR 20230026608 A KR20230026608 A KR 20230026608A KR 1020210108331 A KR1020210108331 A KR 1020210108331A KR 20210108331 A KR20210108331 A KR 20210108331A KR 20230026608 A KR20230026608 A KR 20230026608A
Authority
KR
South Korea
Prior art keywords
channel
pattern
patterns
memory device
semiconductor memory
Prior art date
Application number
KR1020210108331A
Other languages
English (en)
Inventor
이기석
김근남
김희중
이원석
조민희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210108331A priority Critical patent/KR20230026608A/ko
Priority to EP22166736.3A priority patent/EP4138133A1/en
Priority to TW111117188A priority patent/TWI810925B/zh
Priority to US17/741,701 priority patent/US20230055147A1/en
Priority to CN202210620882.6A priority patent/CN115942742A/zh
Publication of KR20230026608A publication Critical patent/KR20230026608A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인; 상기 제1 방향과 직교하는 제2 방향으로 연장되는 워드 라인; 상기 비트 라인과 상기 워드 라인 사이의 채널 패턴으로서, 상기 채널 패턴은 상기 비트 라인과 연결되는 수평 채널부 및 상기 수평 채널부로부터 상기 제1 및 제2 방향들에 대해 수직하는 제3 방향으로 돌출되는 수직 채널부를 포함하는 것; 및 상기 워드 라인과 상기 채널 패턴 사이의 게이트 절연 패턴을 포함하되, 상기 채널 패턴의 상기 수평 채널부는 상기 제1 및 제2 방향들에 대해 사선인 제4 방향과 나란하게 배치될 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 방향으로 연장되는 비트 라인; 상기 제1 방향과 직교하는 제2 방향으로 연장되는 워드 라인; 상기 비트 라인과 상기 워드 라인 사이의 채널 패턴으로서, 상기 채널 패턴은 상기 비트 라인과 연결되는 수평 채널부 및 상기 수평 채널부로부터 상기 제1 및 제2 방향들에 대해 수직하는 제3 방향으로 돌출되는 수직 채널부를 포함하는 것; 및 상기 워드 라인과 상기 채널 패턴 사이의 게이트 절연 패턴을 포함하되, 상기 채널 패턴의 상기 수평 채널부는 상기 제1 및 제2 방향들에 대해 사선인 제4 방향과 나란하게 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 제1 방향으로 연장되는 비트 라인; 상기 제1 방향과 직교하는 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 비트 라인과 상기 제1 및 제2 워드 라인들 사이에 제공되는 채널 패턴으로서, 상기 채널 패턴은 상기 제1 및 제2 방향들에 대해 사선인 제3 방향으로 이격되는 제1 및 제2 수직 채널부들 및 상기 제1 및 제2 수직 채널부들을 연결하는 수평 채널부를 포함하는 것; 및 상기 제1 및 제2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 하부 절연막을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에서 제1 방향으로 연장되는 비트 라인들; 상기 비트 라인들을 가로질러 제2 방향으로 연장되는 트렌치들을 갖는 몰드 절연 패턴; 상기 각 트렌치 내에서 상기 비트 라인들을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인; 상기 비트 라인들과 상기 제1 및 제2 워드 라인들 사이에 제공되는 채널 패턴들로서, 상기 채널 패턴들 각각은 상기 제1 및 제2 방향들에 대해 사선인 제3 방향으로 이격되는 제1 및 제2 수직 채널부들 및 상기 제1 및 제2 수직 채널부들을 연결하는 수평 채널부를 포함하는 것; 및 상기 채널 패턴들과 상기 제1 및 제2 워드 라인들 사이에 배치되며 상기 제2 방향으로 연장되는 게이트 절연 패턴; 상기 채널 패턴들의 상기 제1 및 제2 수직 채널부들에 각각 연결되는 랜딩 패드들; 및 상기 랜딩 패드들 상에 각각 배치되는 데이터 저장 패턴들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 거울 대칭으로 형성된 채널 패턴 및 워드 라인들을 이용하여 수직 채널 트랜지스터를 구현할 수 있다. 이에 따라 반도체 메모리 장치의 집적도가 보다 향상될 수 있다.
인접하는 채널 패턴들을 워드 라인들 및 비트 라인들에 대해 사선 방향으로 배치함으로써, 인접하는 수직 채널 트랜지스터들의 채널들 간의 커플링을 줄일 수 있다. 또한, 채널 패턴들과 연결되는 랜딩 패드들 및 데이터 저장 패턴들을 효율적으로 배치할 수 있다. 따라서, 반도체 메모리 장치의 전기적 특성 및 집적도가 보다 향상될 수 있다.
나아가, 산화물 반도체를 채널 패턴으로 사용함으로써 트랜지스터의 누설 전류를 줄일 수 있다. 또한, 주변 회로들이 셀 어레이와 수직적으로 중첩될 수 있으므로, 반도체 메모리 장치의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', D-D', 및 E-E'선을 따라 자른 단면들을 나타낸다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 채널 패턴을 나타내는 도면이다.
도 6a, 도 6b, 도 6c, 및 도 6d는 도 4a의 P 부분을 확대한 도면들이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A' 및 B-B' 선을 따라 자른 단면들을 나타낸다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', D-D', 및 E-E'선을 따라 자른 단면들을 나타낸다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', 및 D-D'선을 따라 자른 단면들을 나타낸다.
도 13a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 12b 내지 도 20b, 도 12c 내지 도 20c, 도 21a 내지 도 23a, 및 도 21b 내지 도 23b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있으며, 데이터 저장 소자(DS)는 선택 소자(TR)를 통해 비트 라인(BL)과 연결될 수 있다. 선택 소자(TR)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(TR)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 주변 회로 구조체(PS), 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100)의 상면에 대해 수직하는 제3 방향(D3)으로 반도체 기판(100)과 셀 어레이 구조체(CS) 사이에 제공될 수 있다.
셀 어레이 구조체(CS)는 비트 라인들(BL) 및 워드 라인들(WL) 및 이들 사이의 메모리 셀들(도 1의 MC)을 포함할 수 있다. 메모리 셀들(도 1의 MC)은 서로 교차하는 제1 및 제2 방향들(D1, D2)으 연장되는 평면 상에 2차원 또는 3차원적으로 배열될 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
실시예들에 따르면, 각 메모리 셀(도 1의 MC)의 선택 소자(TR)로서 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 반도체 기판(100)의 상면에 대해 수직하는 방향(즉, 제3 방향(D3))으로 연장되는 구조를 가리킬 수 있다. 또한, 각 메모리 셀(도 1의 MC)의 데이터 저장 소자(DS)로서 캐패시터가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', D-D', 및 E-E'선을 따라 자른 단면들을 나타낸다. 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 채널 패턴을 나타내는 도면이다. 도 6a, 도 6b, 도 6c, 및 도 6d는 도 4a의 P 부분을 확대한 도면들이다.
도 3, 도 4a, 및 도 4b를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100)의 전면 상에 집적되는 코어 및 주변 회로들(SA, PC), 코어 및 주변 회로들(SA, PC)을 덮는 주변회로 절연막(ILD), 주변 콘택 플러그들(PCT), 및 주변 회로 배선들(PCL)을 포함할 수 있다.
상세하게, 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 반도체 기판(100)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다.
반도체 기판(100)의 셀 어레이 영역(CAR)에 센스 앰프(도 1의 3)를 포함하는 코어 회로(SA)가 제공될 수 있으며, 반도체 기판(100)의 주변 회로 영역(PCR)에 워드라인 드라이버 및 제어 로직(도 1의 5)과 같은 주변 회로들(PC)이 제공될 수 있다.
코어 및 주변 회로들(SA, PC)은 반도체 기판(100) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다 코어 및 주변 회로들(SA, PC)은 주변 회로 배선들(PCL) 및 주변회로 콘택 플러그들(PCT)을 통해 비트 라인들(BL) 및 워드 라인들(WL)과 전기적으로 연결될 수 있다. 센스 앰프들이 비트 라인들(BL)에 전기적으로 연결될 수 있으며, 각 센스 앰프는 한 쌍의 비트 라인들(BL)에서 감지되는 전압 레벨의 차이를 증폭 및 출력할 수 있다.
주변회로 절연막(ILD)은 반도체 기판(100) 상에서 코어 및 주변 회로들(SA, PC), 주변 회로 배선들(PCL), 및 주변회로 콘택 플러그들(PCT)을 덮을 수 있다. 주변회로 절연막(ILD)은 실질적으로 평탄한 상면을 가질 수 있다. 주변회로 절연막(ILD)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 주변회로 절연막(ILD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변회로 절연막(ILD) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 셀 어레이 구조체(CS)는 복수의 비트 라인들(BL), 채널 패턴들(CP), 제1 및 제2 워드 라인들(WL1, WL2), 게이트 절연 패턴(Gox), 및 데이터 저장 패턴들(DSP)을 포함할 수 있다.
비트 라인들(BL)이 주변회로 절연막(ILD) 상에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 반도체 기판(100)의 상면과 평행할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있으며, 제1 폭(W1)은 약 1nm 내지 50nm일 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
비트 라인들(BL)은 하부 콘택 플러그들(LCT)을 통해 주변 회로 배선들(PCL)과 연결될 수 있다. 이에 더하여, 주변 회로 영역(PCR)에서, 비트 라인들(BL)과 동일한 레벨에 하부 도전 패턴들(LCP)이 배치될 수 있다. 하부 도전 패턴들(LCP)은 하부 콘택 플러그들(LCT)을 통해 주변 회로 배선들(PCL)과 연결될 수 있다. 하부 도전 패턴들(LCP)은 비트 라인들(BL)과 동일한 도전 물질을 포함할 수 있다.
비트 라인들(BL)과 주변 회로 배선들(PCL) 사이, 그리고 하부 도전 패턴들(LCP)과 주변 회로 배선들(PCL)에 하부 콘택 플러그들(LCT)을 둘러싸는 하부 절연 패턴(111)이 배치될 수 있다.
제1 절연 패턴(121)이 비트 라인들(BL) 사이에 배치될 수 있다. 제1 절연 패턴(121)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
차폐 구조체들(SS)이 비트 라인들(BL) 사이에 각각 제공될 수 있으며, 차폐 구조체들(SS)은 제1 방향(D1)으로 나란하게 연장될 수 있다. 차폐 구조체들(SS)은 금속과 같은 도전 물질을 포함할 수 있다. 차폐 구조체들(SS)은 제1 절연 패턴(121) 내에 제공될 수 있으며, 차폐 구조체들(SS)의 상면들은 비트 라인들(BL)의 상면들보다 낮은 레벨에 위치할 수 있다.
일부 실시예들에 따르면, 차폐 구조체들(SS)은 도전 물질로 이루어질 수 있으며, 그 내부에 에어 갭 또는 보이드를 포함할 수 있다. 또 다른 예로, 차폐 구조체들(SS) 대신 제1 절연 패턴(121) 내에 에어 갭들이 정의될 수도 있다.
몰드 절연 패턴(125)이 제1 절연 패턴(121) 및 비트 라인들(BL) 상에 배치될 수 있다. 몰드 절연 패턴(125)은 비트 라인들(BL)을 가로질러 제2 방향(D2)으로 연장되며 제1 방향(D1)으로 서로 이격되는 트렌치들(도 15a의 T 참조)을 정의할 수 있다. 몰드 절연 패턴(125)은 주변 회로 영역(PCR)에서 하부 도전 패턴들(LCP)의 상면들을 덮을 수 있다. 몰드 절연 패턴(125)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
채널 패턴들(CP)이 비트 라인들(BL) 상에 배치될 수 있다. 채널 패턴들(CP)은 몰드 절연 패턴(125)의 각 트렌치(도 15a의 T 참조) 내에서 제2 방향(D2)으로 서로 이격될 수 있다 채널 패턴들(CP)은 각 비트 라인(BL) 상에서 몰드 절연 패턴(125)에 의해 제1 및 제2 방향들(D1, D2)에 대해 사선 방향인 제4 방향(D4)으로 서로 이격될 수 있다. 여기서, 제4 방향(D4)은 반도체 기판(100)의 상면과 평행할 수 있다. 채널 패턴들(CP)은 제2 방향(D2)으로 일정 간격으로 이격될 수 있다. 채널 패턴들 각각은 제2 방향(D2)으로 비트 라인들(BL)의 폭보다 큰 폭을 가질 수 있다.
보다 상세하게, 도 5 및 도 6a를 참조하면, 채널 패턴들(CP) 각각은 제4 방향(D4)으로 서로 대향하는 제1 및 제2 수직 채널부들(VCP1, VCP2) 및 제1 및 제2 수직 채널부들(VCP1, VCP2)을 연결하며 비트 라인(BL)과 연결되는 수평 채널부(HCP)를 포함할 수 있다. 수평 채널부(HCP)는 제4 방향(D4)으로 연장될 수 있으며, 채널 패턴들(CP) 각각은, 평면적 관점에서, 평행 사변 형태 또는 마름모 형태를 가질 수 있다. 수평 채널부(HCP)의 일부분은 제1 및 제2 워드 라인들(WL1, WL2) 사이에 위치할 수 있다. 채널 패턴(CP)의 수평 채널부(HCP)는 제1 및 제2 수직 채널부들(VCP1, VCP2)과 해당 비트 라인(BL)을 전기적으로 및 공통으로 연결할 수 있다. 즉, 반도체 메모리 장치는 한 쌍의 수직 채널 트랜지스터들이 하나의 비트 라인(BL)을 공유하는 구조를 가질 수 있다.
실시예들에 따르면, 채널 패턴들(CP)의 제1 및 제2 수직 채널부들(VCP1, VCP2)은, 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다.
보다 상세하게, 채널 패턴들(CP)의 수평 채널부들(HCP)은 비트 라인들(BL)의 상면들과 직접 접촉할 있다. 비트 라인들(BL)의 상면들 상에서 수평 채널부들(HCP)의 두께는 몰드 절연 패턴(125)의 측벽 상에서 제1 및 제2 수직 채널부들(VCP1, VCP2)의 두께와 실질적으로 동일할 수 있다.
제1 및 제2 수직 채널부들(VCP1, VCP2) 각각은 몰드 절연 패턴(125)과 접촉하는 외측벽 및 외측벽에 대향하는 내측벽을 가질 수 있으며, 제1 및 제2 수직 채널부들(VCP1, VCP2)의 내측벽들이 제4 방향(D4)으로 서로 대향할 수 있다.
제1 수직 채널부(VCP1)와 제2 수직 채널부(VCP2)는, 도 5에 도시된 바와 같이, 제1 방향(D1)으로 마주보지 않는 제1 영역(R1)과 마주보는 제2 영역(R2)을 포함할 수 있다. 즉, 제1 방향(D1)으로 오버랩되는 제1 및 제2 수직 채널부들(VCP1, VCP2)의 제2 영역(R2)의 면적이, 제1 방향(D1)으로 오버랩되지 않는 제1 및 제2 수직 채널부들(VCP1, VCP2)의 제1 영역(R1)의 면적보다 작을 수 있다. 이에 따라, 제1 방향(D1)으로 인접하는 채널 패턴들(CP) 간의 커플링을 줄일 수 있다.
제1 및 제2 수직 채널부들(VCP1, VCP2)은 반도체 기판(100)의 상면에 대해 수직한 제3 방향(D3)으로 수직적 길이를 가질 수 있으며, 제1 방향(D1)으로 폭을 가질 수 있다. 제1 및 제2 수직 채널부들(VCP1, VCP2)의 수직적 길이는 그 폭보다 약 2배 내지 10배일 수 있으며, 이에 한정되는 것은 아니다. 제1 방향(D1)으로 제1 및 제2 수직 채널부들(VCP1, VCP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제1 및 제2 수직 채널부들(VCP1, VCP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다.
각각의 채널 패턴들(CP)에서, 수평 채널부(HCP)는 공통 소오스/드레인 영역을 포함할 수 있으며, 제1 수직 채널부(VCP1)의 상단은 제1 소오스/드레인 영역을 포함하고, 제2 수직 채널부(VCP2)의 상단은 제2 소오스/드레인 영역을 포함할 수 있다. 제1 수직 채널부(VCP1)는 제1 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제1 채널 영역을 포함할 수 있으며, 제2 수직 채널부(VCP2)는 제2 소오스/드레인 영역과 공통 소오스/드레인 영역 사이에 제2 채널 영역을 포함할 수 있다. 실시예들에 따르면, 제1 수직 채널부(VCP1)의 채널 영역은 제1 워드 라인(WL1)에 의해 제어될 수 있으며, 제2 수직 채널부(VCP2)의 채널 영역은 제2 워드 라인(WL2)에 의해 제어될 수 있다.
실시예들에 따르면, 채널 패턴들(CP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 채널 패턴들(CP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 채널 패턴들(CP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 채널 패턴들(CP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 채널 패턴들(CP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널 패턴들(CP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널 패턴들(CP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
도 3, 도 4a, 도 4b, 및 도 6a를 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)이 비트 라인들(BL) 및 채널 패턴들(CP)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 번갈아 배열될 수 있다. 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)은 각 채널 패턴(CP)의 제1 및 제2 수직 채널부들(VCP1, VCP2) 사이에서 수평 채널부(HCP) 상에 배치될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2) 각각은 내측벽들 및 내측벽들에 대향하는 외측벽들을 가질 수 있으며, 제1 및 제2 워드 라인들(WL1, WL2)의 외측벽들이 수평 채널부(HCP) 상에서 서로 마주보도록 배치될 수 있다. 제1 워드 라인(WL1)의 내측벽은 제1 수직 채널부(VCP1)의 내측벽과 인접할 수 있으며, 제2 워드 라인(WL2)의 내측벽은 제2 수직 채널부(VCP2)의 내측벽과 인접할 수 있다. 제1 워드 라인(WL1)은 제1 수직 채널부(VCP1)의 제1 채널 영역과 인접할 수 있으며, 제2 워드 라인(WL2)은 제2 수직 채널부(VCP2)의 제2 채널 영역과 인접할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은, 제1 방향(D1)으로, 몰드 절연 패턴들 간의 간격(L1; 또는, 트렌치의 폭)의 절반보다 작은 폭을 가질 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 폭은 약 1nm 내지 50nm일 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 워드 라인들(WL1, WL2)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 워드 라인들(WL1, WL2)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
한 쌍의 제1 및 제2 워드 라인들(WL1, WL2) 사이에 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)이 배치될 수 있다. 제1 캡핑 패턴(151)은 제1 및 제2 워드 라인들(WL1, WL2)의 외측벽들과 제2 절연 패턴(153) 사이, 그리고 채널 패턴(CP)의 수평 채널부(HCP)의 상면과 제2 절연 패턴(153)의 사이에 배치될 수 있다. 제1 캡핑 패턴(151)은 실질적으로 균일한 두께를 가질 수 있으며, 제2 절연 패턴(153)과 다른 절연 물질로 이루어질 수 있다. 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)은 제2 방향(D2)을 따라 연장될 수 있다.
제2 캡핑 패턴(155)이 제1 및 제2 워드 라인들(WL1, WL2)의 제1 및 제2 수직부들(VP1, VP2)의 상면들 상에 제공될 수 있다. 제2 캡핑 패턴(155)은 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)의 상면을 덮을 수 있다. 제2 캡핑 패턴(155)은 제2 방향(D2)을 따라 연장될 수 있다. 제2 캡핑 패턴(155)의 상면은 몰드 절연 패턴(125)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 캡핑 패턴(155)은 제2 절연 패턴(153)과 다른 절연 물질로 이루어질 수 있다.
계속해서, 도 6a를 참조하면, 제1 게이트 절연 패턴(Gox1)이 제1 워드 라인(WL1)과 채널 패턴(CP) 사이에 배치될 수 있으며, 제2 게이트 절연 패턴(Gox2)이 제2 워드 라인(WL2)과 채널 패턴(CP) 사이에 배치될 수 있다.
제1 및 제2 게이트 절연 패턴들(Gox1, Gox2)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 게이트 절연 패턴들(Gox1, Gox2)은 채널 패턴들(CP)의 표면을 균일한 두께로 덮을 수 있다. 제2 방향(D2)으로 인접하는 채널 패턴들(CP) 사이에서 게이트 절연 패턴(Gox)은 제1 절연 패턴(121)의 상면 및 몰드 절연 패턴(125)의 측벽들과 직접 접촉할 수 있다.
제1 및 제2 게이트 절연 패턴들(Gox1, Gox2) 각각은 제1 및 제2 워드 라인들(WL1, WL2)처럼 실질적으로 L자 형태를 가질 수 있다. 즉, 제1 및 제2 게이트 절연 패턴들(Gox1, Gox2) 각각은 제1 및 제2 워드 라인들(WL1, WL2)처럼, 수평 채널부(HCP)를 덮는 수평부와 제1 및 제2 수직 채널부들(VCP1, VCP2)을 덮는 수직부를 포함할 수 있다.
제1 및 제2 게이트 절연 패턴들(Gox1, Gox2)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층막으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 6b에 도시된 실시예에 따르면, 게이트 절연 패턴(Gox)은 채널 패턴(CP)과 제1 및 제2 워드 라인들(WL1, WL2) 사이에 공통으로 배치될 수 있다. 게이트 절연 패턴(Gox)이 채널 패턴(CP)의 표면을 균일한 두께로 덮을 수 있다. 게이트 절연 패턴(Gox)의 일부분은 제1 및 제2 워드 라인들(WL1, WL2) 사이에 배치될 수 있다. 이러한 경우, 게이트 절연 패턴(Gox)의 일부분은 제1 캡핑 패턴(151)과 접촉할 수 있다.
도 6c에 도시된 실시예에 따르면, 비트 라인(BL) 상에서 제1 및 제2 채널 패턴들(CP1, CP2)이 제1 방향(D1)으로 서로 이격되어 배치될 수도 있다. 제1 채널 패턴(CP1)은 비트 라인(BL)과 접촉하는 제1 수평 채널부(HCP1) 및 제1 수평 채널부(HCP1)로부터 수직적으로 돌출되어 제1 워드 라인(WL1)의 제1 수직부(VP1)와 인접한 제1 수직 채널부(VCP1)를 포함할 수 있다. 제2 채널 패턴(CP2)은 비트 라인(BL)과 접촉하는 제2 수평 채널부(HCP2) 및 제2 수평 채널부(HCP2)로부터 수직적으로 돌출되어 제2 워드 라인(WL2)의 외측벽과 인접한 제2 수직 채널부(VCP2)를 포함할 수 있다.
제1 채널 패턴(CP1)의 제1 수평 채널부(HCP1)의 측벽 및 제1 게이트 절연 패턴(Gox1)의 측벽은 제1 워드 라인(WL1)의 외측벽에 정렬될 수 있다. 마찬가지로, 제2 채널 패턴(CP2)의 제2 수평 채널부(HCP2)의 측벽 및 제2 게이트 절연 패턴(Gox2)의 측벽은 제2 워드 라인(WL2)의 외측벽에 정렬될 수 있다.
비트 라인(BL) 상에서 제1 및 제2 채널 패턴들(CP1, CP2)이 서로 이격되는 경우, 제1 캡핑 패턴(151)이 비트 라인(BL)의 상면과 접촉할 수 있다.
또 다른 예로, 도 6d에 도시된 실시예에 따르면, 제1 워드 라인(WL1)은 채널 패턴(CP)의 수평 채널부(HCP) 상에 배치되는 제1 수평부(HP1) 및 제1 수평부(HP1)로부터 수직으로 돌출되는 제1 수직부(VP1)를 포함할 수 있다. 제1 워드 라인(WL1)의 제1 수직부(VP1)는 채널 패턴(CP)의 제1 수직 채널부(VCP1)의 내측벽과 인접할 수 있다.
제2 워드 라인(WL2)은 채널 패턴(CP)의 수평 채널부(HCP) 상에 배치되는 제2 수평부(HP2) 및 제2 수평부(HP2)로부터 수직으로 돌출되는 제2 수직부(VP2)를 포함할 수 있다. 제2 워드 라인(WL2)의 제2 수직부(VP2)는 채널 패턴(CP)의 제2 수직 채널부(VCP2)의 내측벽과 인접할 수 있다.
한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)은 채널 패턴(CP)의 수평 채널부(HCP) 상에서 서로 대칭으로 배치될 수 있다.
제1 스페이서(SP1)가 제1 워드 라인(WL1)의 제1 수평부(HP1) 상에 배치될 수 있으며, 제2 스페이서(SP2)가 제2 워드 라인(WL2)의 제2 수평부(HP2) 상에 배치될 수 있다. 제1 스페이서(SP1)는 제1 워드 라인(WL1)의 제1 수평부(HP1)의 측벽에 정렬될 수 있으며, 제2 스페이서(SP2)는 제2 워드 라인(WL2)제2 수평부(HP2)의 측벽에 정렬될 수 있다. 또한, 한 쌍의 제1 및 제2 스페이서들(SP1, SP2) 사이에 제1 캡핑 패턴(151) 및 제2 절연 패턴(153)이 배치될 수 있다.
다시 도 3, 도 4a, 및 도 4b를 참조하면, 랜딩 패드들(LP)이 채널 패턴(CP)의 제1 및 제2 수직 채널부들(VCP1, VCP2) 상에 배치될 수 있다. 랜딩 패드들(LP)은 제1 및 제2 수직 채널부들(VCP1, VCP2)과 직접 접촉할 수 있다. 랜딩 패드들(LP)의 일부분들은, 도 6a에 도시된 바와 같이, 몰드 절연 패턴(125)의 측벽과 게이트 절연 패턴(GOX1, GOX2)의 측벽 사이에 개재될 수 있다. 랜딩 패드들(LP)은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 랜딩 패드들(LP)은 도 3에 도시된 바와 같이, 제1 방향(D1) 및 제4 방향(D4)으로 서로 이격되어 배치될 수 있다.
랜딩 패드들(LP)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제3 절연 패턴(165)이 랜딩 패드들(LP) 사이에 채워질 수 있다. 다시 말해, 랜딩 패드들(LP)은 제3 절연 패턴(165)에 의해 서로 분리될 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)이 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)을 통해 채널 패턴들(CP)의 제1 및 제2 수직 채널부들(VCP1, VCP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DSP)은 도 3에 도시된 바와 같이, 제1 방향(D1) 및 제4 방향(D4)으로 서로 이격되어 배치될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
이에 더하여, 주변 회로 영역(PCR)의 몰드 절연 패턴(125) 상에 상부 도전 패드들(UCP)이 배치될 수 있으며, 상부 도전 패드들(UCP)은 랜딩 패드들(LP)과 동일한 도전 물질을 포함할 수 있다. 상부 도전 패드들(UCP)은 하부 도전 비아들(LVP)을 통해 하부 도전 패턴들(LCP)과 연결될 수 있다.
식각 정지막(171)이 랜딩 패드들(LP) 및 상부 도전 패턴들(UCP)의 상면을 덮을 수 있으며, 식각 정지막(171) 상에 제4 절연막(173)이 제공될 수 있다. 제4 절연막(173)은 셀 어레이 영역(CAR)의 데이터 저장 패턴들(DSP)을 덮을 수 있다.
연결 라인들(CL)이 주변 회로 영역(PCR)에서 제4 절연막(173) 상에 제공될 수 있으며, 연결 라인들(CL)은 상부 도전 비아들(UVP)을 통해 상부 도전 패턴들(UCP)과 연결될 수 있다.
이하, 본 발명의 다양한 실시예들에 따른 반도체 장치에 대해 설명하기로 한다. 설명의 간략함을 위해, 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴들(DSP)은 랜딩 패드들(LP)의 상면 전체 또는 일부와 접촉할 수 있다.
실시예들에 따르면, 채널 패턴들(CP)의 제1 및 제2 수직 채널부들(VCP1, VCP2)이, 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 랜딩 패드들(LP) 및 데이터 저장 패턴들(DSP) 또한 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태 또는 벌집(honeycomb) 형태로 배열될 수도 있다.
구체적으로, 데이터 저장 패턴들(DSP) 또는 랜딩 패드들(LP)은 제2 방향(D2) 및 제4 방향(D4)으로 실질적으로 동일한 간격으로 배열될 수 있다. 다시 말해, 제2 방향(D2)으로 서로 인접하는 2개의 데이터 저장 패턴들(DSP)의 중심들 간의 거리(d1)는, 제4 방향(D4; 즉, 대각선 방향)으로 서로 인접하는 2개의 데이터 저장 패턴들(DSP)의 중심들 간의 거리(d2)와 실질적으로 동일할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A' 및 B-B' 선을 따라 자른 단면들을 나타낸다.
도 8에 도시된 실시예에 따르면, 반도체 메모리 장치는 제1 및 제2 워드 라인들(WL1, WL2) 사이에 각각 워드라인 차폐 구조체들(WS) 또는 에어 갭들이 제공될 수 있다. 워드라인 차폐 구조체들(WS)은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제2 방향(D2)으로 연장될 수 있다.
워드라인 차폐 구조체들(WS)은 제1 및 제2 워드 라인들(WL1, WL2)을 형성한 후, 제2 절연 패턴들(153)을 형성시, 갭 영역을 정의하는 절연막을 형성하고, 절연막의 갭 영역에 도전 물질을 채움으로써 제2 절연 패턴들(153) 내에 국소적으로 형성될 수 있다. 이와 달리, 제2 절연 패턴들(153)을 형성시, 스텝 커버리지 특성이 떨어지는 증착 방법을 이용하여 절연막을 증착함으로써 제2 절연 패턴(153) 내에 에어 갭들이 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 9를 참조하면, 반도체 메모리 장치는 반도체 기판(100) 상의 셀 어레이 구조체(CS), 셀 어레이 구조체(CS) 상의 주변 회로 구조체(PS)를 포함할 수 있다.
일 예에서, 셀 어레이 구조체(CS)는 반도체 기판(100)의 상면에 대해 수직하는 제3 방향(D3)으로 반도체 기판(100)과 주변 회로 구조체(PS) 사이에 제공될 수 있다. 셀 어레이 구조체는 앞서 설명한 바와 같이, 비트 라인들(BL) 및 워드 라인들(WL) 및 이들 사이의 메모리 셀들을 포함할 수 있다. 메모리 셀들 각각은 선택 소자(도 1의 TR)로서 수직 채널 트랜지스터들을 포함할 수 있으며, 데이터 저장 소자(도 1의 DS)로서 캐패시터를 포함할 수 있다.
주변 회로 구조체(PS)는 절연막 상의 반도체막 상에 형성된 코어 및 주변 회로들을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', D-D', 및 E-E'선을 따라 자른 단면들을 나타낸다.
도 3, 도 10a, 및 도 10b를 참조하면, 셀 어레이 구조체(CS)는 반도체 기판(100)을 덮는 하부 절연 패턴(111) 상에 배치되는 비트 라인들(BL), 제1 및 제2 워드 라인들(WL1, WL2), 채널 패턴들(CP), 데이터 저장 패턴들(DSP), 및 하부 금속 패드들(LMP)을 포함할 수 있다.
비트 라인들(BL)은 반도체 기판(100)을 덮는 하부 절연 패턴(111) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 차폐 구조체들(SS)이 비트 라인들(BL) 사이에 제공될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2), 채널 패턴들(CP), 및 데이터 저장 패턴들(DSP)의 기술적 특징들은 앞서 도 3, 도 4a, 도 4b, 및 도 6a 내지 도 5d를 참조하여 설명한 실시예들과 실질적으로 동일할 수 있다.
셀 어레이 구조체(CS)의 제4 절연막(173) 상에 반도체막(180)이 배치될 수 있다, 반도체막(180)은 단결정 또는 다결정 실리콘막일 수 있다. 반도체막(180) 상에 코어 및 주변 회로들(SA, PC)을 덮는 주변회로 절연막(ILD), 주변 콘택 플러그들(PCT), 및 주변 회로 배선들(PCL)이 제공될 수 있다.
주변 회로 배선들(PCL)은 주변회로 절연막(ILD) 및 반도체막(180)을 관통하는 주변 콘택 플러그(PCT)를 통해 연결 라인들(CL)에 접속될 수 있다. 반도체막(180)을 관통하는 주변 콘택 플러그(PCT)는 절연 물질에 의해 둘러싸일 수 있다. 최상층의 상부 절연막(190)이 주변 회로 배선들(PCL)의 상면들을 덮을 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 11을 참조하면, 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 반도체 기판(100; 제1 웨이퍼) 상에 셀 어레이 구조체(CS)을 포함하는 상부 칩을 제작하고, 제1 반도체 기판(100)과 다른 제2 반도체 기판(200; 제2 웨이퍼) 상에 주변 회로 구조체(PS)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드와 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈 패드가 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈 패드는 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
셀 어레이 구조체(CS)는 제1 반도체 기판(100) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)의 최상층에 하부 금속 패드들(LMP)이 제공될 수 있다. 하부 금속 패드들(LMP)은 메모리 셀 어레이(도 1의 1)와 전기적으로 연결될 수 있다.
주변 회로 구조체(PS)는 제2 반도체 기판(200) 상에 제공될 수 있으며, 주변 회로 구조체(PS)의 최상층에 상부 금속 패드들(UMP)이 제공될 수 있다. 상부 금속 패드들(UMP)은 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 전기적으로 연결될 수 있다. 상부 금속 패드들(UMP)은 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 직접 접촉 및 본딩될 수 있다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도들로서, 도 3의 A-A', B-B', C-C', 및 D-D'선을 따라 자른 단면들을 나타낸다.
도 3, 도 12a, 및 도 12b를 참조하면, 반도체 메모리 장치는 최상층에 하부 금속 패드들(LMP)을 포함하는 셀 어레이 구조체(CS) 및 최상층에 상부 금속 패드들(UMP)을 포함하는 주변 회로 구조체(PS)를 포함할 수 있다. 여기서, 셀 어레이 구조체(CS)의 하부 금속 패드들(LMP)과 주변 회로 구조체(PS)의 상부 금속 패드들(UMP)은 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 금속 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 즉, 하부 금속 패드들(LMP)은 상부 금속 패드들(UMP)과 직접 접촉할 수 있다.
상세하게, 셀 어레이 구조체(CS)는 반도체 기판(100)을 덮는 하부 절연 패턴(111) 상에 배치되는 비트 라인들(BL), 제1 및 제2 워드 라인들(WL1, WL2), 채널 패턴들(CP), 데이터 저장 패턴들(DSP), 및 하부 금속 패드들(LMP)을 포함할 수 있다. 비트 라인들(BL), 제1 및 제2 워드 라인들(WL1, WL2), 채널 패턴들(CP), 및 데이터 저장 패턴들(DSP)의 기술적 특징들은 앞서 도 3, 도 4a, 도 4b, 및 도 6a 내지 도 6d를 참조하여 설명한 실시예들과 실질적으로 동일할 수 있다.
데이터 저장 패턴들(DSP)을 덮는 제4 절연막(173) 상에 셀 금속 구조체들(CCL)이 제공될 수 있으며, 셀 금속 구조체들(CCL)은 비트 라인들(BL) 및 제1 및 제2 워드 라인들(WL1, WL2)과 전기적으로 연결될 수 있다. 하부 금속 패드들(LMP)은 셀 어레이 구조체(CS)의 최상층에 위치하는 상부 절연막(190) 내에 배치될 수 있다.
주변 회로 구조체(PS)는 제2 반도체 기판(200) 상에 집적되는 코어 회로(SA) 및 주변 회로, 코어 및 주변 회로들(SA)과 전기적으로 연결되는 주변회로 콘택 플러그들(PCT) 및 주변회로 배선들(PCL), 및 주변회로 배선들(PCL)과 전기적으로 연결되는 상부 금속 패드들(UMP)을 포함할 수 있다. 상부 금속 패드들(UMP)은 주변 회로 구조체(PS)의 최상층에 위치하는 주변 절연막(220) 내에 배치될 수 있다.
하부 및 상부 금속 패드들(LMP, UMP)은 실질적으로 동일한 크기 및 배열을 가질 수 있다. 하부 및 상부 금속 패드들(LMP, UMP)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 13a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 12b 내지 도 20b, 도 12c 내지 도 20c, 도 21a 내지 도 23a, 및 도 21b 내지 도 23b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a, 도 13b, 및 도 13c를 참조하면, 반도체 기판(100) 상에 코어 및 주변 회로들(SA, PC)을 포함하는 주변 회로 구조체(PS)가 형성될 수 있다.
반도체 기판(100)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 셀 어레이 영역(CAR)의 반도체 기판(100) 상에 센스 앰프(도 1의 3)를 포함하는 코어 회로(SA)가 형성될 수 있다. 주변 회로 영역(PCR)의 반도체 기판(100) 상에 워드라인 드라이버 및 제어 로직(도 1의 5)과 같은 주변 회로(PC)가 형성될 수 있다. 코어 및 주변 회로들(SA, PC)은 반도체 기판(100) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다.
코어 및 주변 회로들(SA, PC)을 덮는 주변회로 절연막(ILD)이 반도체 기판(100) 상에 형성될 수 있다. 주변회로 절연막(ILD)은 다층으로 적층된 절연막들을 포함할 수 있다. 주변회로 절연막(ILD)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 콘택 플러그들(PCT) 및 주변 회로 배선들(PCL)이 주변회로 절연막(ILD) 내에 형성될 수 있다. 주변 콘택 플러그들(PCT) 및 주변 회로 배선들(PCL)은 코어 및 주변 회로들(SA, PC)과 전기적으로 연결될 수 있다
셀 어레이 영역(CAR)에서 주변회로 절연막(ILD) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장되며 제2 방향(D2)으로 서로 이격될 수 있다.
비트 라인들(BL)을 형성하는 것은, 주변회로 절연막(ILD) 상에 반도체 기판(100) 전면을 덮는 하부 절연막을 형성하는 것, 하부 절연막을 관통하여 주변 회로 구조체(PS, 또는 주변 회로 배선들(PCL)와 연결되는 하부 콘택 플러그들(LCT)을 형성하는 것, 하부 절연막 상에 하부 도전막을 증착하는 것, 및 셀 어레이 영역(CAR)에서 하부 도전막 및 하부 절연막을 패터닝하여 셀 어레이 영역(CAR)에 비트 라인들(BL)을 형성하는 것을 포함할 수 있다.
비트 라인들(BL)을 형성을 위한 식각 공정시 하부 절연막이 식각되어 하부 절연 패턴(111)이 형성될 수 있으며, 주변회로 절연막(ILD)이 노출될 수 있다.
비트 라인들(BL)을 형성하는 동안 주변 회로 영역(PCR)에서 하부 도전막 및 하부 절연막을 패터닝하여 하부 도전 패턴들(LCP)이 형성될 수 있다. 하부 도전 패턴들(LCP)은 하부 콘택 플러그들(LCT) 및 주변 회로 배선들(PCL)을 통해 주변 회로(PC)와 연결될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 비트 라인들(BL)을 형성한 후, 비트 라인들(BL) 사이에 갭 영역을 정의하는 제1 절연막(120)이 형성될 수 있다.
제1 절연막(120)은 실질적으로 균일한 두께를 가지며 반도체 기판(100) 전면에 증착될 수 있다. 제1 절연막(120)의 증착 두께는 서로 인접하는 비트 라인들(BL) 간의 간격의 절반보다 작을 수 있다. 이와 같이 제1 절연막(120)을 증착함에 따라, 비트 라인들(BL) 사이에 제1 절연막(120)에 의해 갭 영역이 정의될 수 있다. 갭 영역은 비트 라인들(BL)과 나란하게 제1 방향으로 연장될 수 있다.
한편, 제1 절연막(120)을 형성하기 전에, 주변 회로 영역(PCR)에서 하부 도전 패턴들(LCP) 사이에 절연 물질(115)이 채워질 수 있다.
제1 절연막(120)을 형성한 후, 제1 절연막(120) 상에 갭 영역들을 채우도록 차폐 구조체들(SS)이 형성될 수 있다. 차폐 구조체들(SS)이 비트 라인들(BL) 사이에 형성될 수 있다.
차폐 구조체들(SS)을 형성하는 것은 제1 절연막(120) 상에 갭 영역을 채우도록 차폐막을 형성하는 것 및 차폐막의 상면을 리세스시키는 것을 포함할 수 있다.
화학기상증착 방법을 이용하여 제1 절연막(120) 상에 차폐막을 증착할 때, 단차도포특성(step coverage property)에 의해 불연속 적인 경계면, 예를 들어 씸(seam)이 형성될 수 있다. 이에 더하여, 상기 단차 도포 특성이 불량할 경우, 오버행(over-hang)에 의해 보이드(void) 또는 에어 갭이 갭 영역 내에 형성될 수도 있다.
차폐 구조체들(SS)은 예를 들어, 텅스텐(W), 티타늄(Ti), 니켈(Ni), 또는 코발트(Co) 등과 같은 금속 물질을 포함할 수 있다. 다른 예로, 차폐 구조체들(SS)은 그래핀(graphene)과 같은 도전성 이차원(2D) 물질을 포함할 수 있다.
일부 실시예들에 따르면, 차폐 구조체들(SS)을 형성하는 것은 생략될 수도 있으며, 비트 라인들(BL) 사이에 제1 절연막(120)으로 채워질 수도 있다. 이와 달리, 제1 절연막(120)은 비트 라인들(BL) 사이에서 에어 갭들을 포함할 수도 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 차폐 구조체들(SS)을 형성한 후, 차폐 구조체들(SS) 상에 캡핑 절연막을 형성하는 것, 및 비트 라인들(BL)의 상면들이 노출되도록 캡핑 절연막 및 제1 절연막(120)에 대한 평탄화 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 비트 라인들(BL)과 차폐 구조체들(SS) 사이에 제1 절연 패턴들(121)이 형성될 수 있다.
이어서, 제1 절연 패턴들(121) 및 비트 라인들(BL) 상에 몰드 절연 패턴(125)이 형성될 수 있다. 몰드 절연 패턴(125)은 제2 방향(D2)으로 연장되며 제1 방향(D1)으로 서로 이격되는 트렌치들(T)을 정의할 수 있다. 트렌치들(T)은 비트 라인들(BL)을 가로질러 형성될 수 있으며, 비트 라인들(BL)의 일부분들을 노출시킬 수 있다.
실시예들에 따르면, 몰드 절연 패턴(125)의 폭(즉, 트렌치들(T) 간의 간격에 대응)에 따라 채널 패턴들(CP) 간의 간격이 달라질 수 있다. 또한, 트렌치들(T)의 폭에 따라 제1 및 제2 워드 라인들(WL1, WL2) 간의 간격이 달라질 수 있다.
몰드 절연 패턴(125)은 제1 절연 패턴(121)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 몰드 절연 패턴(125)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막으로 형성될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 트렌치들(T)을 갖는 몰드 절연 패턴(125)을 컨포말하게 덮는 채널막(131)이 형성될 수 있다. 채널막(131)은 트렌치들(T) 내에서 비트 라인들(BL)과 접촉할 수 있으며, 몰드 절연 패턴(125)의 상면 및 측벽들을 덮을 수 있다.
채널막(131)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 채널막(131)은 트렌치들(T)의 바닥면들 및 내벽들을 실질적으로 균일한 두께로 덮을 수 있다. 채널막(131)의 두께는 트렌치의 폭의 절반보다 작을 수 있다. 채널막(131)은 예를 들어 수 내지 수십 nm의 두께, 예들 들어, 1nm 내지 30nm, 일 예로서, 1nm 내지 10nm의 두께로 증착될 수 있다. 채널막(131)은 반도체 물질, 산화물 반도체 물질, 또는 2차원 반도체 물질을 포함할 수 있다. 채널막(131)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
채널막(131) 상에 트렌치들을 채우는 제1 희생막(133)이 형성될 수 있다. 제1 희생막(133)은 실질적으로 평탄한 상면을 가질 수 있다. 제1 희생막(133)은 몰드 절연 패턴(125)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 제1 희생막(133)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 제1 희생막(133) 상에 마스크 패턴(MP)이 형성될 수 있다.
마스크 패턴(MP)은 비트 라인들(BL) 및 몰드 절연 패턴(125)을 가로질러 배치될 수 있다. 마스크 패턴(MP)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향인 제4 방향(D4)으로 장축을 갖는 개구들을 가질 수 있다. 마스크 패턴(MP)의 개구들은 서로 나란하게 형성될 수 있다.
계속해서, 마스크 패턴(MP)을 식각 마스크로 이용하여 제1 희생막(133) 및 채널막(131)을 차례로 식각하여 제1 절연 패턴(121)의 일부분들 및 비트 라인들(BL)의 일부분들을 노출시키는 오프닝들(OP)이 형성될 수 있다.
오프닝들(OP)을 형성함에 따라 각각의 트렌치들(T) 내에 예비 채널 패턴들(132)이 형성될 수 있다. 예비 채널 패턴들(132)은 제2 방향(D2)으로 서로 이격될 수 있다. 예비 채널 패턴들(132)을 형성한 후, 애싱 공정을 수행하여 마스크 패턴(MP)이 제거될 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 예비 채널 패턴들(132)을 형성한 후, 오프닝들을 채우는 제2 희생막(미도시)이 형성될 수 있다. 제2 희생막은 제1 희생막(133)과 동일한 물질로 이루어질 수 있다.
제2 희생막을 형성한 후, 몰드 절연 패턴(125)의 상면이 노출되도록 제1 희생막(133), 제2 희생막, 및 예비 채널 패턴들(132)이 평탄화될 수 있다. 이에 따라, 채널 패턴들(CP), 제1 희생 패턴(미도시), 및 제2 희생 패턴(미도시))이 형성될 수 있다. 채널 패턴들(CP), 제1 희생 패턴(미도시), 및 제2 희생 패턴(미도시)은 몰드 절연 패턴(125)의 상면과 공면을 이루는 상면들을 가질 수 있다.
채널 패턴들(CP)은 제2 방향(D2) 및 제4 방향(D4)으로 서로 이격되는 형성될 수 있다. 채널 패턴들(CP) 각각은 비트 라인(BL)과 접촉하는 수평 채널부 및 수평 채널부로부터 연장되며 각 트렌치(T)의 측벽들과 접촉하는 한 쌍의 수직 채널부들을 포함할 수 있다. 채널 패턴들(CP)은 몰드 절연 패턴(125)을 사이에 두고 제4 방향(D4)으로 이격될 수 있으며, 각 트렌치(T) 내에서 제2 방향(D2)으로 서로 이격될 수 있다.
채널 패턴들(CP)을 형성한 후, 제1 및 제2 희생 패턴들은 몰드 절연 패턴(125) 및 채널 패턴들(CP)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 제거될 수 있다. 이에 따라, 채널 패턴들(CP)의 표면들이 노출될 수 있다. 이와 같이 형성된 채널 패턴들(CP) 각각은, 평면적 관점에서, 평행 사변 형태 또는 마름모 형태를 가질 수 있다.
이어서, 도 19a, 도 19b, 및 도 19c를 참조하면, 채널 패턴들(CP)을 컨포말하게 덮는 게이트 절연막(141) 및 게이트 도전막(143)이 차례로 증착될 수 있다.
게이트 절연막(141) 및 게이트 도전막(143)은 채널 패턴들(CP)의 수평 채널부 및 수직 채널부들을 실질적으로 균일한 두께로 덮을 수 있다. 게이트 절연막(141) 및 게이트 도전막(143)의 두께의 합은 트렌치(T)의 폭의 절반보다 작을 수 있다. 이에 따라, 게이트 도전막(143)은 트렌치 내에 갭 영역을 정의하며 게이트 절연막(141) 상에 증착될 수 있다.
일부 실시예들에 따르면, 게이트 도전막(143)을 형성한 후, 게이트 도전막(143) 상에 스페이서막(미도시)이 형성될 수도 있다.
게이트 절연막(141) 및 게이트 도전막(143)은 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다.
계속해서, 도 20a, 도 20b, 및 도 20c를 참조하면, 게이트 도전막(143)에 대한 이방성 식각 공정을 수행하여 각 트렌치(T) 내에 서로 분리된 한 쌍의 제1 및 제2 워드 라인들(WL1, WL2)이 형성될 수 있다. 게이트 도전막(143)에 대한 이방성 식각 공정시 제1 및 제2 워드 라인들(WL1, WL2)의 상면들은 채널 패턴(CP)의 상면보다 낮아질 수 있다. 이와 달리, 제1 및 제2 워드 라인들(WL1, WL2)의 상면들을 리세스시키는 식각 공정이 추가적으로 수행될 수도 있다.
다른 예에서, 게이트 도전막(143)에 대한 이방성 식각 공정시 게이트 절연 패턴(Gox)이 함께 식각되어 채널 패턴(CP)이 노출될 수도 있다. 이에 따라, 도 6c에 도시된 바와 같이, 한 쌍의 게이트 절연 패턴들(Gox)이 형성될 수도 있다. 또 다른 예로, 게이트 도전막에 대한 이방성 식각 공정시 게이트 절연 패턴(Gox) 및 채널 패턴(CP)이 차례로 식각되어 하부 절연막(110)이 노출될 수도 있다. 이에 따라, 도 6c에 도시된 바와 같이, 각 트렌치(T) 내에서 서로 분리된 한 쌍의 제1 및 제2 채널 패턴들(CP1, CP2)이 형성될 수도 있다.
도 21a 및 도 21b를 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)을 형성한 후, 반도체 기판(100) 전면에 균일한 두께의 제1 캡핑막이 형성될 수 있다. 이어서, 제1 캡핑막이 형성된 트렌치를 채우는 제2 절연막, 및 제2 캡핑막이 차례로 형성될 수 있다.
여기서, 제1 및 제2 캡핑막들은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
제2 절연막(152)은 제1 캡핑막(150)과 다른 절연 물질로 이루어질 수 있다. 제2 캡핑막(154)은 제1 캡핑막(150)과 동일한 물질로 이루어질 수도 있으며, 제2 캡핑막(154)은 생략될 수도 있다.
이어서, 몰드 절연 패턴(125)이 상면이 노출되도록 제1 캡핑막, 제2 절연막, 및 제2 캡핑막에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 제1 캡핑 패턴(151), 제2 절연 패턴(153), 및 제2 캡핑 패턴(155)이 형성될 수 있다. 제2 캡핑 패턴(155)의 상면은 몰드 절연 패턴(125)의 상면과 공면을 이룰 수 있다.
제1 캡핑 패턴(151)은 한 쌍의 워드 라인들(WL1, WL2) 사이에서 채널 패턴들(CP)의 표면 및 제1 및 제2 워드 라인들(WL1, WL2)의 표면들을 직접 덮을 수 있다.
이어서, 반도체 기판(100) 전면에 식각 정지막(160)이 형성될 수 있다. 식각 정지막(160)은 몰드 절연 패턴(125)에 대해 식각 선택성을 갖는 절연물질로 이루어질 수 있다. 식각 정지막(160)은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
식각 정지막(160)을 형성한 후, 주변 회로 영역(PCR)에서 몰드 절연 패턴(125)을 관통하여 하부 도전 패턴(LCP)과 접속되는 하부 도전 비아들(LVP)이 형성될 수 있다.
하부 도전 비아들(LVP)을 형성한 후, 도 22a 및 도 22b를 참조하면, 식각 정지막(160) 상에 셀 어레이 영역(CAR)을 노출시키는 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 식각 정지막(160)을 식각함으로써 셀 어레이 영역(CAR)의 몰드 절연 패턴(125)의 상면 및 채널 패턴들(CP)의 상면들이 노출될 수 있다.
계속해서, 도 22a 및 도 22b를 참조하면, 채널 패턴들(CP)의 일부부들에 대한 식각 공정을 수행하여 몰드 절연 패턴(125)과 제1 및 제2 게이트 절연 패턴들(GOX1, GOX2) 사이에 리세스 영역들이 형성될 수 있다. 이에 따라, 채널 패턴들(CP)의 상면들이 몰드 절연 패턴(125)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 채널 패턴들(CP)의 상면들은 제1 및 제2 워드 라인들(WL1, WL2)의 상면들과 다른 레벨에 위치할 수 있다.
이어서, 반도체 기판(100) 전면에 리세스 영역들을 채우는 도전막(170)이 형성될 수 있다. 도전막(170)은 예를 들어, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있다.
도 23a 및 도 23b를 참조하면, 도전막(170)을 패터닝하여 채널 패턴들(CP)의 수직부들과 각각 접촉하는 랜딩 패드들(LP)이 형성될 수 있다. 랜딩 패드들(LP)과 함께, 주변 회로 영역(PCR)에서 하부 도전 비아들(LVP)과 연결되는 상부 도전 패턴들(UCP)이 형성될 수 있다.
랜딩 패드들(LP)은, 도 3 또는 도 7에 도시된 바와 같이, 서로 이격되어 배열될 수 있다. 랜딩 패드들(LP)은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
랜딩 패드들(LP) 및 상부 도전 패턴들(UCP)을 형성한 후, 랜딩 패드들(LP) 및 상부 도전 패턴들(UCP) 사이를 채우는 제3 절연 패턴(165)이 형성될 수 있다.
이어서, 도 3, 도 4a, 및 도 4b를 참조하면, 랜딩 패드들(LP) 및 상부 도전 패턴들(UCP)의 상면을 덮는 식각 정지막(171)이 형성될 수 있다.
랜딩 패드들(LP) 상에 데이터 저장 패턴들(DSP)이 각각 형성될 수 있다. 일 예로, 데이터 저장 패턴들(DSP)이 캐패시터들을 포함하는 경우, 하부 전극들, 캐패시터 유전막, 및 상부 전극이 차례로 형성될 수 있다. 여기서, 하부 전극들은 식각 정지막(171)을 관통하여 랜딩 패드들(LP)과 각각 연결될 수 있다.
데이터 저장 패턴들(DSP)을 형성한 후, 반도체 기판(100) 전면을 덮는 제4 절연막(173)이 형성될 수 있다. 상부 도전 비아들(UVP)이 주변 회로 영역(PCR)에서 제4 절연막(173)을 관통하여 상부 도전 패턴들(UCP)에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향으로 연장되는 비트 라인;
    상기 제1 방향과 직교하는 제2 방향으로 연장되는 워드 라인;
    상기 비트 라인과 상기 워드 라인 사이의 채널 패턴으로서, 상기 채널 패턴은 상기 비트 라인과 연결되는 수평 채널부 및 상기 수평 채널부로부터 상기 제1 및 제2 방향들에 대해 수직하는 제3 방향으로 돌출되는 수직 채널부를 포함하는 것; 및
    상기 워드 라인과 상기 채널 패턴 사이의 게이트 절연 패턴을 포함하되,
    상기 채널 패턴의 상기 수평 채널부는 상기 제1 및 제2 방향들에 대해 사선인 제4 방향과 나란하게 배치되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 채널 패턴의 상기 수평 채널부는 상기 비트 라인의 상면 일부와 접촉하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트 라인 상에서 상기 워드 라인과 나란하게 연장되는 몰드 절연 패턴을 더 포함하되,
    상기 채널 패턴의 상기 수직 채널부의 일측벽은 상기 몰드 절연 패턴과 접촉하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 채널 패턴의 상기 수평 채널부는 상기 비트 라인의 상면 상에서 제1 두께를 갖고,
    상기 채널 패턴의 상기 수직 채널부는 상기 몰드 절연 패턴의 측벽 상에서 상기 제1 두께와 실질적으로 동일한 제2 두께를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 워드 라인은 상기 수직 채널부에 인접한 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖되,
    상기 게이트 절연 패턴은 상기 워드 라인의 제1 측벽과 상기 수직 채널부 사이에 제공되는 제 1 부분 및 상기 워드 라인의 바닥면과 상기 수평 채널부 사이에 제공되는 제 2 부분을 포함하고,
    상기 게이트 절연 패턴의 상기 제2 부분의 측벽은 상기 워드 라인의 상기 제2 측벽에 정렬되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 워드 라인은 상기 수직 채널부에 인접한 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖되,
    상기 채널 패턴의 상기 수평 채널부의 측벽은 상기 워드 라인의 상기 제2 측벽에 정렬되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 채널 패턴의 상기 수직 채널부에 연결되는 랜딩 패드; 및
    상기 랜딩 패드 상에 배치되는 데이터 저장 패턴을 더 포함하되,
    상기 랜딩 패드는 상기 워드 라인의 상면과 수직적으로 이격되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 채널 패턴은 산화물 반도체를 포함하는 반도체 메모리 장치.
  9. 제1 방향으로 연장되는 비트 라인;
    상기 제1 방향과 직교하는 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 비트 라인과 상기 제1 및 제2 워드 라인들 사이에 제공되는 채널 패턴으로서, 상기 채널 패턴은 상기 제1 및 제2 방향들에 대해 사선인 제3 방향으로 이격되는 제1 및 제2 수직 채널부들 및 상기 제1 및 제2 수직 채널부들을 연결하는 수평 채널부를 포함하는 것; 및
    상기 제1 및 제2 워드 라인들과 상기 채널 패턴 사이에 제공되는 게이트 절연 패턴을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 워드 라인들은 상기 채널 패턴의 상기 수평 채널부 상에서 상기 제1 방향으로 서로 이격되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 채널 패턴의 상기 수평 채널부는, 평면적 관점에서, 평행 사변 형태를 갖는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 채널 패턴의 상기 수평 채널부의 일부분은 상기 제1 및 제2 워드 라인들 사이에 배치되는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 게이트 절연 패턴은 상기 제1 워드 라인과 상기 채널 패턴 사이의 제1 게이트 절연 패턴 및 상기 제1 게이트 절연 패턴과 이격되어 상기 제2 워드 라인과 상기 채널 패턴 사이의 제2 게이트 절연 패턴을 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 채널 패턴의 상기 제1 및 제2 수직 채널부들에 각각 연결되는 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 배치되는 데이터 저장 패턴들을 더 포함하되,
    상기 랜딩 패드들은 상기 워드 라인의 상면과 수직적으로 이격되는 반도체 메모리 장치.
  15. 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 하부 절연막을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에서 제1 방향으로 연장되는 비트 라인들;
    상기 비트 라인들을 가로질러 제2 방향으로 연장되는 트렌치들을 갖는 몰드 절연 패턴;
    상기 각 트렌치 내에서 상기 비트 라인들을 가로질러 제2 방향으로 연장되는 제1 워드 라인 및 제2 워드 라인;
    상기 비트 라인들과 상기 제1 및 제2 워드 라인들 사이에 제공되는 채널 패턴들로서, 상기 채널 패턴들 각각은 상기 제1 및 제2 방향들에 대해 사선인 제3 방향으로 이격되는 제1 및 제2 수직 채널부들 및 상기 제1 및 제2 수직 채널부들을 연결하는 수평 채널부를 포함하는 것;
    상기 채널 패턴들과 상기 제1 및 제2 워드 라인들 사이에 배치되며 상기 제2 방향으로 연장되는 게이트 절연 패턴;
    상기 채널 패턴들의 상기 제1 및 제2 수직 채널부들에 각각 연결되는 랜딩 패드들; 및
    상기 랜딩 패드들 상에 각각 배치되는 데이터 저장 패턴들을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 채널 패턴들은 상기 제2 방향 및 상기 제3 방향으로 서로 이격되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 채널 패턴들 각각의 상기 수평 채널부는 상기 비트 라인의 상면 일부와 접촉하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 채널 패턴의 상기 수평 채널부의 일부분은 상기 제1 및 제2 워드 라인들 사이에 배치되는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 트렌치는 상기 제1 방향으로 제 1 폭을 갖되,
    상기 제1 및 제2 워드 라인들 각각은 상기 제1 방향으로 상기 제 1 폭의 절반보다 작은 제 2 폭을 갖는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제2 방향으로 서로 인접하는 2개의 상기 데이터 저장 패턴들 간의 거리는, 상기 제3 방향으로 서로 인접하는 2개의 상기 데이터 저장 패턴들 간의 거리와 실질적으로 동일한 반도체 메모리 장치.

KR1020210108331A 2021-08-17 2021-08-17 반도체 메모리 장치 KR20230026608A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210108331A KR20230026608A (ko) 2021-08-17 2021-08-17 반도체 메모리 장치
EP22166736.3A EP4138133A1 (en) 2021-08-17 2022-04-05 Semiconductor memory device
TW111117188A TWI810925B (zh) 2021-08-17 2022-05-06 半導體記憶體裝置
US17/741,701 US20230055147A1 (en) 2021-08-17 2022-05-11 Semiconductor memory device
CN202210620882.6A CN115942742A (zh) 2021-08-17 2022-06-01 半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210108331A KR20230026608A (ko) 2021-08-17 2021-08-17 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20230026608A true KR20230026608A (ko) 2023-02-27

Family

ID=81326450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210108331A KR20230026608A (ko) 2021-08-17 2021-08-17 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US20230055147A1 (ko)
EP (1) EP4138133A1 (ko)
KR (1) KR20230026608A (ko)
CN (1) CN115942742A (ko)
TW (1) TWI810925B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230158993A (ko) * 2022-05-13 2023-11-21 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN116033750B (zh) * 2023-03-29 2023-06-16 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法
CN116189727B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构、存储器及半导体结构的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
KR102248419B1 (ko) * 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20200111800A1 (en) * 2018-10-09 2020-04-09 Micron Technology, Inc. Methods of forming a device, and related devices, memory devices, and electronic systems
KR20200143113A (ko) * 2019-06-14 2020-12-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102611899B1 (ko) * 2019-09-02 2023-12-08 에스케이하이닉스 주식회사 선택소자가 내장된 불휘발성 메모리 셀 및 메모리 셀 어레이
KR20210026963A (ko) * 2019-09-02 2021-03-10 삼성전자주식회사 비휘발성 메모리 장치

Also Published As

Publication number Publication date
US20230055147A1 (en) 2023-02-23
TWI810925B (zh) 2023-08-01
TW202309892A (zh) 2023-03-01
EP4138133A1 (en) 2023-02-22
CN115942742A (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
TWI794794B (zh) 半導體記憶裝置
KR20230026608A (ko) 반도체 메모리 장치
KR20220099142A (ko) 반도체 메모리 장치
TWI804997B (zh) 半導體記憶元件
KR20230026602A (ko) 반도체 메모리 장치
US20230187548A1 (en) Semiconductor memory device
US20230380173A1 (en) Semiconductor memory device
TWI839959B (zh) 半導體記憶體裝置及其製造方法
US20240015981A1 (en) Semiconductor memory device
US20240147701A1 (en) Semiconductor memory device
US20230354582A1 (en) Semiconductor device
KR20220155508A (ko) 반도체 메모리 장치
KR20230142405A (ko) 반도체 장치
KR20240059910A (ko) 반도체 메모리 장치
JP2023165614A (ja) 半導体メモリ装置
TW202347628A (zh) 半導體記憶體裝置及製造的方法
KR20230138340A (ko) 반도체 메모리 장치
KR20230051380A (ko) 반도체 메모리 장치