KR20200138634A - 소스/드레인 격리 구조물 및 그 방법 - Google Patents

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린-유 후앙
쉥-충 왕
치아-하오 창
티엔-루 린
유-밍 린
치-하오 왕
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Abstract

소스/드레인 격리 구조물을 제공하는 것에 대한 방법 및 구조물은 제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역을 갖는 디바이스를 제공하는 것을 포함한다. 마스킹 층은 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 그리고 제2 소스/드레인 영역의 노출된 제1 부분 위에 퇴적된다. 마스킹 층을 퇴적한 후에, 마스킹 층의 양측 상에 배치된 ILD 층의 제1 부분은, 마스킹 층의 실질적인 에칭 없이 에칭되어, 제2 소스/드레인 영역의 제2 부분을 노출시키고 제1 소스/드레인 영역을 노출시킨다. ILD 층의 제1 부분을 에칭한 후, 마스킹 층이 에칭되어 L자형 마스킹 층을 형성한다. L자형 마스킹 층을 형성한 후, 노출된 제1 소스/드레인 영역 위에 제1 금속 층이 형성되고, 제2 소스/드레인 영역의 노출된 제2 부분 위에 제2 금속 층이 형성된다.

Description

소스/드레인 격리 구조물 및 그 방법{SOURCE/DRAIN ISOLATION STRUCTURE AND METHODS THEREOF}
전자 산업은, 더 많은 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 디바이스들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 따라서, 저비용, 고성능 및 저전력의 집적 회로(integrated circuit; IC)들을 제조하기 위한 반도체 산업에서의 지속적인 경향이 있다. 지금까지 이러한 목표들은 대부분 반도체 IC 치수들(예를 들면, 최소 피처 크기(minimum feature size))을 축소하여 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링(scaling)으로 인해 반도체 제조 프로세스에서 복잡성도 또한 증가되었다. 따라서, 반도체 IC들 및 디바이스들의 지속적인 발전을 실현하기 위해서는 반도체 제조 프로세스들 및 기술들의 유사한 발전이 필요하다.
특히, 치수 스케일링은 트랜지스터의 소스/드레인 피처(예컨대, 소스/드레인 에피택셜 층)에 대한 금속 콘택(contact)의 형성에 도전 과제를 제시하였다. 예를 들어, 분리되어 있지만 인접한 소스/드레인 피처로의 금속 콘택의 형성 동안, 유전체 층은, 인접한 금속 콘택들 사이에, 그리고 금속 콘택 층과 인접한 소스/드레인 피처 사이에 격리 영역을 제공하도록 형성될 수 있다. 그러나, 적어도 일부 프로세스에서, 유전체 층의 크기를 적어도 부분적으로 규정(define)하는 데 사용되는 공격적으로 스케일링된(aggressively-scaled) 절단 금속 영역은, 유전체 층이 적절한 격리를 제공할 수 없는 것을 초래한다. 일부 예에서, 그리고 스케일링된 절단 금속 영역으로 인해, 금속 콘택 층과 인접한 소스/드레인 피처 사이에 브리징(예컨대, 전기 단락)이 발생할 수 있다. 또한, 격리 영역의 유전체 층은 시간 의존적 유전체 파괴(time-dependent dielectric breakdown; TDDB)를 겪을 수 있으므로 원하는 격리를 제공하지 못할 수 있다. 경우에 따라, 인접한 금속 접촉층을 분리되게 하는데 사용되는 하드 마스크는, 프로세싱 중에 박리(peel-off)될 수 있어서(예를 들어, 격리 영역에 대한 패터닝된 유전체 층을 제공하기 위해 에칭 동안), 이후에 형성된 인접 금속 콘택 층들 사이에 전기적 단락이 발생한다. 또한, 유전체 층에 사용되는 물질 자체가 불량한 신뢰성(예를 들어, TDDB 때문)을 갖는 데 더 취약할 수 있다.
따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로 입증되지는 못했다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시의 하나 이상의 양상에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 일부 실시예에 따라 도 1의 섹션 BB’ 또는 섹션 CC'에 의해 규정된 것과 유사한 평면을 따라 예시적인 디바이스의 단면도를 묘사한다.
도 3은 일부 실시예에 따라 소스/드레인 격리 구조물을 형성하는 방법의 흐름도를 묘사한다.
도 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 및 18은, 도 3의 방법의 하나 이상의 단계에 따라 제조된 예시적인 디바이스의, 도 1의 섹션 BB' 또는 섹션 CC'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른, 단면도를 제공한다.
도 19a/19b, 20a/20b, 21a/21b, 및 22a/22b는 도 3의 방법의 하나 이상의 단계에 따라 제조된 디바이스를 위한 디바이스 구조물의 다양한 실시예를 묘사한다.
하기의 개시 내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 디바이스들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적인 상대 용어는 도면에 묘사되어 있는 바와 같이 또 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본원에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
본 개시 내용은 본 명세서에서 FinFET 디바이스들로 칭해지는 다중 게이트 트랜지스터들(multi-gate transistors) 또는 핀형(fin-type) 다중 게이트 트랜지스터들의 형태로 실시예들을 제시한다는 것을 또한 주지해야 할 것이다. 그러한 디바이스는 P-형 금속 산화물 반도체 FinFET 디바이스 또는 N-형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 이중 게이트(dual-gate) 디바이스, 삼중 게이트(tri-gate) 디바이스, 벌크(bulk) 디바이스, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 디바이스, 및/또는 다른 구성일 수 있다. 당업자는, 본 개시 내용의 양상으로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 실시예들을 인식할 수 있다. 예를 들면, 본 명세서에서 설명하는 일부 실시예들은 또한 게이트 올 어라운드(gate-all-around; GAA) 디바이스들, 오메가 게이트(Omega-gate; Ω-gate) 디바이스들, 또는 파이 게이트(Pi-gate; Π-gate) 디바이스들에 적용될 수도 있다.
FinFET 디바이스(100)가 도 1에 묘사된다. FinFET 디바이스(100)는 하나 이상의 핀 기반(fin-based) 다중 게이트 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다. FinFET 디바이스(100)는, 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 요소(104), 격리 영역(106), 및 핀 요소(104) 상에 그리고 그 주위에 배치된 게이트 구조물(108)을 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은, 반도체 기판상에 형성되는 전도성 또는 절연성 층들을 포함하는 다양한 층들을 포함할 수 있다. 기판은 본 개시가 속하는 기술분야에 알려진 바와 같은 설계 요건들에 종속되는 다양한 도핑 구성들을 포함할 수 있다. 기판은 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에서, 기판은 에피택셜 층(epitaxial layer; epi-layer)을 포함할 수 있고, 기판은 성능 개선을 위해 변형될(strained) 수 있고, 기판은 SOI 구조물을 포함할 수 있으며, 그리고/또는 기판은 다른 적절한 개선 피처를 가질 수 있다.
기판(102)과 마찬가지로, 핀-요소(104)는, 실리콘(Si) 또는, 예컨대, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 및/또는 이들의 조합을 포함할 수 있다. 핀(104)은, 포토리소그래피 및 에칭 프로세스를 포함한 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에 놓이는 (예컨대, 실리콘 층상에) 포토레지스트 층(레지스트)을 형성하는 동작, 레지스트를 패턴에 노출시키는 동작, 노광 후 굽기 프로세스를 수행하는 동작, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 동작을 포함할 수 있다. 일부 실시예들에서, 레지스트를 패터닝하여 미스킹 요소를 형성하는 동작은, 전자 빔(electron beam; e-beam) 리소그래피 프로세스를 사용해서 수행될 수 있다. 그런 다음, 마스킹 요소가 기판의 영역을 보호하도록 사용될 수 있는 한편, 에칭 프로세스는 실리콘층 내로 리세스를 형성함으로써 연장 핀(104)을 남기게 된다. 리세스는 건식 에칭(예를 들면, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적절한 프로세스를 사용해서 에칭될 수 있다. 기판(102) 상에 핀들을 형성하기 위한 방법들의 많은 다른 실시예들이 또한 사용될 수 있다.
복수의 핀들(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하며, 소스/드레인 영역들(105, 107)은 핀(104) 내에, 핀(104) 상에, 그리고/또는 핀(104) 주위에 형성된다. 소스/드레인 영역들(105, 107)은 핀(104) 위에 에피택셜하게 성장될 수 있다. 트랜지스터의 채널 영역은, 도 1의 섹션(AA’)에 의해 규정되는 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(108) 아래에 놓인 핀(104) 내에 배치된다. 일부 예시에서, 핀의 채널 영역은, 위에서 논의된 화합물 반도체 또는 합금 반도체, 그리고/또는 이것들의 조합뿐만 아니라, 게르마늄과 같은 고 이동도 물질을 포함한다. 고 이동도 물질은 실리콘보다 큰 전자 이동도를 가진 그러한 물질을 포함한다. 예를 들면, 일부 예시에서, 실온(300 K)에서 약 1350 cm2/V-s의 고유 전자 이동도와 약 480 cm2/V-s의 정공 이동도를 갖는 Si보다 높은 고 이동도 물질이다.
격리 영역(106)은 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처일 수 있다. 대안적으로, 필드 산화물(field oxide), LOCOS 피처, 및/또는 다른 적절한 격리 피처가 기판(102)상에 그리고/또는 기판(102) 내에 구현될 수 있다. 격리 영역(106)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체, 이 물질들의 조합, 및/또는 당업계에 공지된 다른 적당한 격리 물질로 조성될 수 있다. 실시예에서, 격리 구조물은 STI 피처이고, 기판(102) 내에서 트렌치를 에칭함으로써 형성된다. 그런 다음, 트렌치가 격리 물질로 충전될 수 있고, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스에 의해 후속된다. 그러나, 다른 실시예들이 가능하다. 일부 실시예에서, 격리 영역(106)은 예를 들면, 하나 이상의 라이너 층을 가진 다층 구조물을 포함할 수 있다.
게이트 구조물(108)은 게이트 유전체층(110)을 포함하는 게이트 스택, 및 게이트 유전체층 위에 형성된 금속 층(112)을 포함한다. 일부 실시예에서, 게이트 유전체 층(110)은, 핀(104)의 채널 영역 위에 형성된 계면층과, 계면 층 위의 하이-k 유전체 층을 포함할 수 있다. 게이트 유전체 층(110)의 계면 층은, 예를 들면, 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 게이트 유전체 층(110)의 하이-k 유전체 층은 HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, 이들의 조합, 또는 다른 적절한 물질을 포함할 수 있다. 여전히 다른 실시예에서, 게이트 유전체 층(110)은 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 게이트 유전체 층(110)은 화학적 산화, 열적 산화, 원자 층 퇴적(atomic layer deposition; ALD), 물리적 기상 퇴적(physical vapor deposition; PVD), 화학적 기상 퇴적(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 금속 층(112)은, W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이 물질들의 조합, 및/또는 다른 적절한 조성물과 같은 전도성층을 포함할 수 있다. 일부 실시예에서, 금속 층(112)은, N형 FinFET을 위한 제1 그룹의 금속 물질들과 P형 FinFET을 위한 제2 그룹의 금속 물질들을 포함할 수 있다. 따라서, FinFET 디바이스(100)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들면, 제1 금속 물질(예컨대, N형 디바이스를 위함)은, 기판 전도대(conduction band)의 일 함수(work function)와 실질적으로 정렬되거나, 적어도 핀(fin)(104)의 채널 영역의 전도대의 일함수와 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 유사하게, 예를 들면, 제2 금속 물질(예컨대, P형 디바이스를 위함)은, 기판 가전자대(valence band)의 일 함수와 실질적으로 정렬되거나, 적어도 핀(104)의 채널 영역의 가전자대의 일함수와 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 따라서, 금속 층(112)은, N형 및 P형 FinFET 디바이스들(100) 둘 다를 포함하는, FinFET 디바이스(100)를 위한 게이트 전극을 제공할 수 있다. 일부 실시예에서, 금속 층(112)은 폴리실리콘층을 대안적으로 포함할 수 있다. 금속 층(112)은, PVD, CVD, 전자 빔(e-빔) 증발, 및/또는 다른 적절한 프로세스를 사용해서 형성될 수 있다. 일부 실시예에서, 측벽 스페이서는 게이트 구조물(108)의 측벽 상에 형성된다. 측벽 스페이서는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
위에서 언급했듯이, IC 치수의 공격적인 스케일 다운은, 트랜지스터의 소스/드레인 피처(예컨대, FinFET 디바이스(100)의 소스/드레인 영역(105, 107))로의 금속 콘택의 형성에 대한 도전을 제시했다. 예를 들어, 분리되어 있지만 인접한 소스/드레인 피처(예컨대, 도 1의 섹션 BB’ 또는 섹션 CC’에 의해 규정되는 평면에 실질적으로 평행한 평면을 따르는 인접한 소스 또는 드레인 영역)로의 금속 콘택의 형성 동안에, 인접 금속 콘택들 사이에 그리고 금속 콘택 층과 인접 소스/드레인 피처 사이에 격리 영역을 제공하기 위해 유전체 층이 형성될 수 있다. 다양한 예에서, 유전체 격리 영역의 크기를 적어도 부분적으로 규정하는 데 사용되는 공격적으로 스케일링된 절단 금속 영역은, 유전체 층이, 인접한 금속 층들 사이에(예를 들어, 분리되었지만 인접한 소스/드레인 피처들의 금속 콘택 층들 사이에) 그리고 금속 콘택 층과 인접한 소스/드레인 영역 사이에 적절한 격리를 제공할 수 없게 한다. 예를 들어, 스케일링된 절단 금속 영역과 그로 인한 좁은 유전체 격리 영역으로 인해, 금속 콘택 층과 인접한 소스/드레인 영역 사이에 브리징(예컨대, 전기 단락)이 발생할 수 있다. 또한, 격리 영역을 제공하는 유전체 층은, 시간 의존적 유전체 파괴(TDDB)(특히, 유전체 층이 가장 좁은 경우)를 겪을 수 있으므로 원하는 격리를 제공하지 못할 수 있다. 경우에 따라, 인접한 금속 콘택 층들(예컨대, 접촉하는 인접한 소스/드레인 피처들)을 분리되게 하는데 사용되는 하드 마스크는, 프로세싱 중에 박리될 수 있어서(예를 들어, 격리 영역에 대한 패터닝된 유전체 층을 제공하기 위해 에칭 동안), 이후에 형성된 인접 금속 콘택 층들 사이에 전기적 단락이 발생한다. 또한, 유전체 층에 사용되는 물질 자체가 불량한 신뢰성(예를 들어, TDDB 때문)을 갖는 데 더 취약할 수 있다. 따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로 입증되지는 못했다.
본 개시의 실시예들은 기존 기술보다 이점들을 제공하지만, 그러나 다른 실시예들은 상이한 이점들을 제공할 수 있고, 모든 이점들이 반드시 본 명세서에서 논의되는 것은 아니며, 모든 실시예들에 대해 아무런 특별한 이점도 요구되지는 않는다는 것을 이해해야 할 것이다. 예를 들어, 본원에 논의된 실시예는 소스/드레인 격리 구조물을 형성하도록 지시된 방법 및 구조물을 포함한다. 특히, 그리고 적어도 일부 실시예에서, 개시된 소스/드레인 격리 구조물은 에칭 프로세스 동안 박리되지 않을 보다 견고한 하드마스크(예를 들어, 적어도 일부 종래의 하드마스크보다 두꺼움)를 사용하여 형성된다. 또한, 소스/드레인 격리 구조물은 종래의 ILD 산화물에 대한 대안으로서 또는 추가적으로 하나 이상의 물질을 이용하여 형성될 수 있다. 따라서, 다양한 실시예에서, 소스/드레인 격리 구조물은 단일 층 또는 층들의 스택을 포함할 수 있다. 일부 경우에서, 격리 구조물에 사용되는 하나 이상의 대체 물질은 또한 종래의 ILD 산화물보다 더 높은 파계 전계 강도(breakdown field strength)를 가질 수 있다. 일부 예에서, 개시된 격리 구조물은, 금속 층과 인접한 소스/드레인 영역 사이의 거리가 증가되도록 L 형상을 갖게 형성될 수 있고, 이에 따라 위에서 논의된 브리징 및 신뢰성 문제를 제거할 수 있다. 묘사를 위해 그리고 다양한 실시예에 따라, 도 2는, 도 1의 섹션 BB' 또는 섹션 CC'에 의해 규정되는 평면과 실질적으로 평행한 평면을 따라, 본 명세서에 개시된 방법에 따라 형성된 예시적인 디바이스(200)의 단면도를 도시한다. 디바이스(200)는 기판(202), 핀(204), 소스/드레인 영역(205, 207), 격리 영역(206)(예컨대, STI 영역), L자형 유전체 층(210), 금속 층(216)(소스/드레인 영역(205)과 접촉함), 및 금속 층(218)(소스/드레인 영역(207)과 접촉함)을 포함한다. 다양한 실시예에서, L자형 유전체 층(210)은 소스/드레인 콘택 금속 층(216, 218)이 서로 전기적으로 격리된 상태로 유지되는 것을 보장한다. 또한, 아래에서 논의된 바와 같이, L자형 유전체층(210)은 증가된 간격 's'를 제공하고 보다 견고한 대체 물질을 사용하여 형성된다. 그 결과, 소스/드레인(207)은 소스/드레인 콘택 금속 층(217)으로부터 전기적으로 분리된 채로 남아 있다. 또한, 본원에 개시된 다양한 실시예들은 증가된 TDDB 윈도우를 제공한다. 본 개시 내용의 실시예에 대한 추가 상세 내용이 이하에서 제공되며, 본 개시 내용의 이익을 갖는 당업자에게 추가적인 이익 및/또는 기타 이점이 명백해질 것이다.
이제 도 3을 참조하면, 일부 실시예에 따라, 소스/드레인 격리 구조물을 형성하는 방법(300)이 묘사된다. 방법(300)은 도 4 내지 18을 참조하여 보다 상세히 이하에서 설명된다. 특히, 도 4 내지 18은, 도 3의 방법의 하나 이상의 단계에 따라 제조된 예시적인 디바이스(400)의, 도 1의 섹션 BB' 또는 섹션 CC'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른, 단면도를 제공한다. 추가적으로 그리고 일부 실시예에서, 방법(300)은 도 1을 참조해서 위에서 설명된 디바이스(100)를 제조하기 위해 사용될 수 있다. 따라서, 디바이스(100)를 참조해서 위에서 논의된 하나 이상의 양상은 방법(300)에 따라 제조된 디바이스(400)에 또한 적용할 수 있다. 추가적인 프로세스 단계들이 상기 방법(300) 이전, 동안, 및 이후에 구현될 수 있으며, 상기 방법(300)의 다양한 실시예들에 따라 설명된 일부 프로세스 단계들이 대체 또는 제거될 수 있음이 이해될 것이다.
방법(300)의 일부분 및/또는 방법(300)을 참조해 논의된 예시적인 트랜지스터 디바이스들 중 임의의 디바이스가, 주지의(well-known) 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 기술 프로세스 흐름에 의해 제조될 수 있으며, 따라서 일부 프로세스가 본 개시 내용에서 간단하게만 설명된다는 것이 이해된다. 또한, 본 개시 내용에서 논의된 임의의 예시적인 트랜지스터 디바이스는, 예를 들면, 추가적인 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor), 저항기, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시 내용의 진보적인 개념의 더 나은 이해를 위해 단순화된다. 또한, 일부 실시예에서, 여기에 개시된 예시적인 반도체 디바이스(들)는, 상호 접속될 수 있는, 복수의 반도체 디바이스들(예컨대, 트랜지스터들)을 포함할 수 있다. 또한, 일부 실시예에서, 본 개시의 다양한 양상들은 게이트-라스트 프로세스 또는 게이트-퍼스트 프로세스 중 하나에 적용될 수 있다
또한, 일부 실시예에서, 본 개시에 묘사된 예시적인 트랜지스터 디바이스는, 집적 회로, 또는 그 일부분의 프로세싱 동안에 제조될 수 있는 프로세싱의 중간 스테이지에서의 디바이스의 묘사를 포함할 수 있으며, 이 디바이스는, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 논리 회로, 예컨대, 저항기, 커패시터, 및 인덕터와 같은 수동(passive) 컴포넌트, 그리고 P-채널 전계 효과 트랜지스터(P-channel field effect transistor; PFET), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및/또는 이들의 조합들과 같은 능동(active) 컴포넌트들을 포함할 수 있다.
이제 방법(300)을 참조하면, 방법(300)은, 인접한 소스/드레인 영역들을 포함하는 디바이스가 제공되는 블록(302)에서 시작한다. 도 4를 참조하며 블록(302)의 실시예에서, 인접한 제1 및 제2 소스/드레인 영역들(405, 407)을 포함하는 디바이스(400)가 제공된다. 일부 실시예에서, 디바이스(400)는 디바이스(100)와 유사할 수 있으며, 위에서 논의된 바와 같이, 여기서 제1 및 제2 소스/드레인 영역(405, 407)은 도 1의 평면 BB'를 따라. 인접한 소스 영역(105)과 유사할 수 있다. 대안적으로, 일부 예에서, 제1 및 제2 소스/드레인 영역(405, 407)은 평면 CC'를 따라 인접한 드레인 영역(107)과 유사할 수 있다. 디바이스(400)는 기판(402), 핀(404), 및 격리 영역(406)(예를 들어, STI 영역)을 더 포함한다. 다양한 예에서, 기판(402), 핀(404), 제1 및 제2 소스/드레인 영역(405, 407), 및 격리 영역(406)은, 도 1을 참조해 위에서 논의된, 기판(102), 핀(104), 소스/드레인 영역(105, 107), 및 격리 영역(106)과 유사할 수 있다.
일부 실시예에서, 디바이스(400)는 또한, 격리 영역(406)의 퇴적 이전에 형성될 수 있는, STI 라이너 층(403)(예를 들어, 실리콘 산화물, 실리콘 질화믈, 또는 다른 적절한 층)을 포함할 수 있다. 디바이스(400)는 또한 격리 영역(406) 위에와 제1 및 제2 소스/드레인 영역(405, 407) 위에 형성된 에칭 정지 층(410)을 포함할 수 있다. 일부 예에서, 에칭 정지층(410)은 SiCO, SiC, 산화물, 로우-k 유전체, 또는 다른 적절한 층을 포함할 수 있다. 일부 예에서, 디바이스(400)는, 에칭 정지 층(410) 위를 포함해, 디바이스(400) 위에 형성된 제1 층간 유전체(inter-layer dielectric; ILD)(412)와 제2 ILD(414)를 더 포함한다. 예로서, 제1 및 제2 ILD 층(412, 414)은 산화물 층, 로우-k 유전체 층, 또는 다른 적절한 유전체 층을 포함할 수 있다. 일부 실시예에서, 디바이스(400)는 제2 ILD(414) 위에 형성된 하드마스크(416)를 또한 포함하며, 이 하드마스크는 후속 프로세싱 동안 디바이스(400)의 부분들을 보호할 것이다. 예로서, 하드마스크(416)는 산화물 층, 질화물 층, 산질화물 층, 또는 이들의 조합을 포함할 수 있다.
그런 다음, 방법(300)은 절단 금속 영역에 대한 포토리소그래피 프로세스가 수행되는 블록(304)으로 진행한다. 도 4 및 5의 예시를 참조하면, 블록(304)의 실시예에서, 포토레지스트 층(502)은 (예를 들어, 스핀-온 코팅에 의해) 하드마스크(416) 위에 퇴적된다. 일부 예에서, 포토레지스트 층(502)을 형성한 후, 추가적인 포토리소그래피 단계는 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 후 베이킹, 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 기타 적합한 리소그래피 기법 및/또는 이들의 조합을 포함할 수 있다. 포토리소그래피 프로세스의 결과로, 포토레지스트 층(502) 내에 개구(504)를 포함하는 패턴이 형성되며, 여기서 그런 다음, 이러한 패턴은 하부 층의 후속 에칭 동안 마스크로서 사용될 수 있다(예를 들어, 하드마스크(416), 제1 및 제2 ILD층(412, 414), 및/또는 에칭 정지층(410)).
그런 다음, 방법(300)은 절단 금속 영역에 대한 에칭 프로세스가 수행되는 블록(306)으로 진행한다. 도 5 및 6의 예를 참조하면, 블록(306)의 실시예에서, (예를 들어, 패터닝된 포토레지스트 층(502)의 개구(504)를 통해) 에칭 프로세스가 수행되며, 여기서 에칭 프로세스는 하드 마스크(416)의 일부분, 제1 및 제2 ILD 층(412, 414), 및 에칭 정지층(410)의 일부분을 제거하여 개구(602)를 형성한다. 일부 실시예에서, 에칭 프로세스(및 따라서 개구(602))는, 제1 및 제2 소스/드레인 영역(405, 407) 중 하나 또는 둘 다의 부분뿐만 아니라, 제1 및 제2 소스/드레인 영역(405, 407) 사이에 배치된 격리 영역(406)의 일부를 노출시킬 수 있다. 다양한 실시예들에서, 에칭 프로세스는 건식 에칭 프로세스(예를 들면, RIE 또는 ICP 에칭), 습식 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 또한 채용된 에칭 프로세스는, 에칭 프로세스에 노출될 수 있는 다른 층(예컨대, 격리 영역(406) 및/또는 제1 및 제2 소스/드레인 영역(405, 407))의 실질적인 제거 없이, 하드마스크(416), 제1 및 제2 ILD층(412, 414), 및 에칭 정지층(410)의 원하는 부분을 제거하기 위해 제공되는, 예를 들면, 선택적 습식 또는 선택적 건식 에칭 프로세스와 같은 선택적 에칭 프로세스를 포함할 수 있다. 일부 실시예에서 그리고 에칭 프로세스 후, 패터닝된 포토레지스트 층(502)은 (예를 들어, 적절한 용매를 사용하여) 제거될 수 있다.
그런 다음, 방법(300)은 유전체 층이 절단 금속 영역에 퇴적되는 블록(308)으로 진행한다. 도 6 및 7의 예를 참조하면, 블록(308)의 실시예에서, 유전체층(702)은 블록(306)의 에칭 프로세스 중에 형성되는 개구(602) 내를 포함해서, 디바이스(400) 위에 퇴적된다. 일부 실시예에서, 유전체층(702)은, SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si (예를 들어, 도핑되지 않은 Si), ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSI, LaO, SiO, 이들의 조합, 또는 다른 적절한 유전체 물질을 포함한다. 유전층(702)은, ALD, PVD, CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 다양한 실시예에서, 유전체 층(702)은 아래에 설명된 바와 같이 인접한 제1 및 제2 소스/드레인 영역(405, 407) 사이의 격리 구조물을 형성하기 위해 사용된다. 일부 예에서, 유전체 층(702)은 제1 및 제2 ILD 층(412, 414)을 위해 사용되는 물질보다 더 높은 파괴 전계 강도를 가질 수 있다. 또한, 일부 경우에, 개구부(602)의 형성은 제1 ILD 층(412)을 완전히 제거하지 않을 수 있어서, 유전체층(702)이 다층 격리 구조물을 제공하도록, 제1 ILD 층(412)의 나머지 부분 위에 후속적으로 형성되는 점이 주목된다.
그런 다음, 방법(300)은 화학 기계적 폴리싱(CMP) 프로세스가 수행되는 블록(310)으로 진행한다. 도 7 및 8의 예를 참조하면, CMP 프로세스는 과잉 물질(예를 들어, 유전체층(702)의 과잉 물질)을 제거하고 디바이스(400)의 상단 표면을 평탄화하기 위해 수행된다. 일부 실시예에서, CMP 프로세스는 하드 마스크(416) 상에서 정지하도록 구성될 수 있다.
그런 다음, 방법(300)은, 소스/드레인 영역을 노출시키도록 에칭 프로세스가 수행되는 블록(312)으로 진행한다. 도 8 및 도 9를 참조하면, 블록(312)의 실시예에서, 인접한 제1 및 제2 소스/드레인 영역(405, 407)을 노출시키기 위해 에칭 프로세스가 수행된다. 예를 들어, 에칭 프로세스는, 제1 및 제2 소스 드레인 영역(405, 407)의 일부분을 노출시키도록, 제1 및 제2 ILD 층(412, 414)의 상당한 부분과, 제1 및 제2 소스/드레인 영역(405, 407) 위의 에칭 정지 층(410)의 일부분뿐만 아니라, 하드마스크(416)를 제거할 수 있다. 일부 실시예에서, 제1 및 제2 ILD 층(412, 414)의 하나 또는 둘 다의 에칭되지 않은 부분은 도 9에 도시된 바와 같이 유전체 층(702)의 측벽 상에 남아 있을 수 있다. 일부 실시예에서, 유전체 층(702)의 측벽 상에 남아 있는 ILD 층(412, 414)의 에칭되지 않은 부분의 두께는 약 0nm(ILD 부분이 남아 있지 않음)와 25nm 사이일 수 있다. 다양한 실시예들에서, 에칭 프로세스는 건식 에칭 프로세스(예를 들면, RIE 또는 ICP 에칭), 습식 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 또한 채용된 에칭 프로세스는, 예를 들면, 유전체 층(702)과 같은 다른 층의 실질적인 제거 없이, 하드마스크(416), 제1 및 제2 ILD층(412, 414), 및 에칭 정지층(410)의 원하는 부분들을 제거하기 위해 제공되는, 예를 들면, 선택적 습식 또는 선택적 건식 에칭 프로세스와 같은 선택적 에칭 프로세스를 포함할 수 있다. 따라서, 본 에칭 프로세스에서 유전체 층(702)은 효과적으로 하드마스크로서 작용할 수 있다. 또한, 소스/드레인 영역 에칭 프로세스 중에 공격적으로 스케일링된 하드마스크가 박리될 수 있는 적어도 일부 기존 구현과는 달리, 유전체 층(702)은, 블록(312)의 에칭 프로세스 중에 박리되지 않을 훨씬 더 크고 더 견고한 하드마스크를 효과적으로 제공한다. 이는 또한 앞서 논의된 것처럼 해로운 브리징(예컨대, 전기 단락)을 방지하는 데도 도움이 된다.
그런 다음, 방법(300)은, 더미 층이 퇴적되는 블록(314)으로 진행하고, CMP 프로세스가 수행된다. 도 9 및 10의 예를 참조하면, 블록(314)의 실시예에서, 더미 층(1002)은, 노출된 제1 및 제2 소스/드레인 영역(405, 407) 위를 포함해, 디바이스(400) 위에 퇴적된다. 일부 실시예에서, 더미 층(1002)은 스핀-온-글라스(spin-on-glass; SOG) 층을 포함한다. 일반적으로, 다양한 실시예에서, 더미 층(1002)은, 후속 처리 동안 선택적 층 제거를 제공하기 위해 인접한 물질(예를 들어, 유전체 층(702))에 비해 높은 선택도를 갖도록 선택된다. 더미 층(1002)은, ALD, PVD, CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 더미 층(1002)의 형성 후에 그리고 블록(314)의 추가 실시예에서, CMP 프로세스가 수행된다. 도 10 및 11의 예를 참조하면, CMP 프로세스는 과잉 물질(예를 들어, 더미(1002)의 과잉 물질)을 제거하고 디바이스(400)의 상단 표면을 평탄화하기 위해 수행된다. 일부 실시예에서, CMP 프로세스는 유전체 층(702) 상에서 정지하도록 구성될 수 있다.
그런 다음, 방법(300)은, 유전체 층의 후속 패터닝을 위한 포토리소그래피 프로세스가 수행되는 블록(316)으로 진행한다. 도 11 및 12의 예시를 참조하면, 블록(316)의 실시예에서, 포토레지스트 층(1202)은 (예를 들어, 스핀-온 코팅에 의해) 디바이스(400) 위에 퇴적된다. 일부 예에서, 포토레지스트 층(1202)을 형성한 후, 추가적인 포토리소그래피 단계는 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 기타 적합한 리소그래피 기법, 및/또는 이들의 조합을 포함할 수 있다. 포토리소그래피 프로세스의 결과로, 포토레지스트 층(1202) 내에 개구(1204)를 포함하는 패턴이 형성되며, 여기서 그런 다음, 이러한 패턴은 하부 층(예를 들면, 유전체 층(702))의 후속 에칭 동안 마스크로 사용될 수 있다.
그런 다음, 방법(300)은, 유전체 층을 패터닝하기 위한 에칭 프로세스가 수행되는 블록(318)으로 진행한다. 도 12 및 13의 예를 참조하면, 블록(318)의 실시예에서, (예를 들어, 패터닝된 포토레지스트 층(1202)의 개구(1204)를 통해) 에칭 프로세스가 수행되며, 여기서 에칭 프로세스는, 유전체층(702)의 적어도 하나의 측벽 상에서 이전에 남아 있던 제1 및 제2 ILD 층(412, 414)의 에칭되지 않은 부분의 적어도 일부와 함께, 유전체층(702)의 일부분을 제거하여 개구(1302)를 형성한다. 다양한 실시예들에서, 에칭 프로세스는 건식 에칭 프로세스(예를 들면, RIE 또는 ICP 에칭), 습식 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 또한 채용된 에칭 프로세스는, 에칭 프로세스에 노출될 수 있는 다른 층(예를 들면, 더미 층(1002))의 실질적인 제거 없이, 유전체 층(702)의 원하는 부분과 (필요한 경우) 제1 및 제2 ILD층(412, 414)의 일부분의 제거를 제공하는, 예를 들면, 선택적 습식 또는 선택적 건식 에칭 프로세스와 같은 선택적 에칭 프로세스를 포함할 수 있다. 또 다른 방법으로 언급된 바와 같이, 더미층(1002)은 블록(318)의 에칭 프로세스에 내성이 있을 수 있다.
다양한 예에서, 블록(318)의 에칭 프로세스는 유전체층(702)을 L자형으로 패터닝하도록 추가로 구성되며, 여기서 L자형 유전체층(702)은 인접한 제1 및 제2 소스/드레인 영역들(405, 407) 사이의 격리 구조물을 형성하는데 사용된다. 일부 실시예에서, 에칭 프로세스는 도 13에 도시된 바와 같이 L자형 유전체 층(702)의 하단 부분의 원하는 두께 ‘t’를 제공하기 위해 (예를 들어, 에칭 시간, 온도, 에천트 가스 등을 제어함으로써) 제어된다. 다양한 예에서, 두께 't'는 약 0.5nm ~ 100nm의 범위일 수 있다. L자형 유전체 층(702)의 하단부는 상단 표면(1304)을 가질 수 있고, 여기서 상단 표면(1304)은 평면 DD'를 규정한다. 적어도 일부 실시예에서, 상단 표면(1304)의 평면 DD'는 제1 및 제2 소스/드레인 영역(405, 407)의 상단 표면 위에 배치된다. 일반적으로, 상단 표면(1304)의 두께 't', 및 이에 따른 평면 DD'는, 위에서 논의된 해로운 브리징 및/또는 신뢰성 문제(예를 들어, TDDB)를 피하기 위해 선택된다. 에칭 프로세스 후, 일부 실시예에서, 패터닝된 포토레지스트 층(1202)은 도 14에 도시된 바와 같이 (예를 들어, 적절한 용매를 사용하여) 제거될 수 있다.
그런 다음, 방법(300)은, 더미 층이 제거되는 블록(320)으로 진행한다. 도 14 및 15의 예를 참조하면, 블록(320)의 실시예에서, 더미 층(1002)은, 인접한 제1 및 제2 소스/드레인 영역(405, 407)을 다시 한번 노출시키기 위해 디바이스(400)로부터 제거된다. 다양한 실시예들에서, 더미 층(1002)은 예를 들면, 건식 에칭 프로세스(예를 들면, RIE 또는 ICP 에칭), 습식 에칭 프로세스, 또는 이들의 조합과 같은 에칭 프로세스를 사용해 제거될 수 있다. 앞서 언급한 바와 같이, 더미 층(1002)은 선택적 층 제거를 제공하기 위해 인접 물질에 비해 높은 선택도를 갖도록 선택된다. 따라서, 다양한 예에서, 블록(320)의 에칭 프로세스는, 에칭 프로세스에 노출될 수 있는 다른 층(예를 들어, 제1 및 제2 ILD 층(412, 414)의 임의의 잔여 부분, 에칭 정지층(410)의 잔여 부분, L자형 유전체층(702), 및 제1 및 제2 소스/드레인 영역(405, 407))의 실질적인 제거 없이, 더미 층(1002)의 제거를 제공하는, 예를 들면, 선택적 습식 또는 선택적 건식 에칭 프로세스와 같은 선택적 에칭 프로세스를 포함할 수 있다.
그런 다음, 방법(300)은, 라이너 층이 제거되는 블록(322)으로 진행한다. 도 15 및 16의 예시를 참조하면, 블록(322)의 실시예에서, 라이너 층(1602)은 옵션으로 디바이스(400) 위에 퇴적된다. 일부 실시양태에서, 라이너 층(1602)은, L자형 유전체층(702) 위에, 제1 및 제2 ILD 층(412, 414)의 임의의 잔여 부분 위에, 그리고 제1 및 제2 소스/드레인 영역 위에를 포함해서, 디바이스(400) 위에 컨포멀하게 퇴적될 수 있다. 라이너 층(1602)을 퇴적한 후, (예를 들어, 제1 및 제2 소스/드레인 영역(405, 407) 및 L자형 유전체층(702)의 상단 표면 위로부터) 라이너 층(1602)의 일부를 제거하기 위해 에칭백 프로세스가 수행될 수 있는 반면에, 도 16에 도시된 바와 같이, 라이너 층(1602)의 다른 부분은, L자형 유전체층(702)의 측벽 상에 그리고/또는 L자형 유전체 층(702)의 측벽 상에 배치된 ILD 층(412, 414)의 잔여 부분 상에 남아 있다. 일부 실시예에서, 에칭백 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 일부 경우에, 라이너 층(1602)은 AlO, AlON, SiC, ZrO, HfO, SiN, Si(예를 들어, 도핑되지 않은 Si), ZrAlO, TiO, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO, 이들의 조합, 또는 기타 적합한 물질을 포함할 수 있다. 라이너 층(1602)은, ALD, PVD, CVD, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 다양한 실시예에서, 라이너층(1602)의 두께는 약 0nm(예를 들어, 라이너 층 없음)과 20nm 사이일 수 있다. 라이너층(1602)의 퇴적 및 에칭백 프로세스 후에, 인접한 제1 및 제2 소스/드레인 영역(405, 407)의 일부가 노출된 채로 남아 있음을 주목한다. 일부 경우에, 라이너 층(1602)은 퇴적되지 않고, 블록(322)을 효과적으로 건너뛰게 한다.
방법(300)은 소스/드레인 콘택 금속이 형성되는 블록(324)으로 진행한다. 도 16 및 도 17의 예를 참조하면, 블록(324)의 실시예에서, 소스/드레인 콘택 금속은, 제1 및 제2 소스/드레인 영역(405, 407)의 노출된 부분 위에, L자형 유전체 층 위에, 그리고 L자형 유전체층(702)의 측벽 상의 라이너 층(1602) 위에를 포함해서, 디바이스(400) 위에 퇴적될 수 있다. 특히, 소스/드레인 콘택 금속은 제1 및 제2 소스/드레인 영역(405, 407)으로의 전기적 접속을 제공한다. 일부 실시예에서, 소스/드레인 콘택 금속은 PVD, e-빔 증발, CVD, ALD, 또는 기타 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 소스/드레인 금속은, Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 이 물질들의 조합, 또는 다른 적절한 전도성 물질을 포함한다. 일부 실시예에서, CMP 프로세스는 소스/드레인 콘택 금속의 과잉 부분을 제거하고 디바이스(400)의 상단 표면을 평탄화하기 위해 수행될 수 있다. 또한, CMP 프로세스는 L자형 유전체층(702)의 상부의 측벽을 따라 배치된 라이너 층 및/또는 ILD 층(412, 414)을 포함하는 L자형 유전체 층(702)의 상부를 에칭백하는데 사용될 수 있다. 또한 소스/드레인 콘택 금속이 처음에 디바이스(400) 위에 연속 층으로 퇴적될 수 있지만, 소스/드레인 콘택 금속 층의 과잉 부분을 (예를 들면, CMP 프로세스에 의해) 제거하면, 제1 소스/드레인 콘택 금속 층(1702A)(제1 소스/드레인 영역(405)과 접촉함)과 제2 소스/드레인 콘택 금속 층(1702A)(제2 소스/드레인 영역(407)과 접촉함)을 산출한다. 더욱이, L자형 유전체층(702)을 형성하는 개시된 방법을 포함하는 다양한 실시예에 따라, 제1 및 제2 소스/드레인 콘택 금속 층(1702A, 1702B)이 서로 전기적으로 격리된 채로 있다. 마찬가지로, 다시 L자형 유전체 층(702)으로 인해(예를 들어, 제공된 간격 ‘s’와 유전체 층(702)에 사용되는 더 견고한 물질을 포함함), 제2 소스/드레인 영역(407)은 제1 소스/드레인 콘택 금속 층(1702A)으로부터 전기적으로 격리된 채로 남아 있다. 결과적으로, 브리징 및 신뢰성 문제(예컨대, TDDB)가 효과적으로 제거된다. 제1 소스/드레인 콘택 금속 층(1702A)은 또한 L자형 유전체 층(702)에 대응하는 L자 형상을 포함할 수 있다는 점에 또한 주목한다. 일부 실시예에서, L자형 제1 소스/드레인 콘택 금속 층(1702A) 및 L자형 유전체층(702)은 도시된 바와 같이 서로에 대하여 위치적으로(positionally) 회전될 수 있어서, 이들이 실질적으로 연동(interlock)되는 L자 형상을 형성하도록 할 수 있다.
그런 다음, 방법(300)은 유전체 층이 절단 금속 영역에 퇴적되는 블록(326)으로 진행한다. 도 17 및 18의 예시를 참조하면, 블록(326)의 실시예에서, 유전체 층(1802)은 디바이스(400) 위에 퇴적된다. 일부 실시예에서, 유전체층(1802)은, SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si (예를 들어, 도핑되지 않은 Si), ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSI, LaO, SiO, 이들의 조합, 또는 다른 적절한 유전체 물질을 포함한다. 일부 실시예에서, 유전체 층(1802)은, 하부 금속 층으로의 (예를 들어, 제1 및 제2 소스/드레인 콘택 금속 층(1702A, 1702B)으로의) 전기적 접속이 제공되는 개구를 제공하기 위해 이후에 패터닝될 수 있는 자기 정렬 콘택 층을 포함한다. 유전층(1802)은, ALD, PVD, CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(1802)은 약 0nm(유전체층(1802)이 없음)와 50nm 사이의 두께를 가진다. 일부 실시예에서, 유전체 층(1802)의 퇴적 후에, CMP 프로세스가 수행되어 과잉 물질(예컨대, 유전체 층(1802)의 과잉 물질)을 제거시키고 디바이스(400)의 상단 표면을 평탄화시킬 수 있다.
디바이스(400)는 본 개시가 속하는 기술분야에 알려진 다양한 피처들 및 영역들을 형성하기 위해 추가적인 프로세싱을 거칠 수 있다. 예를 들면, 후속 프로세싱은, 하나 이상의 FinFET 디바이스들을 포함할 수 있는 기능 회로(functional circuit)를 형성하기 위해 다양한 피처들을 연결하도록 구성되는, 기판 상의 다양한 콘택/비아/라인 및 다층 상호접속 피처(예컨대, 금속 층 및 층간 유전체)를 형성할 수 있다. 더 나아간 예로서, 다층 상호접속부는 비아들 또는 콘택들과 같은 수직 상호접속부들, 및 금속 라인들과 같은 수평 상호접속부들을 포함할 수 있다. 다양한 상호접속 피처들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 전도성 물질들을 이용할 수 있다. 일 예시에서, 다마신(damascene) 및/또는 이중 다마신 프로세스가 사용되어 구리 관련 다중층 상호접속 구조물을 형성한다.
본 개시내용의 다양한 실시예에 대해 자세히 살펴보면, 도 19a/19b, 20a/20b, 21a/21b, 및 22a/22b는 방법(300)에 따라 제조된 디바이스에 대한 디바이스 구조물의 다양한 실시예를 묘사한다. 묘사된 디바이스 구조물은 단지 예시적인 것으로 이해될 것이며, 방법(300)은 본 개시내용의 범위 내에 남아 있는 동안 다른 디바이스 구조물을 제조하는데 사용될 수 있다고 이해될 것이다. 처음에, 그리고 위에서 주목된 바와 같이, 개구(602)의 형성(방법(300)의 블록(306))은 제1 ILD 층(412)을 완전히 제거하지 않을 수 있어서, 유전체층(702)이 다층 격리 구조물을 제공하도록, 제1 ILD 층(412)의 나머지 부분에 걸쳐 후속적으로 형성되는 점이 주목된다. 도 19a/19b 및 21a/21b를 참조하여, 이 도면들에는 ILD 층(예를 들어, ILD 층(412)의 일부)와 유전체층(702)을 포함하는 이러한 다층 격리 구조물을 갖는 디바이스(1900A, 1900B, 2100A, 2100B)가 묘사되어 있다. 일부 실시예에서, 유전체층(702) 아래에 남아 있는 ILD 층(412)의 두께는 약 0nm ~ 100nm의 범위 내에 있을 수 있으며, 여기서 0nm보다 큰 두께는 개시된 다층 격리 구조물을 제공한다. 대조적으로, 도 20a/20b 및 22a/22b를 참조하여, 이 도면들에서 디바이스(2000A, 2000B, 2200A, 2200B)가 묘사되며, 여기서 개구(602)의 형성(블록(306)은 제1 및 제2 소스/드레인 영역들(405, 407) 사이의 실질적으로 모든 ILD 층 물질을 제거하여, 유전체 층(702)(격리 구조물)이 격리 영역(406) 바로 위에 형성된다. 도 19a/19b 및 20a/20b의 디바이스(1900A, 1900B, 2000A, 2000B)는 예를 들면, 위에서 논의된 라이너 층(1602)과 같은 라이너 층을 또한 포함하는 반면에, 도 21a/21b 및 22a/22b의 디바이스(2100A, 2100B, 2200B, 2200B)는 라이너 층을 포함하지 않는다. 라이너 층이 퇴적되지 않는 예에서, 사전 세척 프로세스는 소스/드레인 콘택 금속의 퇴적 전에 수행될 수 있어서, 도 21a/21b 및 22a/22b에 묘사된 바와 같이, 유전체 층(702)의 측벽 상에 이전에 배치된 ILD 층(412, 414)의 일부(예를 들면, 도 15에 도시됨)가 제거된다. 마지막으로, 도 19a, 20a, 21a, 22a의 디바이스(1900A, 2000A, 2100A, 2200A)가 위에서 논의된 유전체 층(1802)을 포함하는 반면에, 도 19b, 20b, 21b, 22b의 디바이스(1900B, 2000B, 2100B, 2200B)는 유전체 층(1802)을 포함하지 않는다.
본 개시에서 설명되는 다양한 실시예들은 기존 기술에 대해 다수의 이점들을 제공한다. 모든 이점들이 본 개시에서 반드시 논의되지는 않았고, 어떠한 특정 이점도 모든 실시예를 위해 요구되지는 않으며, 다른 실시예가 상이한 이점을 제공할 수 있다는 것을 이해할 것이다. 예를 들어, 본원에 논의된 실시예는 소스/드레인 격리 구조물을 형성하도록 지시된 방법 및 구조물을 포함한다. 일부 실시예에서, 개시된 소스/드레인 격리 구조물은 에칭 프로세스 동안 박리되지 않을 보다 견고한 하드마스크(예를 들어, 적어도 일부 종래의 하드마스크보다 두꺼움)를 사용하여 형성된다. 또한, 소스/드레인 격리 구조물은 종래의 ILD 산화물에 대한 대안으로서 또는 추가적으로 하나 이상의 물질을 이용하여 형성될 수 있다. 따라서, 다양한 실시예에서, 소스/드레인 격리 구조물은 단일 층 또는 층들의 스택을 포함할 수 있다. 일부 경우에서, 격리 구조물에 사용되는 하나 이상의 대체 물질은 또한 종래의 ILD 산화물보다 더 높은 파괴 전계 강도(breakdown field strength)를 가질 수 있다. 일부 예에서, 개시된 격리 구조물은, 금속 층과 인접한 소스/드레인 영역 사이의 거리가 증가되도록 L 형상을 갖게 형성될 수 있고, 이에 따라 위에서 논의된 브리징 및 신뢰성 문제를 제거할 수 있다. 또한, 본원에 개시된 다양한 실시예들은 증가된 TDDB 윈도우를 제공한다. 추가적인 실시예 및 이점은 이 개시내용을 가진 당업자에게 명백할 것이다.
따라서, 본 개시내용의 실시예들 중 하나는 제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역을 갖는 디바이스를 제공하는 것을 포함하는 방법을 설명하였다. 본 방법은, 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 그리고 제2 소스/드레인 영역의 노출된 제1 부분 위에 마스킹 층을 퇴적하는 단계를 더 포함한다. 일부 실시예에서, 그리고 마스킹 층을 퇴적한 후에, 마스킹 층의 양측 상에 배치된 ILD 층의 제1 부분은, 마스킹 층의 실질적인 에칭 없이 에칭되어, 제2 소스/드레인 영역의 제2 부분을 노출시키고 제1 소스/드레인 영역을 노출시킨다. 일부 예시에서, 그리고 ILD 층의 제1 부분을 에칭한 후, 마스킹 층이 에칭되어 L자형 마스킹 층을 형성한다. 다양한 예시들에서, 그리고 L자형 마스킹 층을 형성한 후, 노출된 제1 소스/드레인 영역 위에 제1 금속 층이 형성되고, 제2 소스/드레인 영역의 노출된 제2 부분 위에 제2 금속 층이 형성된다.
실시예들 중 다른 실시예에서, 제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역과, 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 배치된 ILD 층을 갖는 디바이스를 제공하는 단계를 포함하는 방법이 논의된다. 일부 실시예에서, 방법은, 소스/드레인 영역들 사이의 STI 영역을 노출시키기 위해 ILD 층의 제1 부분을 제거하는 단계 및 노출된 STI 영역 위에 유전체 층을 퇴적하는 단계를 더 포함한다. 유전체 층을 퇴적한 후, 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각의 적어도 일부를 노출시키기 위해 ILD 층의 제2 부분이 제거될 수 있다. 일부 예시에서, 그리고 ILD 층의 제2 부분을 제거한 후, 유전체 층이 에칭되어 L자형 유전체 층을 형성한다. 일부 실시예에서, L자형 유전체 층의 하단부는, 제1 소스/드레인 영역 및 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함한다. L자형 유전체 층을 형성한 후, 제1 금속 층이 제1 소스/드레인 영역의 노출된 부분 위에 퇴적되고, 제2 금속 층이 제2 소스/드레인 영역의 노출된 부분 위에 퇴적된다.
실시예들 중 또 다른 실시예에서, 제1 소스/드레인 영역과, 제1 소스/드레인 영역에 인접한 제2 소스/드레인 영역을 포함하는 반도체 디바이스가 논의된다. 일부 실시예에서, 반도체 디바이스는, 제1 소스/드레인 영역과 제2 소스/드레인 영역에 개재(interpose)된 L자형 격리 구조물을 더 포함하고, L자형 격리 구조물은 제2 소스/드레인 영역의 적어도 일부와 접촉하고, L자형 격리 구조물의 하단부는, 제1 소스/드레인 영역 및 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함한다. 일부 예시에서, 반도체 디바이스는, 제1 소스/드레인 영역과 접촉하는 제1 금속 층 및 제2 소스/드레인 영역과 접촉하는 제2 금속 층을 더 포함하며, L자형 격리 구조물은, 제1 금속 층과 제2 금속 층 사이 그리고 제1 금속 층과 제2 소스/드레인 영역 사이에 전기적 격리를 제공한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역을 포함하는 디바이스를 제공하는 단계;
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 마스킹 층을 퇴적하는 단계;
상기 마스킹 층을 퇴적한 후에, 상기 마스킹 층의 에칭 없이, 상기 마스킹 층의 양측에 배치된 층간 유전체(inter-layer dielectric; ILD) 층의 제1 부분을 에칭하여, 상기 제2 소스/드레인 영역의 제2 부분을 노출시키고, 상기 제1 소스/드레인 영역을 노출시키는 단계;
상기 ILD 층의 제1 부분을 에칭 한 후, 상기 마스킹 층을 에칭하여 L자형 마스킹 층을 형성하는 단계; 및
상기 L자형 마스킹 층을 형성한 후, 상기 노출된 제1 소스/드레인 영역 위에 제1 금속 층을 형성하고 상기 제2 소스/드레인 영역의 노출된 제2 부분 위에 제2 금속 층을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 L자형 마스킹 층은 상기 제1 금속 층과 상기 제2 금속 층 사이에 그리고 상기 제1 금속 층과 상기 제2 소스/드레인 영역 사이에 전기적 격리를 제공하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 디바이스를 제공하는 단계는, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위에 배치된 상기 ILD 층을 포함하는 상기 디바이스를 제공하는 단계를 더 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 ILD 층을 포함하는 상기 디바이스를 제공한 후에 그리고 상기 마스킹 층을 퇴적하기 전에, 상기 ILD 층의 제2 부분을 에칭하여, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역에 개재(interpose)된 쉘로우 트렌치 격리 영역(shallow trench isolation; STI) 영역과 상기 제2 소스/드레인 영역의 제1 부분 둘 다를 노출시키는 개구를 형성하는 단계; 및
상기 노출된 STI 영역 위의 개구 내에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 상기 마스킹 층을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서,
상기 마스킹 층의 양측 상에 배치된 ILD 층의 제1 부분을 에칭한 후 그리고 상기 마스킹 층을 에칭하여 상기 L자형 마스킹 층을 형성하기 전에, 상기 제2 소스/드레인 영역의 노출된 제2 부분 위에 그리고 상기 노출된 제1 소스/드레인 영역 위에 더미 층(dummy layer)을 형성하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서,
상기 L자형 마스킹 층을 형성한 후 그리고 상기 제1 금속 층 및 상기 제2 금속 층을 형성하기 전에, 상기 더미 층을 제거하여 상기 제2 소스/드레인 영역의 상기 제2 부분을 노출시키고 상기 제1 소스/드레인 영역을 노출시키는 단계를 더 포함하는, 방법.
실시예 7. 실시예 1에 있어서,
상기 L자형 마스킹 층을 형성한 후 그리고 상기 제1 금속 층 및 상기 제2 금속 층을 형성하기 전에, 상기 L자형 마스킹 층의 측벽을 따라 라이너 층을 형성하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 3에 있어서,
상기 ILD 층을 포함하는 상기 디바이스를 제공한 후에 그리고 상기 마스킹 층을 퇴적하기 전에, 상기 ILD 층의 제2 부분을 에칭하여 상기 제2 소스/드레인 영역의 상기 제1 부분을 노출시키는 개구를 형성하는 단계 - 상기 ILD 층의 상기 제2 부분의 적어도 일부는 상기 개구의 하단 표면을 따라 남아 있음 -; 및
상기 개구의 하단 표면을 따라 남아 있는 상기 ILD 층의 상기 제2 부분 중 적어도 일부 위에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 상기 개구 내에 상기 마스킹 층을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 1에있어서,
상기 L 자형 마스킹 층은 다층 격리 구조물을 포함하는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 ILD 층의 제1 부분 중 일부는, 상기 마스킹 층의 양측 상에 배치된 상기 ILD 층의 제1 부분을 에칭 한 후에, 상기 마스킹 층의 측벽 상에 배치된 채로 남아있는 것인, 방법.
실시예 11. 실시예 1에 있어서,
상기 L자형 마스킹 층의 하단부는 제1 평면을 규정하는 상단면을 포함하고, 상기 제1 평면은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상단 표면 위에 배치되는 것인, 방법.
실시예 12. 실시예 1에 있어서,
상기 마스킹 층은 유전체 층을 포함하는 것인, 방법.
실시예 13. 방법에 있어서,
제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역과, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위에 배치된 ILD 층을 포함하는 디바이스를 제공하는 단계;
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역을 노출시키기 위해 상기 ILD 층의 제1 부분을 제거하고 상기 노출된 STI 영역 위에 유전체 층을 퇴적하는 단계;
상기 유전체 층을 퇴적한 후, 상기 ILD 층의 제2 부분을 제거하여 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각의 적어도 일부를 노출시키는 단계;
상기 ILD 층의 제2 부분을 제거한 후에, 상기 유전체 층을 에칭하여 L자형 유전체 층을 형성하는 단계 - 상기 L자형 유전체 층의 하단 부분은, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함함 -; 및
상기 L자형 마스킹 층을 형성한 후, 상기 제1 소스/드레인 영역의 노출된 부분 위에 제1 금속 층을 퇴적하고, 상기 제2 소스/드레인 영역의 노출된 부분 위에 제2 금속 층을 퇴적하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 L자형 유전체 층은 상기 제1 금속 층과 상기 제2 금속 층 사이에 그리고 상기 제1 금속 층과 상기 제2 소스/드레인 영역 사이에 전기적 격리를 제공하는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 ILD 층의 제2 부분을 제거한 후 그리고 상기 L자형 유전체층을 형성하기 위해 상기 유전체층을 에칭하기 전에, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각의 노출된 부분들 위에 더미 층을 퇴적하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 L자형 유전체층을 형성한 후 그리고 상기 제1 금속 층 및 상기 제2 금속 층을 형성하기 전에, 상기 더미 층을 제거하여 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각의 적어도 일부를 노출시키는 단계를 더 포함하는, 방법.
실시예 17. 실시예 13에 있어서,
상기 L자형 유전체 층을 형성한 후 그리고 상기 제1 금속 층 및 상기 제2 금속 층을 형성하기 전에, 상기 L자형 유전체 층의 측벽 상에 라이너 층을 퇴적하는 단계를 더 포함하는, 방법.
실시예 18. 반도체 디바이스에 있어서,
제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역에 인접한 제2 소스/드레인 영역;
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역에 개재된 L자형 격리 구조물 - 상기 L자형 격리 구조물은 상기 제2 소스/드레인 영역의 적어도 일부와 접촉하고, 상기 L자형 격리 구조물의 하단부는, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함함 -; 및
상기 제1 소스/드레인 영역과 접촉하는 제1 금속 층 및 상기 제2 소스/드레인 영역과 접촉하는 제2 금속 층
을 포함하며,
상기 L자형 격리 구조물은, 상기 제1 금속 층과 상기 제2 금속 층 사이 그리고 상기 제1 금속 층과 상기 제2 소스/드레인 영역 사이에 전기적 격리를 제공하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 L자형 격리 구조물의 측벽을 따라 배치된 라이너 층(liner layer)을 더 포함하는, 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 제1 금속 층은, 상기 L자형 격리 구조물에 대응하는 L자형 금속 층을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역을 포함하는 디바이스를 제공하는 단계;
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 마스킹 층을 퇴적하는 단계;
    상기 마스킹 층을 퇴적한 후에, 상기 마스킹 층의 에칭없이, 상기 마스킹 층의 양측에 배치된 층간 유전체(inter-layer dielectric; ILD) 층의 제1 부분을 에칭하여, 상기 제2 소스/드레인 영역의 제2 부분을 노출시키고, 상기 제1 소스/드레인 영역을 노출시키는 단계;
    상기 ILD 층의 제1 부분을 에칭 한 후, 상기 마스킹 층을 에칭하여 L자형 마스킹 층을 형성하는 단계; 및
    상기 L자형 마스킹 층을 형성한 후, 상기 노출된 제1 소스/드레인 영역 위에 제1 금속 층을 형성하고 상기 제2 소스/드레인 영역의 노출된 제2 부분 위에 제2 금속 층을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 디바이스를 제공하는 단계는, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위에 배치된 상기 ILD 층을 포함하는 상기 디바이스를 제공하는 단계를 더 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 ILD 층을 포함하는 상기 디바이스를 제공한 후에 그리고 상기 마스킹 층을 퇴적하기 전에, 상기 ILD 층의 제2 부분을 에칭하여, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역에 개재(interpose)된 쉘로우 트렌치 격리 영역(shallow trench isolation; STI) 영역과 상기 제2 소스/드레인 영역의 제1 부분 둘 다를 노출시키는 개구를 형성하는 단계; 및
    상기 노출된 STI 영역 위의 개구 내에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 상기 마스킹 층을 퇴적하는 단계
    를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 마스킹 층의 양측 상에 배치된 ILD 층의 제1 부분을 에칭한 후 그리고 상기 마스킹 층을 에칭하여 상기 L자형 마스킹 층을 형성하기 전에, 상기 제2 소스/드레인 영역의 노출된 제2 부분 위에 그리고 상기 노출된 제1 소스/드레인 영역 위에 더미 층(dummy layer)을 형성하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 L자형 마스킹 층을 형성한 후 그리고 상기 제1 금속 층 및 상기 제2 금속 층을 형성하기 전에, 상기 더미 층을 제거하여 상기 제2 소스/드레인 영역의 상기 제2 부분을 노출시키고 상기 제1 소스/드레인 영역을 노출시키는 단계를 더 포함하는, 방법.
  6. 제2항에 있어서,
    상기 ILD 층을 포함하는 상기 디바이스를 제공한 후에 그리고 상기 마스킹 층을 퇴적하기 전에, 상기 ILD 층의 제2 부분을 에칭하여 상기 제2 소스/드레인 영역의 상기 제1 부분을 노출시키는 개구를 형성하는 단계 - 상기 ILD 층의 상기 제2 부분의 적어도 일부는 상기 개구의 하단 표면을 따라 남아 있음 -; 및
    상기 개구의 하단 표면을 따라 남아 있는 상기 ILD 층의 상기 제2 부분 중 적어도 일부 위에 그리고 상기 제2 소스/드레인 영역의 노출된 제1 부분 위에 상기 개구 내에 상기 마스킹 층을 퇴적하는 단계
    를 더 포함하는, 방법.
  7. 방법에 있어서,
    제2 소스/드레인 영역에 인접한 제1 소스/드레인 영역과, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위에 배치된 ILD 층을 포함하는 디바이스를 제공하는 단계;
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역을 노출시키기 위해 상기 ILD 층의 제1 부분을 제거하고 상기 노출된 STI 영역 위에 유전체 층을 퇴적하는 단계;
    상기 유전체 층을 퇴적한 후, 상기 ILD 층의 제2 부분을 제거하여 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각의 적어도 일부를 노출시키는 단계;
    상기 ILD 층의 제2 부분을 제거한 후에, 상기 유전체 층을 에칭하여 L자형 유전체 층을 형성하는 단계 - 상기 L자형 유전체 층의 하단 부분은, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함함 -; 및
    상기 L자형 마스킹 층을 형성한 후, 상기 제1 소스/드레인 영역의 노출된 부분 위에 제1 금속 층을 퇴적하고, 상기 제2 소스/드레인 영역의 노출된 부분 위에 제2 금속 층을 퇴적하는 단계
    를 포함하는, 방법.
  8. 반도체 디바이스에 있어서,
    제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역에 인접한 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역에 개재된 L자형 격리 구조물 - 상기 L자형 격리 구조물은 상기 제2 소스/드레인 영역의 적어도 일부와 접촉하고, 상기 L자형 격리 구조물의 하단부는, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 상단 표면 위에 배치되는 평면을 규정하는 상단 표면을 포함함 -; 및
    상기 제1 소스/드레인 영역과 접촉하는 제1 금속 층 및 상기 제2 소스/드레인 영역과 접촉하는 제2 금속 층
    을 포함하며,
    상기 L자형 격리 구조물은, 상기 제1 금속 층과 상기 제2 금속 층 사이 그리고 상기 제1 금속 층과 상기 제2 소스/드레인 영역 사이에 전기적 격리를 제공하는 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 L자형 격리 구조물의 측벽을 따라 배치된 라이너 층(liner layer)을 더 포함하는, 반도체 디바이스.
  10. 제8항에 있어서,
    상기 제1 금속 층은, 상기 L자형 격리 구조물에 대응하는 L자형 금속 층을 포함하는 것인, 반도체 디바이스.
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