KR20200121068A - 데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러 - Google Patents

데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러 Download PDF

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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부 및 상기 저장부를 제어하는 컨트롤러;를 포함하고, 컨트롤러는, 기 정의된 긴급도 결정 기준에 기초하여 저장부를 구분하도록 정의된 복수의 긴급도와, 제 1 영역에 포함된 메모리 블럭 각각의 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보를 저장하고, 저장부의 긴급도를 판단하여, 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하고, 희생 블럭을 회수하도록 구성될 수 있다.

Description

데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러{Data Storage Device and Operation Method Thereof, Controller Therefor}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
데이터 저장 매체의 일 예로 플래시 메모리 장치를 이용한 스토리지 장치를 들 수 있다. 플래시 메모리 장치의 기술 발전에 따른 용량 증가와 가격 경쟁력의 향상에 따라, PC나 모바일 기기 뿐 아니라 대용량 데이터를 취급하는 데이터 센터에서도 플래시 메모리 장치를 이용한 스토리지 장치를 채용하고 있다.
플래시 메모리 장치는 덮어쓰기(overwrite) 또는 제자리 갱신(in-place update)이 불가능하고, 리드/라이트 단위와 소거 단위가 상이하며, 한정된 프로그램/소거 사이클을 갖고 있다. 따라서 웨어 레벨링(Wear leveling), 가비지 컬렉션(Garbage collection), 데이터 마이그레이션(Migration) 등과 같은 하우스 키핑(Housekeeping) 동작을 통해 최대 용량 및 수명을 제공하도록 동작한다. 그러므로 하우스 키핑 동작을 위해 수립되는 정책은 저장 장치의 성능을 결정할 수 있다.
본 기술의 실시예는 시스템의 성능에 영향을 주지 않으면서 효율적으로 최대의 사용자 용량을 확보할 수 있는 데이터 저장 장치 및 이의 동작 방법과 이를 위한 컨트롤러를 제공할 수 있다.
본 기술의 실시예는 저장매체의 유지 관리에 필요한 여분의 공간을 회수할 수 있는 데이터 저장 장치 및 이의 동작 방법과 이를 위한 컨트롤러를 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부; 및 상기 저장부를 제어하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭 각각의 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보를 저장하고, 상기 저장부의 긴급도를 판단하여, 상기 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하고, 상기 희생 블럭을 회수하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 컨트롤러는 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부를 제어하는 컨트롤러로서, 기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭별 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보에 기초하여, 상기 저장부의 긴급도를 판단하는 긴급도 결정부; 상기 제 1 영역을 구성하는 메모리 블럭을 상기 메모리 블럭별 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성하는 블럭 관리부; 및 상기 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하고, 상기 희생 블럭을 회수하도록 구성되는 블럭 회수부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부 및 상기 저장부를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭별 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보에 기초하여, 상기 컨트롤러가 상기 저장부의 긴급도를 판단하는 단계; 상기 컨트롤러가 상기 제 1 영역을 구성하는 메모리 블럭을 상기 메모리 블럭별 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성하는 단계; 상기 컨트롤러가 상기 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하는 단계; 및 상기 컨트롤러가 상기 희생 블럭을 회수하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면 데이터 저장 장치의 동작 성능에 영향을 주지 않으면서 유연하게 가용 공간을 확보할 수 있다.
아울러, 저장부의 상태에 적합한 최소한의 유효 페이지 수를 갖는 블럭을 랜덤하게 선택하여 데이터를 이동시키므로, 콜드 데이터가 저장된 영역을 오버-프로비저닝 영역으로 회수할 수 있고, 최소한의 비용으로 데이터 이동 동작을 수행할 수 있다.
이동 대상 메모리 블럭들을 유효 페이지 수에 따라 그룹화됨에 따라 이동 대상 메모리 블럭을 탐색 및 선택하는 데 소요되는 시간을 단축시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 저장부의 물리적 구성도이다.
도 3은 일 실시예에 의한 저장부의 논리적 구성도이다.
도 4는 일 실시예에 의한 컨트롤러의 구성도이다.
도 5는 일 실시예에 의한 저장부의 관리 개념을 설명하기 위한 도면이다.
도 6은 일 실시예에 의한 블럭 회수부의 구성도이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 기입(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 각각의 다이, 칩, 또는 패키지들은 복수의 메모리 블럭(122, 124, 1236)을 포함할 수 있다.
도 2는 일 실시예에 의한 저장부의 물리적 구성도이다.
도 2를 참조하면, 저장부(120)는 복수의 메모리 블럭(BLK0~BLKN-1)을 포함할 수 있다. 복수의 메모리 블럭(BLK0~BLKN-1) 각각은 복수의 페이지들, 예를 들어 2M개의 페이지들을 포함할 수 있다.
각각의 페이지들은 복수의 워드라인들에 전기적으로 접속된 복수의 메모리 셀들을 포함할 수 있다.
각 메모리 셀은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 멀티 레벨링 기술에 의해 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
멀티 레벨링 기술이란 하나의 플래시 메모리 셀에 복수 비트의 데이터를 저장하는 기술이다. 멀티 레벨링 기술에 의해 SLC로부터, 멀티 레벨 셀(Multi-Level Cell; MLC) 및 트리플 레벨 셀(Triple-Level Cell; TLC)을 거쳐 쿼드 레벨 셀(Quad-Level Cell; QLC)로 발전한 XLC 셀이 상용화되었다. 단일 셀에 저장할 수 있는 비트 수가 증가하면서 동일한 제조 비용으로 플래시 메모리의 용량을 증가시킬 수 있다.
XLC 셀을 채용하면 SLC셀을 채용한 경우에 비하여 저장부의 용량을 X배 증가시킬 수 있다. 하지만 XLC셀은 SLC 대비 상대적으로 낮은 성능과 수명의 한계를 갖는 것으로 알려져 있다. 최근에는 XLC셀의 한계를 극복하기 위해 SLC 방식과 XLC 방식을 함께 사용하는 혼합 구조가 제안되었다.
도 3은 일 실시예에 의한 저장부의 논리적 구성도이다.
도 3을 참조하면, 일 실시예에 의한 저장부(120)는 제 1 영역 및 제 2 영역으로 구성될 수 있다. 제 1 영역은 고속 동작이 가능한 영역으로 예를 들어 SLC셀로 동작하는 영역일 수 있다. 제 2 영역은 제 1 영역보다 느린 속도로 동작하는 영역이며 예를 들어 XLC셀로 동작하는 영역일 수 있다.
도 3와 같은 SLC/XLC 혼합 구조에서는 빈번하게 접근되는 핫 데이터를 SLC 영역인 제 1 영역에 라이트하거나, 제 1 영역을 라이트 버퍼로 사용하여 XLC셀의 속도 한계를 극복하고 있다. 이 경우 호스트로부터 입력된 데이터는 먼저 고성능의 제 1 영역에 저장되고, 호스트 장치의 요청이 없는 유휴 시간 동안 제 2 영역으로 마이그레이션(Migration)시켜, 사용자에게 SLC 수준의 성능을 보여준다. 하지만, SLC로 동작하는 영역은 저장부의 일부분일 뿐이므로 SLC에 저장된 데이터를 최종적으로는 MLC로 마이그레이션하여야 하는 추가의 오버헤드가 발생된다.
이와 같이, SLC 영역을 라이트 버퍼로 이용하는 혼합형 저장장치는 SLC 라이트 성능을 지속적으로 제공하기 위하여 SLC 영역의 데이터를 유휴 시간에 XLC 영역으로 마이그레이션시켜야 한다.
마이그레이션 동작은 SLC영역으로부터 데이터를 리드하는 동작 및 리드된 데이터를 XLC 영역에 라이트하는 동작을 수반한다.
따라서 충분한 유휴 시간이 확보되지 않는 과중한 워크로드에서는 SLC 버퍼의 데이터를 마이그레이션할 수 없으므로 데이터가 직접 XLC 영역에 저장되므로 데이터 저장 장치는 XLC의 라이트 성능으로 동작하게 된다.
시스템의 성능에 영향을 주지 않고 데이터를 마이그레이션하기 위해서는 SLC 영역 내 이동 가능한 블럭(클로즈드 블럭) 중 유효 페이지가 가장 적은 블럭을 희생 블럭으로 선택할 수 있다. 하지만 오버-라이트가 불가능한 플래시 메모리 장치의 특성상 빈번하게 접근되는 핫한 블럭일수록 논리적으로 오버-라이트가 많이 된, 무효 페이지가 많은 블럭일 수 있으므로 핫한 블럭이 희생 블럭으로 선택될 가능성이 높다.
따라서, 마이그레이션 동작 또는 가비지 컬렉션 동작 등 데이터 이동을 수반하는 내부 동작의 희생 블럭을 최소 유효 페이지 수를 기반으로 선택하면 콜드 데이터가 저장된 SLC 블럭을 회수하기 어렵게 된다.
따라서, 본 기술의 일 실시예에 의한 컨트롤러(110)는 저장부(120)의 상태 및/또는 워크로드에 따라 저장부(120) 내 데이터 이동 동작에 대한 긴급도를 분류하는 한편, 유효 페이지 수에 기초하여 제 1 영역을 구성하는 메모리 블럭을 그룹화하여 복수의 버퍼 블럭 그룹을 구성할 수 있다. 그리고, 저장부(120)의 상태나 워크로드 별로 복수의 버퍼 블럭 그룹 중 어느 하나로부터 희생 블럭을 랜덤하게 선택하여 데이터 이동 동작을 수행할 수 있다.
다시 도 1을 참조하면, 컨트롤러(110)는 긴급도 결정부(210), 블럭 관리부(220) 및 블럭 회수부(230)를 포함할 수 있다.
긴급도 결정부(210)는 기 정의된 긴급도 결정 기준 및 저장부(120)의 사용 상태에 기초하여 저장부(210)에 대한 데이터 이동 동작의 긴급도를 결정하도록 구성될 수 있다.
일 실시에에서, 긴급도 결정 기준은 저장부(120) 내 제 2 영역에 포함된 프리 블럭의 수, 호스트 장치로부터의 데이터 입력 속도, 저장부(120)의 수명을 기준으로 수립될 수 있다.
제 2 영역 내 프리 블럭의 수를 긴급도 결정의 기준으로 하는 경우, 프리 블럭의 수에 따라 구분되는 복수의 긴급도를 미리 정의해 두고, 제 2 영역 내 프리 블럭의 수에 따라 저장부(120)의 긴급도를 구분할 수 있다. 이 경우 저장부(120)의 동작 상태, 예를 들어 유휴 상태인지 액티브 상태인지에 따라 긴급도가 다르게 설정될 수 있다. 예를 들어, 프리 블럭의 수가 동일하더라도 유휴 상태인 경우보다 액티브 상태인 경우의 긴급도가 더 높게 책정될 수 있다.
호스트 장치로부터의 데이터 입력 속도를 긴급도 결정의 기준으로 하는 경우, 데이터 입력 속도에 따라 구분되는 복수의 긴급도를 미리 정의해 두고, 실제 호스트 장치로부터의 데이터 입력 속도에 따라 저장부(120)의 긴급도를 구분할 수 있다.
저장부(120)의 수명을 긴급도 결정의 기준으로 하는 경우, 저장부(120)의 수명을 결정하는 기준, 예를 들어 소거/라이트 횟수에 기초하여 구분되는 복수의 긴급도를 미리 정의해 두고, 실제 저장부(120)의 잔여 수명에 따라 저장부(120)의 긴급도를 구분할 수 있다.
블럭 관리부(220)는 저장부(120) 내 제 1 영역 및 제 2 영역에 포함되는 각 메모리 블럭에 대한 속성 정보, 예를 들어 각 메모리 블럭의 레벨(SLC/XLC) 물리 주소, 상태(closed/open/free/bad 등), 용도(Data/펌웨어/오버프로비저닝 등) 각 블럭을 구성하는 페이지의 속성(유효/무효) 정보를 저장, 갱신, 삭제할 수 있다. 그리고 이러한 속성 정보에 기초하여 제 1 영역 및 제 2 영역을 구성하는 가 각 메모리 블럭의 유효 페이지 수를 관리할 수 있다.
일 실시예에서, 블럭 관리부(220)는 블럭이 할당될 때, 블럭이 해제될 때, 또는 블럭의 상태가 변화될 때 블럭의 속정 정보를 갱신할 수 있다.
블럭 관리부(220)는 제 1 영역을 구성하는 메모리 블럭을 유효 페이지 수(VPSB)에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성할 수 있다. 일 실시예에서, 유효 페이지의 수에 따라 적어도 하나의 기준 구간을 설정하여 두고, 기준 구간 별 유효 페이지 수를 만족하는 메모리 블럭들을 그룹화할 수 있다.
데이터 회수부(230)는 저장부(120)의 긴급도와 버퍼 블럭 그룹 간의 매칭 정보를 저장할 수 있다. 그리고, 긴급도 결정부(210)에서 결정한 저장부(120)의 긴급도에 따라, 이에 매칭되는 버퍼 블럭 그룹을 선택하고, 선택된 버퍼 블럭 그룹에 포함된 메모리 블럭 중 어느 하나를 희생 블럭으로 랜덤 선택한다. 그리고, 희생 블럭 내 데이터를 타겟 블럭으로 복사하여 블럭 회수 동작이 수행되도록 저장부(120)를 제어할 수 있다. 블럭 회수 동작은 예를 들어 마이그레이션 또는 가비지 컬렉션 동작일 수 있다. 일 실시예에서, 블럭 회수를 위한 마이그레이션 동작은 제 1 영역으로부터 제 2 영역으로의 데이터 이동 동작이며, 가비지 컬렉션 동작은 제 1 영역 내에서의 가비지 컬렉션 동작일 수 있다.
일 실시예에서, 블럭 회수부(230)는 저장부(230)의 긴급도가 높을수록 유효 페이지 수가 적은 버퍼 블럭 그룹으로부터 희생 블럭을 선택하도록 긴급도와 버퍼 블럭 그룹을 매칭시킬 수 있다.
일 실시예에서, 저장부(120)에 잔여하는 프리 블럭의 수가 극도로 적은 경우, 또는 호스트 장치의 데이터 입력 속도가 매우 빠른 경우, 저장부(120)의 잔여 수명이 한계치에 다다른 경우 등과 같은 최고 긴급도를 갖는 상황에서는 모든 버퍼 블럭 그룹 내의 메모리 블럭이 희생 블럭의 대상이 되고, 이 중 유효 페이지 수가 최소인 메모리 블럭을 희생 블럭으로 선택하도록 저장부(120)를 제어할 수 있다.
최고 긴급도보다 낮은 긴급도를 갖는 상황에서, 블럭 회수부(230)는 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 랜덤 선택한 희생 블럭의 데이터를 제 2 영역으로 이동시키는 데이터 이동 동작이 수행되도록 제어할 수 있다.
본 기술에 의하면, 제 1 영역에서의 프리 블럭 확보가 긴급한 정도에 따라 최소한의 유효 페이지만을 제 2 영역으로 이동시킬 수 있다. 따라서 데이터 저장 장치(10)의 성능에 영향을 주지 않으면서도 낮은 비용 및 고속으로 데이터 이동이 수행되어 프리 블럭을 고속으로 확보할 수 있다.
도 4는 일 실시예에 의한 컨트롤러의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), 메모리 인터페이스(115), 긴급도 결정부(210), 블럭 관리부(210) 및 블럭 회수부(230)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), 메모리 인터페이스(115), 긴급도 결정부(210), 블럭 관리부(210) 및 블럭 회수부(230)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 중앙처리장치일 수 있고, 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 가비지 컬렉션, 주소맵핑, 웨어-레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행하도록 구성될 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
호스트 인터페이스(113)는 커맨드 처리부(1131) 및 제 1 입출력 버퍼(RWFIFO, 1133)를 포함할 수 있다.
커맨드 처리부(1131)는 호스트 장치로부터 제공되는 커맨드를 큐잉하고 커맨드의 처리 순서를 스케쥴링하여 순차적으로 프로세서(111)로 제공할 수 있다.
제 1 입출력 버퍼(1133)는 호스트 장치가 제공하는 라이트 데이터를 임시 저장하고, 저장부(120)에서 리드된 리드 데이터를 임시 저장할 수 있다.
메모리 인터페이스(115)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다.
메모리 인터페이스(115)는 커맨드 제어부(1151) 및 제 2 입출력 버퍼(RWFIFO; 1153)를 포함할 수 있다.
커맨드 제어부(1151)는 프로세서(111)로부터 제공되는 커맨드에 기초하여 저장부(120)로 제어신호를 전송할 수 있다.
제 2 입출력 버퍼(1153)는 프로세서(111)의 제어에 따라 라이트 동작시 전송되는 라이트 데이터를 임시 저장할 수 있고, 리드 동작시 저장부(120)로부터 리드한 데이터를 임시 저장할 수 있다.
긴급도 결정부(210)는 기 정의된 긴급도 결정 기준 및 저장부(120)의 사용 상태에 기초하여 저장부(210)에 대한 데이터 이동 동작의 긴급도를 결정하도록 구성될 수 있다.
일 실시에에서, 긴급도 결정 기준은 저장부(120) 내 제 2 영역에 포함된 프리 블럭의 수, 호스트 장치로부터의 데이터 입력 속도, 저장부(120)의 잔여 수명을 기준으로 수립될 수 있다.
제 2 영역 내 프리 블럭의 수를 긴급도 결정의 기준으로 하는 경우, 프리 블럭의 수에 따라 적어도 하나의 임계치 구간을 미리 설정해 두고, 제 2 영역 내 프리 블럭의 수에 따라 저장부(120)의 긴급도를 구분할 수 있다. 이 경우 저장부(120)의 동작 상태, 예를 들어 유휴 상태인지 액티브 상태인지에 따라 긴급도가 다르게 설정될 수 있다. 예를 들어, 프리 블럭의 수가 동일하더라도 유휴 상태인 경우보다 액티브 상태인 경우의 긴급도가 더 높게 책정될 수 있다.
호스트 장치로부터의 데이터 입력 속도를 긴급도 결정의 기준으로 하는 경우, 데이터 입력 속도에 따라 적어도 하나의 임계치 구간을 미리 설정해 두고, 실제 호스트 장치로부터의 데이터 입력 속도에 따라 저장부(120)의 긴급도를 구분할 수 있다.
저장부(120)의 잔여 수명을 긴급도 결정의 기준으로 하는 경우, 저장부(120)의 수명을 결정하는 기준, 예를 들어 소거/라이트 횟수에 기초하여 적어도 하나의 임계치 구간을 미리 설정해 두고, 실제 저장부(120)의 잔여 수명에 따라 저장부(120)의 긴급도를 구분할 수 있다.
블럭 관리부(220)는 저장부(120) 내 제 1 영역 및 제 2 영역에 포함되는 각 메모리 블럭에 대한 속성 정보, 예를 들어 각 메모리 블럭의 레벨(SLC/XLC) 물리 주소, 상태(closed/open/free/bad 등), 용도(Data/펌웨어/오버프로비저닝 등) 각 블럭을 구성하는 페이지의 속성(유효/무효) 정보를 저장, 갱신, 삭제할 수 있다. 그리고 이러한 속성 정보에 기초하여 제 1 영역 및 제 2 영역을 구성하는 가 각 메모리 블럭의 유효 페이지 수를 관리할 수 있다.
블럭 관리부(220)는 제 1 영역을 구성하는 메모리 블럭을 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성할 수 있다. 일 실시예에서, 유효 페이지의 수에 따라 적어도 하나의 기준 구간을 설정하여 두고, 기준 구간 별 유효 페이지 수를 만족하는 메모리 블럭들을 그룹화할 수 있다.
데이터 회수부(230)는 저장부(120)의 긴급도와 버퍼 블럭 그룹 간의 매칭 정보를 저장할 수 있다. 그리고, 긴급도 결정부(210)에서 결정한 저장부(120)의 긴급도에 따라, 이에 매칭되는 버퍼 블럭 그룹을 선택하고, 선택된 버퍼 블럭 그룹에 포함된 메모리 블럭 중 어느 하나를 희생 블럭으로 랜덤 선택할 수 있다. 또한 희생 블럭의 데이터를 타겟 블럭으로 이동시켜 블럭 회수 동작이 수행되도록 저장부(120)를 제어할 수 있다. 블럭 회수 동작은 예를 들어 데이터 마이그레이션 또는 가비지 컬렉션 동작일 수 있다.
도 5는 일 실시예에 의한 저장부의 관리 개념을 설명하기 위한 도면이다.
도 5를 참조하면, 긴급도 결정부(210)는 기 정의된 긴급도 결정 기준 및 저장부(120)의 사용 상태에 기초하여 저장부(210)에 대한 데이터 이동 동작의 긴급도(UD1~UDj)를 결정하도록 구성될 수 있다.
블럭 관리부(220)는 유효 페이지 수(VPSB)에 따라 적어도 하나의 기준 구간(VPSB<TH1, TH1≤VPSB<TH2, TH2≤VPSB<TH3, …, THi-1≤VPSB<THi)을 설정하여 두고, 기준 구간 별 유효 페이지 수(VPSB)를 만족하는 메모리 블럭들을 그룹화할 수 있다.
그리고, 블럭 회수부(210)는 저장부(120)의 긴급도(UD1~UDj)별로 적어도 하나의 버퍼 블럭 그룹(BP1~Bpi)을 매칭시킨 매칭 정보를 저장할 수 있다.
일 실시예에서, 긴급도가 가장 높은 경우 최고 긴급도(UD1) 상황에서는 모든 버퍼 블럭 그룹 내의 메모리 블럭이 희생 블럭의 대상이 되도록 설정할 수 있다. 일 실시예에서, 저장부(120)에 잔여하는 프리 블럭의 수가 극도로 적은 경우, 또는 호스트 장치의 데이터 입력 속도가 매우 빠른 경우, 저장부(120)의 잔여 수명이 한계치에 다다른 경우 등과 같은 최고 긴급도를 갖는 상황에서는 모든 버퍼 블럭 그룹 내의 메모리 블럭이 희생 블럭의 대상이 되고, 이 중 유효 페이지 수가 최소인 메모리 블럭을 희생 블럭으로 선택하도록 저장부(120)를 제어할 수 있다.
최고 긴급도(UD1)보다 낮은 긴급도(UD2~USj)에 대해서는 데이터 이동 비용이 최소화될 수 있는 개수의 유효 페이지를 보유한 버퍼 블럭 그룹으로부터 희생 블럭이 선택되도록 매칭시킬 수 있다.
다른 관점에서, 블럭 회수부(230)는 저장부(230)의 긴급도가 높을수록 유효 페이지 수가 적은 버퍼 블럭 그룹으로부터 희생 블럭을 선택하도록 긴급도와 버퍼 블럭 그룹을 매칭시킬 수 있다.
최고 긴급도보다 낮은 긴급도를 갖는 상황에서, 블럭 회수부(230)는 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 랜덤 선택한 희생 블럭의 데이터를 제 2 영역으로 이동시키는 데이터 이동 동작이 수행되도록 제어할 수 있다.
도 6은 일 실시예에 의한 블럭 회수부의 구성도이다.
도 6을 참조하면, 블럭 회수부(230)는 블럭 선택부(231), 내부 복사부(233) 및 프리블럭 생성부(235)를 포함할 수 있다,
블럭 선택부(231)는 긴급도 결정부(210)에서 판단한 저장부(120)의 긴급도와, 저장부(120)의 긴급도(UD1~UDj)별 버퍼 블럭 그룹(BP1~Bpi)의 매칭 정보에 기초하여, 판단된 긴급도에 매칭되는 버퍼 블럭 그룹을 선택할 수 있다. 아울러, 선택된 버퍼 블럭 그룹에 포함된 메모리 블럭 중 어느 하나를 희생 블럭으로 랜덤 선택할 수 있다. 블럭 선택부(231)는 희생 블럭 내의 유효 페이지가 복사될 타겟 블럭을 선택할 수 있다.
내부 복사부(233)는 희생블럭 선택부(231)에서 선택한 희생 블럭의 데이터를 타겟 블럭으로 이동시킬 수 있다.
프리블럭 생성부(235)는 희생블럭의 데이터가 타겟 블럭으로 이동된 후 희생블럭을 소거하여 프리 블럭을 생성할 수 있다.
이에 따라 제 2 영역에 비해 고속으로 동작하는 제 1 영역 내에 프리 블럭이 확보될 수 있고, 데이터 저장 장치(10)는 제 1 영역의 성능으로 고속 동작할 수 있다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
데이터 저장 장치(10)에 전원이 공급되어 부팅 및 초기화된 후, 데이터 저장 장치(10)는 대기 중에 있거나 호스트 장치의 요청에 따라 동작할 수 있다(S101).
컨트롤러(110)는 기 정의된 긴급도 결정 기준 및 저장부(120)의 사용 상태에 기초하여 저장부(210)에 대한 데이터 이동 동작의 긴급도를 결정할 수 있다(S103).
일 실시에에서, 긴급도 결정 기준은 저장부(120) 내 제 2 영역에 포함된 프리 블럭의 수, 호스트 장치로부터의 데이터 입력 속도, 저장부(120)의 잔여 수명을 기준으로 수립될 수 있다.
한편, 컨트롤러(110)는 제 1 속도로 동작하는 제 1 영역 및 제 1 속도보다 낮은 속도로 동작하는 제 2 영역에 포함되는 각 메모리 블럭에 대한 속성 정보를 관리할 수 있다. 그리고 이러한 속성 정보에 기초하여 제 1 영역을 구성하는 메모리 블럭을 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성할 수 있다(S105). 일 실시예에서, 유효 페이지의 수에 따라 적어도 하나의 기준 구간을 설정하여 두고, 기준 구간 별 유효 페이지 수를 만족하는 메모리 블럭들을 그룹화할 수 있다.
컨트롤러(110)는 저장부(120)의 긴급도와 버퍼 블럭 그룹 간의 매칭 정보를 저장하고 있으며, 단계 S103에서 결정한 저장부(120)의 긴급도에 따라, 이에 매칭되는 버퍼 블럭 그룹을 선택하고, 선택된 버퍼 블럭 그룹에 포함된 메모리 블럭 중 어느 하나를 희생 블럭으로 랜덤 선택할 수 있다(S107).
아울러, 희생 블럭의 데이터를 타겟 블럭으로 이동시켜 블럭 회수 동작이 수행되도록 저장부(120)를 제어할 수 있다(S109). 블럭 회수 동작은 예를 들어 마이그레이션 또는 가비지 컬렉션 동작일 수 있다.
데이터 이동을 통한 블럭 회수 동작(S109)을 위해, 컨트롤러(110)는 제 2 영역 중 어느 하나의 메모리 블럭을 타겟 블럭으로 선택할 수 있다. 그리고, 단계 S107에서 선택한 희생 블럭의 데이터를 타겟 블럭으로 복사한 후, 희생 블럭을 소거하여 프리 블럭을 획득할 수 있다.
가비지 컬렉션을 통한 블럭 회수 동작(S109)을 위해, 컨트롤러(110)는 제 1 영역 중 어느 하나의 메모리 블럭을 타겟 블럭으로 선택할 수 있다. 그리고, 단계 S107에서 선택한 희생 블럭의 데이터를 타겟 블럭으로 복사한 후, 희생 블럭을 소거하여 프리 블럭을 획득할 수 있다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1, 도 4 및 도 6에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1, 도 4 및 도 6에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1, 도 4 및 도 6에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 8의 데이터 저장 장치(1200), 도 9의 메모리 시스템(3200), 도 10의 메모리 시스템(4200)으로 구성될 수 있다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 12를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
210 : 긴급도 결정부
220 : 블럭 관리부
230 : 블럭 회수부

Claims (29)

  1. 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부; 및
    상기 저장부를 제어하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭 각각의 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보를 저장하고, 상기 저장부의 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하고, 상기 희생 블럭을 회수하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 희생 블럭을 랜덤하게 선택하도록 구성되는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 긴급도 결정 기준은 프리 블럭의 개수를 포함하고,
    상기 컨트롤러는 상기 2 영역 내 프리 블럭의 수에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부가 유휴 상태인지 또는 액티브 상태인지를 나타내는 동작 상태를 더 포함하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 긴급도 결정 기준은 데이터 입력 속도를 포함하고,
    상기 컨트롤러는 상기 저장부에 대한 상기 호스트 장치의 데이터 입력 속도에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부의 수명을 포함하고,
    상기 컨트롤러는 상기 저장부의 잔여 수명에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 컨트롤러는 마이그레이션 또는 가비지 컬렉션 동작에 기초하여 상기 희생 블럭을 회수하도록 구성되는 데이터 저장 장치.
  8. 제 7 항에 있어서,
    상기 데이터 마이그레이션 동작은 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 2 영역으로부터 선택한 타겟 블럭으로 복사하는 동작을 포함하도록 구성되는 데이터 저장 장치.
  9. 제 7 항에 있어서,
    상기 가비지 컬렉션 동작은 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 1 영역으로부터 선택한 타겟 블럭으로 복사하는 동작을 포함하도록 구성되는 데이터 저장 장치.
  10. 제 1 항에 있어서,
    상기 제 1 영역은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀로 구성되는 메모리 블럭의 집합인 데이터 저장 장치.
  11. 제 1 항에 있어서,
    상기 제 2 영역은 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀로 구성되는 메모리 블럭의 집합인 데이터 저장 장치.
  12. 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부를 제어하는 컨트롤러로서,
    기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭별 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보에 기초하여, 상기 저장부의 긴급도를 판단하는 긴급도 결정부;
    상기 제 1 영역을 구성하는 메모리 블럭을 상기 메모리 블럭별 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성하는 블럭 관리부; 및
    상기 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하고, 상기 희생 블럭을 회수하도록 구성되는 블럭 회수부;
    를 포함하도록 구성되는 컨트롤러.
  13. 제 12 항에 있어서,
    상기 블럭 회수부는 상기 희생 블럭을 랜덤하게 선택하도록 구성되는 컨트롤러.
  14. 제 12 항에 있어서,
    상기 긴급도 결정 기준은 프리 블럭의 개수를 포함하고,
    상기 긴급도 결정부는 상기 2 영역 내 프리 블럭의 수에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 컨트롤러.
  15. 제 14 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부가 유휴 상태인지 또는 액티브 상태인지를 나타내는 동작 상태를 더 포함하도록 구성되는 컨트롤러.
  16. 제 12 항에 있어서,
    상기 긴급도 결정 기준은 데이터 입력 속도를 포함하고,
    상기 긴급도 결정부는 상기 저장부에 대한 상기 호스트 장치의 데이터 입력 속도에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 컨트롤러.
  17. 제 12 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부의 수명을 포함하고,
    상기 긴급도 결정부는 상기 저장부의 잔여 수명에 따라 상기 저장부의 긴급도를 판단하도록 구성되는 컨트롤러.
  18. 제 12 항에 있어서,
    상기 블럭 회수부는 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 2 영역으로부터 선택한 타겟 블럭으로 복사하여 상기 희생 블럭을 회수하도록 구성되는 컨트롤러.
  19. 제 12 항에 있어서,
    상기 블럭 회수부는 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 1 영역으로부터 선택한 타겟 블럭으로 복사하여 상기 희생 블럭을 회수하도록 구성되는 컨트롤러.
  20. 제 12 항에 있어서,
    상기 제 1 영역은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀로 구성되는 메모리 블럭의 집합이고, 상기 제 2 영역은 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀로 구성되는 메모리 블럭의 집합인 컨트롤러.
  21. 복수의 메모리 블럭을 포함하고, 제 1 속도로 동작하는 제 1 영역 및 상기 제 1 속도보다 낮은 속도로 동작하는 제 2 영역으로 구분되는 저장부 및 상기 저장부를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    기 정의된 긴급도 결정 기준에 기초하여 상기 저장부를 구분하도록 정의된 복수의 긴급도와, 상기 제 1 영역에 포함된 메모리 블럭별 유효 페이지 수에 기초하여 구성된 복수의 버퍼 블럭 그룹 간의 매칭 정보에 기초하여, 상기 컨트롤러가 상기 저장부의 긴급도를 판단하는 단계;
    상기 컨트롤러가 상기 제 1 영역을 구성하는 메모리 블럭을 상기 메모리 블럭별 유효 페이지 수에 기초하여 그룹핑하여 적어도 하나의 버퍼 블럭 그룹을 구성하는 단계;
    상기 컨트롤러가 상기 판단한 긴급도에 매칭되는 버퍼 블럭 그룹으로부터 희생 블럭을 선택하는 단계; 및
    상기 컨트롤러가 상기 희생 블럭을 회수하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 희생 블럭을 선택하는 단계는 상기 희생 블럭을 랜덤하게 선택하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  23. 제 21 항에 있어서,
    상기 긴급도 결정 기준은 프리 블럭의 개수를 포함하고,
    상기 긴급도를 판단하는 단계는 상기 2 영역 내 프리 블럭의 수에 따라 상기 저장부의 긴급도를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부가 유휴 상태인지 또는 액티브 상태인지를 나타내는 동작 상태를 더 포함하는 데이터 저장 장치의 동작 방법.
  25. 제 21 항에 있어서,
    상기 긴급도 결정 기준은 데이터 입력 속도를 포함하고,
    상기 긴급도를 판단하는 단계는 상기 저장부에 대한 상기 호스트 장치의 데이터 입력 속도에 따라 상기 저장부의 긴급도를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  26. 제 21 항에 있어서,
    상기 긴급도 결정 기준은 상기 저장부의 수명을 포함하고,
    상기 긴급도를 판단하는 단계는 상기 저장부의 잔여 수명에 따라 상기 저장부의 긴급도를 판단하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  27. 제 21 항에 있어서,
    상기 희생 블럭을 회수하는 단계는 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 2 영역으로부터 선택한 타겟 블럭으로 복사하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  28. 제 21 항에 있어서,
    상기 희생 블럭을 회수하는 단계는 상기 제 1 영역으로부터 선택한 상기 희생 블럭의 데이터를 상기 제 1 영역으로부터 선택한 타겟 블럭으로 복사하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  29. 제 21 항에 있어서,
    상기 제 1 영역은 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀로 구성되는 메모리 블럭의 집합이고, 상기 제 2 영역은 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀로 구성되는 메모리 블럭의 집합인 데이터 저장 장치의 동작 방법.
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