KR20210079637A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

일 실시예에 의한 데이터 저장 장치는 호스트 장치로부터의 라이트 데이터가 저장되는 제 1 영역 및 제 2 영역을 포함하는 제 1 메모리 장치, 제 1 메모리 장치에 저장되는 라이트 데이터가 복사되는 제 2 메모리 장치. 스토리지 장치 및, 제 1 메모리 장치, 제 2 메모리 장치 및 스토리지 장치에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하고, 컨트롤러는 제 2 메모리 장치로부터 스토리지 장치로 축출되는 데이터를 제 1 메모리 장치의 제 2 영역에 저장하도록 구성되는 캐시 매니저를 포함할 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
호스트 장치는 스토리지 장치에 저장된 데이터를 읽거나 스토리지 장치에 데이터를 저장하기 위하여 스토리지 장치에 접근한다. 호스트 장치가 스토리지 장치로부터 데이터를 읽어 들이는 시간은 호스트 장치의 입장에서는 상대적으로 긴 시간일 수 있다. 이에 따라 호스트 장치는 스토리지 장치에 저장된 데이터의 일부를 저장하는 메모리를 이용할 수 있다.
호스트 장치의 동작 속도가 더욱 빨라짐에 따라, 호스트 장치와 스토리지 장치 사이에서 데이터를 캐싱 및 저장하는 메모리 장치의 운용 정책에 대한 연구가 필요하다.
본 기술의 실시예는 데이터 입출력 속도를 향상시킬 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 실시예는 저속 동작 영역으로의 접근을 최소화하고 고속 동작 영역에서 데이터를 입출력할 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 호스트 장치로부터의 라이트 데이터가 저장되는 제 1 영역 및 제 2 영역을 포함하는 제 1 메모리 장치; 상기 제 1 메모리 장치에 저장되는 라이트 데이터가 복사되는 제 2 메모리 장치; 스토리지 장치; 및 상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지 장치에 대한 데이터 입출력을 제어하는 컨트롤러;를 포함하고, 상기 컨트롤러는 상기 제 2 메모리 장치로부터 상기 스토리지 장치로 축출되는 데이터를 상기 제 1 메모리 장치의 상기 제 2 영역에 저장하도록 구성되는 캐시 매니저를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 제 1 속도로 동작하는 제 1 메모리 장치; 상기 제 1 속도보다 낮은 제 2 속도로 동작하는 제2 메모리 장치; 스토리지 장치; 및 상기 제 2 메모리 장치로부터 축출 대상 데이터를 선택하여 상기 제 1 메모리 장치 및 상기 스토리지 장치로 축출하도록 구성되는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 제 1 메모리 장치, 제 2 메모리 장치, 스토리지 장치 및, 상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지 장치에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가 호스트 장치의 라이트 데이터를 제 1 메모리 장치에 저장하고 상기 제2 메모리 장치에 복사하는 단계; 상기 컨트롤러가 상기 제 2 메모리 장치로부터 상기 스토리지 장치로 축출되는 데이터를 상기 제 1 메모리 장치에 저장하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면 스토리지 장치로 축출되는 데이터를 캐시 레벨에서 한번 더 유지시켜 데이터 입출력 속도를 향상시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 캐시 매니저의 구성도이다.
도 4는 일 실시예에 의한 제 1 메모리 장치 관리 기법을 설명하기 위한 도면이다.
도 5 및 도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 개념도이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 및/또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 비휘발성 메모리 장치는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자일 수 있다. 일 실시예에서, 휘발성 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 다양한 휘발성 메모리 소자 중에서 선택된 메모리 소자일 수 있다.
저장부(120)는 제 1 메모리 장치(121), 제 2 메모리 장치(123) 및 스토리지 장치(125)를 포함할 수 있다.
일 실시예에서, 제 1 메모리 장치(121)는 컨트롤러(110)에 가장 가까우며 제 1 속도로 동작하는 제 1 레벨 캐시 메모리일 수 있다. 일 실시예에서, 제 1 메모리 장치(121)는 휘발성 메모리 장치를 포함할 수 있다.
제 2 메모리 장치(123)는 제 1 속도보다 느린 제 2 속도로 동작하는 제 2 레벨 캐시 메모리일 수 있다. 일 실시예에서, 제 2 메모리 장치(123)는 비휘발성 메모리 장치를 포함할 수 있고, 구현하기에 따라서 휘발성 메모리 장치를 더 포함할 수 있다. 제 2 메모리 장치(123)는 제 1 메모리 장치(121)와 스토리지 장치(125) 사이에 위치할 수 있다.
스토리지 장치(125)는 제 1 속도보다 느린 제 3 속도로 디스크 장치일 수 있다. 제 3 속도는 제 2 속도보다 느리거나 빠른 속도일 수 있다.
스토리지 장치(125)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 장치일 수 있다.
스토리지 장치(125)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 스토리지 장치(125)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
상술한 것과 같이, 데이터 저장 장치(10)가 컨트롤러(10)-제 1 메모리 장치(121)-제 2 메모리 장치(123)-스토리지 장치(125)로 연결되는 계층 구조를 가짐에 따라, 컨트롤러(110)는 캐시 매니저(20)를 통해 저장부(120)에 저장되는 데이터를 관리할 수 있다.
일 실시예에서, 캐시 매니저(20)는 호스트 장치가 라이트 요청한 입력 데이터가 제 1 메모리 장치(121)에 저장됨에 따라, 입력 데이터를 제 2 메모리 장치(123)에 복사할 수 있다. 또한, 캐시 매니저(20)는 제 2 메모리 장치(123)로부터 스토리지 장치(125)로 축출(Eviction)되는 데이터를 제 1 메모리 장치(121)에 로드하도록 구성될 수 있다.
다른 관점에서, 캐시 매니저(20)는 제 2 메모리 장치(123)로부터 축출 대상 데이터를 선택하여 제 1 메모리 장치(121) 및 스토리지 장치(125)로 축출하도록 구성될 수 있다.
일 실시예에서, 제 1 메모리 장치(121)는 호스트 장치의 입력 데이터가 라이트되는 제 1 영역(C1) 및 제 2 메모리 장치(123)로부터 축출된 데이터가 라이트되는 제 2 영역(C2)으로 구분될 수 있다.
제 1 영역 및 제 2 영역의 용량은 캐시 매니저(20)에 의해 관리될 수 있다.
캐시 매니저(20)는 제 1 영역 및 제 2 영역의 용량을 설정된 초기값에 따라 할당할 수 있다. 제 2 메모리 장치(123)로부터 축출된 데이터가 제 2 영역에 저장됨에 따라 제 2 영역의 잔여 용량(C2_R)이 제 1 문턱값(TH1) 미만으로 감소할 수 있다. 이 경우, 캐시 매니저(20)는 제 1 영역의 잔여 공간 중 적어도 일부를 제 2 영역으로 편입시키기 위해 제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 이상인지 확인할 수 있다.
제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 이상이면, 캐시 매니저(20)는 제 1 영역의 잔여 공간 중 적어도 일부를 제 2 영역으로 치환하여 제 2 영역의 용량을 확보할 수 있다. 이 때, 캐시 매니저(20)는 제 1 영역의 최소 요구 용량(예를 들어, 전체 용량의 20~30%)을 확보해 둘 수 있도록 제 2 문턱값(TH2) 및 치환 용량을 결정할 수 있다.
본 기술에서는 제 1 메모리 장치(121)에 저장 후 제 2 메모리 장치(123)에 복사해둔 데이터가 스토리지 장치(125)로 축출될 때, 축출 대상 데이터를 제 1 메모리 장치(121)에 다시 로드하여, 축출 대상 데이터의 캐시 적중 확률을 높일 수 있다. 이에 따라 저속 동작하는 스토리지 장치(125)의 접근 빈도를 줄여 데이터 저장 장치(10)의 동작 속도를 향상시킬 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 컨트롤러(117) 및 캐시 매니저(20)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153) 및 메모리 컨트롤러(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
프로세서(111)는 부팅 동작시 저장부(120) 또는 ROM(1151)에 저장된 부트 코드를 RAM(1153)에 로딩함으로, 데이터 저장 장치(10)의 부팅 동작을 제어할 수 있다.
메모리 컨트롤러(117)는 각각 제 1 메모리 장치(121), 제 2 메모리 장치(123) 및 스토리지 장치(125)를 제어하도록 구성된 제 1 내지 제 3 메모리 컨트롤러(1171, 1173, 1175)를 포함하여, 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 컨트롤러(117)는 프로세서(111)의 제어에 따라 호스트 장치의 입력 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 호스트 장치로 제공할 수 있다.
캐시 매니저(20)는 호스트 장치로부터 제공되는 입력 데이터를 제 1 메모리 장치(121) 및 제 2 메모리 장치(123)에 저장할 수 있다. 캐시 매니저(20)는 축출 조건에 기초하여 제 2 메모리 장치(123)에 저장된 데이터 중 축출 대상 데이터를 선택할 수 있다. 캐시 매니저(20)는 축출 대상 데이터를 스토리지 장치(125)와 더불어 제 1 메모리 장치(121)로 축출하도록 구성될 수 있다. 다른 관점에서는 스토리지 장치(125)로 축출된 데이터를 제 1 메모리 장치(121)에 다시 로드하도록 구성될 수 있다.
도 3은 일 실시예에 의한 캐시 매니저의 구성도이다.
도 3을 참조하면, 캐시 매니저(20)는 데이터 저장 제어부(201), 축출 데이터 선택부(203), 데이터 축출부(205) 및 용량 관리부(207)를 포함하도록 구성될 수 있다.
데이터 저장 제어부(201)는 호스트 장치로부터 제공되는 입력 데이터를 제 1 메모리 장치(121)에 저장하는 한편, 동일한 입력 데이터를 제 2 메모리 장치(123)에 복사하도록 구성될 수 있다. 따라서, 제 2 메모리 장치(123)에는 제 1 메모리 장치(121)에 저장된 데이터의 사본이 저장될 수 있다.
축출 데이터 선택부(203)는 축출 조건에 기초하여 제 2 메모리 장치(123)로부터 방출될 데이터를 선택하도록 구성될 수 있다. 축출 조건은 제 2 메모리 장치(123)의 용량 조건 및 제 2 메모리 장치(123)에 저장된 데이터의 저장 시기, 방출될 데이터의 양을 포함할 수 있다.
일 실시예에서, 축출 데이터 선택부(203)는 제 2 메모리 장치(123)의 잔여 용량이 한계값에 도달하는 경우, 제 2 메모리 장치(123)에 저장된 데이터의 전부 또는 일부를 방출 대상으로 선택할 수 있다. 다른 실시예에서, 축출 데이터 선택부(203)는 제 2 메모리 장치(123)의 잔여 용량이 한계값에 도달하는 경우, 제 2 메모리 장치(123)에 저장된 데이터 중 저장 시기가 오래된 설정된 용량의 데이터를 방출 대상으로 선택할 수 있다.
데이터 축출부(205)는 축출 데이터 선택부(203)에서 선택한 방출 대상 데이터를 스토리지 장치(125) 및 제 1 메모리 장치(121)로 복사하는 한편, 제 2 메모리 장치(123)로부터 삭제할 수 있다. 이에 따라, 제 2 메모리 장치(123)로부터 제거된 데이터가 스토리지 장치(125)에 안전하게 보관되는 한편, 제 1 메모리 장치(121)에 로드되어 고속으로 리드될 수 있다.
용량 관리부(207)는 제 1 메모리 장치(121)의 잔여 공간을 관리하도록 구성될 수 있다. 일 실시예에서, 제 1 메모리 장치(121)는 제 1 영역 및 제 2 영역으로 구성될 수 있다.
도 4는 일 실시예에 의한 제 1 메모리 장치 관리 기법을 설명하기 위한 도면이다.
도 4를 참조하면, 제 1 메모리 장치(121)는 호스트 장치의 입력 데이터가 라이트되는 제 1 영역(C1) 및 제 2 메모리 장치(123)로부터 축출된 데이터가 라이트되는 제 2 영역(C2)을 포함할 수 있다.
호스트 장치로부터 전송되는 입력 데이터(A)는 제 1 영역(C1)에 저장된 후, 제 2 메모리 장치(123)에 복사될 수 있다.
제 2 메모리 장치(123)으로부터 축출되는 데이터(B)는 스토리지 장치(125)에 보관되는 한편, 제 1 메모리 장치(121)에 로드될 수 있다.
호스트 장치의 리드 요청시, 컨트롤러(110)는 예를 들어 제 2 메모리 장치(123), 제 1 메모리 장치(121) 및 스토리지 장치(125) 순으로 접근하여 데이터를 리드할 수 있다. 리드할 데이터가 제 2 메모리 장치(123)에 존재하는 경우 컨트롤러(110)는 해당 데이터를 제 2 메모리 장치(123)로부터 전송받아 호스트 장치로 제공할 수 있다.
리드할 데이터가 제 2 메모리 장치(123)로부터 축출되어 제거된 경우, 컨트롤러(110)는 제 1 메모리 장치(121)의 제 2 영역(C2)에 접근할 수 있다. 제 2 메모리 장치(123)로부터 축출된 데이터가 제 1 메모리 장치(121)에도 저장되므로 제 1 메모리 장치(121)의 제 2 영역(C2)으로부터 높은 캐시 적중 확률로 데이터를 리드할 수 있다. 만약, 제 1 메모리 장치(121)에 리드 대상 데이터가 존재하지 않는 경우, 컨트롤러(110)는 스토리지 장치(125)로부터 데이터를 리드할 수 있다.
용량 관리부(207)는 설정된 초기값(WM_DFT)에 따라 제 1 영역(C1) 및 제 2 영역(C2)을 구분 및 할당할 수 있다.
제 2 메모리 장치(123)로부터 축출된 데이터가 제 2 영역(C2)에 저장됨에 따라 제 2 영역의 잔여 용량(C2_R)이 제 1 문턱값(TH1) 미만으로 감소할 수 있다. 이 경우, 용량 관리부(207)는 제 1 영역의 잔여 용량(C1_R) 중 적어도 일부를 제 2 영역(C2)으로 편입시키기 위해 제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 이상인지 확인할 수 있다.
제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 이상이면, 용량 관리부(207)는 제 1 영역의 잔여 용량(C1_R) 중 적어도 일부를 제 2 영역(C2)으로 치환하여 제 2 영역(C2)의 용량을 확보할 수 있다. 이 때, 용량 관리부(207)는 제 최대 용량(WM_MAX)까지 제 2 영역(C2)을 확장할 수 있다.
최대 용량(WM_MAX)을 만족하도록 제 2 영역(C2)으로 편입될 수 있는 제 1 영역(C1)의 용량은 제 1 영역(C1)의 20~30%를 제 1 영역(C1)의 잔여 용량으로 확보할 수 있는 수준에서 결정될 수 있다.
이와 같이, 제 2 메모리 장치(123)에 복사해둔 데이터 중 축출 대상 데이터를 스토리지 장치(125) 뿐 아니라 제 1 메모리 장치(121)에 저장함에 따라, 축출 대상 데이터의 캐시 적중 확률을 높일 수 있다. 결국, 저속 동작하는 스토리지 장치(125)의 접근 빈도를 줄여 데이터 저장 장치(10)의 동작 속도를 향상시킬 수 있다.
도 5 및 도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이고, 도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 개념도이다.
도 5 및 도 7을 참조하면, 호스트 장치로부터 데이터 라이트 커맨드가 제공됨에 따라, 컨트롤러(110)는 제 1 메모리 장치(121)의 제 1 영역(C1)인 라이트 존(Write Zone)에 입력 데이터(A)를 라이트하는 한편(S101)
Figure pat00001
,제 2 메모리 장치(123)에 입력 데이터를 라이트, 즉 복사할 수 있다(S103)
Figure pat00002
.
제 2 메모리 장치(123)에 입력 데이터의 사본이 저장되어 용량이 변화되었으므로, 컨트롤러(110)는 제 2 메모리 장치(123)의 용량을 확보할 필요가 있는지 확인할 수 있다(S105). 용량 확보가 필요한 경우, 컨트롤러(110)는 축출 조건에 기초하여 제 2 메모리 장치(123)로부터 방출될 데이터를 선택할 수 있다(S107).
축출 조건은 제 2 메모리 장치(123)의 용량 조건 및 제 2 메모리 장치(123)에 저장된 데이터의 저장 시기, 방출될 데이터의 양을 포함할 수 있다.
일 실시예에서, 컨트롤러(110)는 제 2 메모리 장치(123)의 잔여 용량이 한계값에 도달하는 경우, 제 2 메모리 장치(123)에 저장된 데이터의 전부 또는 일부를 방출 대상으로 선택할 수 있다. 다른 실시예에서, 컨트롤러(110)는 제 2 메모리 장치(123)의 잔여 용량이 한계값에 도달하는 경우, 제 2 메모리 장치(123)에 저장된 데이터 중 저장 시기가 오래된 설정된 용량의 데이터를 방출 대상으로 선택할 수 있다.
컨트롤러(205)는 제 2 메모리 장치(123)를 제어하여(S109) 단계 S107에서 선택한 방출 대상 데이터를 스토리지 장치(125)로 축출하는 한편(S111)
Figure pat00003
, 제 1 메모리 장치(121)에 로드할 수 있다(S113)
Figure pat00004
.
이에 따라, 제 2 메모리 장치(123)로부터 제거된 데이터가 스토리지 장치(125)에 안전하게 보관되는 한편, 제 1 메모리 장치(121)에 로드되어 고속으로 리드될 수 있다.
축출된 데이터는 제 2 메모리 장치(123)로부터 삭제할 수 있다(S115).
축출 데이터가 제 1 메모리 장치(121)에 로드됨에 따라, 컨트롤러(110)는 제 1 메모리 장치(121)의 잔여 공간을 관리 동작을 수행할 수 있다(S117).
한편, 호스트 장치의 리드 요청에 응답하여, 컨트롤러(110)는 제 1 메모리 장치(121) 또는 제 2 메모리 장치(123)에 우선 접근하여 데이터를 리드할 수 있다. 일 실시예에서, 컨트롤러(110)는 제 2 메모리 장치(123)에 일차적으로 접근하여 데이터 리드를 시도할 수 있다
Figure pat00005
. 제 2 메모리 장치(123)에 데이터가 존재하지 않는 경우, 컨트롤러(110)는 제 1 메모리 장치(121)에 접근하여 데이터 리드를 시도할 수 있다
Figure pat00006
. 제 1 메모리 장치(121)에 데이터가 존재하지 않는 경우, 컨트롤러(110)는 스토리지 장치(125)에 접근하여 데이터를 리드할 수 있다
Figure pat00007
.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 나타내는 흐름도로서, 제 1 메모리 장치의 관리 동작을 나타낸다.
초기에 제 1 메모리 장치(121)는 설정된 초기값(WM_DFT)에 따라 제 1 영역(C1) 및 제 2 영역(C2)을 구분될 수 있다.
제 2 메모리 장치(123)로부터 축출된 데이터가 제 2 영역(C2)에 저장됨에 따라 컨트롤러(110)는 제 2 영역의 잔여 용량(C2_R)을 확인하여(S201), 제 2 영역의 잔여 용량(C2_R)이 제 1 문턱값(TH1) 미만으로 감소하였는지 확인할 수 있다(S203).
제 2 영역의 잔여 용량(C2_R)이 제 1 문턱값(TH1) 미만인 경우(S203:Y), 컨트롤러(110)는 제 1 영역의 잔여 용량(C1_R) 중 적어도 일부를 제 2 영역(C2)으로 편입시키기 위해 제 1 영역의 잔여 용량(C1_R)을 확인하고(S205) 제 2 문턱값(TH2) 이상인지 체크할 수 있다(S207).
제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 이상이면(S207:Y), 컨트롤러(207)는 제 1 영역의 잔여 용량(C1_R) 중 적어도 일부를 제 2 영역(C2)으로 치환하여 제 2 영역(C2)의 용량을 확보할 수 있다(S209). 이 때, 용량 관리부(207)는 제 최대 용량(WM_MAX)까지 제 2 영역(C2)을 확장할 수 있다.
최대 용량(WM_MAX)을 만족하도록 제 2 영역(C2)으로 편입될 수 있는 제 1 영역(C1)의 용량은 제 1 영역(C1)의 20~30%를 제 1 영역(C1)의 잔여 용량으로 확보할 수 있는 수준에서 결정될 수 있다.
한편, 제 2 영역의 잔여 용량(C2_R)이 제 1 문턱값(TH1) 이상인 경우(S203:N), 컨트롤러(110)는 대기 상태로 천이할 수 있다.
제 1 영역의 잔여 용량(C1_R)이 제 2 문턱값(TH2) 미만이면(S207:N), 컨트롤러(207)는 제 1 메모리 장치(121)에 저장된 데이터를 삭제 및 초기화할 수 있다(S211).
호스트 장치의 라이트 데이터는 제 1 메모리 장치(121) 및 제 2 메모리 장치(123)에 저장된 후 스토리지 장치(125)로 축출되므로 단계 S211에서 제 1 메모리 장치(121)의 데이터를 삭제하여도, 호스트 장치의 라이트 데이터는 제 2 메모리 장치(123) 또는 스토리지 장치(125)로부터 리드될 수 있음은 물론이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 11은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 8의 데이터 저장 장치(1200), 도 9의 메모리 시스템(3200), 도 10의 메모리 시스템(4200)으로 구성될 수 있다.
도 12는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 12를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
121 : 제 1 메모리 장치
123 : 제 2 메모리 장치
125 : 스토리지 장치
20 : 캐시 매니저

Claims (16)

  1. 호스트 장치로부터의 라이트 데이터가 저장되는 제 1 영역 및 제 2 영역을 포함하는 제 1 메모리 장치;
    상기 제 1 메모리 장치에 저장되는 라이트 데이터가 복사되는 제 2 메모리 장치;
    스토리지 장치; 및
    상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지 장치에 대한 데이터 입출력을 제어하는 컨트롤러;를 포함하고,
    상기 컨트롤러는 상기 제 2 메모리 장치로부터 상기 스토리지 장치로 축출되는 데이터를 상기 제 1 메모리 장치의 상기 제 2 영역에 저장하도록 구성되는 캐시 매니저를 포함하는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 장치는 제 1 속도로 동작하고, 상기 제 2 메모리 장치는 상기 제 1 속도보다 느린 제 2 속도로 동작하며, 상기 스토리지 장치는 상기 제 1 속도보다 느린 제 3 속도로 동작하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 캐시 매니저는, 상기 제 2 메모리 장치에 상기 라이트 데이터의 사본이 저장됨에 따라, 축출 조건에 기초하여 상기 제 2 메모리 장치로부터 방출될 데이터를 선택하며, 상기 추출 조건은 상기 제 2 메모리 장치의 용량, 상기 제 2 메모리 장치에 저장된 데이터의 저장 시간, 방출할 데이터의 양을 포함하는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 장치의 제 1 영역 및 제 2 영역은 초기값에 따른 용량으로 할당되고,
    상기 캐시 매니저는, 상기 제 2 메모리 장치로부터 축출된 데이터가 상기 제 1 메모리 장치에 저장됨에 따라, 상기 제 2 영역의 잔여 용량이 제 1 문턱값 미만이고 상기 제 1 영역의 잔여 용량이 제 2 문턱값 이상이면 상기 제 1 영역의 잔여 용량 중 적어도 일부를 상기 제 2 영역으로 치환하도록 구성되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    호스트 장치의 리드 요청에 응답하여, 상기 컨트롤러는 상기 제 2 메모리 장치, 상기 제 1 메모리 장치의 상기 제 2 영역 및 상기 스토리지 장치 순으로 접근하여 데이터를 리드하도록 구성되는 데이터 저장 장치.
  6. 제 1 속도로 동작하는 제 1 메모리 장치;
    상기 제 1 속도보다 낮은 제 2 속도로 동작하는 제2 메모리 장치;
    스토리지 장치; 및
    상기 제 2 메모리 장치로부터 축출 대상 데이터를 선택하여 상기 제 1 메모리 장치 및 상기 스토리지 장치로 축출하도록 구성되는 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 컨트롤러는 상기 제 1 메모리 장치에 대한 라이트 데이터의 사본을 상기 제 2 메모리 장치에 저장하도록 구성되는 데이터 저장 장치.
  8. 제 6 항에 있어서,
    상기 스토리지 장치는 상기 제 1 속도보다 느린 제 3 속도로 동작하는 데이터 저장 장치.
  9. 제 6 항에 있어서,
    상기 컨트롤러는, 상기 제 2 메모리 장치에 상기 라이트 데이터의 사본이 저장됨에 따라, 축출 조건에 기초하여 상기 제 2 메모리 장치로부터 방출될 데이터를 선택하는 데이터 저장 장치.
  10. 제 6 항에 있어서,
    상기 제 1 메모리 장치는 초기값에 따른 용량으로 할당되는 제 1 영역 및 제 2 영역을 포함하고,
    상기 컨트롤러는, 상기 제 2 메모리 장치로부터 축출된 데이터를 상기 제 1 메모리 장치의 상기 제 2 영역에 저장하도록 구성되는 데이터 저장 장치.
  11. 제 10 항에 있어서,
    상기 컨트롤러는, 상기 제 2 영역의 잔여 용량이 제 1 문턱값 미만이고 상기 제 1 영역의 잔여 용량이 제 2 문턱값 이상이면 상기 제 1 영역의 잔여 용량 중 적어도 일부를 상기 제 2 영역으로 치환하도록 구성되는 데이터 저장 장치.
  12. 제 1 메모리 장치, 제 2 메모리 장치, 스토리지 장치 및, 상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지 장치에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가 호스트 장치의 라이트 데이터를 제 1 메모리 장치에 저장하고 상기 제2 메모리 장치에 복사하는 단계;
    상기 컨트롤러가 상기 제 2 메모리 장치로부터 상기 스토리지 장치로 축출되는 데이터를 상기 제 1 메모리 장치에 저장하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 메모리 장치는 제 1 속도로 동작하고, 상기 제 2 메모리 장치는 상기 제 1 속도보다 느린 제 2 속도로 동작하며, 상기 스토리지 장치는 상기 제 1 속도보다 느린 제 3 속도로 동작하는 데이터 저장 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 제 2 메모리 장치에 상기 라이트 데이터의 사본이 저장됨에 따라, 상기 컨트롤러가 축출 조건에 기초하여 상기 제 2 메모리 장치로부터 방출될 데이터를 선택하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 제 1 메모리 장치는 상기 호스트 장치의 라이트 데이터가 저장되는 제 1 영역 및 상기 제 2 메모리 장치로부터 축출된 데이터가 저장되는 제 2 영역을 포함하고,
    상기 제 2 메모리 장치로부터 축출된 데이터가 상기 제 1 메모리 장치의 상기 제 2 영역에 저장됨에 따라, 상기 컨트롤러가 상기 제 2 영역의 잔여 용량이 제 1 문턱값 미만이고 상기 제 1 영역의 잔여 용량이 제 2 문턱값 이상이면 상기 제 1 영역의 잔여 용량 중 적어도 일부를 상기 제 2 영역으로 치환하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  16. 제 12 항에 있어서,
    호스트 장치의 리드 요청에 응답하여, 상기 컨트롤러가 상기 제 2 메모리 장치, 상기 제 1 메모리 장치의 상기 제 2 영역 및 상기 스토리지 장치 순으로 접근하여 데이터를 리드하는 단계를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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