KR20200089769A - 클록 신호의 dc 성분 오프셋을 이용한 내부 클록 왜곡 교정 - Google Patents

클록 신호의 dc 성분 오프셋을 이용한 내부 클록 왜곡 교정 Download PDF

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Abstract

클록 왜곡 교정 회로를 갖는 전기 회로 장치들 및 시스템들의 몇몇 실시예들이 본원에 개시된다. 일 실시예에서, 전기 회로 장치는 클록 신호를 교정하기 위해 클록 왜곡 교정 회로를 갖는 전기 회로 다이를 포함한다. 클록 왜곡 교정 회로는 클록 신호의 제1 전압 신호의 제1 듀티 사이클을 클록 신호의 제2 전압 신호의 제2 듀티 사이클과 비교하도록 구성된다. 상기 비교에 기초하여, 클록 교정 회로는 제1 및 제2 전압 신호들의 제1 및 제2 듀티 사이클들 중 적어도 하나와 연관된 트림 값을 조정하고, 클록 신호가 상기 전기 회로 장치의 클록 트리를 통해 전파됨에 따라 발생되는 듀티 사이클 왜곡을 감안하도록 구성된다.

Description

클록 신호의 DC 성분 오프셋을 이용한 내부 클록 왜곡 교정
개시된 실시예들은 전기 회로 장치들 및 시스템에 관한 것으로, 특히 클록 왜곡 교정 회로를 갖는 전기 회로 장치들에 관한 것이다.
클록 신호들은 전기 회로 장치들에서 전기 회로들의 작용을 조정하는 데 사용된다. 일부 장치들에서, 이러한 신호들은 신호가 전압에 의해 전송되고 고정 전위(예를 들어, 접지 노드)를 참조하는 단일 종단(single-ended) 클록 신호일 수 있다. 이러한 장치들에서, 하나의 도체는 클록 신호를 전달하는 반면 다른 도체는 기준 전위를 전달한다. 다른 전기 회로 장치들은 하나의 정보 신호를 전송하기 위해 2개의 상보적(예를 들어, 역) 전압 신호를 이용하는 차동 클록 신호를 사용할 수 있다. 이러한 장치들의 수신기는 상보적 전압 신호들 간의 전위차를 감지함으로써 정보를 추출한다. 각 상보적 전압 신호는 자체 도체에 의해 전달되며, 이는 차동 신호는 단일 종단 신호보다 많은 전선이 필요하므로 더 많은 공간이 필요하다는 것을 의미한다. 이러한 단점에도 불구하고, 차동 신호는 단일 종단 시그널링에 비해 많은 이점들을 갖는다. 예를 들어, 2개의 전압 신호들은 공통 모드 전압에 대해 동일한 진폭 및 반대 극성을 갖기 때문에, 각 신호에 의해 발생된 리턴 전류 및 전자기 간섭은 밸런싱되고 서로 상쇄되며, 이는 고주파에서 특히 두드러지는 장점이다. 이는, 차례로 또한 다른 주변 신호들에 대한 크로스토크(crosstalk)를 줄인다. 추가로, 외부 소스에 의해 도입된 전자기 간섭 또는 크로스토크가 종종 각 전압 신호에 추가되므로, 수신기가 두 신호들 간에 전위차를 취할 때 간섭 또는 크로스토크의 크기가 줄어든다. 게다가, 차동 시그널링은 보다 간단한 논리 상태 결정 절차를 제공하고, 보다 정확한 타이밍을 허용하며, 낮은 전압에서 적절한 신호 대 잡음비를 유지한다. 그렇다고 하더라도, 어떤 종류의 클록 시그널링도 듀티 사이클 왜곡에 영향을 받지 않는다.
클록 신호의 듀티 사이클은 클록 신호의 펄스 시간과 사이클 주기의 비이다. 클록 신호의 듀티 사이클은 클록 트리를 구성하는 증폭기, 클록 트리의 증폭단 사이의 큰 전파 거리 및/또는 기생 도체 커패시턴스를 포함하여, 다양한 소스들로 인해 왜곡될 수 있다. 듀티 사이클 왜곡은 전기 회로 장치들의 클록 신호에 의해 정의된 타이밍 마진을 왜곡한다. 그 결과, 왜곡된 클록 신호를 사용하는 전기 회로는 데이터를 전송 및/또는 처리하는 더 작은 타이밍 윈도우를 가질 수 있으며, 이는 펄스 폭 감소, 데이터 오류 및 신뢰할 수 없는 회로 성능으로 이어질 것이다. 입력/출력 속도가 증가함에 따라(예를 들어, 클록 신호의 사이클들이 감소됨에 따라), 듀티 사이클 왜곡을 감소시키는 것이 점점 더 어려워지고 있으며, 이는 높은 입력/출력 속도에서 듀티 사이클 왜곡의 결과가 훨씬 더 분명하다는 것을 의미한다. 추가로, 상이한 위치(예를 들어, 상이한 전기 회로 다이 상)에서의 전기 회로드은 클록 신호 경로를 정의하는 클록 트리의 대응되는 클록 분기들을 따라 위치된 상이한 왜곡 소스들로 인해 클록 신호의 다양한 듀티 사이클 왜곡의 변경 전도를 경험할 수 있다. 따라서, 특히 입력/출력 속도가 증가함에 따라, 전기 회로에 가장 가까운 클록 신호 경로들을 따라 지점들에서 클록 신호의 듀티 사이클 왜곡을 완화하는 것이 바람직하다.
도 1은 본 기술의 실시예에 따라 구성된 전기 회로 장치를 갖는 시스템의 블록도이다.
도 2는 본 기술의 실시에에 따른 클록 왜곡 교정 회로를 갖는 전기 회로 다이의 블록도이다.
도 3은 본 기술의 다른 실시예에 따른 클록 왜곡 교정 회로를 갖는 전기 회로 다이의 블록도이다.
도 4는 차동 클로 신호의 상보적 전압 신호들의 신호 다이어그램이다.
도 5a 내지 5c는 본 기술의 실시예들에 따른 차동 클록 신호의 상보적 전압 신호들의 신호 다이어그램들이다.
도 6a 및 6b는 본 기술의 실시예들에 따른 클록 왜곡 교정 회로의 동작 방법을 예시하는 흐름도들이다.
도 7은 본 기술의 실시예들에 따른 전기 회로 장치를 포함하는 시스템의 개략도이다.
하기에 더 상세히 설명되는 바와 같이, 본 기술은 클록 왜곡 교정 회로를 갖는 전기 회로 장치 및 관련 시스템에 관한 것이다. 그러나, 본 기술분야의 숙련된 사람들은 본 기술이 추가 실시예들을 가질 수 있으며, 본 기술이 도 1 내지 7을 참조하여 하기에 설명된 실시예들의 몇몇 세부 사항들 없이 실시될 수 있음을 이해할 것이다. 하기에 예시된 실시예들에서, 전기 회로 장치는 주로 차동 클록 신호를 이용한 하나 이상의 반도체 다이들을 갖는 반도체 장치(예: NAND 저장 매체)의 맥락에서 설명된다. 그러나, 본 기술의 다른 실시예들에 따라 구성된 전기 회로 장치들은 다른 유형의 구조들, 저장 매체 및/또는 클록 신호들을 포함할 수 있다. 예를 들어, 본 기술의 다른 실시예들에 따른 전기 회로 장치들은 메타 물질들을 포함할 수 있으며; NOR, PCM, RRAM, MRAM, ROM(read only memory), EROM(erasable programmable ROM), EEROM(electrically erasable programmable ROM), 강유전체, 및 휘발성 저장 매체를 포함하는 다른 저장 매체를 포함할 수 있으며; 및/또는 단일 종단(single-ended) 클록 신호를 사용할 수 있다.
본 기술의 한 실시예는 클록 왜곡 교정 회로를 포함하고 클록 신호(예: 차동 클록 신호)를 이용하는 전기 회로 장치(예: 반도체 장치)이다. 클록 왜곡 교정 회로는 클록 신호의 제1 전압 신호의 듀티 사이클을 클록 신호이 제2 전압 신호의 듀티 사이클과 비교하도록 구성된다. 이 비교에 기초하여, 클록 왜곡 교정 회로는 각각 제1 및 제2 전압 신호들의 제1 및 제2 듀티 사이클들 중 적어도 하나와 연관된 트림 값(trim value)을 조정하도록 더 구성된다. 조정된 트림 값을 사용하여, 클록 왜곡 교정 회로는 클록 신호의 제1 및 제2 전압 신호들의 제1 및 제2 듀티 사이클들을 각각 교정할 수 있다. 이러한 방식으로, 클록 왜곡 교정 회로는 전기 회로 장치의 클록 트리(tree)를 통해 전파됨에 따라 축적된 클록 신호의 듀티 사이클 왜곡을 설명할 수 있다.
도 1은 본 기술의 실시예에 따라 구성된 전기 회로 장치(100)(예: 반도체 장치 및/또는 패키지)를 갖는 시스템(101)의 블록도이다. 도시된 바와 같이, 전기 회로 장치(100)는 클록 생성기(120), 전기 회로 다이(130)(예: 반도체 다이), 및 전기 회로 다이(130)를 호스트 장치(108)(예: 업스트림 중앙 프로세서(CPU))에 동작 가능하게 결합하는 컨트롤러(106)를 포함한다. 도 1의 컨트롤러(106) 및 클록 생성기(120)와 별도로 예시되어 있지만, 전기 회로 다이(130)는 일부 실시예들에서는 컨트롤러(106) 및/또는 클록 생성기(120)를 포함할 수 있다. 게다가, 다른 실시예들에서, 전기 회로 장치(100)는 복수의 전기 회로 다이들(130)을 포함할 수 있으며, 이는 수직으로 적층(예를 들어, TSV(through-silicon via)들이 수직으로 연결)될 수 있으며, 단일 장치 패키지로 배열될 수 있다. 또 다른 실시예들에서, 전기 회로 장치(100)는 복수의 장치 패키지들에 걸쳐 분산된 복수의 다이들(130)를 포함할 수 있고/있거나 단일 캐리어 기판을 따라 확산될 수 있다.
클록 생성기(120)는 전기 회로 장치(100) 내에서 전기 회로들의 작용을 조정하는 데 사용되는 클록 신호(도시되지 않음)를 생성한다. 클록 생성기(120)는 클록 신호를 클록 트리(부분적으로 도시됨)를 통해 전기 회로 장치(100)의 다양한 구성요소들로 전송한다. 예를 들어, 도 1에 예시된 실시예에서, 클록 생성기(120)는 클록 신호를 클록 트리의 제1 클록 분기(121)를 통해 컨트롤러(106)로 전송한다. 마찬가지로, 클록 생성기(120)는 클록 신호를 클록 트리의 제1 클록 분기(123)을 통해 전기 회로 다이(130)로 전송한다. 도시된 바와 같이, 컨트롤러(106) 및 전기 회로 다이(130)는 클록 트리의 추가 클록 분기들(예: 클록 분기(들)(122) 및 클록 분기(들)(124) 각각)을 포함하며, 이는 차례로 클록 신호를 각각 컨트롤러(106) 및/또는 전기 회로 다이들(130)에 위치된 다른 전기 회로로 분산된다. 일부 실시예들에서, 클록 생성기(120)는 전기 회로 다이(130)에 위치될 수 있다. 복수의 전기 회로 다이들(130)을 포함하는 다른 실시예들에서, 클록 생성기(120)는 복수의 다이들(130) 중 전용 전기 회로 다이에 위치될 수 있거나, 복수의 다이들(130) 중 복수의 전기 회로 다이들에 걸쳐 분산될 수 있다. 또 다른 실시예들에서, 전기 회로 장치(100)는 클록 생성기(120)를 포함하지 않을 수 있거나, 클록 생성기(120)의 일부만을 포함할 수 있다. 예를 들어, 전기 회로 장치(100)는 대신에 외부로 공급된 클록 신호(예를 들어, 외부 호스트에 의해 공급되거나, 전기 회로 장치와 분리된 프로세서 또는 컨트롤러에 의해 공급됨)에 의존할 수 있다. 다른 실시예들에서, 클록 신호는 외부로 부분적으로 생성되고/되거나 부분적으로 공급되며, 전기 회로 장치(100)에 위치된 회로에 의해 부분적으로 생성되고/되거나 부분적으로 공급될 수 있다.
컨트롤러(106)는, 마이크로컨트롤러, 특수 목적 논리 회로(예: FPGA(field programmable gate array), ASIC(application specific integrated circuit) 등) 또는 다른 적절한 프로세서일 수 있다. 컨트롤러(106)는 메모리에 저장된 인스트럭션들을 실행하도록 구성된 프로세서(110)를 포함할 수 있다. 예시된 예에서, 컨트롤러(106)는 또한 전기 신호 다이(130)을 관리하고 전기 회로 다이(130)와 호스트 장치(108) 사이의 통신을 처리하는 것을 포함하여, 전기 회로 장치의 다양한 프로세스, 논리 흐름 및 동작을 제어하기 위한 루틴들을 저장하도록 구성된 임베디드 메모리(112)를 포함한다. 일부 실시예들에서, 임베디드 메모리(112)는 예를 들어, 메모리 포인터, 페치 데이터(fetched data) 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 임베디드 메모리(112)는 또한 마이크로-코드를 저장하기 위한 ROM(read-only memory)을 포함할 수 있다. 도 1에 예시된 예시적인 전기 회로 장치(100)는 컨트롤러(106)를 포함하지만, 본 기술의 다른 실시예에서, 전기 회로 장치는 컨트롤러(106)를 포함하지 않을 수 있으며, 대신 외부 제어(예를 들어, 외부 호스트에 의해 또는 전기 회로 장치로부터 분리된 프로세서나 컨트롤러에 의해 제공됨)에 의존할 수 있다. 복수의 전기 회로 다이들(130)을 갖는 또 다른 실시예들에서, 컨트롤러(106)는 복수의 다이들(130) 중 개별 전기 회로 다이에 통합될 수 있거나, 복수의 다이들(130) 중 복수의 전기 회로 다이들에 걸쳐 분산될 수 있다.
컨트롤러(106)는 호스트-장치 인터페이스(115)를 통해 호스트 장치(108)와 통신한다. 일부 실시예들에서, 호스트 장치(108) 및 컨트롤러(106)는 SAS(serial attached SCSI), SATA(serial AT attachment) 인터페이스, PCIe(peripheral component interconnect express)와 같은 직렬 인터페이스 또는 다른 적절한 인터페이스(예: 병렬 인터페이스)를 통해 통신할 수 있다. 호스트 장치(108)는 다양한 요청들(예들 들어, 패킷 또는 패킷 스트림의 형태로)을 컨트롤러(106)로 전송할 수 있다. 요청은 정보를 쓰고, 지우고, 리턴하고/하거나 특정 동작(예: TRIM 동작)을 수행하기 위한 커맨드를 포함할 수 있다.
동작 시, 컨트롤러(106)는 클록 신호 생성기(120)에 의해 생성된 클록 신호에 따라 통신 라인(117)(예: 데이터 버스)을 통해 전기 회로 다이(130)에 위치된 하나 이상의 집적 회로들(126)과 통신(예를 들어, 읽기, 쓰기, 삭제 또는 아니면 통신(예를 들어, 전송하거나 요청))할 수 있다. 예를 들어, 컨트롤러(106)는 전기 회로 다이(130) 상의 메모리 영역(도시되지 않음)의 메모리 페이지(도시되지 않음) 및/또는 메모리 블록(도시되지 않음)의 그룹들로부터 판독되고/되거나 이들에 기록할 수 있다.
전기 회로 다이(130) 상의 하나 이상의 집적 회로(126)는 메모리 영역(예: NAND 메모리 영역), 논리 게이트, 타이머, 카운터, 래치, 시프트 레지스터, 마이크로컨트롤러, 마이크로프로세서, FPGA(field programmable gate array), 센서 및/또는 다른 집적 회로로 동작하도록 구성될 수 있다. 전기 회로 다이(130)는 또한 메모리와 메모리 영역의 메모리 셀들을 프로그래밍하고/하거나 (예를 들어, 통신 라인(117)을 통해) 컨트롤러(106)와 통신하는 것과 같은 다른 기능에 액세스 및/또는 이를 처리하기 위한 멀티플렉서, 디코더, 버퍼, 읽기/쓰기 드라이버, 어드레스 레지스터, 레지스터의 데이터 출력/데이터 입력 등과 같은 다른 회로 구성요소들을 포함할 수 있다.
상기에 논의된 바와 같이, 클록 신호(예: 단일 종단 또는 차동 클록 신호)는 클록 생성기(120)에 의해 생성되고, 전기 회로 장치(100) 내 전기 회로들(예: 컨트롤러(106) 및/또는 전기 회로 다이(130) 상의 하나 이상의 집적 회로(126)) 및/또는 전기 회로들의 구성요소들의 작용을 조정하도록 전기 회로 장치(100)의 다양한 구성요소들로 전송된다. 클록 신호에 따르면, 전기 회로 장치(100) 내의 전기 회로들은 클록 신호의 전체 사이클당 한 번(즉, 상승 에지 또는 하강 에지에서) 또는 클록 신호의 전체 사이클당 두 번(즉, 이중 데이터 레이트(DDR) 클록 구조에서와 같이 - 상승 에지에서 한 번 그리고 하강 에지에서 한 번) 데이터를 처리 및/또는 전송하도록 구성될 수 있다.
하기에 더 상세히 논의된 바와 같이, 클록 신호는 전기 회로 장치(100)의 클록 트리를 통해 전파됨에 따라 왜곡될 수 있다. 이 왜곡에 대한 일반적인 소스들은 클록 트리를 구성하는 증폭기, 클록 트리의 증폭 단들 사이의 전파 거리 및/또는 클록 트리의 분기의 기생 도체 커패시턴스를 포함한다. 왜곡은 전기 회로 다이(예: 전기 회로 다이(130)) 내에 위치된 소스들에 의해 및/또는 외부 회로 다이 외부에 위치되니 소스들에 의해 도입될 수 있다. 따라서, 외부 및 내부 왜곡은 각 전기 회로 다이가 클록 신호의 듀티 사이클 왜곡의 다양한 정도를 나타낼 수 있도록 전기 회로 다이 내에 축적될 수 있다. 상기에 언급된 바와 같이, 듀티 사이클 왜곡은 전기 회로 장치들의 클록 신호에 의해 정의된 타이밍 마진을 왜곡한다. 그 결과, 클록 신호의 듀티 사이클의 왜곡은 종종 데이터를 처리 및/또는 전송하는 더 작은 타이밍 윈도우들을 갖는 전기 회로 장치의 전기 회로를 초래하며, 이는 특히 입력/출력 속도가 증가하고 클록 신호의 사이클이 감소됨에 따라 펄스 폭 감소, 데이터 오류 및 신뢰할 수 없는 회로 성능으로 이어질 수 있다. 예를 들어, 데이터가 클록 신호의 상승 에지 및 하강 에지 둘 다에서 처리 및/또는 전송되는 이중 데이터 레이트(DDR) 클록 구조에서, 각 전송 및/또는 프로세스 활성화에 대해 동일한 타이밍 마진을 허용하기 위해 50% 듀티 사이클이 요구된다. 그러나, 왜곡은 이러한 타이밍 마진들을 왜곡하며, 이는 전기 회로 장치(100)가 클록 신호 사이클의 일측에서 데이터를 전송 및/또는 처리하는 더 작은 타이밍 윈도우를 갖는다는 것을 의미한다. 따라서, 특히 입력/출력 속도가 증가함에 따라, 클록 신호 내의 듀티 사이클 왜곡을 완화시키는 것이 바람직하다.
듀티 사이클 왜곡 감소 방법은 지연 고정 루프(DLL) 회로를 사용하는 것 및/또는 반도체 장치 내의 모든 다이들에 대한 일반적인 정적 트림 값을 사용하는 것을 포함한다. 그러나, DLL 회로는 필수 웜밍업(warm-up) 사이클을 필요로 하고; 많은 양의 전력을 소비하며; 상대적으로 복잡하여 많은 양의 영역을 필요로 한다. 더욱이, 클록 트리의 각 분기는 이러한 클록 분기들을 따라 상이한 왜곡 소스들로 인한 클록 신호의 듀티 사이클 왜곡을 다양한 정도로 나타내기 때문에, 반도체 장치 내의 모든 다이들에 대해 공통 회로 및/또는 일반적인 정적 트림을 사용하면 이러한 다이-대-다이 변동을 설명할 수 없다.
도 2 내지 6b를 참조하여 하기에 더 상세히 설명된 바와 같이, 시스템(101)은 전기 회로 장치(100)의 전기 회로 다이(130)에 위치된 클록 왜곡 교정 회로(128)를 이용하여 전기 회로 다이(130) 상의 전기 회로들(예: 집적 회로(126))에 더 가까운 하나 이상의 지점들에서 듀티 사이클 왜곡을 완화 및/또는 제거하도록 클록 트리의 하나 이상의 분기들 상의 클록 신호를 교정할 수 있다. 예를 들어, 클록 왜곡 교정 회로(128)는 (1) 외부 및 내부 왜곡 소스들 둘 다를 수용하기 위한 전기 회로 다이(130) 내부이지만 (2) 각각 다른 전기 회로들로 이어지고 다양한 왜곡 크기를 나타내며 별도의 교정이 필요한 몇몇 클록 분기들로 분리되는 클록 트리를 따라 그리 멀지 않은 클록 트리를 따라 지점들에서 클록 신호를 샘플링하고 교정할 수 있다. 더욱이, 복수의 전기 회로 다이들(130)을 포함하는 실시예들에서, 시스템(101)은 복수의 다이들(130) 내 전기 회로 다이들(130)의 전부 또는 그 서브셋에서 클록 왜곡 교정 회로(128)을 이용할 수 있다. 이들 및 다른 실시예들에서, 내부 클록 왜곡 교정 회로(128)는 다른 교정 회로(예: 전기 회로 장치(100) 내에서 모든 전기 회로 다이들에 대한 DLL 교정 회로 및/또는 공통의 외부 클록 왜곡 교정 회로(128)) 및/또는 다른 기술들(예: 모든 전기 회로 다이들에 대한 일반적인 정적 트림 값)에 추가하여 또는 그 대신에 사용될 수 있다. 게다가, 도 2 및 3에 예시된 실시예들에서 도시된 바와 같이, 클록 왜곡 교정 회로(128)는 교정에 사용되는 다른 회로(예: DLL 교정 회로)보다 상대적으로 적은 양의 면적 및 상대적으로 적은 양의 전력을 소모한다. 클록 캘리브레이션 회로(128)는 또한 워밍업 사이클을 필요로 하지 않으며. 클록 신호의 제1 반복 동안 교정을 시작할 수 있다. 추가로, 클록 왜곡 교정 회로(128)는 클록 신호의 표시된 듀티 사이클 왜곡에서의 다이-투-다이 변동을 고려하여, 각각의 개별 전기 회로 다이(130)에 특정한 안정된 트림(예: 디지털 트림) 및 바이어싱(예: 전압 및/또는 전류) 값들을 이용할 수 있다.
도 2는 본 기술의 실시예에 따라 클록 왜곡 교정 회로(228)(예: 도 1의 클록 왜곡 교정 회로(128))를 갖는 전기 회로 다이(230)(예: 반도체 다이)의 블록이다. 예를 들어, 전기 회로 다이(230)는 도 1에 예시된 전기 회로 다이(130)일 수 있다. 도시된 바와 같이, 전기 회로 다이(230)는 클록 트리의 클록 분기(223)(예: 도 1의 클록 분기(123)) 상의 입력들(clkf 및 clkf_n)을 통해 외부 차동 클록 신호를 받아들인다. 상기에 설명된 바와 같이, 전기 회로 다이(230)에 입력된 클록 신호는 (예를 들어, 보드 설계 및/또는 시스템 (101)의 다른 소스들로 인해) 전기 회로 다이(230) 외부의 소스로부터의 듀티 사이클 왜곡을 이미 포함할 수 있다. 다른 실시예들에서, 전기 회로 다이(230)는 내부 클록 생성기(예: 도 1의 클록 생성기(120))를 포함할 수 있으며, 클록 생성기에 의해 생성된 내부적으로 분산된 클록 신호를 사용할 수 있다.
전기 회로 다이(230)의 입력들(clkf 및 clkf_n)을 통해 입력된 클록 신호의 상보적 전압 신호들은 전기 회로 다이(230)의 각자의 입력 버퍼(233 및 234)를 통해, 차동 멀티플렉서(235)를 통해, 그리고 버퍼 회로(236)를 통해 입력된다. 이 시점에서, 상보적 전압 신호들(clk 및 clk_n)은 하나 이상의 pd_dsp_쌍(237)을 형성하며, 이는 클록 트리의 클록 분기(들)(224)(예: 도 1의 클록 분기(들)(124))을 통해 전기 회로 다이(230)의 다른 집적 회로(226)(예: 도 1의 집적 회로(126))로 라우팅된다. 다시 말해, 이 지점은 전압 신호들(clk 및 clk_n)가 다른 집적 회로(226)로 다중 방향들로 분기되기 전에 입력들(clkf 및 clkf_n)으로부터 가장 먼 지점인 전기 회로 다이(230)의 내부 클록 경로를 따르는 공통 지점을 나타낸다. 상기에 언급된 바와 같이, 듀티 사이클 왜곡은 내부 클록 경로를 따르는 소스들로부터 이 공통 지점까지 클록 신호에 추가될 수 있으며, 전기 회로 다이(230) 외부에 위치된 클록 경로를 따라 발생되는 소스들에 의해 이미 도입된 왜곡으로 누적될 수 있다. 도 2에 예시된 바와 같이, 클록 왜‚u 교정 회로(228)이 클록 신호를 샘플링하는 것은 이 공동 지점으로부터이다. 그러나, 다른 실시예들에서, 클록 왜곡 교정 회로(228)는 전기 회로 다이(230)의 내부 클록 경로를 따라 다른 지점들에서 클록 신호를 샘플링할 수 있다. 예를 들어, 클록 왜곡 교정 회로(228)는 클록 신호가 (예를 들어, 외부적으로 추가된 듀티 사이클 왜곡만을 교정하기 위해) 입력 버퍼들(233 및 234)에 입력되고, 차동 멀티플렉서(235)에 입력되고, 라이팅 및 버퍼 회뢰(236)에 입력되고, 및/또는 전기 회로 다이(230) 상의 다른 집적 회로(226)(예: 클록 분기(들)(224)을 따라 하나 이상의 지점들에) 입력되기 전 및/또는 후에 클록 신호를 샘플링할 수 있다. 이들 및 또 다른 실시예들에서, 전기 회로 다이(230)는 복수의 클록 왜곡 교정 회로들(228)을 포함할 수 있으며, 상기에 설명된 내부 클록 경로를 따라 지점들의 전부 또는 서브셋에서 클록 신호를 샘플링 및 교정할 수 있다.
본 기술의 일 실시예에 따르면, 클록 왜곡 교정 회로(228)는 버퍼들(238 및 239), 저역 통과 필터들(241 및 242), 비교기(243)(예: 자동 영점 비교기), 상태 머신(231) 및 바이어싱 회로(232)를 포함할 수 있다. 다른 실시예들에서, 클록 왜곡 교정 회로는 이러한 구성요소들의 임의의 조합을 포함할 수 있고/있거나 이러한 구성요소들의 일부 또는 전부를 생략할 수 있다.
본 기술의 일 측면에 따르면, 클록 왜곡 교정 회로(228)는 각 전압 신호(clk 및 clk_n)의 듀티 사이클을 교정하기 위해 클록 신호의 상보적 전압 신호들(clk 및 clk_n)을 샘플링한다. 보다 구체적으로, 클록 왜곡 교정 회로(228)는 각자의 저역 통과 필터들(241 및 242)을 통해 전압 신호들(clk 및 clk_n)을 통과시키며, 이는 전압 신호들(clk 및 clk_n)을 전압 신호들(clk 및 clk_n)의 듀티 사이클들의 직류(dc) 레벨(예: 아날로그 레벨) 표현들로 변환한다. 비교기(243)는 dc 레벨 표현들을 디지털 신호 표현들로 변환하고, 디지털 신호 표현들을 비교하며, 하나 이상의 비교 결과들을 상태 머신(231)에 제공한다. 상태 머신(231)은 하나 이상의 트림 값들(예: 디지털 트림 값들)을 계산 및/또는 조절하도록 알고리즘(예: 이분 스윕 알고리즘(bisectional sweep algorithm) 및/또는 이진 검색)을 수행하며, 이는 듀티 사이클이 큰 전압 신호의 듀티 사이클을 감소시키거나 듀티 사이클이 작은 전압 신호의 듀티 사이클을 증가시키는데 사용된다. 트림 값(들)은 바이어싱 회로(232)로 통과되며, 이는 트림 값(들)을 대응되는 입력 버퍼들(233 및 234)을 통해 전압 신호(clk 및/또는 clk_n)에 공급되는 바이어싱 전압(들) 및/또는 바이어싱 전류(들)로 변환된다.
이제 도 3을 참조하면, 예시된 전기 회로 다이(330)는 도 3의 클록 왜곡 교정 회로(328)가 그들의 입력 %x 및 %y에 연결된 각각의 전압 분배기 회로(도시되지 않음)를 갖는 추가 멀티플렉서들(351 및 352) 포함하는 것을 제외하고는 도 2의 전기 회로 다이 (230)와 유사하다. 도 6b에 대해 하기에 더욱 상세히 설명된 바와 같이, 멀티플렉서들(351 및 352)은 상보적 전압 신호들(clk 및 clk_n)의 듀티 사이클들이 충분한지 여부를 결정하기 위해 통과/실패 체크 기능을 제공한다. 또한, 멀티플렉서들(351 및 352)은 클록 왜곡 교정 회로(328)가 차동 클록 신호의 상보적 전압 신호들(clk) 및 이분 스윕 알고리즘(clk_n)의 듀티 사이클들을 보다 미세하게 조정할 수 있게 한다. 다른 실시예들에서, 전기 회로 다이(330)는 단일 종단 클록 신호(예를 들어, 입력(clkf) 및/또는 입력(clkf_n)의 전압 신호 및/또는 입력(lkf) 및/또는 입력(lkf_n)의 기준 신호)를 받아들이고/받아들이거나 사용할 수 있으며, 도 6b와 관련하여 하기에 설명된 방법에 따라 단일 종단 클록 신호의 듀티 사이클을 교정할 수 있다.
도 4 내지 5c는 차동 클록 신호의 상보적 전압 신호들의 신호 다이어그램들이다. 도 4를 참조하면, 상보적 전압 신호들(clk 및 clk_n)은 블렌더가 있는 클록 구조로부터 예시된다. 도시된 바와 같이, 각 전압 신호(clk 및 clk_n)는 이상적인 50 % 듀티 사이클을 가지며, 이는 전압 신호(clk)의 펄스 시간이 전압 신호(clk) 사이클의 절반과 정확히 동일하다는 것을 의미한다. 마찬가지로, 상보적 전압 신호(clk_n)의 펄스 시간은 전압 신호(clk_n)의 사이클의 절반과 정확하게 동일하다. 전압 신호들(clk 및 clk_n)은 블렌더가 있는 클록 구조에서 가져오기 때문에, 전압 신호(clk)의 상승 에지는 상보적 전압 신호(clk_n)의 하강 에지와 정렬된다. 따라서, 타이밍을 위해, 이중 데이터 레이트 전송을 사용하는 전기 회로는 클록 신호가 제1 상태(예를 들어, "1")일 때(즉, 전압 신호(clk)가 높고 전압 신호(clk_n)가 낮을 때) 데이터를 처리 및/또는 전송하기 위해 클록 신호가 제2 상태(예를 들어, "0")에 있을 때(즉, 전압 신호(clk)가 낮고 전압 신호(clk_n)가 높을 때) 데이터를 처리 및/또는 전송하기 위한 타이밍 마진과 동일한 타이밍 마진(예를 들어, 시간의 양)을 가질 것이다.
도 5a는 상보적 전압 신호들(clk 및 clk_n)의 신호 다이어그램이다. 도시된 바와 같이, 전압 신호(clk)의 듀티 사이클은 50% 내지 75% 왜곡되었다. 상기에 설명된 바와 같이, 이 왜곡에 대한 일반적인 소스들은 클록 트리를 구성하는 증폭기, 클록 트리의 증폭 단들 사이의 전파 거리 및/또는 클록 트리의 대응되는 클록 분기들의 기생 도체 커패시턴스를 포함한다. 이러한 왜곡은 개별 전기 회로 다이 외부의 소스들(예를 들어, 전기 회로 다이들(130, 230 및/또는 330)에서 입력들(clkf 및 clkf_n) 전에 발생되는 소스들; 도 1-3))로부터 도입될 수 있고/있거나 개별 전기 회로 다이(예를 들어, 전기 회로 다이들(130, 230 및/또는 330) 내부의 소스들)의 내부 클록 경로를 따라 발생되는 소스들로부터 도입될 수 있다.
도 5b 및 5c는 본 기술의 실시예들에 따라 클록 왜곡 교정 회로에 의해 교정된 후 상보적 전압 신호들(clk 및 clk_n)의 신호 다이어그램들이다. 도 5b를 참조하여 볼 수 있듯이, 교정 후(예를 들어, 클록 왜곡 교정 회로(128, 228 및/또는 328; 도 1-3), 전압 신호(clk)의 듀티 사이클이 75 % 내지 62.5 %로 감소했으며, 전압 신호(clk_n)의 듀티 사이클은 50 % 내지 62.5 %로 증가했다. 도시된 바와 같이, 전압 신호(clk)의 업(up) 펄스 시간은 전압 신호(clk_n)의 다운(down) 펄스 시간과 완전히 정렬되고 그 반대도 마찬가지이다. 그 결과, 이중 데이터 레이트 전송을 사용하는 전기 회로는 클록 신호가 제1 상태에 있을 때 및 클록 신호가 제2 상태에 있을 때 데이터를 처리 및/또는 전송하기 위해 타이밍 마진들(예를 들어, 더 많은 시간)을 증가시킨다. 이제 도 5c를 참조하면, 교정 후(예를 들어, 클록 왜곡 교정 회로(128 및/또는 328; 도 1 및/또는 3에 의해), 전압 신호들(clk 및/또는 clk_n)의 듀티 사이클들은 (예를 들어, 멀티플렉서들(351 및/또는 352; 도3)을 사용하여) 62.5 %에서 52.5 %로 추가로 감소될 수 있다. 도시된 바와 같이, 전압 신호(clk)의 업 펄스 시간은 전압 신호(clk_n)의 다운 펄스 시간과 완전히 일치하며 그 반대도 마찬가지이다. 그러나, 클록 신호가 제1 상태에 있을 때 데이터를 처리 및/또는 전송하기 위한 타이밍 마진(예를 들어, "1")은 감소된 반면, 클록 신호가 제 2 상태(예를 들어, "0")에 있을 때 데이터를 처리 및/또는 전송하기 위한 타이밍 마진은 증가되었다. 그 결과, 클록 신호의 전체 사이클에 의해 정의된 타이밍 마진(예: 시간의 양)은 클록 신호의 두 상태들 사이에서 더 균등하게 분포된다. 이중 데이터 레이트 전송을 사용하는 전기 회로는 클록 신호가 제1 상태에 있을 때 데이터를 처리 및/또는 전송하기 위한 타이밍 마진이 클록 신호가 제2 상태에 있을 때 데이터를 처리 및/또는 전송하기 위한 타이밍 마진과 더 유사한 타이밍 마진을 갖는다.
도 6a는 본 기술의 실시예들에 따른 클록 왜곡 교정 회로(예를 들어, 클록 왜곡 교정 회로(128, 228 및/또는 328))를 동작시키는 방법에 관한 루틴(660)을 도시하는 흐름도이다. 도 6b는 본 기술의 일부 실시예들에 따라 클록 왜곡 교정 회로(예: 클록 왜곡 교정 회로(128 및/또는 338))를 동작시키는 방법에 관한 루틴(670)을 예시하는 흐름도이다. 루틴들(660, 670)은 예를 들어 클록 발생기(예를 들어, 클록 발생기(120; 도 1))로부터 (예를 들어, 전기 회로 다이에서) 클록 신호를 수신 시 클록 왜곡 교정 회로의 다양한 구성요소들에 의해 자동으로 실행될 수 있다. 다른 실시예들에서, 루틴들(660 및 670)은 전기 회로 장치 컨트롤러(예: 전기 회로 장치(100)의 컨트롤러(106; 도 1)의 방향에서, 전기 회로 다이 컨트롤러(예: 전기 회로 다이들(130, 230 및/또는 330)에 위치된 컨트롤러)의 방향에서, 및/또는 호스트 장치(예: 호스트 장치(108); 도 1)의 방향에서 예를 들어, 클록 왜곡 교정 회로의 다양한 구성요소들에 의해 실행될 수 있다.
도 6a(및 예시 복적으로 도 5a 및 도 5b)를 참조하면, 루틴(660)은 클록 신호의 전압 신호(clk 및 clk_n)의 듀티 사이클들의 직류(dc) 레벨(예를 들어, 아날로그 레벨) 표현들을 획득한다(블록 661). 예를 들어, 루틴(660)은 전압 신호들(clk 및 clk_n)의 듀티 사이클들의 dc 레벨 표현들을 얻기 위해 각각 버퍼들(238 및 239)(도 2 및 3)를 통해, 및 각각 저역 통과 필터들(241 및 242)(도 2 및 3)을 통해 도 5a의 상보적 전압 신호들(clk 및 clk_n)를 통과시킬 수 있다.
블록(662)에서, 루틴(660)은 (1) 전압 신호들(clk 및 clk_n)의 듀티 사이클들의 dc 레벨 표현들을 전압 신호들(clk 및 clk_n)의 듀티 사이클들의 디지털 신호 표현들로 변환하고, (2) 디지털 신호 표현들을 비교하여 어느 듀티 사이클이 더 크고 어느 듀티 사이클이 더 작은지를 결정할 수 있다. 예를 들어, 루틴(660)은 dc 레벨 표현을 디지털 신호 표현들로 변환하고 디지털 신호 표현들을 서로 비교하기 위해 매우 작은 전압 오프셋(예를 들어, 자동 제로 비교기)을 처리할 수 있는 듀티 사이클들의 dc 레벨 표현들을 비교기(예: 비교기(243; 도 2 및 3))로 전달할 수 있다. 하나 이상의 멀티플렉서들(예: 클록 왜곡 교정 회로(128 및/또는 328; 도 1 및/또는 3))을 갖는 클록 왜곡 교정 회로를 포함하는 실시예들에서, 루틴(660)은 (예: 선택 입력들, 예를 들어, 각각 멀티플렉서들(351 및 352)의 선택 입력들(Sel_1 및 Sel_2; 도 3)을 각각 사용하여) dc 레벨 표현들을 디지털 신호 표현들로 변환할 비교기에 선택적으로 공급할 수 있다. 그런 다음, 비교기는 디지털 신호 표현들의 비교 결과를 디지털 신호들(clk 및 clk_n)의 듀티 사이클이 더 크고 더 작은 것을 나타내는 상태 머신(예를 들어, 상태 머신 (231; 도 2 및 3)으로 전달할 수 있다. 도 5a의 예시된 예에서, 비교기로부터 상태 머신으로 전송된 결과는 전압 신호(clk)의 듀티 사이클이 전압 신호(clk_n)의 듀티 사이클보다 크다는 것을 나타낼 것이다. 일부 실시예들에서, 결과는 듀티 사이클들 사이의 차이의 크기의 디지털 신호 표현을 포함할 수 있다. 예를 들어, 1.0V가 전압 신호의 전체 사이클과 동일한 경우, 도 5a의 전압 신호들(clk 및 clk_n)의 비교 결과는 듀티 사이클들이 0.25V(즉, (1.0V * 75 %)-(1.0V * 50 %) 또는 0.75V-0.50V)만큼 다르다는 표시를 포함할 수 있다. 다른 실시예들에서, 결과는 두 듀티 사이클들의 평균(예: 평균, 중간값, 모드 등)을 나타낼 수 있다. 예를 들어, 1.0V가 전압 신호의 전체 사이클과 동일한 경우, 도 5a의 전압 신호들(clk 및 clk_n)의 비교 결과는 듀티 사이클들의 평균(예: 평균(mean))이 0.625V(즉, 62.5% 또는 ((1.0V*75%)+(1.0V*50%))/2))이다라는 표시를 포함할 수 있다. 또 다른 실시예들에서, 결과는 전압 신호의 듀티 사이클의 디지털 신호가 다른 전압 신호의 듀티 사이클의 디지털 신호에 비해 더 크다는 표시를 간단히 포함할 수 있다.
블록(663)에서, 루틴(660)은 전기 회로 다이의 하나 이상의 디지털 트림 값들을 계산 및/또는 조절하고 디지털 트림 값(들)을 저장할 수 있다. 일부 실시예들에서, 디지털 트림 값(들)은 전압 신호들(clk 및 clk_n)에 공통으로 대응할 수 있다. 다른 실시예들에서, 디지털 트림 값(들)의 일부 또는 전부는 전압 신호(clk)에만 대응되거나 전압 신호(clk_n)에만 대응될 수 있다. 예를 들어, 클록 왜곡 교정 회로의 상태 머신(예: 상태 머신(243; 도 2 및 3))은 디지털 트림 값(들)을 계산하고/하거나 조정하고 디지털 트림 값(들)을 (예를 들어, 상태 머신, 전기 회로 장치의 컨트롤러, 전기 회로 다이의 컨트롤러 및/또는 호스트 장치에) 저장하기 위해 (예를 들어, 다중 반복들에 걸쳐) 이분 스윕 알고리즘 및/또는 이진 검색을 수행할 수 있다. 상태 머신이 상태 머신 이외의 위치에 디지털 트림 값(들)을 저장하는 실시예들에서, 디지털 트림 값(들)은 (예를 들어, 클록 왜곡 교정 회로가 활성화될 때) 상태 머신에 제공될 수 있다. 이들 및 다른 실시예들에서, 디지털 트림 값(들)은 전달된 디지털 트림 값(들)을 검증하기 위해 및/또는 상태 머신에 저장된 디지털 트림 값(들)을 검증하기 위해 상태 머신으로 전달될 수 있다.
새로 계산 및/또는 조정된 디지털 트림 값(들)은 듀티 사이클이 큰 전압 신호의 듀티 사이클을 더 작게 만들고/만들거나 듀티 사이클이 작은 전압 신호의 듀티 사이클을 더 크게 만드는 데 사용될 수 있다. 비교기로부터의 결과는 듀티 사이클들 사이의 차이의 크기의 표시를 포함하는 실시예들에서, 상태 머신은 큰 듀티 사이클을 차이 크기의 절반만큼 더 작게 만들고 작은 듀티 사이클을 차이 크기의 절반만큼 크게 만들도록 (예를 들어, 룩업 테이블, 이분 스윕 알고리즘 및/또는 이진 검색을 사용하여) 트림 값(들)을 계산 및/또는 조정할 수 있다. 예를 들어, 상태 머신은 도 5a 및 5b에 예시된 예를 사용하여, 전압 신호(clk)의 듀티 사이클을 12.5%만큼 작게 만들고 전압 신호(clk_n)의 듀티 사이클을 12.5%만큼 크게 만들도록 트림 값(들)을 조정할 수 있다. 반대로, 비교기로부터의 결과가 듀티 사이클들의 평균(예를 들어, 평균, 중앙값, 모드 등)의 표시를 포함하는 실시예들에서, 상태 머신은 (예를 들어, 듀티 사이클들의 평균과 동등한 듀티 사이클을 모두 설정하기 위한 룩업 테이블, 이분 스윕 알고리즘 및/또는 이진 검색을 사용하여) 트림 값(들)을 계산 및/또는 조정할 수 있다. 예를 들어, 상태 머신은 도 5a 및 5b에 예시된 예를 사용하여, 전압 신호(clk 및 clk_n)의 듀티 사이클들을 듀티 사이클들의 평균(예를 들어, 62.5 %)과 동일하게 만들도록 트림 값(들)를 조정할 수 있다. 상태 머신으로 전송된 결과는 전압 신호의 듀티 사이클이 다른 전압 신호의 듀티 사이클에 비해 크다는 표시만을 포함하는 다른 실시예들에서, 상태 머신은 하나 이상의 미리 결정된 값들(예: 하나 이상의 미리 설정된 백분율들)만큼 큰 듀티 사이클을 더 작게 만들고 작은 듀티 사이클을 더 크게 만들도록 트림 값(들)을 계산 및/또는 조정할 수 있다. 예를 들어, 상태 머신은 도 5a 및 5b에 예시된 예를 사용하여, 전압 신호(clk)의 듀티 사이클을 12.5%(즉, 미리 설정된 백뷴율)만큼 아래로 그리고 전압 신호(clk_n)의 듀티 사이클을 위로 12.5%(즉, 동일하거나 다른 미리 설정된 백분율)만큼 위로 감소시키도록 디지털 트림 값(들)을 계산 및/또는 조정할 수 있다. 이들 및 다른 실시예들에서, 트림 값(들)은 또한 클록 왜곡 교정 회로의 이전 반복들의 결과들에 따라 계산 및/또는 조정될 수 있다. 예를 들어, 도 5a의 전압 신호들(clk 및 clk_n)을 교정하는 제1 반복에서의 클록 왜곡 교정 회로는 듀티 사이클을 12.5 %만큼 조정할 수 있다. 다음 반복에서, 클록 왜곡 교정 회로는 (예를 들어, 비교기로부터 상태 머신으로 전송된 결과로부터) 제2 반복에서 전압 신호들(clk 및 clk_n)의 듀티 사이클들 간의 차이가 제1 반복에서의 차이와 비교하여 더 작거나 크다는 것을 알 수 있으며, 따라서, 제1 반복에서 조정된 것보다 전압 신호들(clk 및/또는 clk_n)의 듀티 사이클을 더 작거나, 더 크거나, 및/또는 동등한 양(예를 들어 12.5% 보다 적거나, 크거나 및/또는 동등한 백분율)으로 조절하도록 디지털 트림 값(들)을 계산 및/또는 조정할 수 있다.
블록(664)에서, 루틴(660)은 디지털 트림 값(들)을 듀티 사이클 왜곡을 감안하여 클록 신호의 전압 신호들의 듀티 사이클들을 교정하는 데 사용될 수 있는 하나 이상의 바이어싱 전압 값들 및/또는 바이어싱 전류 값들로 변환할 수 있다. 예를 들어, 상태 머신은 디지털 트림 값(들)을 바이어싱 회로(예를 들어, 바이어싱 회로(232; 도 2 및 3))로 전달할 수 있으며, 이는 디지털 트림 값(들)을 하나 이상의 바이어싱 전압 및/또는 바이어싱 전류로 변환할 수 있다. 바이어싱 회로는 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들을 전기 회로 다이(예를 들어, 클록 분기(223) 상의 입력들(clkf 및 clkf_n) 직후 또는 그 직후; 도 2 및 3)의 내부 클록 경로의 시작에서 대응되는 입력 버퍼들(예: 입력 버퍼들(233 및 234; 도 2 및 3))에 공급할 수 있다. 일부 실시예들에서, 루틴(660)은 다음 반복의 클록 왜곡 교정을 수행하기 위해 블록(661)으로 자동으로 되돌아갈 수 있다. 다른 실시예들에서, 루틴(660)은 (예를 들어, 전기 회로 장치(100)의 컨트롤러(106); 전기 회로 다이(130, 230 및/또는 330) 내부의 컨트롤러; 및/또는 호스트(108)에 의해) 되돌아가도록 지시될 때까지 블록(661)으로 되돌아가기를 기다릴 수 있다. 이러한 방식으로, 루틴(660)은 외부 및/또는 외부 왜곡 소스들에 의해 도입된 왜곡을 감안하여 하나 이상의 최적화된 디지털 트림 값들을 계산함으로써 차동 클록 신호의 상보적 전압 신호들의 듀티 사이클을 (예를 들어, 단일 및/또는 다중 반복에 걸쳐) 교정할 수 있다.
이제 도 6b를 참조하면, 루틴(670)은 전압 신호(clk)의 듀티 사이클 및 또는 전압 신호(clk_n)의 듀티 사이클이 충분한지를 확인할 수 있다. 일부 실시예들에서, 루틴(670)은 루틴(660)이 실행되기 전에 실행될 수 있다. 이들 및 다른 실시예들에서, 루틴(670)은 루틴(660)의 단일 반복 이후 및/또는 루틴(660)의 반복들 전부 또는 서브셋 이후에 실행될 수 있다. 또 다른 실시예들에서, 루틴(670)은 (예를 들어, 다수의 클록 왜곡 교정 회로들 및/또는 클록 왜곡 교정 회로의 다수의 구성요소들을 포함하는 실시예들에서) 루틴 (660)과 동시에 실행될 수 있다.
블록(671)에서, 루틴(670)은 위에서 논의된 루틴(660)의 블록(661)과 유사한 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 직류(dc) 레벨(예를 들어, 아날로그 레벨) 표현(들)을 획득한다. 블록(672)에서, 루틴(670)은 (1) 허용 가능한 듀티 사이클들의 하나 이상의 전압 표현들을 허용 가능한 듀티 사이클(들)의 디지털 신호 표현(들)로 변환하고, (2) 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 둘 이상의 dc 레벨 표현들을 디지털 신호 표현(들)로 변환하고, (3) 허용 가능한 듀티 사이클(들)의 디지털 신호 표현(들)을 루틴(660)의 블록(662)와 유사한 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 디지털 신호 표현(들)과 비교한다. 예를 들어, 전기 회로 다이(예: 전기 회로 다이(130 및/또는 330; 도 1 및 3))는 허용 가능한 듀티 사이클(들)(예: 하나 이상의 임계 레벨들)을 클록 왜곡 교정 회로의 멀티플렉서들(예: 멀티플렉서들(351 및 352; 도 3)의 입력들(예: 입력 %x 및 %y; 도 3)에 하나 이상의 전압 표현들을 전달하도록 구성된 전압 분할 회로들을 포함할 수 있다. 멀티플렉서들(351 및 352)가 동일한 입력들(%x 및 %y)을 갖는 것으로 도 3에 예시되어 있지만, 이러한 입력들에 전달되는 전압 값들(예: 임계 레벨들)은 전압 분할 회로들을 사용하여 변할 수 있고/있거나 조정될 수 있다. 예를 들어, 일부 실시예들에서, 멀티플렉서(351)의 입력들(%x, %y)에 전달된 전압 값들은 동일할 수 있고/있거나 변할 수 있다. 이들 및 다른 실시예들에서, 멀티플렉서(351)의 입력들(%x 및 %y)에 전달되는 전압 값들은 멀티플렉서(352)의 입력들(%x 및 %y)에 전달되는 전압 값들과 동일할 수 있고/있거나 그로부터 변할 수 있다. 이들 및 또 다른 실시예들에서, 제1 반복에서의 멀티플렉서(351) 및 멀티플렉서(352)의 입력들(%x 및 %y)에 전달되는 전압 값들은 (예를 들어, 전압 분할 회로들을 조정 및/또는 프로그래밍함으로써) 제2 반복에서의 동일한 각각의 입력들에 전달되는 전압 값들과 동일할 수 있고/있거나 그로부터 변할 수 있다.
멀티플렉서들은 비교기(예: 비교기(243; 도 3))에 연결될 수 있으며, (1) 입력(들)(%x 및 %y)에 부착된 전압 표현(들) 및/또는 (2) 전압 신호들(clk 및/또는 clk_n)의 듀티 사이클(들)의 dc 레벨 표현(들)을 비교기에 선택적으로 공급하도록 구성될 수 있다. 일부 실시예들에서, 하나의 멀티플렉서(예: 멀티플렉서(351; 도 3))는 (예: 하나의 멀티플렉서의 선택 입력, 예를 들어, 선택 입력(Sel_1; 도 3)) 전압 신호(예: 전압 신호(clk; 도 3))의 듀티 사이클의 직류 레벨(예: 아날로그 레벨) 표현을 비교기(예: 비교기(243; 도 3))에 선택적으로 공급하는 반면, 다른 멀티플렉서(예: 멀티플렉서(352; 도 3))는 (예를 들어, 다른 멀티플렉서의 선택 입력, 예를 들어 선택 입력(Sel_2; 도 3)을 사용하여) 다른 멀티플렉서의 입력(예: 멀티플렉서(352)의 입력들(%x 및/또는 %y))으로부터 허용 가능한 듀티 사이클(들)(예: 임계 레벨)의 직류 레벨(예: 아날로그 레벨) 표현을 비교기에 선택적으로 공급한다. 비교기(243)는 허용 가능한 듀티 사이클(들)의 DC 레벨 표현(들) 및/또는 전압 표현(들)(예를 들어, 임계 레벨(들))을 디지털 신호 표현들로 변환할 수 있으며, 상기에 논의된 루틴(660)의 블록(662)과 유사한 방식으로 디지털 신호 표현들을 비교할 수 있다. 다른 실시예들에서, 클록 왜곡 교정 회로는 둘 이상의 멀티플렉서들을 포함할 수 있으며, 루틴(670)은 루틴(670)의 동일한 반복에서 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 디지털 신호 표현(들)을 허용 가능한 듀티 사이클(들)의 디지털 신호 표현(들)(예: 임계 레벨(들))과 연속으로 비교하도록 구성될 수 있다. 이들 및 다른 실시예들에서, 루틴(670)은 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 디지털 신호 표현(들)을 허용 가능한 듀티 사이클(들)의 하나 이상의 디지털 표현들(예를 들어, 멀티플렉서들의 입력(%x 및/또는 %y)에 연결된 임계 레벨(들))의 임의의 조합과 비교할 수 있다.
블록(673)에서, 루틴(670)은 전압 신호(clk 및 clk_n)의 듀티 사이클이 충분한지를 결정할 수 있다. 예를 들어, (1) 루틴(670)이 (예를 들어, 비교기(243)를 사용하여) 전압 신호(clk)의 듀티 사이클의 디지털 신호 표현을 (예를 들어, 전압 분할 회로에 프로그래밍되고 전압 분할 회로에 의해 제공되는) 최대 허용 가능한 듀티 사이클의 디지털 신호 표현과 비교하고 (2) 루틴(670)이 (예를 들어, 상태 머신(231)을 사용하여) 전압 신호(clk)의 디지털 신호 표현이 최대 허용 가능 듀티 사이클의(예를 들어, 최대 임계 레벨의) 디지털 신호 표현 이하라는 비교 결과를 아는 경우, 루틴(670)은 (예를 들어, 상태 머신을 사용하여) 전압 신호(clk)의 듀티 사이클이 충분하고 (예를 들어, 상태 머신(231)에서, 전기 회로 다이에서, 컨트롤러(106)에서 및/또는 호스트 장치(108)에서의) 하나 이상의 최종 디지털 트림 값들을 저장할 수 있고/있거나 아니면 이미 계산 및/도는 저장된 디지털 트림 값(들)을 검증할 수 있다(블록(676)).
대안으로, (1) 루틴(670)이 전압 신호(clk)의 듀티 사이클의 디지털 신호 표현을 최대 허용 가능 듀티 사이클의(예를 들어, 최대 임계 레벨의) 디지털 신호 표현과 비교하고 (2) 루틴(670)이 전압 신호(clk)의 디지털 신호 표현이 최대 허용 가능 듀티 사이클의 디지털 신호 표현 이상이라는 비교 결과를 알 경우, 루틴(670)은 (예를 들어, 상태 머신을 사용하여) 전압 신호의 듀티 사이클이 충분하지 않고 블록(611)에서 루틴(660)을 시작할 수 있다고 결정할 수 있다. 이들 및 다른 실시예들에서, 루틴(670)은 하나 이상의 디지털 트림 값들(예를 들어, 전압 신호들(clk 및 clk_n) 둘 다에 공통인 디지털 트림 값 및/또는 전압 신호(clk)에만 대응되는 디지털 트림 값)을 계산 및/또는 조정할 수 있다 예를 들어, 루틴(670)은 미리 결정된 값(예를 들어, 미리 설정된 백분율)에 의해 전압 값(들)(clk 및/또는 clk_n)의 듀티 사이클(들)을 조정하기 위해 전압 신호(clk 및/또는 clk_n)의 듀티 사이클(들)에 대응되는 디지털 트림 값(들)을 조정할 수 있다. 블록(675)에서, 루틴(670)은 디지털 트림 값(들)을 (예를 들어, 바이어싱 회로(232)를 사용하여) 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환할 수 있으며, 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들을 다시 루틴(660)의 블록(664)와 유사한 내부 클록 경로에 공급할 수 있다. 루틴(670)은 전압 신호(들)(clk 및 clk_n)의 듀티 사이클(들)이 충분한지를 확인하기 위해 블록(671)으로 자동으로 되돌아 가수 있고/있거나 디지털 트림 값(들)을 저장 및/또는 검증하기 위해 블록(676)으로 자동으로 진행할 수 있다. 다른 실시예들에서, 루틴(670)은 (예를 들어, 전기 회로 장치(100)의 컨트롤러(106); 전기 회로 다이(130, 230 및/또는 330) 내부의 컨트롤러; 및/또는 호스트 장치(108)에 의해) 되돌아가고/되돌아가거나 진행하도록 지시될 때까지 블록(671)으로 되돌아가기를 기다릴 수 있고/있거나 블록 (676)으로 진행하기를 기다릴 수 있다.
루틴(670)이 전압 신호(들)(clk 및 clk_n)의 듀티 사이클(들)의 디지털 신호 표현(들)을 최대 허용 가능한 듀티 사이클의(예를 들어, 최대 임계 레벨의) 디지털 신호 표현과 비교하는 맥락에서 예시를 위해 논의되었지만, 루틴(670)은 또한 전압 신호(들)(clk 및 clk_n)의 듀티 사이클(들)의 디지털 신호 표현(들)을 전압 분배 회로들이 멀티플렉서들(351 및/또는 352)의 입력들에 전달할 수 있는 최소 허용 듀티 사이클의(예를 들어, 최소 임계 레벨의) 디지털 신호 표현들 및/또는 임의의 전압 값(예를 들어, 임의의 임계 레벨)의 디지털 신호 표현과 비교하는 맥락에서 동작할 수 있다. 또한, 도 6a 및 도 6b의 루틴(660 및 670)이 클록 신호의 듀티 사이클(들)의 직류(dc) 레벨(예: 아날로그 레벨) 표현(들)을 획득하고 dc 레벨 표현(들)을 디지털 신호 표현(들)로 변환하는 맥락에서 상기에 논의되어 있지만, 본 기술은 그렇게 제한되는 것은 아니다. 예를 들어, 본 기술의 실시예에 따른 클록 왜곡 교정 회로는 듀티 사이클(들)의 dc 레벨(예: 아날로그 레벨) 표현(들)을 취하지 않고 클록 신호의 듀티 사이클(들)의 디지털 신호 표현(들)을 획득할 수 있다. 다른 실시예들에서, 클록 왜곡 교정 회로는 클록 신호의 듀티 사이클(들)의 dc 레벨(예: 아날로그 레베례 표현(들)을 취할 수 있으며, 클록 신호의 듀티 사이클(들) 및/도는 허용 가능한 듀티 사이클(들)의 디지털 신호 표현들을 획득하지 않고 dc 레벨 표현(들)을 서로 및/또는 허용 가능한 듀티 사이클(들)(예: 임계 레벨들)의 전압 값 표현(들)과 비교할 수 있다. 또 다른 실시예들에서, 클록 왜곡 교정 회로는 클록 신호의 듀티 사이클(들)의 디지털 신호 표현(들)을 획득하고, 듀티 사이클(들)의 디지털 신호 표현(들)을 클록 신호의 듀티 사이클(들)의 dc 레벨(예: 아날로그 레벨) 표현(들)로 변환하고, dc 레벨 표현(들)을 서로 및/또는 허용 가능한 듀티 사이클(들)(예: 임계 레벨들)의 dc 레벨(예: 아날로그 레벨) 표현(들)과 비교할 수 있다.
도 5b 및 5c는 루틴(670)을 사용하여 클록 왜곡 교정 회로(예: 클록 왜곡 교정 회로(128 및 328; 도 1 및/또는 3))를 통해 도 5b의 전압 신호들(clk 및 clk_n)을 전달하는 결과의 예를 예시한다. 상기에 논의된 바와 같이, 도 5b는 루틴(660)의 하나 이상의 반복들을 통해 실행된 후 전압 신호들(clk 및 clk_n)의 듀티 사이클을 예시한다. 루틴(670)은 (예를 들어, 저역 통과 필터(들)(241 및/또는 242)을 사용하여) 도 5b의 전압 신호(들)(clk 및/또는 clk_n)의 듀티 사이클(들)의 직류(dc) 레벨(예: 아날로그 레벨) 표현(들)을 획득할 수 있다. 이 예에서, 멀티플렉서들(351 및 352)의 입력들(%x 및 %y)에 연결된 전압 분할 회로(들)은 제1 반복에서 최대 허용 가능한 듀티 사이클(예를 들어, 최대 임계 레벨 60%)의 dc 레벨 표현들을 멀티 플렉서(351)의 입력 (%y) 및 멀티 플렉서(352)의 입력(%y)에 전달하고 최소 허용 가능한 듀티 사이클(예: 최소 임계 레벨 40%)을 멀티플렉서(351)의 입력(%x) 및 멀티플렉서(352)의 입력(%x)에 전달한다. 예를 들어, 루틴(670)은 (예를 들어, 멀티플렉서들(351 및 352; 도 3)의 선택 입력들(Sel_1 및 Sel_2)을 사용하여) 전압 신호(clk)의 듀티 사이클의 dc 레벨 표현 및 최대 허용 가능한 듀티 사이클의(예를 들어, 최대 임계 레벨 60%)의 dc 레벨 표현을 제1 반복에서 (예를 들어, 멀티플렉서(351)의 선택 입력(Sel_1) 및 멀티플렉서(352)의 선택 입력(Sel_2)을 사용하여) 비교기에 전달할 수 있다. 루틴(670)은 통과된 dc 레벨 표현들을 디지털 신호 표현들로 변환하고 비교 결과를 생성하기 위해 디지털 신호 표현들을 (예를 들어, 비교기(243)를 사용하여) 비교할 수 있다. 예시된 예에서, 결과는 전압 신호(clk)의 듀티 사이클(즉, 62.5 %)이 최대 허용 가능한 듀티 사이클(예를 들어, 최대 임계 레벨 60 %)보다 크다는 것을 나타낼 것이다. 루틴(670)은 전압 신호(clk)의 듀티 사이클이 충분하지 않다고 결정할 수 있으며, 전압 신호들(clk 및 clk_n)의 듀티 사이클들을 계속 보정하도록 블록(661)에서 루틴(660)을 시작할 수 있다. 추가로 또는 대안으로, 루틴(670)은 전압 신호의 듀티 사이클을 예를 들어 미리 결정된 값(예를 들어, 최대 및/또는 최소 허용 가능한 듀티 사이클(예: 임계 레벨)과 50 % 듀티 사이클 사이의 차이와 동등한 미리 설정된 백분율)에 의해 감소하도록 전압 신호(clk)와 관련된 하나 이상의 디지털 트림 값들을 계산 및/또는 조정할 수 있다. 예시된 실시예에서, 루틴(670)은 전압 신호(clk)의 듀티 사이클을 10 %(즉, 임계 레벨(60 %)과 50 % 듀티 사이클 사이의 백분율 차이)만큼 감소하도록 전압 신호(clk)와 연관된 하나 이상의 디지털 트림 값들을 계산 및/또는 조정할 수 있다. 그런 다음, 루틴(670)은 새로운 디지털 트림 값(들)(예: 상태 머신(231)에서)을 저장하기 위해 진행하고/하거나 루틴(670)의 다음 반복을 위해 블록(671)으로 되돌아갈 수 있다.
루틴(670)의 제2 반복에서, 루틴(670)은 도 5b의 전압 신호(clk_n)의 듀티 사이클의 디지털 신호 표현을 최대 허용 가능한 듀티 사이클(예: 최대 임계 레벨 60 %)의 디지털 신호 표현과 비교하고/하거나 이에 따라 상기에 설명된 전압 신호(clk)의 듀티 사이클의 교정과 유사한 방식으로 전압 신호(clk_n)를 교정하기 위해 전압 신호(clk_n)와 연관된 하나 이상의 디지털 트림 값들을 계산 및/또는 조정할 수 있다. 이러한 방식으로, 루틴(670)은 듀티 사이클 왜곡을 설명하고 도 5c에서 전압 신호들(clk 및 clk_n)의 듀티 사이클들에 도달하기 위해 도 5b의 전압 신호들(clk 및/또는 clk_n)의 듀티 사이클들을 교정할 수 있다. 둘 이상의 멀티플렉서들을 갖는 다른 실시예들에서, 전압 신호(clk_n)의 듀티 사이클은 루틴(670)의 제1 반복 동안 유사한 방식으로 (예를 들어, 전압 신호(clk)의 듀티 사이클의 교정을 연속으로 또는 이와 동시에) 교정될 수 있다.
루틴(670)의 추후 반복에서, 전압 신호들(clk 및 clk_n)의 듀티 사이클들의 디지털 신호 표현들은 최소 허용 가능한 듀티 사이클의 직류 표현들 및/또는 다른 허용 가능한 듀티 사이클들을 전달하기 위해 멀티플렉서들(351 및/또는 352)의 입력들(%x 및/또는 %y)에 연결된 전압 분배 회로들을 프로그래밍 및/또는 조정함으로써 최소 허용 가능한 듀티 사이클(예: 최소 임계 레벨)의 디지털 신호 표현들 및/또는 다른 허용 가능한 듀티 사이클들(예: 다른 임계 레벨들)과 비교될 수 있다. 예를 들어, 도 5c에 예시된 전압 신호들(clk 및 clk_n)에 대한 루틴(670)의 향후 반복에서, 전압 신호(clk_n)의 듀티 사이클의 디지털 신호 표현은 멀티플렉서(351)의 입력(%x) 및/또는 입력(%y)에 전달되는 상이한 최대 허용 듀티 사이클(예: 상이한 임계 레벨 51 %)의 디지털 신호 표현과 비교될 수 있다. 루틴(670)은 따라서 (1) 상이한 미리 설정된 값만큼(예를 들어, 상이한 현재 백분율 0.5%, 1%, 2.5% 등 만큼) 전압 신호(clk_n)와 연관된 하나 이상의 디지털 트림 값들을 계산 및/또는 조정하고, (2) 새로운 디지털 트림 값(들)을 저장하고, 및/또는 (3) 전압 신호들(clk 및 clk_n)을 추가 교정하도록 블록(661)에서 루틴(660)을 시작할 수 있다. 이러한 방식으로, 도 3에 예시된 실시예 및 도 6b에 예시된 루틴(670)은 도 6a에 예시된 루틴(660)에 패스/실패 체크 기능을 제공하고/하거나 클록 왜곡 교정 회로(예: 클록 왜곡 교정 회로(128 및/또는 328; 도 1 및 3)가 (예를 들어, 상보적 전압 신호들의 듀티 사이클들이 일치할 때 및/또는 전압 신호들(clk 및 clk_n)의 듀티 사이클들이 루틴(660)의 다중 반복들에서 약 50 % 듀티 사이클 마크로 진동할 때) 클록 신호의 상보적 전압 신호들(clk 및 clk_n)의 듀티 사이클들을 보다 정밀하게 조정할 수 있게 한다.
도 7은 본 기술의 실시예들에 따른 전기 회로 장치를 포함하는 시스템의 개략도이다. 도 1 내지 도 6b를 참조하여 상기에 설명된 전술한 전기 회로 장치들 중 임의의 하나는 무수한 더 크고 더 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 대표적인 예는 도 7에 개략적으로 도시된 시스템(790)이다. 시스템(790)은 전기 회로 장치 어셈블리(700), 전원(792), 드라이버(794), 프로세서(796) 및/또는 다른 서브시스템들 및 구성요소들(798)을 포함할 수 있다. 전기 회로 장치 어셈블리(700)는 도 1 내지 6b를 참조하여 상기에 설명된 전기 회로 장치의 것과 일반적으로 유사한 특징들을 포함할 수 있으며, 따라서 클록 왜곡 교정의 다양한 특징들을 포함할 수 있다. 결과적인 시스템(790)은 메모리 저장, 데이터 처리 및/또는 다른 적절한 기능들과 같은 광범위한 기능들 중 임의의 기능을 수행할 수 있다. 따라서, 대표적인 시스템(790)은, 제한없이, 핸드 헬드 장치들(예를 들어, 휴대 전화, 태블릿, 디지털 리더 및 디지털 오디오 플레이어), 컴퓨터, 차량, 가전 및 다른 제품을 포함할 수 있다. 시스템(790)의 구성요소들은 단일 유닛에 수용되거나 (예를 들어, 통신 네트워크를 통해) 복수의 상호 연결된 유닛들에 분산될 수 있다. 시스템(790)의 구성요소들은 또한 원격 장치들 및 다양한 컴퓨터 판독 가능 매체를 포함할 수 있다.
전술한 것으로부터, 본 발명의 특정 실시예들이 예시의 목적으로 본원에 설명되었지만, 다양한 변형들이 본 개시로부터 벗어나지 않고 이루어질 수 있음이 이해될 것이다. 예를 들어, 전기 회로 장치(예: 전기 회로 장치(100; 도 1))는 클록 신호가 개별 전기 회로 다이들 및/또는 컨트롤러(106)에 입력되기 전 및/또는 후에 클록 신호를 교정하기 위한 하나 이상의 외부 클록 왜곡 교정 회로들(예: 클록 왜곡 교정 회로들(128, 228 및/또는 328; 도 1-3))을 포함할 수 있다. 이들 및 다른 실시예들에서, 전기 회로 장치는 단일 종단 클록 신호에 대한 하나 이상의 클록 왜곡 교정 회로들을 포함할 수 있다. 예를 들어, 클록 왜곡 교정 회로는 (예를 들어, 단일 입력 버퍼를 사용하여) 신호-종료 클록 신호를 받아들이고 클록 신호의 듀티 사이클의 디지털 신호 표현들을 상기에 논의된 루틴(670)과 유사한 방식으로 단일 멀티플렉서를 통해 허용 가능한 듀티 사이클들의 디지털 신호 표현들과 비교할 수 있다. 게다가, 특정 실시예들의 맥락에서 설명된 새로운 기술의 특정 측면들은 또한 다른 실시예들에서 결합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시예들와 관련된 이점들이 이러한 실시예들의 맥락에서 설명되었지만, 다른 실시예들도 이러한 이점들을 나타낼 수 있으며, 모든 실시예들이 반드시 본 기술의 범위 내에 있도록 이러한 이점을 나타내야 하는 것은 아니다. 따라서, 본 개시 및 관련 기술은 명시적으로 도시되거나 설명되지 않은 다른 실시예들을 포함할 수 있다.

Claims (30)

  1. 클록 왜곡 교정 회로를 포함하는 반도체 장치에 있어서, 상기 클록 왜곡 교정 회로는,
    클록 신호의 제1 전압 신호의 제1 듀티 사이클을 상기 제1 전압 신호에 상보적인 상기 클록 신호의 제2 전압 신호의 제2 듀티 사이클과 비교하고,
    상기 비교에 기초하여, 상기 제1 및 제2 전압 신호들의 상기 제1 및 제2 듀티 사이클들 중 적어도 하나와 연관된 트림 값을 조정하고,
    상기 조정된 트림 값을 사용하여 상기 제1 및 제2 전압 신호들의 상기 제1 및 제2 듀티 사이클들 중 적어도 하나를 교정하도록 구성된, 반도체 장치.
  2. 제1항에 있어서, 상기 클록 왜곡 교정 회로는,
    제1 저역 통과 필터를 사용하여, 상기 제1 듀티 사이클의 제1 직류(dc) 레벨 표현을 획득하고;
    제2 저역 통과 필터를 사용하여, 상기 제2 듀티의 제2 dc 레벨 표현을 획득하고;
    비교기를 사용하여, 상기 제1 및 제2 dc 레벨 표현들을 각각 제1 디지털 신호 표현 및 제2 디지털 신호 표현으로 변환하도록 더 구성된, 반도체 장치.
  3. 제2항에 있어서, 상기 클록 왜곡 교정 회로는 상기 비교기를 사용하여, 상기 제1 디지털 신호 표현을 상기 제2 디지털 신호 표현과 비교함으로써 상기 제1 듀티 사이클을 상기 제2 듀티 사이클과 비교하도록 구성되는, 반도체 장치.
  4. 제1항에 있어서, 상기 클록 왜곡 교정 회로는 상태 머신을 사용하여 상기 트림 값을 조정하도록 구성되는, 반도체 장치.
  5. 제1항에 있어서, 상기 클록 왜곡 교정 회로는 (1) 상기 트림 값을 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환하고 (2) 상기 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들을 각각 상기 제1 전압 신호 및 상기 제2 전압 신호의 대응되는 제1 입력 버퍼 및 대응되는 제2 입력 버퍼 중 적어도 하나에 인가함으로써 상기 제1 및 제2 듀티 사이클들 중 적어도 하나를 교정하도록 더 구성되는, 반도체 장치.
  6. 제5항에 있어서, 상기 클록 왜곡 교정 회로는 바이어싱 회로를 사용하여 상기 트림 값을 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환하도록 구성되는, 반도체 장치.
  7. 제1항에 있어서, 상기 트림 값은 상기 제1 전압 신호의 상기 제1 듀티 사이클과 연관된 제1 트림 값이고, 상기 클록 왜곡 교정 회로는 상기 제1 트림 값 및 상기 제2 전압 신호의 상기 제2 듀티 사이클과 연관된 제2 트림 값을 추적하도록 더 구성되는, 반도체 장치.
  8. 제7항에 있어서, 상기 클록 왜곡 교정 회로는,
    상기 제1 듀티 사이클을 임계값과 비교하고;
    상기 제1 듀티 사이클과 상기 임계값과의 상기 비교에 기초하여 상기 제1 트림 값을 조정하도록 더 구성되는, 반도체 장치.
  9. 제8항에 있어서, 상기 클록 왜곡 교정 회로는 상기 임계값에 따라 달라지는 양만큼 상기 제1 듀티 사이클을 조정하기 위해 상기 제1 트림 값을 조정하도록 구성되는, 반도체 장치.
  10. 제1항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클을 임계값과 비교하도록 더 구성되는, 반도체 장치.
  11. 제10항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클과 상기 제1 임계값의 상기 비교에 기초하여 상기 트림 값을 조정하도록 더 구성되는, 반도체 장치.
  12. 제1항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클을 상기 제1 듀티 사이클 및 상기 제2 듀티의 평균으로 조정하기 위해 상기 트림 값을 조정하도록 구성되는, 반도체 장치.
  13. 제1항에 있어서, 상기 클록 왜곡 교정 회로는 (1) 상기 제1 전압 신호의 상기 제1 듀티 사이클을 상기 제1 듀티 사이클과 상기 제2 전압 신호의 상기 제2 듀티 사이클 사이의 차의 절반만큼 감소시키고 (2) 상기 제2 전압 신호의 상기 제2 듀티 사이클을 상기 차의 절반만큼 증가시키기 위해 상기 트림 값을 조정하도록 구성되는, 반도체 장치.
  14. 제1항에 있어서, 상기 클록 신호를 생성하도록 구성된 클록 생성기를 더 포함하는, 반도체 장치.
  15. 클록 신호의 제1 전압 신호의 제1 듀티 사이클 및 상기 클록 신호의 제2 전압 신호의 제2 듀티 사이클을 교정하기 위한 클록 왜곡 교정 회로를 동작시키는 방법에 있어서, 상기 방법은,
    상기 제1 듀티 사이클을 측정하는 단계;
    상기 제2 듀티 사이클을 측정하는 단계;
    상기 제1 듀티 사이클을 상기 제2 듀티 사이클과 비교하는 단계;
    상기 비교에 기초하여, 상기 제1 전압 신호 및 상기 제2 전압 신호 중 적어도 하나와 연관된 트림 값들을 조정하는 단계;
    상기 트림 값을 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환하는 단계; 및
    상기 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들을 각각 상기 제1 전압 신호 및 상기 제2 전압 신호의 대응되는 제1 입력 버퍼 및 대응되는 제2 입력 버퍼 중 적어도 하나에 적용함으로써 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클 중 적어도 하나를 교정하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제1 듀티 사이클을 측정하는 단계는 상기 제1 듀티 사이클의 제1 직류(dc) 레벨 표현을 획득하는 단계를 포함하고, 상기 제2 듀티 사이클을 측정하는 단계는 상기 제2 듀티 사이클의 제2 dc 레벨 표현을 획득하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 제1 dc 레벨 표현을 상기 제1 듀티 사이클의 제1 디지털 신호 표현으로 변환하는 단계 및 상기 제2 dc 레벨 표현들을 상기 제2 듀티 사이클의 제2 디지털 신호 표현들로 변환하는 단계를 더 포함하는, 방법.
  18. 제15항에 있어서, 상기 트림 값을 조정하는 단계는 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클을 상기 제1 듀티 사이클 및 상기 제2 듀티의 평균으로 조정하기 위해 상기 트림 값을 조정하는 단계를 포함하는, 방법.
  19. 제15항에 있어서,
    허용 가능한 듀티 사이클의 dc 레벨 표현을 생성하는 단계;
    상기 허용 가능한 듀티 사이클의 상기 dc 레벨 표현을 상기 허용 가능한 듀티 사이클의 제3 디지털 신호 표현으로 변환하는 단계;
    상기 제1 디지털 신호 표현을 상기 제3 디지털 신호 표현과 비교하는 단계; 및
    상기 제1 디지털 신호 표현과 상기 제3 디지털 신호 표현과의 상기 비교에 기초하여, 상기 제1 듀티 사이클이 충분한지를 결정하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서, 상기 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들은 제1 바이어싱 전압 및/또는 바이어싱 전류 세트이며, 상기 방법은,
    상기 제1 듀티 사이클이 충분하지 않다는 결정에 기초하여, 상기 트림 값을 조정하는 단계;
    상기 트림 값을 제2 바이어싱 전압 및/또는 바이어싱 전류 세트로 변환하는 단계; 및
    상기 제2 바이어싱 전압 및/또는 전류 세트에서의 적어도 하나의 바이어싱 전압 및/또는 바이어싱 전류를 상기 제1 전압 신호의 상기 대응되는 제1 입력에 적용함으로써 미리 결정된 값만큼 상기 제1 듀티 사이클을 교정하는 단계를 더 포함하는, 방법.
  21. 제20항에 있어서, 상기 트림 값은 상기 제1 전압 신호의 상기 제1 듀티 사이클과 연관된 제1 트림 값이고, 상기 방법은 상기 제2 트림 값 및 상기 제2 전압 신호의 상기 제2 듀티 사이클과 연관된 제2 트림 값을 추적하는 단계를 더 포함하는, 방법.
  22. 시스템에 있어서,
    호스트 장치; 및
    상기 호스트 장치에 동작 가능하게 연결된 복수의 반도체 다이들을 포함하며, 상기 복수의 반도체 다이들 중 하나 이상의 반도체 다이들은,
    클록 신호의 제1 전압 신호의 제1 듀티 사이클을 상기 제1 전압 신호에 상보적인 상기 클록 신호의 제2 전압 신호의 제2 듀티 사이클과 비교하고,
    상기 비교에 기초하여, 상기 제1 및 제2 전압 신호들의 상기 제1 및 제2 듀티 사이클들 중 적어도 하나와 연관된 트림 값을 조정하고,
    상기 조정된 트림 값을 사용하여, 각각 상기 제1 및 제2 전압 신호들의 상기 제1 및 제2 듀티 사이클들 중 적어도 하나를 교정하도록 구성된 클록 왜곡 교정 회로를 포함하는, 시스템.
  23. 제22항에 있어서, 상기 클록 교정 회로는,
    제1 저역 통과 필터를 사용하여, 상기 제1 듀티 사이클의 제1 직류(dc) 레벨 표현을 획득하고;
    제2 저역 통과 필터를 사용하여, 상기 제2 듀티 사이클의 제2 dc 레벨 표현을 획득하고;
    비교기를 사용하여, 상기 제1 및 제2 dc 레벨 표현들을 각각 제1 디지털 신호 표현 및 제2 디지털 신호 표현으로 변환하도록 더 구성되는, 시스템.
  24. 제23항에 있어서, 상기 클록 왜곡 교정 회로는 상기 비교기를 사용하여, 상기 제1 디지털 신호 표현을 상기 제2 디지털 신호 표현과 비교함으로써 상기 제1 듀티 사이클을 상기 제2 듀티 사이클과 비교하도록 구성되는, 시스템.
  25. 제22항에 있어서, 상기 클록 왜곡 교정 회로는 (1) 상기 트림 값을 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환하고 (2) 상기 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들을 각각 상기 제1 전압 신호 및 상기 제2 전압 신호의 대응되는 제1 입력 버퍼 및 대응되는 제2 입력 버퍼 중 적어도 하나에 인가함으로써 상기 제1 및 제2 듀티 사이클들 중 적어도 하나를 교정하도록 더 구성되는, 시스템.
  26. 제25항에 있어서, 상기 클록 왜곡 교정 회로는 바이어싱 회로를 사용하여 상기 트림 값을 상기 하나 이상의 바이어싱 전압들 및/또는 바이어싱 전류들로 변환하도록 구성되는, 시스템.
  27. 제22항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클을 상기 제1 듀티 사이클 및 상기 제2 듀티의 평균으로 조정하기 위해 상기 트림 값을 조정하도록 구성되는, 시스템.
  28. 제22항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클을 임계값과 비교하도록 더 구성되는, 시스템.
  29. 제28항에 있어서, 상기 클록 왜곡 교정 회로는 상기 제1 듀티 사이클과 상기 제1 임계값의 상기 비교에 기초하여 상기 트림 값을 조정하도록 더 구성되는, 시스템.
  30. 제22항에 있어서, 상기 클록 왜곡 교정 회로는 상기 호스트 장치 중 적어도 하나, 상기 복수의 반도체 다이들 중 하나 이상, 및 상기 클록 왜곡 교정 회로의 상태 머신에 상기 트림 값을 저장하도록 더 구성되는, 시스템.
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