KR20200082789A - 지연 트랜지스터를 포함하는 표시 장치 - Google Patents

지연 트랜지스터를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 Q 노드와 QB 노드의 반전되는 타이밍을 지연시켜, Q 노드 전압과 QB 노드 전압의 크로스 구간을 제거할 수 있는 표시장치를 제공한다.
본 발명의 제 1 스테이지는 Q1 노드, QB_O 노드 및 QB_E 노드를 포함하고, QB_O 노드에 하이 전압(VDD_O)을 입력시키는 입력 트랜지스터(TIN), QB_O 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함하고, 본 발명의 제 2 스테이지는 Q2 노드, QB_O 노드 및 QB_E 노드를 포함하고, QB_E 노드에 하이 전압(VDD_E)을 입력시키는 입력 트랜지스터(TIN), QB_E 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함한다.

Description

지연 트랜지스터를 포함하는 표시 장치{A display comprising delay Transistor}
본 발명은 지연 트랜지스터를 포함하는 표시장치에 관한 것이다.
일반적인 표시장치는 화소마다 형성된 화소 회로를 포함하고, 화소 회로는 데이터 전압에 따른 구동 트랜지스터의 스위칭을 이용하여 발광소자로 흐르는 전류의 크기를 제어하여 발광 소자를 발광시킨다. 이러한 표시장치의 게이트 구동 회로는 복수의 게이트 라인에 게이트 펄스를 순차적으로 공급하기 위한 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 각각의 스테이지들은 서로 종속적으로(cascade)로 접속되어 게이트 펄스를 순차적으로 출력한다.
각 스테이지는 Q 노드와 QB 노드를 포함하며, Q 노드 및 QB 노드를 충전 및 방전시키기 위해서, 이전 스테이지로부터 수신되는 스타트 펄스에 연결되는 스타트 회로부, 다음 스테이지로부터 수신되는 리셋 펄스에 연결되는 리셋 회로부, Q 노드 및 QB 노드의 반전을 위한 인버터 회로부, Q 노드에 의해 제어되어 출력 전압을 출력하는 출력 회로부 등이 필요하다.
각 스테이지의 Q 노드와 QB 노드는 제어 타이밍에 따라서 상태가 반전된다. 즉, Q 노드가 하이 전압 레벨에서 로우 전압 레벨로 변경되면, 동일한 타이밍에 QB 노드는 로우 전압 레벨에서 하이 전압 레벨로 변경된다. 하지만, Q 노드와 QB 노드는 동일한 타이밍에 서로 반전되므로 크로스 구간이 발생하는 문제가 있고, 이로 인한 구동이 불량이 발생하는 문제가 있다.
본 출원은 전술한 바와 같은 문제를 해결하기 위한 것으로서, Q 노드와 QB 노드의 반전되는 타이밍을 지연시켜, Q 노드 전압과 QB 노드 전압의 크로스 구간을 제거할 수 있는 표시장치를 제공하는 것을 그 목적으로 한다.
본 발명은 제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치로서, 상기 제 1 스테이지는: 하이 전압(VDD_O) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 1 클록(CLK1), 제 1 스타트 펄스(VST1), 리셋 펄스(RST), 제 1 넥스트 펄스(VNEXT1) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 1 출력(VOUT1) 및 제 2 출력(VOUT2)를 출력하고, 상기 제 2 스테이지는: 하이 전압(VDD_E) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 2 클록(CLK2), 제 2 스타트 펄스(VST2), 리셋 펄스(RST), 제 2 넥스트 펄스(VNEXT2) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 3 출력(VOUT3) 및 제 4 출력(VOUT2)를 출력하고, 상기 제 1 스테이지는 Q1 노드, QB_O 노드 및 QB_E 노드를 포함하고, 상기 QB_O 노드에 상기 하이 전압(VDD_O)을 입력시키는 입력 트랜지스터(TIN), 상기 QB_O 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함하고, 상기 제 2 스테이지는 Q2 노드, 상기 QB_O 노드 및 상기 QB_E 노드를 포함하고, 상기 QB_E 노드에 상기 하이 전압(VDD_E)을 입력시키는 입력 트랜지스터(TIN), 상기 QB_E 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함한다.
본 발명에 따르면, Q 노드와 QB 노드의 반전 타이밍의 일치를 제거할 수 있고, QB 노드의 반전 타이밍을 지연시킬 수 있다.
본 발명에 따르면 Q 노드와 QB 노드의 전압이 혼재되는 것을 방지할 수 있다.
본 발명에 따르면, Q 노드와 QB 노드 사이의 전류 패스의 발생을 방지할 수 있다.
본 발명에 따르면 표시장치의 GIP 회로의 동작 불량을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 2는 본 발명에 따른 표시장치의 제 1 스테이지 및 제 2 스테이지를 나타내는 도면이다.
도 3은 본 발명에 따른 표시장치의 제 1 스테이지를 확대한 도면이다.
도 4는 본 발명에 따른 표시장치의 제 2 스테이지를 확대한 도면이다.
도 5는 본 발명에 따른 제 1 스테이지 및 제 2 스테이지의 동작 타이밍을 나타내는 도면이다.
도 6 내지 도 10은는 도 5에 도시된 동작 타이밍에 따른 제 1 스테이지의 회로 연결을 나타내는 도면이다.
도 11 내지 도 15는 도 5에 도시된 동작 타이밍에 따른 제 2 스테이지의 회로 연결을 나타내는 도면이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는, 표시패널(PANEL), 데이터 드라이버(DD), 게이트 드라이버(GD) 및 타이밍 컨트롤러(TC)를 포함한다.
표시패널(PANEL)은 가로 i개 및 세로 j개의 복수개의 픽셀(PXL)들을 포함한다. 표시패널(PANEL)은 i개의 데이터 라인들(DL1 내지 DLi)을 통해 데이터 드라이버(DD)와 연결된다. 표시패널(PANEL)은 j개의 게이트 라인들(GL1 내지 GLj)을 통해 게이트 드라이버(GD)와 연결된다. 즉, 하나의 수직 라인을 따라 배열된 j개의 픽셀(PXL)들은 하나의 데이터 라인(DL1, DL2 등)에 공통으로 접속된다. 또한, 하나의 수평 라인을 따라 배열된 i개의 픽셀(PXL)들은 하나의 게이트 라인(GL1, GL2 등)에 공통으로 접속된다. 복수개의 픽셀(PXL)들은 적색 화상을 표시하기 위한 복수개의 적색 픽셀(R)들, 녹색 화상을 표시하기 위한 복수개의 녹색 픽셀(G)들 및 청색 화상을 표시하기 위한 복수개의 청색 픽셀(B)들을 포함한다. 이러한 복수개의 픽셀(PXL)들은 표시패널(PANEL)의 표시부에 매트릭스 형태로 배열된다. 복수개의 픽셀(PXL)들 각각은 박막트랜지스터(Thin Film Transistor, TFT) 및 픽셀전극을 포함한다. 이러한 박막트랜지스터의 게이트 전극은 픽셀이 연결된 게이트 라인에 연결되고, 박막트랜지스터의 드레인 전극은 픽셀이 연결된 데이터 라인에 연결되고, 박막트랜지스터의 소스 전극은 픽셀 전극에 연결된다.
표시패널(PANEL)은 픽셀(PXL)의 픽셀회로의 구성에 따라 액정 표시패널로 구현되거나 유기 발광 표시패널 등으로 구현된다. 예를 들어, 표시패널(PANEL)이 액정 표시패널로 구현되는 경우 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 동작하게 된다. 다른 예를 들어, 표시패널(PANEL)이 유기 발광 표시패널로 구현되는 경우 전면 발광(Top-Emission) 방식 또는 배면 발광(Bottom-Emission) 방식으로 동작하게 된다. 표시장치의 표시패널(PANEL)은 액정 표시패널, 유기 발광 표시패널, 전기 영동 표시패널, 플라즈마 표시패널 등이 선택될 수 있다. 그러나 본 발명은 어느 하나에 한정되는 것이 아님이 이해되어야 한다.
하나의 실시예에 따르면, 픽셀(PXL)들은 표시패널(PANEL) 상에 스트라이프(stripe) 구조로 형성될 수 있다. 이 경우, 하나의 픽셀(PXL)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있고, 나아가 백색 서브 픽셀을 더 포함할 수 있다.
다른 실시예에 따르면, 픽셀(PXL)들은 표시패널(PANEL) 상에 펜타일(pentile) 구조로 형성될 수 있다. 이 경우, 하나의 픽셀(PXL)은 평면적으로 다각 형태로 배치된 하나의 적색 서브 픽셀, 2개의 녹색 서브 픽셀, 및 하나의 청색 서브 픽셀들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 픽셀(PXL)들은 하나의 적색 서브 픽셀, 2개의 녹색 픽셀, 및 하나의 청색 서브 픽셀들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 서브 픽셀이 가장 큰 크기를 가지며 녹색 서브 픽셀이 가장 작은 크기를 가질 수 있다.
데이터 드라이버(DD)는 화상을 표시하기 위한 i개의 화상 데이터들을 i개의 데이터 라인들(DL1 내지 DLi)로 전송한다. 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 화상 데이터들을 수신하여 데이터 라인들(DL1 내지 DLi)로 전송한다. 즉, 데이터 드라이버(DD)는 게이트 드라이버(GD)에 의해 구동되는 하나의 수평 라인(GL1, GL2 등)의 i개의 화소들에 해당하는 적색, 녹색 및 청색 화상 데이터들을 데이터 라인들(DL1 내지 DLi)을 통해 표시패널(PANEL)에 전송한다. 이 때, 데이터 드라이버(DD)는 i개의 화상 데이터들을 하나의 수평기간(1H) 동안 두 번에 나누어 순차적으로 출력할 수 있다. 즉, i개의 화상 데이터들 중 일부의 화상 데이터들을 하나의 수평 기간의 전반 기간(1/2H) 동안 동시에 출력하고, 하나의 수평 기간의 후반 기간(2/2H) 동안 동시에 출력한다.
게이트 드라이버(GD)는 하나의 프레임 기간 동인 j개의 게이트 라인들(GL1 내지 GLj)을 순차적으로 구동하여 각 게이트 라인이 구동되는 매 수평기간마다 해당하는 게이트 라인에 공통으로 접속된 i개의 픽셀(PXL)들을 구동한다. 게이트 드라이버(GD)는 각 게이트 라인(GL1 내지 GLi)에 순차적으로 게이트 신호를 공급한다. 또한, 게이트 드라이버(GD)는 각 픽셀(PXL)의 초기화 구간, 샘플링 구간, 오프셋 전압 형성 구간, 데이터 라이팅 구간, 및 발광 구간 각각마다 결정된 전압 레벨을 갖는 제어 신호를 각 픽셀(PXL)에 공급할 수 있다. 이러한 제어 신호는 초기화 신호, 샘플링 신호, 스캔 신호, 발광 신호를 포함할 수 있다.
이와 같은 게이트 드라이버(GD)는 픽셀(PXL)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측의 비표시 영역에 형성될 수 있다. 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL)에 스캔 제어 신호를 공급할 수 있다. 다른 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 및 우측의 비표시 영역에 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 제어 신호를 공급할 수 있다. 다른 예를 들면, 게이트 드라이버(GD)는 기판의 좌측 및 우측의 비표시 영역에 형성되고, 더블 피딩 방식의 인터레이싱(interlacing) 방식에 따라 동작하는 복수의 게이트 라인(GL) 각각에 스캔 제어 신호를 공급할 수 있다.
타이밍 컨트롤러(TC)는 호스트 시스템으로부터 화상 데이터를 수신한다. 호스트 시스템으로부터 입력되는 수직 동기신호(V_Sync), 수평 동기신호(H_Sync), 데이터 인에이블 신호(DE), 메인 클록신호(Pixel Clock) 등의 타이밍 신호를 기반으로 데이터 드라이버(DD)와 게이트 드라이버(GD)의 동작 타이밍을 제어한다.
도 2는 본 발명에 따른 표시장치의 제 1 스테이지 및 제 2 스테이지를 나타내는 도면이다.
도 3은 본 발명에 따른 표시장치의 제 1 스테이지를 확대한 도면이다.
도 4는 본 발명에 따른 표시장치의 제 2 스테이지를 확대한 도면이다.
제 1 스테이지는 하이 전압(VDD_O) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 1 클록(CLK1), 제 1 스타트 펄스(VST1), 리셋 펄스(RST), 제 1 넥스트 펄스(VNEXT1) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 1 출력(VOUT1) 및 제 2 출력(VOUT2)를 출력한다. 또한, 제 1 스테이지는 Q1 노드, QB_O 노드 및 QB_E 노드를 포함한다.
구체적으로, 하이 전압(VDD_O)는 오드(odd) 타이밍에 입력되는 하이 레벨의 전압으로서, QB_O 노드와 연결된다. 구체적으로, 하이 전압(VDD_O)는 트랜지스터(T4A)를 통해 입력 트랜지스터(TIN)에 연결되고, 입력 트랜지스터(TIN)이 스위칭 온되는 경우 QB_O 노드에 하이 전압(VDD_O)가 인가된다.
로우 전압(VSS1, VSS2)는 제 1 스테이지의 구동에 필요한 로우 레벨의 전압이다. VSS1과 VSS2는 동일한 전압 레벨일 수 있고, 표시장치의 구동 방식에 따라서 상이한 전압 레벨일 수 있다.
제 1 클록(CLK1)은 제 1 스테이지의 구동 클록으로서, Q1 노드의 전압에 의해 제어되는 트랜지스터(T6)가 스위칭 온되는 경우 출력(VOUT1, VOUT2)으로 출력된다.
제 1 스타트 펄스(VST1)는 제 1 스테이지의 구동을 시작하는 펄스로서 Q1 노드의 충전을 개시시키기 위한 펄스이다. 즉, 제 1 스타트 펄스(VST1)가 인가되면 트랜지스터(T1)가 스위칭 온 되어 Q1 노드는 하이 레벨의 전압이 인가된다. 이와 동시에, 제 1 스타트 펄스(VST1)가 입력되면 트랜지스터(T5)가 스위칭 온 되어 QB_O 노드는 로우 전압(VSS2)에 연결됨으로써 방전된다.
리셋 펄스(RST)는 영상 데이터의 한 프레임이 종료된 이후 게이트 드라이버를 리셋 또는 리프레쉬 시키기 위한 신호로서, 리셋 펄스(RST)가 인가되면 트랜지스터(T3R)가 스위칭 온 되어 Q1 노드는 로우 전압(VSS2)에 연결된다. 즉, Q1 노드는 방전된다.
제 1 넥스트 펄스(VNEXT1)는 내부 Q 노드인 Q1 노드의 방전을 개시시키는 펄스로서, 제 1 넥스트 펄스(VNEXT1)가 인가되면 트랜지스터(T3N)가 스위칭 온되고 Q1 노드는 로우 전압(VSS2)에 연결된다. 즉, Q1 노드는 방전된다.
제 3 넥스트 펄스(VNEXT3)는 본 발명에 따른 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 제어하기 위한 펄스이다. 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)가 스위칭 온 되어 QB_O 노드는 충전이 방지된다. 제 3 넥스트 펄스(VNEXT3)가 종료되면 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)가 스위칭 오프되어 QB_O 노드는 충전이 개시된다. 즉, 제 3 넥스트 펄스(VNEXT3)에 의해 제어되는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)에 의해 QB_O 노드는 제 3 넥스트 펄스(VNEXT3)의 하이 전압 레벨의 기간 동안 충전이 지연되고 방전 상태가 유지된다. 이에 대한 구체적은 설명은 후술하기로 한다.
제 1 출력(VOUT1) 및 제 2 출력(VOUT2)은 제 1 스테이지로부터 출력되는 출력 전압으로서 입력 펄스들의 타이밍에 따라서 제 1 클록(CLK1)이 출력될 수 있다. 구체적으로, Q1 노드가 하이 전압 레벨이고, QB_O 노드 및 QB_E 노드가 로우 전압 레벨인 경우, 제 1 출력(VOUT1) 및 제 2 출력(VOUT2)은 제 1 클록(CLK1)을 출력한다. Q1 노드가 하이 전압 레벨인 경우 트랜지스터(T6)는 스위칭 온되고, QB_O 노드 및 QB_E 노드가 로우 전압 레벨인 경우 트랜지스터(T6N, T7, T7N) 스위칭 오프되므로, 제 1 클록(CLK1)은 제 1 출력(VOUT1) 및 제 2 출력(VOUT2)로 출력된다.
Q1 노드는 제 1 스테이지의 내부 Q 노드로서 제 1 스타트 펄스(VST1)이 인가되면 하이 전압 레벨로 충전된다. 즉, 제 1 스타트 펄스(VST1)가 인가되면 트랜지스터(T1)는 스위칭 온 되고 이에 따라 Q1 노드는 하이 전압 레벨로 충전된다. 또한, Q1 노드는 제 1 넥스트 펄스(VNEXT1)가 인가되면 로우 전압 레벨로 방전된다. 즉, 제 1 넥스트 펄스(VNEXT1)가 인가되면 트랜지스터(T3N)가 스위칭 온 되고 Q1 노드는 로우 전압(VSS2)에 연결되며 이에 따라 Q1 노드는 방전된다.
QB_O 노드는 제 1 스테이지의 내부 QB 노드로서, 입력 트랜지스터(TIN)에 의해 하이 레벨의 전압을 입력받는다. 구체적으로, 입력 트랜지스터(TIN)가 스위칭 온 되면 QB_O 노드는 입력 트랜지스터(TIN)을 통해 하이 전압(VDD_O)에 연결된다. 즉, QB_O 노드는 충전된다. 또한, QB_O 노드는 트랜지스터(T5Q)를 통해 방전된다. 즉, 트랜지스터(T5Q)가 스위칭 온 되면 QB_O 노드는 로우 전압(VSS2)와 연결되어 방전된다.
QB_E 노드는 제 2 스테이지의 내부 QB 노드로서 후술하기로 한다.
일반적으로, Q1 노드와 QB_O 노드는 전압 상태가 반전된다. 구체적으로, Q1 노드가 하이 전압 레벨이면 트랜지스터(T5Q)가 스위칭 온 되므로 QB_O 노드는 로우 전압 레벨로 방전된다. 또한, Q1 노드가 하이 전압 레벨이면 트랜지스터(TQ4)가 스위칭 온 되므로 트랜지스터(TIN)의 게이트 전극은 로우 전압(VSS2)에 연결됨으로써 트랜지스터(TIN)은 스위칭 오프되며 이에 따라 QB_O 노드에 인가되는 하이 전압(VDD_O)는 차단된다. Q1 노드가 로우 전압 레벨이면 트랜지스터(T5Q)는 스위칭 오프되어 QB_O 노드의 방전이 방지되고 입력 트랜지스터(TIN)을 통해 하이 전압(VDD_O)가 인가되어 QB_O 노드는 하이 전압 레벨이 된다.
반대로, QB_O 노드가 하이 전압 레벨이면 트랜지스터(T3)가 스위칭 온 되므로 Q1 노드는 로우 전압 레벨로 방전된다. QB_O 노드가 로우 전압 레벨이면 트랜지스터(T3)는 스위칭 오프되므로 Q1 노드는 방전이 방지되고 제 1 스타트 펄스(VST1)가 입력된 경우 Q1 노드는 하이 전압 레벨이 된다.
즉, Q1 노드와 QB_O 노드는 전압 레벨이 반전되며 그 반전 타이밍은 동일하다. 예를 들어, Q1 노드가 5V 하이 전압에서 0V 로우 전압으로 방전되는 경우, QB_O 노드는 0V 로우 전압에서 5V 하이 전압으로 충전된다. 또한, Q1 노드 및 QB_O 노드의 반전 타이밍이 동일하기 때문에, 일시적인 시점에서 Q1 노드와 QB_O 노드는 동일한 전압인 2.5V로 된다. 이로 인해, Q1 노드와 QB_O 노드는 전압이 혼합되어 전류 패스(Current Path)가 발생하게 된다. 발생한 전류 패스에 의해서 표시장치의 GIP 회로는 동작 불량이 발생하게 된다.
하지만, 본 발명에 따르면 Q1 노드와 QB_O 노드는 전압 레벨이 반전되지만, 그 반전 타이밍이 동일하지 않다. 예를 들어 Q1 노드가 5V 하이 전압에서 0V 로우 전압으로 방전될 때, 이와 상이한 타이밍에서 QB_O 노드가 0V 로우 전압에서 5V 하이 전압으로 충전된다. 구체적으로는 Q1 노드의 반전 타이밍과 대비해 QB_O 노드의 반전 타이밍을 지연시킬 수 있다.
본 발명에 따라서, QB_O 노드의 반전 타이밍을 지연시켜 Q1 노드의 반전 타이밍과 불일치시킴으로써, Q 노드와 QB 노드의 전압은 혼재되지 않고, 전류 패스는 발생하지 않으며, 표시장치의 GIP 회로의 동작 불량을 방지할 수 있다.
제 2 스테이지는 하이 전압(VDD_E) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 2 클록(CLK2), 제 2 스타트 펄스(VST2), 리셋 펄스(RST), 제 2 넥스트 펄스(VNEXT2) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 3 출력(VOUT3) 및 제 4 출력(VOUT4)를 출력한다. 또한, 제 2 스테이지는 Q2 노드, QB_O 노드 및 QB_E 노드를 포함한다.
구체적으로, 하이 전압(VDD_E)는 이븐(even) 타이밍에 입력되는 하이 레벨의 전압으로서, QB_E 노드와 연결된다. 구체적으로, 하이 전압(VDD_E)는 트랜지스터(T4A)를 통해 입력 트랜지스터(TIN)에 연결되고, 입력 트랜지스터(TIN)이 스위칭 온되는 경우 QB_E 노드에 하이 전압(VDD_E)가 인가된다.
로우 전압(VSS1, VSS2)는 제 2 스테이지의 구동에 필요한 로우 레벨의 전압이다. VSS1과 VSS2는 동일한 전압 레벨일 수 있고, 표시장치의 구동 방식에 따라서 상이한 전압 레벨일 수 있다.
제 2 클록(CLK2)은 제 2 스테이지의 구동 클록으로서, Q2 노드의 전압에 의해 제어되는 트랜지스터(T6)가 스위칭 온되는 경우 출력(VOUT3, VOUT4)으로 출력된다. 구체적으로, Q2 노드가 하이 전압 레벨이고, QB_O 노드 및 QB_E 노드가 로우 전압 레벨인 경우, 제 3 출력(VOUT3) 및 제 4 출력(VOUT4)은 제 2 클록(CLK2)을 출력한다. Q2 노드가 하이 전압 레벨인 경우 트랜지스터(T6)는 스위칭 온되고, QB_O 노드 및 QB_E 노드가 로우 전압 레벨인 경우 트랜지스터(T6N, T7, T7N) 스위칭 오프되므로, 제 2 클록(CLK2)은 제 3 출력(VOUT3) 및 제 4 출력(VOUT4)로 출력된다.
제 2 스타트 펄스(VST2)는 제 2 스테이지의 구동을 시작하는 펄스로서 Q2 노드의 충전을 개시시키기 위한 펄스이다. 즉, 제 1 스타트 펄스(VST1)가 인가되면 트랜지스터(T1)가 스위칭 온 되어 Q1 노드는 하이 레벨의 전압이 인가된다. 이와 동시에, 제 2 스타트 펄스(VST2)가 입력되면 트랜지스터(T5)가 스위칭 온 되어 QB_E 노드는 로우 전압(VSS2)에 연결됨으로써 방전된다.
리셋 펄스(RST)는 영상 데이터의 한 프레임이 종료된 이후 게이트 드라이버를 리셋 또는 리프레쉬 시키기 위한 신호로서, 리셋 펄스(RST)가 인가되면 트랜지스터(T3R)가 스위칭 온 되어 Q2 노드는 로우 전압(VSS2)에 연결된다. 즉, Q2 노드는 방전된다.
제 2 넥스트 펄스(VNEXT2)는 내부 Q 노드인 Q2 노드의 방전을 개시시키는 펄스로서, 제 2 넥스트 펄스(VNEXT2)가 인가되면 트랜지스터(T3N)가 스위칭 온되고 Q2 노드는 로우 전압(VSS2)에 연결된다. 즉, Q2 노드는 방전된다.
제 3 넥스트 펄스(VNEXT3)는 본 발명에 따른 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 제어하기 위한 펄스이다. 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)가 스위칭 온 되어 QB_E 노드는 충전이 방지된다. 제 3 넥스트 펄스(VNEXT3)가 종료되면 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)가 스위칭 오프되어 QB_E 노드는 충전이 개시된다. 즉, 제 3 넥스트 펄스(VNEXT3)에 의해 제어되는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)에 의해 QB_E 노드는 제 3 넥스트 펄스(VNEXT3)의 하이 전압 레벨의 기간 동안 충전이 지연되고 방전 상태가 유지된다. 이에 대한 구체적은 설명은 후술하기로 한다.
제 3 출력(VOUT3) 및 제 4 출력(VOUT4)은 제 2 스테이지로부터 출력되는 출력 전압으로서 입력 펄스들의 타이밍에 따라서 제 2 클록(CLK2)이 출력될 수 있다.
Q2 노드는 제 2 스테이지의 내부 Q 노드로서 제 2 스타트 펄스(VST2)이 인가되면 하이 전압 레벨로 충전된다. 즉, 제 2 스타트 펄스(VST2)가 인가되면 트랜지스터(T1)는 스위칭 온 되고 이에 따라 Q2 노드는 하이 전압 레벨로 충전된다. 또한, Q2 노드는 제 2 넥스트 펄스(VNEXT2)가 인가되면 로우 전압 레벨로 방전된다. 즉, 제 2 넥스트 펄스(VNEXT2)가 인가되면 트랜지스터(T3N)가 스위칭 온 되고 Q2 노드는 로우 전압(VSS2)에 연결되며 이에 따라 Q2 노드는 방전된다.
QB_E 노드는 제 2 스테이지의 내부 QB 노드로서, 입력 트랜지스터(TIN)에 의해 하이 레벨의 전압을 입력받는다. 구체적으로, 입력 트랜지스터(TIN)가 스위칭 온 되면 QB_E 노드는 입력 트랜지스터(TIN)을 통해 하이 전압(VDD_E)에 연결된다. 즉, QB_E 노드는 충전된다. 또한, QB_E 노드는 트랜지스터(T5Q)를 통해 방전된다. 즉, 트랜지스터(T5Q)가 스위칭 온 되면 QB_E 노드는 로우 전압(VSS2)와 연결되어 방전된다.
QB_O 노드는 제 1 스테이지의 내부 QB 노드로서 전술한 바와 같다.
일반적으로, Q2 노드와 QB_E 노드는 전압 상태가 반전된다. 구체적으로, Q2 노드가 하이 전압 레벨이면 트랜지스터(T5Q)가 스위칭 온 되므로 QB_E 노드는 로우 전압 레벨로 방전된다. 또한, Q2 노드가 하이 전압 레벨이면 트랜지스터(TQ4)가 스위칭 온 되므로 트랜지스터(TIN)의 게이트 전극은 로우 전압(VSS2)에 연결됨으로써 트랜지스터(TIN)은 스위칭 오프되며 이에 따라 QB_E 노드에 인가되는 하이 전압(VDD_E)는 차단된다. Q2 노드가 로우 전압 레벨이면 트랜지스터(T5Q)는 스위칭 오프되어 QB_E 노드의 방전이 방지되고 입력 트랜지스터(TIN)을 통해 하이 전압(VDD_E)가 인가되어 QB_E 노드는 하이 전압 레벨이 된다.
반대로, QB_E 노드가 하이 전압 레벨이면 트랜지스터(T3)가 스위칭 온 되므로 Q2 노드는 로우 전압 레벨로 방전된다. QB_E 노드가 로우 전압 레벨이면 트랜지스터(T3)는 스위칭 오프되므로 Q2 노드는 방전이 방지되고 제 2 스타트 펄스(VST2)가 입력된 경우 Q2 노드는 하이 전압 레벨이 된다.
즉, Q2 노드와 QB_E 노드는 전압 레벨이 반전되며 그 반전 타이밍은 동일하다. 예를 들어, Q2 노드가 5V 하이 전압에서 0V 로우 전압으로 방전되는 경우, QB_E 노드는 0V 로우 전압에서 5V 하이 전압으로 충전된다. 또한, Q2 노드 및 QB_E 노드의 반전 타이밍이 동일하기 때문에, 일시적인 시점에서 Q2 노드와 QB_E 노드는 동일한 전압인 2.5V로 된다. 이로 인해, Q2 노드와 QB_E 노드는 전압이 혼합되어 전류 패스(Current Path)가 발생하게 된다. 발생한 전류 패스에 의해서 표시장치의 GIP 회로는 동작 불량이 발생하게 된다.
하지만, 본 발명에 따르면 Q2 노드와 QB_E 노드는 전압 레벨이 반전되지만, 그 반전 타이밍이 동일하지 않다. 예를 들어 Q2 노드가 5V 하이 전압에서 0V 로우 전압으로 방전될 때, 이와 상이한 타이밍에서 QB_E 노드가 0V 로우 전압에서 5V 하이 전압으로 충전된다. 구체적으로는 Q2 노드의 반전 타이밍과 대비해 QB_E 노드의 반전 타이밍을 지연시킬 수 있다.
본 발명에 따라서, QB_E 노드의 반전 타이밍을 지연시켜 Q2 노드의 반전 타이밍과 불일치시킴으로써, Q 노드와 QB 노드의 전압은 혼재되지 않고, 전류 패스는 발생하지 않으며, 표시장치의 GIP 회로의 동작 불량을 방지할 수 있다.
도 5는 본 발명에 따른 제 1 스테이지 및 제 2 스테이지의 동작 타이밍을 나타내는 도면이다.
도 6 내지 도 10은는 도 5에 도시된 동작 타이밍에 따른 제 1 스테이지의 회로 연결을 나타내는 도면이다.
도 11 내지 도 15는 도 5에 도시된 동작 타이밍에 따른 제 2 스테이지의 회로 연결을 나타내는 도면이다.
도 5를 참조하면, 제 1 스타트 펄스(VST1)가 입력되고, 이에 따라 Q1 노드는 하이 전압이 인가되고 QB_O 노드는 로우 전압이 인가된다. 도 6을 참조하면, 제 1 스타트 펄스(VST1)가 입력되면 트랜지스터(T1)가 스위칭 온 되므로 Q1 노드는 하이 레벨의 전압이 인가되고, 트랜지스터(T5)가 스위칭 온 되므로 QB_O 노드는 로우 전압(VSS2)에 연결되어 로우 레벨의 전압이 인가된다.
제 1 클록(CLK1)이 입력되면 Q1 노드는 부트스트래핑에 의해 전압 레벨이 상승하고, 이에 따라 제 1 출력(VOUT1) 또는 제 2 출력(VOUT2)가 출력된다. 도 7을 참조하면, Q1 노드가 하이 전압 레벨이므로 트랜지스터(T6)가 스위칭 온 되고, QB_O 노드 및 QB_E 노드는 로우 전압 레벨이므로 트랜지스터(T7N, T7)은 스위칭 오프되므로 출력(VOUT1, VOUT2)에는 제 1 클록(CLK1)가 출력된다.
제 1 넥스트 펄스(VNEXT1)가 인가되면 Q1 노드는 로우 전압 레벨로 방전된다. 도 8을 참조하면, 제 1 넥스트 펄스(VNEXT1)가 인가되면 트랜지스터(T3N)가 스위칭 온 되고 Q1 노드는 로우 전압(VSS2)에 연결됨으로써 방전된다.
제 3 넥스트 펄스(VNEXT3)가 인가됨으로 인해 QB_O 노드는 그 펄스 기간만큼 지연된 이후 충전이 개시된다. 도 9를 참조하면, 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 1 지연 트랜지스터(TD1)가 스위칭 온 되고 입력 트랜지스터(TIN)의 게이트 전극은 로우 전압(VSS2)에 연결됨으로써 스위칭 오프되어 QB_O 노드는 하이 전압(VDD_O)와 연결이 해제되어 QB_O 노드의 충전이 방지 및 지연된다. 또한, 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 2 지연 트랜지스터(TD2)는 스위칭 온 되고 QB_O 노드를 로우 전압(VSS2)에 연결시킴으로써 QB_O 노드는 충전이 방지 및 지연된다.
제 3 넥스트 펄스(VNEXT3)가 종료되면 QB_O 노드는 충전이 개시된다. 도 10을 참조하면, 제 1 지연 트랜지스터(TD1)가 스위칭 오프되고 입력 트랜지스터(TIN)는 로우 전압(VSS2)에 연결이 해제되면서 트랜지스터(T4A)를 통해 하이 전압(VDD_O)에 연결되므로 스위칭 온되며, QB_O 노드는 하이 전압(VDD_O)에 연결되어 QB_O 노드는 충전이 개시된다. 또한, 제 3 넥스트 펄스(VNEXT3)가 종료되면 제 2 지연 트랜지스터(TD2)는 스위칭 오프되고 QB_O 노드는 로우 전압(VSS2)와 연결이 해제되어 QB_O 노드는 방전이 방지됨으로써 충전이 개시될 수 있다.
본 발명에 따르면 Q1 노드와 QB_O 노드는 전압 레벨이 반전되지만, 그 반전 타이밍이 동일하지 않다. 예를 들어 Q1 노드가 5V 하이 전압에서 0V 로우 전압으로 방전될 때, 이와 상이한 타이밍에서 QB_O 노드가 0V 로우 전압에서 5V 하이 전압으로 충전된다. 구체적으로는 Q1 노드의 반전 타이밍과 대비해 QB_O 노드의 반전 타이밍을 지연시킬 수 있다. 본 발명에 따라서, QB_O 노드의 반전 타이밍을 지연시켜 Q1 노드의 반전 타이밍과 불일치시킴으로써, Q 노드와 QB 노드의 전압은 혼재되지 않고, 전류 패스는 발생하지 않으며, 표시장치의 GIP 회로의 동작 불량을 방지할 수 있다.
도 11을 참조하면, 제 2 스타트 펄스(VST2)가 입력되고, 이에 따라 Q2 노드는 하이 전압이 인가되고 QB_E 노드는 로우 전압이 인가된다. 구체적으로, 제 2 스타트 펄스(VST2)가 입력되면 트랜지스터(T1)가 스위칭 온 되므로 Q2 노드는 하이 레벨의 전압이 인가되고, 트랜지스터(T5)가 스위칭 온 되므로 QB_E 노드는 로우 전압(VSS2)에 연결되어 로우 레벨의 전압이 인가된다.
제 2 클록(CLK2)이 입력되면 Q2 노드는 부트스트래핑에 의해 전압 레벨이 상승하고, 이에 따라 제 3 출력(VOUT3) 또는 제 4 출력(VOUT4)가 출력된다. 도 12를 참조하면, Q2 노드가 하이 전압 레벨이므로 트랜지스터(T6)가 스위칭 온 되고, QB_E 노드 및 QB_O 노드는 로우 전압 레벨이므로 트랜지스터(T7N, TN)는 스위칭 오프되므로 출력(VOUT3, VOUT4)에는 제 2 클록(CLK2)가 출력된다.
제 2 넥스트 펄스(VNEXT2)가 인가되면 Q2 노드는 로우 전압 레벨로 방전된다. 도 13을 참조하면, 제 2 넥스트 펄스(VNEXT2)가 인가되면 트랜지스터(T3N)가 스위칭 온 되고 Q2 노드는 로우 전압(VSS2)에 연결됨으로써 방전된다.
제 3 넥스트 펄스(VNEXT3)가 인가됨으로 인해 QB_E 노드는 그 펄스 기간만큼 지연된 이후 충전이 개시된다. 도 14를 참조하면, 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 1 지연 트랜지스터(TD1)가 스위칭 온 되고 입력 트랜지스터(TIN)의 게이트 전극은 로우 전압(VSS2)에 연결됨으로써 스위칭 오프되어 QB_E 노드는 하이 전압(VDD_E)와 연결이 해제되어 QB_E 노드의 충전이 방지 및 지연된다. 또한, 제 3 넥스트 펄스(VNEXT3)가 인가되면 제 2 지연 트랜지스터(TD2)는 스위칭 온 되고 QB_E 노드를 로우 전압(VSS2)에 연결시킴으로써 QB_E 노드는 충전이 방지 및 지연된다.
제 3 넥스트 펄스(VNEXT3)가 종료되면 QB_O 노드는 충전이 개시된다. 도 15를 참조하면, 제 1 지연 트랜지스터(TD1)가 스위칭 오프되고 입력 트랜지스터(TIN)는 로우 전압(VSS2)에 연결이 해제되면서 트랜지스터(T4A)를 통해 하이 전압(VDD_E)에 연결되므로 스위칭 온되며, QB_E 노드는 하이 전압(VDD_E)에 연결되어 QB_E 노드는 충전이 개시된다. 또한, 제 3 넥스트 펄스(VNEXT3)가 종료되면 제 2 지연 트랜지스터(TD2)는 스위칭 오프되고 QB_E 노드는 로우 전압(VSS2)와 연결이 해제되어 QB_E 노드는 방전이 방지됨으로써 충전이 개시될 수 있다.
본 발명에 따르면 Q2 노드와 QB_E 노드는 전압 레벨이 반전되지만, 그 반전 타이밍이 동일하지 않다. 예를 들어 Q2 노드가 5V 하이 전압에서 0V 로우 전압으로 방전될 때, 이와 상이한 타이밍에서 QB_E 노드가 0V 로우 전압에서 5V 하이 전압으로 충전된다. 구체적으로는 Q2 노드의 반전 타이밍과 대비해 QB_E 노드의 반전 타이밍을 지연시킬 수 있다. 본 발명에 따라서, QB_E 노드의 반전 타이밍을 지연시켜 Q2 노드의 반전 타이밍과 불일치시킴으로써, Q 노드와 QB 노드의 전압은 혼재되지 않고, 전류 패스는 발생하지 않으며, 표시장치의 GIP 회로의 동작 불량을 방지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TC: 타이밍 컨트롤러
DD: 데이터 드라이버
GD: 게이트 드라이버
PANEL: 표시패널
PXL: 픽셀
TD1: 제 1 지연 트랜지스터
TD2: 제 2 지연 트랜지스터
TIN: 입력 트랜지스터

Claims (11)

  1. 제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치로서,
    상기 제 1 스테이지는: 하이 전압(VDD_O) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 1 클록(CLK1), 제 1 스타트 펄스(VST1), 리셋 펄스(RST), 제 1 넥스트 펄스(VNEXT1) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 1 출력(VOUT1) 및 제 2 출력(VOUT2)를 출력하고,
    상기 제 2 스테이지는: 하이 전압(VDD_E) 및 로우 전압(VSS1, VSS2)에 연결되고, 제 2 클록(CLK2), 제 2 스타트 펄스(VST2), 리셋 펄스(RST), 제 2 넥스트 펄스(VNEXT2) 및 제 3 넥스트 펄스(VNEXT3)를 입력받고, 제 3 출력(VOUT3) 및 제 4 출력(VOUT2)를 출력하고,
    상기 제 1 스테이지는 Q1 노드, QB_O 노드 및 QB_E 노드를 포함하고, 상기 QB_O 노드에 상기 하이 전압(VDD_O)을 입력시키는 입력 트랜지스터(TIN), 상기 QB_O 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함하고,
    상기 제 2 스테이지는 Q2 노드, 상기 QB_O 노드 및 상기 QB_E 노드를 포함하고, 상기 QB_E 노드에 상기 하이 전압(VDD_E)을 입력시키는 입력 트랜지스터(TIN), 상기 QB_E 노드의 충전을 지연시키는 제 1 지연 트랜지스터(TD1) 및 제 2 지연 트랜지스터(TD2)를 포함하는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 스테이지의 상기 제 1 지연 트랜지스터(TD1)는 상기 제 3 넥스트 펄스(VNEXT3)에 의해 제어되어 상기 입력 트랜지스터(TIN)의 게이트 전극을 상기 로우 전압(VSS1, VSS2)에 연결시키고,
    상기 제 1 스테이지의 상기 제 2 지연 트랜지스터(TD2)는 상기 제 3 넥스트 펄스(VNEXT3)에 의해 제어되어 상기 QB_O 노드를 상기 로우 전압(VSS1, VSS2)에 연결시키는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 넥스트 펄스(VNEXT1)에 의해 상기 Q1 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어, 상기 Q1 노드는 방전되고,
    상기 제 3 넥스트 펄스(VNEXT3)에 의해 상기 제 1 지연 트랜지스터(TD1)는 스위칭 온되고 상기 입력 트랜지스터(TIN)가 스위칭 오프됨으로써 상기 QB_O 노드는 상기 하이 전압(VDD_O)과 연결이 해제되어 상기 QB_O 노드는 충전이 방지되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제 3 넥스트 펄스(VNEXT3)가 종료되면 상기 제 1 지연 트랜지스터(TD1)는 스위칭 오프되고 상기 입력 트랜지스터(TIN)가 스위칭 온됨으로써 상기 QB_O 노드는 상기 하이 전압(VDD_O)과 연결되어 상기 QB_O 노드는 충전이 개시되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  5. 제 2 항에 있어서,
    상기 제 1 넥스트 펄스(VNEXT1)에 의해 상기 Q1 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어, 상기 Q1 노드는 방전되고,
    상기 제 3 넥스트 펄스(VNEXT3)에 의해 상기 제 2 지연 트랜지스터(TD2)는 스위칭 온되고 상기 QB_O 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어 상기 QB_O 노드는 충전이 방지되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제 3 넥스트 펄스(VNEXT3)가 종료되면 상기 제 2 지연 트랜지스터(TD2)는 스위칭 오프되고 상기 QB_O 노드는 상기 로우 전압(VSS1, VSS2)과 연결이 해제되어 상기 QB_O 노드는 방전이 방지되는,
    제 2 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  7. 제 1 항에 있어서,
    상기 제 2 스테이지의 상기 제 1 지연 트랜지스터(TD1)는 상기 제 3 넥스트 펄스(VNEXT3)에 의해 제어되어 상기 입력 트랜지스터(TIN)의 게이트 전극을 상기 로우 전압(VSS1, VSS2)에 연결시키고,
    상기 제 2 스테이지의 상기 제 2 지연 트랜지스터(TD2)는 상기 제 3 넥스트 펄스(VNEXT3)에 의해 제어되어 상기 QB_E 노드를 상기 로우 전압(VSS1, VSS2)에 연결시키는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  8. 제 7 항에 있어서,
    상기 제 2 넥스트 펄스(VNEXT2)에 의해 상기 Q2 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어, 상기 Q2 노드는 방전되고,
    상기 제 3 넥스트 펄스(VNEXT3)에 의해 상기 제 1 지연 트랜지스터(TD1)는 스위칭 온되고 상기 입력 트랜지스터(TIN)가 스위칭 오프됨으로써 상기 QB_E 노드는 상기 하이 전압(VDD_E)과 연결이 해제되어 상기 QB_E 노드는 충전이 방지되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제 3 넥스트 펄스(VNEXT3)가 종료되면 상기 제 1 지연 트랜지스터(TD1)는 스위칭 오프되고 상기 입력 트랜지스터(TIN)가 스위칭 온됨으로써 상기 QB_E 노드는 상기 하이 전압(VDD_E)과 연결되어 상기 QB_E 노드는 충전이 개시되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  10. 제 7 항에 있어서,
    상기 제 2 넥스트 펄스(VNEXT2)에 의해 상기 Q2 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어, 상기 Q2 노드는 방전되고,
    상기 제 3 넥스트 펄스(VNEXT3)에 의해 상기 제 2 지연 트랜지스터(TD2)는 스위칭 온되고 상기 QB_E 노드는 상기 로우 전압(VSS1, VSS2)에 연결되어 상기 QB_E 노드는 충전이 방지되는,
    제 1 스테이지 및 제 2 스테이지를 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제 3 넥스트 펄스(VNEXT3)가 종료되면 상기 제 2 지연 트랜지스터(TD2)는 스위칭 오프되고 상기 QB_E 노드는 상기 로우 전압(VSS1, VSS2)과 연결이 해제되어 상기 QB_E 노드는 방전이 방지되는,
    제 2 스테이지 및 제 2 스테이지를 포함하는 표시장치.
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