KR20200079164A

KR20200079164A - 반도체 패키지 및 그의 제조 방법

Info

Publication number: KR20200079164A
Application number: KR1020190068803A
Authority: KR
Inventors: 정기조; 조창용; 오정식; 이영모
Original assignee: 주식회사 네패스
Priority date: 2018-12-24
Filing date: 2019-06-11
Publication date: 2020-07-02
Also published as: KR20200079158A; KR20210035123A; KR102240408B9; KR102240408B1; KR20200079160A; KR102317208B9; KR102317208B1; KR102283061B1; KR102240409B1

Abstract

제1 면 상에 마련된 도전성 패드를 포함하는 기판; 상기 도전성 패드를 적어도 부분적으로 노출하며 상기 제1 면 상에 제공된 절연 패턴; 상기 도전성 패드에 연결된 하부 금속층; 상기 하부 금속층 상에 제공된 상부 금속층; 및 상기 상부 금속층의 상부 표면 전체 및 측벽면 전체를 덮는 외부 접속 단자를 포함하고, 상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 상기 측벽면보다 내측에 위치하는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of fabricating the same}

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 신뢰성이 우수한 반도체 패키지 및 그의 제조 방법에 관한 것이다.

일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.

본 발명이 이루고자 하는 첫 번째 기술적 과제는 신뢰성이 우수한 반도체 패키지를 제공하는 것이다.

본 발명이 이루고자 하는 두 번째 기술적 과제는 신뢰성이 우수한 반도체 패키지의 제조 방법을 제공하는 것이다.

본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 제1 면 상에 마련된 도전성 패드를 포함하는 기판; 상기 도전성 패드를 적어도 부분적으로 노출하며 상기 제1 면 상에 제공된 절연 패턴; 상기 도전성 패드에 연결된 하부 금속층; 상기 하부 금속층 상에 제공된 상부 금속층; 및 상기 상부 금속층의 상부 표면 전체 및 측벽면 전체를 덮는 외부 접속 단자를 포함하고, 상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 상기 측벽면보다 내측에 위치하는 반도체 패키지를 제공하는 것이다.

일부 실시예들에 있어서, 상기 하부 금속층의 측면은 오목한 곡면을 포함할 수 있다. 일부 실시예들에 있어서, 상기 상부 금속층은 상기 하부 금속층에 대하여 측방향으로 돌출된 돌출부를 포함하며, 상기 외부 접속 단자는 상기 상부 금속층의 상기 돌출부의 하부로 연장되는 연장부를 포함할 수 있다. 이 때 상기 연장부는 상기 하부 금속층의 상기 측면과 접촉할 수 있다. 또, 상기 하부 금속층의 가장자리는 상기 절연 패턴의 상부로 연장될 수 있다.

일부 실시예들에 있어서, 상기 외부 접속 단자는 상기 상부 금속층의 측벽면 및 상기 측벽면 근방의 상기 절연 패턴의 상부 표면과 접촉할 수 있다. 일부 실시예들에 있어서, 상기 기판은 반도체 기판을 포함하고, 상기 도전성 패드는 상기 반도체 기판에 전기적으로 연결된 칩 패드일 수 있다. 상기 도전성 패드는 상기 제1 면을 따라 연장된 재배선 구조물(redistribution structure)의 일부일 수 있다. 상기 제1 면에 수직한 방향으로의 상기 상부 금속층의 두께는 약 10 마이크로미터 내지 약 100 마이크로미터일 수 있다.

본 발명의 다른 태양은 반도체 장치; 상기 반도체 장치의 제1 면 상의 절연 패턴; 상기 절연 패턴 내의 배선 패턴; 상기 배선 패턴을 통해 상기 반도체 장치의 칩 패드에 연결되고, 상기 절연 패턴 상의 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하는 외부 패드; 및 상기 외부 패드 상에 마련되고, 상기 외부 패드를 덮는 외부 접속 단자를 포함하고, 상기 상부 금속층은 상기 제1 면에 수직한 방향으로 약 10 마이크로미터 내지 약 100 마이크로미터의 두께를 갖고, 상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 상기 측벽면보다 내측에 위치하고, 상기 외부 접속 단자는 상기 상부 금속층의 하부면과 적어도 부분적으로 접촉하는 반도체 패키지를 제공한다.

일부 실시예들에 있어서, 상기 외부 접속 단자는 상기 상부 금속층의 측벽면 전체와 접촉하고, 상기 하부 금속층의 측벽면과 적어도 부분적으로 접촉할 수 있다. 상기 외부 접속 단자는 상기 상부 금속층과 인접하는 절연 패턴과 적어도 부분적으로 접촉할 수 있다.

본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 장치의 제1 면 상에, 절연 패턴 및 상기 절연 패턴 내의 배선 패턴을 형성하는 단계; 상기 절연 패턴 및 상기 절연 패턴을 통해 노출된 상기 배선 패턴을 덮는 하부 금속층을 형성하는 단계; 상기 하부 금속층 상에, 상기 하부 금속층의 일부분를 노출시키는 제1 개구부를 포함하는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴의 상기 제1 개구부 내에, 상기 하부 금속층에 연결된 상부 금속층을 형성하는 단계; 상기 제1 마스크 패턴을 제거하는 단계; 상기 절연 패턴 상에, 상기 상부 금속층을 노출시키는 제2 개구부를 포함하는 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴의 상기 제2 개구부 내에, 상기 상부 금속층의 상면 및 측벽을 덮는 예비 외부 접속 단자층을 형성하는 단계; 상기 제2 마스크 패턴을 제거하는 단계; 노출된 상기 하부 금속층을 제거하는 단계; 및 상기 예비 외부 접속 단자층 상에 솔더볼을 배치하고, 리플로우 공정을 수행하여 상기 예비 외부 접속 단자층과 상기 솔더볼이 일체화된 외부 접속 단자를 형성하는 단계를 포함하고, 상기 하부 금속층을 제거하는 단계는 상기 상부 금속층이 상기 하부 금속층에 대하여 상대적으로 돌출되도록 상기 상부 금속층의 하부의 상기 하부 금속층의 가장자리를 제거하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

일부 실시예들에 있어서, 상기 노출된 상기 하부 금속층을 제거하는 단계는 상기 제1 마스크 패턴을 제거하는 단계의 이후, 및 상기 제2 마스크 패턴을 형성하는 단계의 이전에 수행될 수 있다. 일부 실시예들에 있어서, 상기 노출된 상기 하부 금속층을 제거하는 단계는 상기 제2 마스크 패턴을 제거하는 단계의 이후에 수행될 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자는 외부 패드를 완전히 덮음으로써 외부 패드가 외부로 노출되는 것을 방지할 수 있고, 외부 패드가 외부로 노출됨에 따른 외부 패드의 손상을 방지함으로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 패드를 덮는 예비 외부 접속 단자층을 미리 형성한 이후 리플로우 공정을 수행하므로, 외부 접속 단자는 외부 패드를 완전히 덮도록 형성될 수 있다. 외부 접속 단자에 의해 외부 패드가 외부와 단절되므로, 외부 패드의 손상을 방지할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 패드의 상부 금속층이 하부 금속층보다 수평 방향으로 연장된 돌출부를 포함하고 외부 접속 단자가 상기 돌출부의 하부로 연장되어 하부 금속층의 측벽과 접촉하기 때문에 외부 접속 단자와 외부 패드의 밀착성이 향상될 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타낸 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 4는 도 3i의 IV 부분을 확대한 부분 확대도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 6은 도 5d의 VI 부분을 확대한 부분 확대도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 8a 내지 도 8c는 도 7의 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 도 9의 X로 표시된 영역을 확대하여 나타낸 단면도이다.

이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타낸 단면도이다.

도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 장치(110), 상기 반도체 장치(110) 상의 재배선 구조체(120), 및 외부 접속 단자(160)를 포함할 수 있다.

반도체 장치(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.

반도체 장치(110)은 제1 면(118) 상에 마련된 칩 패드(111)를 포함할 수 있다. 칩 패드(111)는 반도체 장치(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 또한, 반도체 장치(110)은 제1 면(118)을 덮는 패시베이션막(113)을 포함할 수 있다.

예시적인 실시예들에서, 반도체 장치(110)은 예를 들면, 메모리 반도체 장치일 수 있다. 상기 메모리 반도체 장치는 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 장치이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 장치일 수 있다.

또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.

또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩(110)을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩(110)을 포함할 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩(110)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.

재배선 구조체(120)는 반도체 칩(110)의 제1 면(118) 상에 마련될 수 있다. 재배선 구조체(120)는 절연 패턴(130), 배선 패턴(140), 외부 패드(150)를 포함할 수 있다.

절연 패턴(130)은 반도체 칩(110)의 제1 면(118) 상에 배치될 수 있다. 절연 패턴(130)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 절연 패턴(130)은 반도체 칩(110)의 제1 면(118) 상에 순차적으로 적층된 제1 절연 패턴(131) 및 제2 절연 패턴(133)을 포함할 수 있다.

예를 들어, 제1 절연 패턴(131) 및 제2 절연 패턴(133)은 각각 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다.

배선 패턴(140)은 절연 패턴(130) 내에 마련되며, 반도체 칩(110)의 칩 패드(111)와 외부 패드(150)를 전기적으로 연결할 수 있다. 좀 더 구체적으로, 배선 패턴(140)의 일부는 제1 절연 패턴(131)의 개구부를 통해 반도체 칩(110)의 칩 패드(111)에 연결될 수 있고, 배선 패턴(140)의 다른 일부는 제1 절연 패턴(131)의 표면을 따라 연장할 수 있다. 예를 들어, 배선 패턴(140)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.

도면에서는, 배선 패턴(140)이 단층 구조를 가지는 것으로 도시되었으나, 배선 패턴(140)은 복수의 배선층들이 수직 방향으로 적층된 다층 구조를 가질 수도 있다.

외부 패드(external pad, 150)는 제2 절연 패턴(133) 상에 마련되며, 외부 접속 단자(160)가 배치되는 패드로 기능할 수 있다. 외부 패드(150)는 제2 절연 패턴(133)의 개구부를 통해 배선 패턴(140)에 연결될 수 있으며, 배선 패턴(140)을 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결될 수 있다.

외부 패드(150)는 배선 패턴(140) 보다 두껍게 형성될 수 있다. 예를 들어, 배선 패턴(140)이 대략 3 마이크로미터(μm) 내지 8 마이크로미터 사이의 두께를 가지도록 형성된 것과 비교하여, 외부 패드(150)는 10 마이크로미터 이상의 두께를 가지도록 형성될 수 있다. 상기 외부 패드(150)의 두께는 뒤에서 설명하는 상부 금속층(153)의 두께와 하부 금속층(151)의 두께의 합일 수 있다. 일부 실시예들에 있어서, 상기 외부 패드(150)의 두께(T2)의 상기 배선 패턴(140)의 두께(T1)에 대한 비율(즉, T2/T1)은 약 1.25 내지 약 40, 약 2 내지 약 35, 또는 약 5 내지 약 20일 수 있다. 상기 외부 패드(150)의 두께의 상기 배선 패턴(140)의 두께에 대한 비율이 너무 작으면 금속간 화합물의 성장이 미흡하여 접착력에 문제가 있을 수 있고 상기 비율이 너무 크면 제조되는 반도체 장치의 두께가 과도하게 커질 수 있다.

반도체 칩(110)의 제1 면(118)에 수직한 제2 방향(예를 들어, Z 방향)에 대해, 외부 패드(150)의 높이(150h)는 제2 절연 패턴(133)의 상면을 기준으로 외부 패드(150)의 상기 제2 방향에 따른 높이를 의미할 수 있다. 예시적인 실시예들에서, 외부 패드(150)의 높이(150h)는 약 10 마이크로미터 내지 약 120 마이크로미터 사이일 수 있다. 일부 실시예들에 있어서, 외부 패드(150)의 높이(150h)는 대략 약 20 마이크로미터 내지 약 50 마이크로미터 사이, 또는 약 30 마이크로미터일 수 있다.

외부 패드(150)는 하부 금속층(151) 및 하부 금속층(151) 상의 상부 금속층(153)을 포함할 수 있다.

하부 금속층(151)은 제2 절연 패턴(133)의 개구부를 통해 노출된 배선 패턴(140) 상에 형성되고, 제2 절연 패턴(133)의 표면을 따라 연장될 수 있다. 하부 금속층(151)은, 예를 들어 상부 금속층(153)을 형성하기 위한 시드층(seed layer), 또는 접착층일 수 있다. 예를 들어, 하부 금속층(151)은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 하부 금속층(151)은 하나의 금속층일 수도 있으나, 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들어, 하부 금속층(151)은 제2 절연 패턴(133) 및 배선 패턴(140) 상에 순차적으로 적층된 제1 서브 금속층 및 제2 서브 금속층을 포함할 수 있다. 상기 제1 서브 금속층은 제2 절연 패턴(133)과의 우수한 접착 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 서브 금속층은 티타늄(Ti)을 포함할 수 있다. 상기 제2 서브 금속층은 상부 금속층(153)의 형성을 위한 시드층으로 기능할 수 있다. 예를 들어, 상기 제2 서브 금속층은 구리(Cu)를 포함할 수 있다.

상부 금속층(153)은 하부 금속층(151) 상에 마련될 수 있다. 상부 금속층(153)은, 예를 들어 하부 금속층(151)을 시드로 이용한 도금 방법에 의해 형성될 수 있다. 상부 금속층(153)은 절연 패턴(130) 상에 세워진 기둥(pillar) 형상을 가지며, 중앙부가 함몰된 구조를 가질 수 있다. 상부 금속층(153)은 반도체 칩(110)의 제1 면(118)에 대해 수직된 측벽(1531)을 가질 수 있다. 예시적인 실시예들에서, 상부 금속층(153)은 구리(Cu) 또는 구리의 합금을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.

일부 실시예들에 있어서, 상기 상부 금속층(153)은 약 10 마이크로미터 내지 약 100 마이크로미터, 약 15 마이크로미터 내지 약 80 마이크로미터, 또는 약 20 마이크로미터 내지 약 60 마이크로미터의 두께를 가질 수 있다.

일부 실시예들에 있어서, 상기 하부 금속층(151)은 약 1 마이크로미터 내지 약 20 마이크로미터, 약 3 마이크로미터 내지 약 15 마이크로미터, 또는 약 4 마이크로미터 내지 약 10 마이크로미터의 두께를 가질 수 있다.

예시적인 실시예들에서, 하부 금속층(151)은 상부 금속층(153)의 측벽(1531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(151)의 측벽(1511)은 상기 상부 금속층(153)의 측벽(1531)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다. 바꾸어 말하면, 상기 상부 금속층(153)은 하부 금속층(151)에 대하여 측방향으로 돌출된 돌출부(1533)를 포함할 수 있다.

일부 실시예들에 있어서, 상기 하부 금속층(151)의 측벽(1511)은 상기 하부 금속층(151)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 상기 하부 금속층(151)의 측벽(1511)은 상기 하부 금속층(151)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 상기 오목한 프로파일은, 예를 들면, 실질적으로 원호, 포물선, 타원호 등일 수 있다.일부 실시예들에 있어서, 상기 하부 금속층(151)의 측벽(1511)은 수직 방향(Z 방향)으로 실질적으로 직선인 프로파일을 가질 수 있다.

상기 하부 금속층(151)의 측벽(1511)은 상기 제2 절연 패턴(133)의 표면 상에 위치할 수 있다. 즉, 상기 하부 금속층(151)은 중심부는 상기 배선 패턴(140)과 접촉하지만, 상기 하부 금속층(151)의 가장자리는 상기 제2 절연 패턴(133)의 상부로 연장될 수 있다.

상기 하부 금속층(151)의 측벽(1511)은 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 상기 상부 금속층(153)의 측벽(1531)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 제1 폭만큼 내측으로 후퇴되어 있을 수 있다. 상기 제1 폭은 예를 들면 약 0.1 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.

외부 접속 단자(160)은 외부 패드(150) 상에 마련될 수 있다. 외부 접속 단자(160)은 반도체 패키지(100)를 외부의 기판 상에 실장시키기 위한 칩-기판 연결 단자일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)은 구형 또는 볼 형상을 가질 수 있다. 예를 들어, 외부 접속 단자(160)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.

예시적인 실시예들에서, 외부 접속 단자(160)은 외부 패드(150)를 덮을 수 있다. 예를 들어, 외부 접속 단자(160)은 상부 금속층(153)의 상부 표면 및 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 또한, 외부 접속 단자(160)은 외부 패드(150)의 근방의 제2 절연 패턴(133)의 표면을 부분적으로 덮을 수 있다. 외부 접속 단자(160)은 제2 절연 패턴(133)의 표면과 면 접촉(surface contact)을 형성할 수 있다.

예시적인 실시예들에서, 반도체 칩(110)의 상기 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해, 하부 금속층(151) 및 상부 금속층(153)의 측벽들(1511, 1531)과 상기 제1 방향으로 중첩된 외부 접속 단자(160)의 일부분을 외부 접속 단자(160)의 제1 부분(169)으로 정의할 때, 상부 금속층(153)의 측벽(1531)을 기준으로 외부 접속 단자(160)의 제1 부분(169)의 상기 제1 방향에 따른 최소 두께(169t)는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

바꿔 말해서, 상부 금속층(153)의 측벽과 외부 접속 단자(160)의 제1 부분(169)의 외주면 사이의 상기 제1 방향에 따른 최소 거리는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

상기 외부 접속 단자(160)은 상기 돌출부(1533)의 하부로 연장되는 연장부(160e)를 포함할 수 있다. 상기 연장부(160e)는 상기 제1 부분(169)의 일부일 수 있다. 상기 연장부(160e)는 위로는 상기 상부 금속층(153)의 하부 표면과 접촉하고 아래로는 상기 제2 절연 패턴(133)의 상부 표면과 접촉할 수 있다. 나아가, 상기 연장부(160e)는 상기 하부 금속층(151)의 측벽(1511)과 적어도 부분적으로 접촉할 수 있다. 일부 실시예들에 있어서, 상기 연장부(160e)는 상기 측벽(1511)의 오목한 오목부 내부로 연장될 수 있다.

상기 연장부(160e)가 상기 상부 금속층(153)의 측벽(1531)을 기준으로 상기 하부 금속층(151)의 수평 방향의 중심을 향하여 약 5 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터 연장될 수 있다

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(160)은 외부 패드(150)를 완전히 덮음으로써 외부 패드(150)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(150)가 외부로 노출됨에 따른 외부 패드(150)의 손상을 방지할 수 있다. 나아가, 외부 접속 단자(160)가 상기 외부 패드(150)의 상부 금속층(153)의 하부로 연장되어 외부 접속 단자(160)과 외부 패드(150) 사이의 접촉 면적이 확장되도록 함으로써 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.

예시적인 실시예들에서, 외부 접속 단자(160)의 수평 폭(194)은 외부 접속 단자(160)의 높이(195) 보다 클 수 있다. 여기서, 외부 접속 단자(160)의 수평 폭(194)은 반도체 장치(110)의 제1 면(118)에 평행한 제2 방향(예를 들어, X 방향 또는 Y방향)에 따른 외부 접속 단자(160)의 폭의 최대값을 의미할 수 있고, 또는 외부 접속 단자(160)의 중심(160M)을 상기 제2 방향으로 가로지르는 임의의 직선에 대해 상기 임의의 직선과 상기 외부 접속 단자(160)의 외부 표면이 만나는 두 지점 사이의 거리를 의미할 수 있다. 그리고, 외부 접속 단자(160)의 높이(195)는 절연 패턴(130)의 상면을 기준으로 상기 제1 방향(예를 들어, Z방향)에 따른 외부 접속 단자(160)의 높이일 수 있다. 예시적인 실시예들에서, 외부 접속 단자(160)의 수평 폭(194)은 외부 접속 단자(160)의 높이(195)의 1.2배 내지 1.4배 사이일 수 있다. 예를 들어, 외부 접속 단자(160)의 수평 폭(194)은 210 ㎛ 내지 250 ㎛ 사이일 수 있다. 또한, 예를 들어, 외부 접속 단자(160)의 높이(195)는 165 ㎛ 내지 200 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 외부 패드(150)의 두께(150h)는 외부 접속 단자(160)의 높이(195)의 0.09배 내지 0.5배 사이일 수 있다. 외부 패드(150)의 두께(150h)가 외부 접속 단자(160)의 높이(195)의 0.5배 보다 큰 경우, 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(150)의 두께(150h)가 외부 접속 단자(160)의 높이(195)의 0.09배 보다 작은 경우, 외부 패드(150)의 사이즈 대비 외부 접속 단자(160)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(160)의 높이(195)가 과도하게 높아져 반도체 패키지(100)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(160) 간에 쇼트가 발생될 수도 있다.

예시적인 실시예들에서, 외부 패드(150)의 폭(196)은 외부 접속 단자(160)의 수평 폭(194)의 0.6배 내지 0.9배 사이일 수 있다. 외부 패드(150)의 폭(196)이 외부 접속 단자(160)의 수평 폭(194)의 0.9배 보다 큰 경우, 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 외부 패드(150)의 폭(196)이 외부 접속 단자(160)의 수평 폭(194)의 0.6배 보다 작은 경우, 외부 패드(150)의 사이즈 대비 외부 접속 단자(160)가 필요 이상의 사이즈로 가지기 때문에, 외부 접속 단자(160)의 높이(195)가 과도하게 높아져 반도체 패키지(100)와 외부 장치 사이의 접합 신뢰성이 저하될 수 있고, 이웃하는 외부 접속 단자들(160) 간에 쇼트가 발생될 수도 있다.

반도체 칩(110)의 제1 면(118)에 평행하고 상기 제2 방향(예를 들어, X방향 또는 Y방향)에 따른 폭이 가장 큰 외부 접속 단자(160)의 일 단면에 대해, 상기 외부 접속 단자(160)의 일 단면의 중심을 외부 접속 단자(160)의 중심(160M)으로 정의할 때, 외부 접속 단자(160)의 중심(160M)은 일반적인 패키지의 외부 접속 단자의 중심보다 낮아질 수 있다. 외부 접속 단자(160)의 중심(160M)이 낮아질수록, 외부 패드(150)의 측벽(1531) 상에서 외부 접속 단자(160)는 보다 더 두껍게 형성될 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 절연 패턴(130)의 상면 사이의 상기 제1 방향(예를 들어, Z방향)에 따른 거리를 외부 접속 단자(160)의 중심(160M)의 높이(190)로 정의할 때, 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 접속 단자(160)의 높이(195)의 0.4배 이하, 0.35배 이하, 0.3배 이하일 수 있다. 외부 접속 단자(160)의 중심(160M)의 높이(190)가 외부 접속 단자(160)의 높이(195)의 0.4배 보다 큰 경우, 외부 패드(150)의 측벽이 외부 접속 단자(160)에 의해 덮이지 못하거나 외부 패드(150)의 측벽 상의 외부 접속 단자(160)의 두께가 너무 얇게 형성될 수 있다. 또한, 예시적인 실시예들에서, 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 접속 단자(160)의 높이(195)의 0.1배 이상, 0.15배 이상, 또는 0.2 배 이상일 수 있다. 외부 접속 단자(160)의 중심(160M)의 높이(190)가 외부 접속 단자(160)의 높이(195)의 0.1배 보다 작은 경우, 외부 접속 단자(160)의 높이가 너무 낮아질 수 있다.

상기 외부 접속 단자(160)의 중심(160M)의 높이(190)는 외부 패드(150)의 두께(150h), 외부 패드(150)의 폭(196) 및/또는 외부 접속 단자(160)의 수평 폭(194)에 따라 조절될 수 있다.

외부 접속 단자(160)의 중심(160M)은 외부 패드(150)로부터 상기 제1 방향(예를 들어, Z방향)으로 이격되되, 외부 패드(150)에 인접할 수 있다. 외부 접속 단자(160)의 중심(160M)이 외부 패드(150)에 인접할수록, 외부 패드(150)의 측벽(1531)을 덮는 외부 접속 단자(160)의 두께는 보다 두꺼워질 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제1 방향에 따른 최단 거리(192)는 외부 패드(150)의 두께(150h)의 0.5배 내지 6배 사이일 수 있다. 예를 들어, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제1 방향에 따른 최단 거리(192)는 10 ㎛ 내지 60 ㎛ 사이일 수 있다.

예시적인 실시예들에서, 상기 제1 방향에 대해, 외부 접속 단자(160)의 중심(160M)과 외부 패드(150)의 사이의 제1 방향에 따른 최단 거리(192)는 외부 패드(150)의 상기 제1 방향에 따른 두께(150h) 이하일 수 있다.

도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 도 1에 도시된 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 3a를 참조하면, 반도체 칩(110)의 제1 면(118) 상에 제1 절연 패턴(131)을 형성한다. 예를 들어, 제1 절연 패턴(131)을 형성하기 위하여, 반도체 칩(110)의 제1 면(118)을 덮는 제1 절연막을 형성하고, 반도체 칩(110)의 칩 패드(111)가 노출되도록 상기 제1 절연막의 일부를 제거할 수 있다.

일부 실시예들에 있어서, 상기 제 1 절연 패턴(131)을 형성하기에 앞서 상기 칩 패드(111)를 노출하는 패시베이션막(113)을 형성할 수 있다. 상기 패시베이션막(113)은 상기 제1 면(118)의 전면을 패시베이션 물질막으로 피복한 후 상기 칩 패드(111)를 노출하도록 패터닝함으로써 형성될 수 있다. 상기 패시베이션 물질막은, 예를 들면 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 등일 수 있으며, 물리 기상 증착(physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 등에 의하여 형성될 수 있다.

제1 절연 패턴(131)을 형성한 후에, 제1 절연 패턴(131) 상에 배선 패턴(140)을 형성한다. 배선 패턴(140)은 제1 절연 패턴(131) 및 제1 절연 패턴(131)을 통해 노출된 반도체 칩(110)의 칩 패드(111) 상에 형성될 수 있다. 예를 들어, 배선 패턴(140)은 시드막 형성 공정, 마스크 공정 및 도금 공정을 통해 형성될 수 있다.

배선 패턴(140)을 형성한 후에, 제1 절연 패턴(131) 상에 제2 절연 패턴(133)을 형성한다. 제2 절연 패턴(133)은 배선 패턴(140)의 일부를 노출시키기 위한 개구부(133H)를 포함할 수 있다. 예를 들어, 제1 절연 패턴(131)을 형성하기 위하여, 제1 절연 패턴(131) 및 배선 패턴(140)을 덮는 제2 절연막을 형성하고, 상기 제2 절연막의 일부를 제거하여 배선 패턴(140)의 일부를 노출시키는 개구부(133H)를 형성할 수 있다.

도 3b를 참조하면, 제2 절연 패턴(133) 및 제2 절연 패턴(133)의 개구부(133H)를 통해 노출된 배선 패턴(140)을 덮는 하부 금속층(151m)을 형성한다. 하부 금속층(151m)은 예를 들면, 스퍼터링(sputtering) 공정에 의해 형성될 수 있다. 하부 금속층(151m)은, 예를 들어 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.

도 3c를 참조하면, 하부 금속층(151m)을 형성한 후에, 하부 금속층(151m) 상에 제1 마스크 패턴(181)을 형성한다. 제1 마스크 패턴(181)은 하부 금속층(151m)의 일부를 노출시키는 개구부(181H)를 포함할 수 있다. 예를 들어, 제1 마스크 패턴(181)은 하부 금속층(151m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

도 3d를 참조하면, 제1 마스크 패턴(181)을 형성한 후에, 제1 마스크 패턴(181)의 개구부(181H) 내에 상부 금속층(153)을 형성한다. 상부 금속층(153)은 하부 금속층(151m)을 시드로 이용한 도금 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 도금 공정은 전해 도금 공정일 수 있다.

도 3e를 참조하면, 상부 금속층(153)을 형성한 후에, 하부 금속층(151m) 상의 제1 마스크 패턴(도 3d의 181)을 제거한다. 제1 마스크 패턴(도 3d의 181)은, 예를 들어 스트립(strip) 공정을 통해 제거될 수 있다.

도 3f를 참조하면, 제1 마스크 패턴(도 3d의 181)을 제거한 후에, 하부 금속층(151m) 상에 제2 마스크 패턴(183)을 형성한다. 제2 마스크 패턴(183)은 상부 금속층(153)을 노출시키는 개구부(183H)를 포함할 수 있다. 예를 들어, 제2 마스크 패턴(183)은 하부 금속층(151m) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

예시적인 실시예들에서, 제2 마스크 패턴(183)의 개구부(183H)는 상부 금속층(153) 보다 큰 폭을 가지도록 형성될 수 있다. 제2 마스크 패턴(183)의 개구부(183H)를 통해, 상부 금속층(153)의 상면 및 측벽(1531)이 노출될 수 있고, 상부 금속층(153)의 측벽(1531) 근방의 하부 금속층(151m)의 일부분이 노출될 수 있다.

제2 마스크 패턴(183)의 개구부(183H)에 의해 형성된 제2 마스크 패턴(183)의 내벽은 상부 금속층(153)의 측벽(1531)으로부터 일정 거리(183t)만큼 이격될 수 있다. 예시적인 실시예들에서, 반도체 칩(110)의 제1 면(118)에 평행한 제1 방향(예를 들어, X 방향 또는 Y 방향)에 대해 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리(183t)는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 3g를 참조하면, 제2 마스크 패턴(183)을 형성한 후에, 제2 마스크 패턴(183)의 개구부(183H) 내에 외부 패드(150)를 덮는 예비 외부 접속 단자층(161)을 형성한다. 예를 들어, 예비 외부 접속 단자층(161)은 상부 금속층(153)의 상면, 상부 금속층(153)의 측벽(1531), 및 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 노출된 하부 금속층(151m)을 덮을 수 있다. 예를 들어, 예비 외부 접속 단자층(161)은 도금 공정을 통해 형성될 수 있다.

예를 들어, 예비 외부 접속 단자층(161)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 금(Au), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 예비 외부 접속 단자층(161)은 후속 공정을 통해 예비 외부 접속 단자층(161) 상에 배치되는 솔더볼(도 3j의 163)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 예비 외부 접속 단자층(161)은 금(Au)의 층과 같이 단일 금속의 층일 수 있다. 일부 실시예들에 있어서, 상기 예비 외부 접속 단자층(161)은 단일 금속의 층들이 적층된 적층체일 수 있다.

예시적인 실시예들에서, 예비 외부 접속 단자층(161)은 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(153)의 측벽(1531)을 덮는 예비 외부 접속 단자층(161)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리(183t, 도 3f 참조)에 대응될 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531)을 덮는 예비 외부 접속 단자층(161)의 상기 제1 방향에 따른 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 3h를 참조하면, 예비 외부 접속 단자층(161)을 형성한 후에, 제2 마스크 패턴(도 3g 의 183)을 제거한다. 제2 마스크 패턴(도 3g의 183)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 3i를 참조하면, 제2 마스크 패턴(도 3g의 183)을 제거한 이후, 제2 마스크 패턴(도 3g의 183)이 제거되어 노출된 하부 금속층(도 3g의 151m)의 일부를 제거한다. 즉, 예비 외부 접속 단자층(161) 및 상부 금속층(153)에 의해 덮인 하부 금속층(도 3g의 151m)의 제1 부분은 잔류하고, 제2 마스크 패턴(도 3g의 183)이 제거되어 노출된 하부 금속층(도 3g의 151m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 3g의 151m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

상기 하부 금속층(도 3g의 151m)의 제2 부분은 등방성 식각에 의하여 제거될 수 있다. 상기 하부 금속층(도 3g의 151m)은 제2 마스크 패턴(도 3g의 183)의 하부에 위치하던 부분(즉 제2 부분)뿐만 아니라 예비 외부 접속 단자층(161) 및 상부 금속층(153)에 의해 덮인 하부 금속층의 부분(즉 제1 부분)의 가장자리의 일부도 제거될 수 있다. 이러한 제1 부분의 가장자리의 부분적인 제거로 인하여 하부 금속층(151)의 측벽은 상부 금속층(153)의 측벽(1531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(151)의 측벽(1511, 도 2 참조)은 상기 상부 금속층(153)의 측벽(1531)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다.

도 4는 도 3i의 IV 부분을 확대한 부분 확대도이다.

도 4를 참조하면, 상기 하부 금속층(151)의 측벽(1511)은 오목한 곡면을 가질 수 있다. 구체적으로, 상기 측벽(1511)은 상기 하부 금속층(151)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 상기 측벽(1511)은 상부 금속층(153)과 만나는 부분의 선단 부분(1511a)이 상기 제 2 절연 패턴(133)과 만나는 부분의 선단 부분(1511b)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 더 후퇴될 수 있다.

상기 하부 금속층(151)의 측벽(1511)은 상기 상부 금속층(153)의 측벽(1531)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 내측으로 제1 폭(151W)만큼 후퇴될 수 있다. 여기서 상기 제1 폭(151W)은 상기 하부 금속층(151)의 측벽(1511)의 프로파일에서 상기 상부 금속층(153)의 측벽(1531)으로부터 가장 많이 후퇴된 지점을 기준으로 삼을 수 있다.

일부 실시예들에 있어서, 상기 제1 폭(151W)은 약 5 마이크로미터 내지 약 50 마이크로미터, 약 8 마이크로미터 내지 약 30 마이크로미터, 또는 약 10 마이크로미터 내지 약 25 마이크로미터일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.

도 3j를 참조하면, 예비 외부 접속 단자층(161) 상에 플럭스(flux, 180)를 도포하고, 플럭스(180)가 도포된 예비 외부 접속 단자층(161) 상에 솔더볼(163)을 배치한다. 솔더볼(163)은 구형 또는 볼 형상을 가질 수 있다.

도 3k를 참조하면, 예비 외부 접속 단자(도 3j의 161) 상에 솔더볼(도 3j의 163)을 배치한 이후, 리플로우 공정을 수행하여 외부 접속 단자(160)를 형성할 수 있다. 상기 리플로우 공정은 높은 온도, 예를 들어 약 200℃ 내지 약 280℃의 온도에서 수십 초 내지 수 분 동안 수행될 수 있다. 리플로우 공정 동안, 솔더볼(도 3j의 163) 및 예비 외부 접속 단자(도 3j의 161)이 높은 온도에서 용융된 후 경화됨에 따라, 솔더볼(도 3j의 163) 및 예비 외부 접속 단자(도 3j의 161)이 일체가 된 외부 접속 단자(160)가 형성될 수 있다.

예비 외부 접속 단자(도 3j의 161)이 미리 형성된 상태에서 리플로우 공정을 수행하기 때문에, 예비 외부 접속 단자(도 3j의 161)으로부터 생성된 외부 접속 단자(160)은 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 이 경우, 상부 금속층(153)의 측벽(1531) 상에서, 외부 접속 단자(160)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 예비 외부 접속 단자(도 3j의 161)의 상기 제1 방향에 따른 두께와 같거나 또는 보다 클 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531) 상에서, 외부 접속 단자(160)의 상기 제1 방향에 따른 최소 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

또, 상기 예비 외부 접속 단자(도 3j의 161)의 조성이 솔더볼(도 3j의 163)과 동일한 경우에는 상기 예비 외부 접속 단자(도 3j의 161)와 솔더볼 사이의 경계가 확인되지 않으면서 대체로 균일한 외부 접속 단자(160)가 생성될 수 있다. 일부 실시예들에 있어서, 예비 외부 접속 단자(도 3j의 161)의 두께가 충분히 얇은 경우, 리플로우와 함께 예비 외부 접속 단자를 이루는 성분들이 신속하게 솔더볼 내부로 확산되어 상기 예비 외부 접속 단자(도 3j의 161)와 솔더볼 사이의 경계가 확인되지 않으면서 대체로 균일한 외부 접속 단자(160)가 생성될 수도 있다.

일부 실시예들에 있어서, 상기 예비 외부 접속 단자(도 3j의 161)가 금(Au)의 층과 같이 단일 금속의 층을 포함하는 경우, 상기 리플로우에 의하여 상기 예비 외부 접속 단자(도 3j의 161)는 상부 금속층(153) 및/또는 솔더볼(도 3j의 163)의 특정 성분과 금속간 화합물(intermetallic compound, IMC)을 형성할 수 있다. 이 경우 외부 접속 단자(160)와 외부 패드(150)의 사이에 상기 IMC가 개재될 수 있다.

일부 실시예들에 있어서, 리플로우에 의하여 생성된 상기 IMC는 외부 패드(150) 상의 요철을 일부 또는 전부 매립할 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여 상기 반도체 패키지를 도 1에 도시된 것과 같은 개별 단위의 반도체 패키지(100)로 개별화할 수 있다.

일부 실시예들에 있어서, 도 3g에 도시된 단계에서 예비 외부 접속 단자층(161)의 형성은 생략될 수 있다. 이 경우 도 3f 내지 도 3h의 단계들이 생략될 수 있다. 즉, 제2 마스크 패턴(도 3g의 183)의 형성 없이 도 3e에 도시된 단계의 이후에 바로 하부 금속층(도 3g의 151m)의 노출된 부분을 제거할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 외부 접속 단자(160)은 외부 패드(150)를 완전히 덮을 수 있다. 특히, 외부 패드(150)를 10 마이크로미터 이상의 높이(도 2의 150h 참조)를 가지도록 두껍게 형성하는 경우, 리플로우 공정 이후에도 외부 패드(150)의 가장자리가 외부로 노출되고, 하부 금속층(151) 및 상부 금속층(153)과의 밀착성이 불량한 문제가 빈번히 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 외부 패드(150)를 덮는 예비 외부 접속 단자(도 3i의 161)을 미리 형성한 이후 리플로우 공정을 수행하므로, 외부 접속 단자(160)은 외부 패드(150)를 완전히 덮고 상부 금속층(153)의 하부로 연장되어 하부 금속층(151)과 접촉하도록 형성될 수 있다. 외부 접속 단자(160)에 의해 외부 패드(150)가 외부와 단절되므로, 외부 패드(150)의 손상을 방지할 수 있다.

도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 도 1에 도시된 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

본 실시예의 제조 방법은 도 3a 내지 도 3k를 참조하여 설명한 실시예의 제조 방법과 도 3a 내지 도 3d의 단계들에 있어서 서로 동일하다. 따라서 서로 차이가 있는 제조 단계들을 중심으로 설명한다.

도 5a에 도시한 단계는 도 3a 내지 도 3d의 단계들에 이어지는 단계이다. 도 5a를 참조하면, 상부 금속층(153)을 형성한 후에, 하부 금속층(151m) 상의 제1 마스크 패턴(도 3d의 181)을 제거한다. 제1 마스크 패턴(도 3d의 181)은, 예를 들어 스트립(strip) 공정을 통해 제거될 수 있다.

이어서, 제1 마스크 패턴(도 3d의 181)이 제거되어 노출된 하부 금속층(도 3d의 151m)의 일부를 제거한다. 즉, 상부 금속층(153)에 의해 덮인 하부 금속층(도 3d의 151m)의 제1 부분은 잔류하고, 제1 마스크 패턴(도 3d의 181)이 제거되어 노출된 하부 금속층(도 3d의 151m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 3d의 151m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

상기 하부 금속층(도 3d의 151m)의 제2 부분은 등방성 식각에 의하여 제거될 수 있다. 상기 하부 금속층(도 3d의 151m)은 제1 마스크 패턴(도 3d의 181)의 하부에 위치하던 부분(즉 제2 부분)뿐만 아니라 상부 금속층(153)에 의해 덮인 하부 금속층의 부분(즉 제1 부분)의 가장자리의 일부도 제거될 수 있다. 이러한 제1 부분의 가장자리의 부분적인 제거로 인하여 하부 금속층(151)의 측벽은 상부 금속층(153)의 측벽(1531)보다 내측에 위치하는 측방향 프로파일을 가질 수 있다. 즉, 상기 하부 금속층(151)의 측벽(1511, 도 2 참조)은 상기 상부 금속층(153)의 측벽(1531)보다 상기 하부 금속층(151)의 중심 쪽을 향하여 내측으로 후퇴되어 있을 수 있다.

도 5b를 참조하면, 제1 마스크 패턴(도 3d의 181)을 제거한 후에, 제2 절연 패턴(133) 상에 제2 마스크 패턴(183)을 형성한다. 제2 마스크 패턴(183)은 상부 금속층(153)을 노출시키는 개구부(183H)를 포함할 수 있다. 예를 들어, 제2 마스크 패턴(183)은 제2 절연 패턴(133) 및 상부 금속층(153) 상에 감광성 물질막을 형성하고, 상기 감광성 물질막에 대한 노광 및 현상 공정을 통해 상기 감광성 물질막을 패터닝할 수 있다.

예시적인 실시예들에서, 제2 마스크 패턴(183)의 개구부(183H)는 상부 금속층(153) 보다 큰 폭을 가지도록 형성될 수 있다. 제2 마스크 패턴(183)의 개구부(183H)를 통해, 상부 금속층(153)의 상면 및 측벽(1531)이 노출될 수 있고, 상부 금속층(153)의 측벽(1531) 근방의 제2 절연 패턴(133)의 일부분이 노출될 수 있다.

도 5c를 참조하면, 제2 마스크 패턴(183)을 형성한 후에, 제2 마스크 패턴(183)의 개구부(183H) 내에 외부 패드(150)를 덮는 예비 외부 접속 단자층(161)을 형성한다. 예를 들어, 예비 외부 접속 단자층(161)은 상부 금속층(153)의 상면, 상부 금속층(153)의 측벽(1531), 및 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 노출된 제2 절연 패턴(133)을 덮을 수 있다. 예를 들어, 예비 외부 접속 단자층(161)은 도금 공정을 통해 형성될 수 있다.

예를 들어, 예비 외부 접속 단자층(161)은 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 예비 외부 접속 단자층(161)은 후속 공정을 통해 예비 외부 접속 단자층(161) 상에 배치되는 솔더볼(도 3j의 163)과 동일한 물질로 이루어질 수 있다.

도 5d를 참조하면, 예비 외부 접속 단자층(161)을 형성한 후에, 제2 마스크 패턴(도 5c 의 183)을 제거한다. 제2 마스크 패턴(도 5c의 183)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

도 6은 도 5d의 VI 부분을 확대한 부분 확대도이다.

도 6을 참조하면, 상기 하부 금속층(151)의 측벽(1511)은 오목한 곡면을 가질 수 있다. 구체적으로, 상기 측벽(1511)은 상기 하부 금속층(151)의 중심 쪽을 향하는 오목한 프로파일을 가질 수 있다. 상기 측벽(1511)의 형태와 구성은 도 4를 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.

상기 예비 외부 접속 단자층(161)은 돌출부(1533)의 하부로 연장되는 연장부(161e)를 포함할 수 있다. 상기 연장부(161e)는 위로는 상기 상부 금속층(153)의 하부 표면과 접촉하고 아래로는 상기 제2 절연 패턴(133)의 상부 표면과 접촉할 수 있다. 나아가, 상기 연장부(161e)는 상기 하부 금속층(151)의 측벽(1511)과 적어도 부분적으로 접촉할 수 있다.

이후 도 3j 및 도 3k를 참조하여 설명한 단계에 의하여 반도체 패키지(100)를 제조할 수 있다.

도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)의 단면도이다. 도 7에 도시된 반도체 패키지(100a)는 확산 배리어층(170)을 더 포함한다는 점을 제외하고는 도 1 및 도 2에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다. 도 7에 있어서, 도 1 및 도 2와 중복된 설명은 생략하거나 간단히 한다.

도 7을 참조하면, 반도체 패키지(100a)는 반도체 칩(110), 상기 반도체 칩(110) 상의 재배선 구조체(120), 외부 접속 단자(160), 확산 배리어층(170)을 포함할 수 있다.

확산 배리어층(170)은 외부 접속 단자(160)과 외부 패드(150) 사이에 개재될 수 있다. 확산 배리어층(170)은, 예를 들어 상부 금속층(153)의 상면 및 상부 금속층(153)의 측벽(1531)을 덮을 수 있다. 또한, 확산 배리어층(170)의 하부면은 상기 상부 금속층(153)의 하부 표면과 동일 평면 상에 있을 수 있다. 즉, 확산 배리어층(170)의 하부면은 상기 하부 금속층(151)의 상부 표면과 동일 평면 상에 있을 수 있다..

예를 들어, 확산 배리어층(170)은 니켈(Ni), 코발트(Co), 구리(Cu) 또는 이들의 조합을 포함할 수 있다.

예시적인 실시예들에서, 확산 배리어층(170)은 외부 접속 단자(160)과는 다른 물질을 포함할 수 있고, 외부 패드(150)와는 다른 물질을 포함할 수 있다. 예를 들어, 외부 패드(150)의 상부 금속층(153)이 구리(Cu)를 포함하고 외부 접속 단자(160)가 주석(Sn) 및 은(Ag)을 포함하는 경우, 확산 배리어층(170)은 니켈(Ni) 또는 니켈의 합금을 포함할 수 있다.

확산 배리어층(170)은 외부 접속 단자(160)과 외부 패드(150) 사이에 개재되어, 외부 접속 단자(160)과 외부 패드(150) 사이의 반응에 의한 금속간 화합물의 과도한 생성을 방지할 수 있다.

나아가, 확산 배리어층(170)은 외부 패드(150)를 덮음으로써 외부 패드(150)가 외부로 노출되는 것을 방지할 수 있고, 외부 패드(150)가 외부로 노출됨에 따른 외부 패드(150)의 손상을 방지함으로써 반도체 패키지(100a)의 신뢰성을 향상시킬 수 있다.

도 8a 내지 도 8c는 도 7의 도시된 반도체 패키지(100a)의 제조 방법을 순서에 따라 나타낸 단면도들이다.

도 8a를 참조하면, 도 3f의 결과물에 상응하는 구조체를 준비하고, 제2 마스크 패턴(183)의 개구부(183H) 내에 외부 패드(150)를 덮는 확산 배리어층(170)을 형성한다. 확산 배리어층(170)은 상부 금속층(153)의 상면, 상부 금속층(153)의 측벽(1531), 및 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이로 노출된 하부 금속층(151m)을 덮을 수 있다. 예를 들어, 확산 배리어층(170)은 도금 공정을 통해 형성될 수 있다.

예시적인 실시예들에서, 확산 배리어층(170)은 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 내벽 사이의 공간을 채우도록 형성될 수 있다. 그에 따라, 상부 금속층(153)의 측벽(1531)을 덮는 확산 배리어층(170)의 제1 방향(예를 들어, X 방향 또는 Y 방향)에 따른 두께는 상부 금속층(153)의 측벽(1531)과 제2 마스크 패턴(183)의 상기 내벽 사이의 이격 거리에 대응될 수 있다. 예를 들어, 상부 금속층(153)의 측벽(1531)을 덮는 확산 배리어층(170)의 상기 제1 방향에 따른 두께는 5 마이크로미터 내지 50 마이크로미터 사이일 수 있고, 또는 10 마이크로미터 내지 30 마이크로미터 사이일 수 있다.

도 8b를 참조하면, 확산 배리어층(170)을 형성한 이후, 제2 마스크 패턴(도 8a의 183)을 제거한다. 제2 마스크 패턴(도 8a의 183)은, 예를 들어 스트립 공정을 통해 제거될 수 있다.

제2 마스크 패턴(도 8a의 183)을 제거한 이후, 제2 마스크 패턴(도 8a의 183)이 제거되어 노출된 하부 금속층(도 8a의 151m)의 일부를 제거한다. 즉, 확산 배리어층(170) 및 상부 금속층(153)에 의해 덮인 하부 금속층(도 8a의 151m)의 제1 부분은 잔류하고, 제2 마스크 패턴(도 8a의 183)이 제거되어 노출된 하부 금속층(도 8a의 151m)의 제2 부분은 제거될 수 있다. 예를 들어, 하부 금속층(도 8a의 151m)의 상기 제2 부분은 식각 공정을 통해 제거될 수 있다.

하부 금속층(151)의 형성에 대해서는 도 3i 등을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.

도 8c를 참조하면, 확산 배리어층(170) 상에 외부 접속 단자(160)를 형성한다. 외부 접속 단자(160)를 형성하기 위하여, 도 3j 및 도 3k를 참조하여 설명된 것과 유사하게, 확산 배리어층(170) 상에 플럭스(도 3j의 180 참조)를 도포하고, 상기 플럭스가 도포된 확산 배리어층(170) 상에 솔더볼(도 3j의 163 참조)을 배치하고, 상기 솔더볼을 용융 및 경화시키는 리플로우 공정을 수행할 수 있다.

이후, 웨이퍼 레벨로 제조된 반도체 패키지를 스크라이브 레인을 따라 절단하여 상기 반도체 패키지를 도 7에 도시된 것과 같은 개별 단위의 반도체 패키지(100a)로 개별화할 수 있다.

본 발명의 예시적인 실시예들에 의하면, 리플로우 공정을 통해 형성된 외부 접속 단자(160)가 외부 패드(150)의 상부 금속층(153)의 측벽(1531)까지 덮지 않도록 형성된 경우에도, 외부 패드(150)를 덮는 확산 배리어층(170)을 형성한 상태에서 리플로우 공정을 수행하므로, 외부 패드(150)는 확산 배리어층(170)에 완전히 덮일 수 있다.

도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 단면도이다. 도 10은 도 9의 "X"로 표시된 영역을 확대하여 나타낸 단면도이다.

도 9 및 도 10을 참조하면, 외부 접속 단자(160)와 외부 패드(150) 사이에 금속간 화합물 영역(155)이 더 형성되어 있는 점을 제외하면 도 1 및 도 2를 참조하여 설명한 반도체 패키지(100)와 동일하다. 따라서, 이하에서는 이러한 차이점을 중심으로 반도체 패키지(100b)를 설명하기로 한다.

도 9에 도시된 바와 같이 리플로우에 의하여 상기 외부 접속 단자(190)가 형성된 후, 상기 외부 접속 단자(160)와 외부 패드(150) 사이에 금속간 화합물 영역(155)이 형성될 수 있다. 상기 금속간 화합물 영역(155)은 상기 외부 패드(150)를 구성하는 하나 이상의 금속 원소와 상기 외부 접속 단자(160)를 구성하는 하나 이상의 금속 원소가 소정의 양론 비율로 화합물을 형성한 합금을 포함한다.

일부 실시예들에 있어서, 상기 금속간 화합물 영역(155) 내에 포함된 금속간 화합물의 조성은 위치에 따라 변화할 수 있다. 도 10을 참조하면, 상기 금속간 화합물 영역(155)은 하부 금속층(151)에 인접하여 제 1 금속간 화합물 영역(155L)을 갖고, 상기 하부 금속층(151)으로부터 이격되어 제 2 금속간 화합물 영역(155H)을 가질 수 있다.

일부 실시예들에 있어서, 상기 제 1 금속간 화합물 영역(155L)은 상기 제 2 금속간 화합물 영역(155H)에 비하여 하부 금속층(151)을 구성하는 금속 원소를 포함하는 금속간 화합물의 농도가 상대적으로 더 높을 수 있다. 일부 실시예들에 있어서, 상기 제 1 금속간 화합물 영역(155L)의 금속간 화합물에서 상기 하부 금속층(151)을 구성하는 금속 원소의 농도에 비하여 외부 접속 단자(160)를 구성하는 금속 원소의 농도가 더 높을 수 있다. 일부 실시예들에 있어서, 상기 제 2 금속간 화합물 영역(155H)의 금속간 화합물에서 상기 하부 금속층(151)을 구성하는 금속 원소의 농도에 비하여 상부 금속층(153) 및 외부 접속 단자(160)를 구성하는 금속 원소의 농도가 더 높을 수 있다.

이와 같은 금속간 화합물 영역(155)은, 예를 들면 도 3k에 도시한 바와 같은 리플로우 공정에 의하여 형성될 수 있다. 즉 도 3j에 도시된 바와 같이 플럭스(180)가 도포된 예비 외부 접속 단자층(161) 상에 솔더볼(163)을 배치한 후, 도 3k에 도시한 바와 같이 리플로우 공정을 수행하면 외부 접속 단자(160)와 외부 패드(150) 사이에 금속간 화합물 영역(155)이 형성될 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

100: 반도체 패키지 110: 반도체 칩
120: 재배선 구조체 130: 절연 패턴
131: 제1 절연 패턴 133: 제2 절연 패턴
140: 배선 패턴 150: 외부 패드
151: 하부 금속층 153: 상부 금속층
160 외부 접속 단자 161: 예비 외부 접속 단자
163: 솔더볼

Claims

제1 면 상에 마련된 도전성 패드를 포함하는 기판;
상기 도전성 패드를 적어도 부분적으로 노출하며 상기 제1 면 상에 제공된 절연 패턴;
상기 도전성 패드에 연결된 하부 금속층;
상기 하부 금속층 상에 제공된 상부 금속층; 및
상기 상부 금속층의 상부 표면 전체 및 측벽면 전체를 덮는 외부 접속 단자;
을 포함하고,
상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 상기 측벽면보다 내측에 위치하는 반도체 패키지.
제 1 항에 있어서,
상기 하부 금속층의 측면은 오목한 곡면을 포함하고,
상기 상부 금속층은 상기 하부 금속층에 대하여 측방향으로 돌출된 돌출부를 포함하며,
상기 외부 접속 단자는 상기 상부 금속층의 상기 돌출부의 하부로 연장되는 연장부를 포함하는 것을 특징으로 하는 반도체 패키지.
제 2 항에 있어서,
상기 외부 접속 단자는 상기 상부 금속층의 하부 표면과 접촉하는 것을 특징으로 하는 반도체 패키지.
제 3 항에 있어서,
상기 연장부는 상기 하부 금속층의 상기 측면과 접촉하는 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서,
상기 외부 접속 단자와 상기 상부 금속층의 사이에 금속간 화합물을 더 포함하는 것을 특징으로 하는 반도체 패키지.
제 2 항에 있어서,
상기 외부 접속 단자는 상기 상부 금속층의 측벽면 및 상기 측벽면 근방의 상기 절연 패턴의 상부 표면과 접촉하는 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서,
상기 기판은 반도체 기판을 포함하고,
상기 도전성 패드는 상기 반도체 기판에 전기적으로 연결된 칩 패드인 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서,
상기 하부 금속층은 배선 패턴에 의하여 상기 도전성 패드에 전기적으로 연결되고,
상기 배선 패턴의 두께는 3 마이크로미터 내지 8 마이크로미터이고,
상기 배선 패턴의 두께(T1)에 대한 상기 상부 금속층 및 상기 하부 금속층의 두께의 합(T2)의 비율(T2/T1)이 1.25 내지 40인 것을 특징으로 하는 반도체 패키지.
제 1 항에 있어서,
상기 제1 면에 수직한 방향으로의 상기 상부 금속층의 두께는 약 10 마이크로미터 내지 약 100 마이크로미터인 것을 특징으로 하는 반도체 패키지.
반도체 장치;
상기 반도체 장치의 제1 면 상의 절연 패턴;
상기 절연 패턴 내의 배선 패턴;
상기 배선 패턴을 통해 상기 반도체 장치의 칩 패드에 연결되고, 상기 절연 패턴 상의 하부 금속층 및 상기 하부 금속층 상의 상부 금속층을 포함하는 외부 패드; 및
상기 외부 패드 상에 마련되고, 상기 외부 패드를 덮는 외부 접속 단자;
을 포함하고,
상기 상부 금속층은 상기 제1 면에 수직한 방향으로 약 10 마이크로미터 내지 약 100 마이크로미터의 두께를 갖고,
상기 하부 금속층의 측방향 프로파일은 상기 상부 금속층의 상기 측벽면보다 내측에 위치하고,
상기 외부 접속 단자는 상기 상부 금속층의 하부면과 적어도 부분적으로 접촉하는 반도체 패키지.
제 10 항에 있어서,
상기 외부 접속 단자는 상기 상부 금속층의 측벽면 전체와 접촉하고, 상기 하부 금속층의 측벽면과 적어도 부분적으로 접촉하는 것을 특징으로 하는 반도체 패키지.
제 11 항에 있어서,
상기 외부 접속 단자는 상기 상부 금속층과 인접하는 절연 패턴과 적어도 부분적으로 접촉하는 것을 특징으로 하는 반도체 패키지.
반도체 장치의 제1 면 상에, 절연 패턴 및 상기 절연 패턴 내의 배선 패턴을 형성하는 단계;
상기 절연 패턴 및 상기 절연 패턴을 통해 노출된 상기 배선 패턴을 덮는 하부 금속층을 형성하는 단계;
상기 하부 금속층 상에, 상기 하부 금속층의 일부분를 노출시키는 제1 개구부를 포함하는 제1 마스크 패턴을 형성하는 단계;
상기 제1 마스크 패턴의 상기 제1 개구부 내에, 상기 하부 금속층에 연결된 상부 금속층을 형성하는 단계;
상기 제1 마스크 패턴을 제거하는 단계;
노출된 상기 하부 금속층을 제거하는 단계; 및
상기 예비 외부 접속 단자층 상에 솔더볼을 배치하고, 리플로우 공정을 수행하여 상기 예비 외부 접속 단자층과 상기 솔더볼이 일체화된 외부 접속 단자를 형성하는 단계;
를 포함하고,
상기 하부 금속층을 제거하는 단계는 상기 상부 금속층이 상기 하부 금속층에 대하여 상대적으로 돌출되도록 상기 상부 금속층의 하부의 상기 하부 금속층의 가장자리를 제거하는 단계를 포함하는 반도체 패키지의 제조 방법.
제 13 항에 있어서,
상기 제1 마스크 패턴을 제거하는 단계의 이후에,
상기 절연 패턴 상에, 상기 상부 금속층을 노출시키는 제2 개구부를 포함하는 제2 마스크 패턴을 형성하는 단계;
상기 제2 마스크 패턴의 상기 제2 개구부 내에, 상기 상부 금속층의 상면 및 측벽을 덮는 예비 외부 접속 단자층을 형성하는 단계; 및
상기 제2 마스크 패턴을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
제 14 항에 있어서,
상기 노출된 상기 하부 금속층을 제거하는 단계는 상기 제1 마스크 패턴을 제거하는 단계의 이후, 및 상기 제2 마스크 패턴을 형성하는 단계의 이전에 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
제 14 항에 있어서,
상기 노출된 상기 하부 금속층을 제거하는 단계는 상기 제2 마스크 패턴을 제거하는 단계의 이후에 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.