KR20200077566A - 플래시 메모리에서의 프로그래밍 동안 플로팅 게이트와 플로팅 게이트 간의 커플링 효과들을 최소화시키기 위한 시스템 및 방법 - Google Patents

플래시 메모리에서의 프로그래밍 동안 플로팅 게이트와 플로팅 게이트 간의 커플링 효과들을 최소화시키기 위한 시스템 및 방법 Download PDF

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Abstract

비휘발성 메모리 셀 어레이들에 대한 개선된 프로그래밍 기술이 제공되는데, 여기서 더 높은 프로그래밍 값들로 프로그래밍될 메모리 셀들이 첫 번째로 프로그래밍되고, 더 낮은 프로그래밍 값들로 프로그래밍될 메모리 셀들은 두 번째로 프로그래밍된다. 이러한 기술은 이전에 프로그래밍된 셀들이 더 높은 프로그램 레벨들로 프로그래밍되고 있는 인접 셀에 의해 역 증분식으로 프로그래밍되는 것의 수를 감소시키거나 없애고, 플로팅 게이트와 플로팅 게이트 간의 커플링에 의해 야기되는, 대부분의 메모리 셀들에 대한 역 증분식 프로그래밍의 크기를 감소시킨다. 메모리 디바이스는 비휘발성 메모리 셀들의 어레이, 및 인입 데이터와 연관된 프로그래밍 값들을 식별하도록, 그리고 인입 데이터가 프로그래밍 값들의 내림차순 값의 타이밍 순서로 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하도록 구성된 컨트롤러를 포함한다.

Description

플래시 메모리에서의 프로그래밍 동안 플로팅 게이트와 플로팅 게이트 간의 커플링 효과들을 최소화시키기 위한 시스템 및 방법
관련 출원
본 출원은 2017년 12월 20일자로 출원된 미국 특허 출원 제15/849,268호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것으로, 보다 구체적으로는, 동작 전압들의 최적화에 관한 것이다.
비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 분리형 게이트 메모리 셀이 미국 특허 제5,029,130호에 개시되어 있다(이 특허는 모든 목적들을 위해 본 명세서에 참고로 포함된다). 이러한 메모리 셀은 소스 영역과 드레인 영역 사이에 연장되는 기판의 채널 영역 위에 배치되고 그의 전도율을 제어하는 제어 게이트 및 플로팅 게이트를 갖는다. (플로팅 게이트 상에 전자들을 주입함으로써) 메모리 셀을 프로그래밍하고, (플로팅 게이트로부터 전자들을 제거함으로써) 메모리 셀을 소거하고, (플로팅 게이트의 프로그래밍 상태를 결정하기 위해 채널 영역의 전도율을 측정하거나 검출함으로써) 메모리 셀을 판독하기 위해 전압들의 다양한 조합들이 제어 게이트, 소스 및 드레인에 인가된다.
비휘발성 메모리 셀들 내의 게이트들의 구성 및 개수는 달라질 수 있다. 예를 들어, 미국 특허 제7,315,056호(이 특허는 모든 목적들을 위해 본 명세서에 참고로 포함됨)는 소스 영역 위에 프로그래밍/소거 게이트를 추가로 포함하는 메모리 셀을 개시한다. 미국 특허 제7,868,375호(이 특허는 모든 목적들을 위해 본 명세서에 참고로 포함됨)는 소스 영역 위에 소거 게이트를 그리고 플로팅 게이트 위에 커플링 게이트를 추가로 포함하는 메모리 셀을 개시한다.
역사적으로, 전술된 메모리 셀들은 디지털 방식으로 사용되었으며, 이는 메모리 셀들이 2개의 프로그래밍된 상태들, 즉 프로그래밍된 상태(즉, 0 상태), 및 프로그래밍되지 않은 상태(즉, 소거 또는 1 상태)를 가졌음을 의미한다. 더 최근에는, 전술된 메모리 셀들에 대한 애플리케이션들이 개발되고 있는데, 여기서 메모리 셀들은, 각각의 메모리 셀이 연속적인 아날로그 프로그램 상태 범위 내의 어디에서든 프로그래밍된 상태로 프로그래밍될 수 있도록 아날로그 방식으로 프로그래밍되고 소거된다. 또는, 메모리 셀들은 디지털 방식으로 프로그래밍되고 소거되는데, 여기서 각각의 메모리 셀은 많은 가능한 프로그래밍 상태들 중 하나의 상태로 프로그래밍될 수 있다. 어느 쪽이든, 프로그램 및 소거 동작들은, 원하는 프로그램 상태가 달성될 때까지 (예를 들어, 일련의 프로그램 또는 소거 펄스들을 사용하여, 그리고 펄스들 사이의 프로그램 상태를 측정하여) 증분식으로 수행된다. 두 경우들 모두에서, 메모리 셀들은 그들의 프로그래밍 상태들의 정확한 프로그래밍을 요구한다.
위에서 참조된 메모리 셀들 모두에 대해, 메모리 셀들은 로우(row)들 및 컬럼(column)들의 어레이로 구성된다. 메모리 셀들을 프로그래밍하는 종래의 기술은 순차적으로, 로우 단위로, 셀 단위로, 로우 내의 제1 메모리 셀로 시작하여, 다음 메모리 셀로 이동하는데, 전체 로우가 프로그래밍될 때까지, 한 번에 하나의 셀에 대해 그렇게 하는 것이다. 그러나, 임계 치수들이 축소됨에 따라, 동일한 로우 내의 인접한 플로팅 게이트들 사이의 크로스 커플링은 하나의 플로팅 게이트의 프로그래밍 상태가 인접한 메모리 셀에서의 프로그래밍 동작에 의해 부정적인 영향을 받는 결과를 가져올 수 있다는 것이 밝혀졌다. 예를 들어, 로우 내의 제1 메모리 셀이 프로그래밍되고, 그 다음에 로우 내의 제2 메모리 셀이 프로그래밍되는 경우, 제2 메모리 셀의 프로그래밍은 플로팅 게이트와 플로팅 게이트 간의 커플링을 통해 제1 메모리 셀의 프로그래밍 상태를 변경할 수 있고, 등등을 할 수 있어, 일부 메모리 셀들에서 원하지 않는 프로그래밍 에러들이 발생하게 한다. 역 증분식(adverse incremental) 프로그래밍의 크기는 인접 셀의 프로그래밍 레벨에 비례한다. 임의의 주어진 셀의 프로그래밍 레벨이 높을수록, 그것이 그의 이웃 셀들에 하게 되는 공격성이 심해진다.
인접한 메모리 셀들 사이의 크로스 커플링에 의해 야기되는 프로그래밍 에러들의 양을 감소시키는 비휘발성 메모리 어레이 동작 기술이 필요하다.
전술한 문제들 및 필요성들은, 비휘발성 메모리 셀들의 어레이, 및 인입 데이터(incoming data)와 연관된 프로그래밍 값들을 식별하도록, 그리고 인입 데이터가 프로그래밍 값들의 내림차순 값의 타이밍 순서로 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하도록 구성되는 컨트롤러를 포함하는 메모리 디바이스에 의해 다루어진다.
메모리 디바이스는, 비휘발성 메모리 셀들의 어레이, 및 인입 데이터와 연관된 프로그래밍 값들을 식별하도록, 인입 데이터의 각각의 데이터를, 그것과 연관된 프로그래밍 값에 기초하여 복수의 데이터 그룹들 중 하나의 데이터 그룹과 연관시키도록 - 데이터 그룹들 각각은 고유 프로그래밍 값 또는 프로그래밍 값들의 고유 범위와 연관됨 -, 그리고 인입 데이터의 데이터 그룹들이 고유 프로그래밍 값들의 내림차순 값의 타이밍 순서로 또는 복수의 데이터 그룹들의 프로그래밍 값들의 고유 범위에서 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하도록 구성되는 컨트롤러를 포함한다.
비휘발성 메모리 셀들의 어레이를 포함하는 메모리 디바이스를 동작시키는 방법은, 인입 데이터와 연관된 프로그래밍 값들을 식별하는 단계, 및 인입 데이터가 프로그래밍 값들의 내림차순 값의 타이밍 순서로 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하는 단계를 포함한다.
비휘발성 메모리 셀들의 어레이를 포함하는 메모리 디바이스를 동작시키는 방법은, 인입 데이터와 연관된 프로그래밍 값들을 식별하는 단계, 인입 데이터의 각각의 데이터를, 그것과 연관된 프로그래밍 값에 기초하여 복수의 데이터 그룹들 중 하나의 데이터 그룹과 연관시키는 단계 - 데이터 그룹들 각각은 고유 프로그래밍 값 또는 프로그래밍 값들의 고유 범위와 연관됨 -, 및 인입 데이터의 데이터 그룹들이 고유 프로그래밍 값들의 내림차순 값의 타이밍 순서로 또는 복수의 데이터 그룹들의 프로그래밍 값들의 고유 범위에서 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 제1 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 2는 제2 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 3은 제3 분리형 게이트 비휘발성 메모리 셀의 측단면도이다.
도 4는 본 발명의 메모리 디바이스 아키텍처의 평면도이다.
본 발명은 비휘발성 메모리 셀 어레이들에 대한 개선된 프로그래밍 기술에 관한 것으로, 여기서 더 높은 프로그래밍 값들로 프로그래밍될 메모리 셀들이 첫 번째로 프로그래밍되고, 더 낮은 프로그래밍 값들로 프로그래밍될 메모리 셀들은 두 번째로 프로그래밍된다. 이러한 기술을 이용하여, 인접 셀들(이는 더 높은 프로그래밍 값으로 프로그래밍되고 있음)로부터 역 증분식으로 프로그래밍되는 메모리 셀들은 그들의 풀 프로그래밍(full programming) 값으로 아직 프로그래밍되지 않았을 가능성이 높고, 후속 프로그래밍에서 그러한 풀 프로그래밍 값에 도달할 것이다. 이미 프로그래밍되어 있고, 프로그래밍되고 있는 인접 셀들로부터 역 증분식 프로그래밍의 대상이 되는 메모리 셀들은 여전히 부정적인 영향을 받을 수 있지만, 인접 셀들이 부정적인 영향을 받는 셀보다 더 적거나 동일한 프로그래밍 값으로 프로그래밍되고 있기 때문에 부정적인 영향의 크기가 적어진다. 이러한 기술은 이전에 프로그래밍된 셀들이 최고 프로그램 레벨들로 프로그래밍되고 있는 인접 셀에 의해 역 증분식으로 프로그래밍되는 것의 수를 감소시키거나 없애고, 메모리 셀들 대부분에 대한 역 증분식 프로그래밍의 크기를 감소시킨다.
본 발명의 프로그래밍 기술은 임의의 주어진 로우에 대해 프로그래밍될 데이터의 반복적 검색을 수행함으로써 시작하여, 어느 메모리 셀들이 최고 프로그래밍 레벨에서 프로그래밍될 것인지, 어느 메모리 셀들이 다음의 최고 프로그래밍 레벨에서 프로그래밍될 것인지, 등등을 식별한다. 이어서, 메모리 셀들의 로우가 다음과 같이 프로그래밍된다. 먼저, 최고 프로그래밍 레벨에서 프로그래밍될 메모리 셀들이 처음에 프로그래밍된다. 이어서, 다음의 최고 프로그래밍 레벨에서 프로그래밍될 메모리 셀들이 다음으로 프로그래밍되는, 등등이다. 프로세스는 최저 프로그래밍 레벨에서 프로그래밍될 메모리 셀들이 프로그래밍될 때까지 계속된다. 이는 (메모리 셀들에 데이터를 저장하기 위한) 최고 프로그래밍 값과 연관된 인입 데이터가 먼저 프로그래밍되고, 최저 프로그래밍 값과 연관된 인입 데이터가 마지막으로 프로그래밍될 때까지, 이어서 다음의 최고 프로그래밍 값과 연관된 인입 데이터가 다음으로 프로그래밍되는, 등등인 것을 의미한다. 이러한 방식으로, 후속적인 프로그래밍 메모리 셀들로부터 이전에 프로그래밍된 메모리 셀들로의 역 증분식 프로그래밍이 최소화된다.
아래에서 더 상세히 설명되는 바와 같이, 메모리 셀들은 종종 컬럼 방향으로 연장되는 쌍들로 구성되어, 공통의 소스 라인을 공유한다. 따라서, (공통 소스 라인을 가로질러) 컬럼 방향으로 메모리 셀들 사이에 역 증분식 프로그래밍이 또한 있을 수 있다. 따라서, 제1 대안적 실시예로서, 본 발명의 프로그래밍 기술은 공통 소스 라인을 공유하는 임의의 2개의 로우들에 대해 프로그래밍될 데이터의 반복적 검색을 수행함으로써 시작하여, 어느 메모리 셀들이 최고 프로그래밍 레벨에서 프로그래밍될 것인지, 어느 메모리 셀들이 다음의 최고 프로그래밍 레벨에서 프로그래밍될 것인지, 등등을 식별할 수 있다. 이어서, 2개의 로우들의 메모리 셀들이 다음과 같이 프로그래밍된다. 먼저, 최고 프로그래밍 레벨에서 프로그래밍될 둘 모두의 로우들에서의 메모리 셀들이 처음에 프로그래밍된다. 이어서, 다음의 최고 프로그래밍 레벨에서 프로그래밍될 둘 모두의 로우들에서의 메모리 셀들이 다음으로 프로그래밍되는, 등등이다. 프로세스는 최저 프로그래밍 레벨에서 프로그래밍될 둘 모두의 로우들에서의 메모리 셀들이 프로그래밍될 때까지 계속된다. 다시, 이는 2개의 로우들에 대한 (메모리 셀들에 데이터를 저장하기 위한) 최고 프로그래밍 값과 연관된 인입 데이터가 먼저 프로그래밍되고, 2개의 로우들에 대한 최저 프로그래밍 값과 연관된 인입 데이터가 마지막으로 프로그래밍될 때까지, 이어서 2개의 로우들에 대한 다음의 최고 프로그래밍 값과 연관된 인입 데이터가 다음으로 프로그래밍되는, 등등인 것을 의미한다. 이러한 방식으로, 후속적인 프로그래밍 메모리 셀들로부터 이전에 프로그래밍된 메모리 셀들로의 역 증분식 프로그래밍이 로우 방향 및 컬럼 방향 둘 모두에서 최소화된다.
제2 대안의 실시예에서, 로우 또는 로우들의 쌍 내의 모든 메모리 셀들은 순차적인 셀 순서를 비롯한 임의의 순서로 소정의 중간 값으로(예컨대, 인입 데이터를 저장하기 위한 그들의 타깃 프로그래밍 값들의 50%로) 사전 프로그래밍될 수 있다. 이어서, 메모리 셀들이 전술된 방법론에 따라 그들의 프로그래밍을 완료하는데, 이때 최고 프로그래밍 값으로 프로그래밍될 메모리 셀들이 먼저 프로그래밍되고, 이어서 다음의 최고 프로그래밍 값으로 프로그래밍될 메모리 셀들이 다음으로 프로그래밍되는, 등등이다. 이러한 방식으로, 임의의 역 순차적 프로그래밍의 크기가 추가로 감소된다.
인입 데이터에 의해 지시된 바와 같은 프로그래밍 값의 순차적 내림차순으로 메모리 셀들을 프로그래밍하는 것이 바람직하지만, 본 발명의 목표들은 메모리 셀들을 2개 이상의 그룹들로 그룹화함으로써 달성될 수 있고, 여기서 프로그래밍되는 제1 그룹은 다음 그룹의 프로그래밍 값 범위보다 더 큰 범위 내의 연관된 프로그래밍 값들을 갖는, 등등이다. 이러한 그룹화는 어느 셀들이 어느 데이터를 저장하는지를 변경시키지 않고, 그것은 셀들이 프로그래밍되는 타이밍 순서에만 영향을 준다. 이는, 인입 데이터가, 메모리 셀들 내에 데이터를 저장하는 데 필요한, 그것과 연관된 프로그래밍 값 범위들에 기초하여 2개 이상의 그룹들로 그룹화되는 것을 의미한다. 최고 범위의 프로그래밍 값들과 연관된 인입 데이터의 그룹이 먼저 프로그래밍되고, 최저 범위의 프로그래밍 값들과 연관된 인입 데이터의 그룹이 마지막으로 프로그래밍될 때까지, 이어서 다음의 최고 범위의 프로그래밍 값들과 연관된 인입 데이터의 그룹이 다음으로 프로그래밍되는, 등등이다. 다시, 이러한 그룹화는 어느 데이터가 어느 셀과 어울리는지를 변경시키지 않으며, 그것은 인입 데이터가 프로그래밍되는 타이밍 순서만을 좌우한다. 그룹들의 개수가 많을수록, 인입 데이터가 더 세밀하게 그룹화되고, 역 순차적 프로그래밍의 크기가 더 최소화될 수 있다. 역 순차적 프로그래밍의 크기는, 그룹들의 개수가 인입 데이터 내의 데이터의 개수와 같을 때 완전히 최소화되어야 한다(즉, 각각의 그룹은 셀들 중 하나의 셀에 대해 단지 하나의 데이터일뿐이고, 이는 인입 데이터가 그룹화될 수 있는 가장 세분화된 것이고, 그 결과 전술한 바와 같이 프로그래밍 값의 순차적 내림차순으로 프로그래밍이 된다).
역 순차적 프로그래밍을 최소화하는 기술은 임의의 비휘발성 메모리 셀 설계로 구현될 수 있다. 예를 들어, 도 1은 이격된 소스 및 드레인 영역들(14/16)이 실리콘 반도체 기판(12)에 형성된 분리형 게이트 메모리 셀(10)을 도시한다. 기판의 채널 영역(18)이 소스/드레인 영역들(14/16) 사이에 정의된다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 배치되고 그로부터 절연된다(그리고 부분적으로 소스 영역(14) 위에 있고 그로부터 절연된다). 제어 게이트(워드 라인 게이트 또는 선택 게이트로도 지칭됨)(22)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된 하부 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 상부 부분을 갖는다(즉, 제어 게이트(22)는 플로팅 게이트(20)의 상부 에지 주위를 감싼다).
메모리 셀(10)은 제어 게이트(22) 상에 고 포지티브 전압을 그리고 소스 및 드레인 영역들(14/16) 상에 기준 전위를 배치함으로써 소거될 수 있다. 플로팅 게이트(20)와 제어 게이트(22) 사이의 높은 전압 강하는, 주지의 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘에 의해 플로팅 게이트(20) 상의 전자들이 플로팅 게이트(20)로부터 개재된 절연재를 통해 제어 게이트(22)로 터널링하게 할 것이다(플로팅 게이트(20)를 포지티브로 대전된 상태 - 소거된 상태 - 로 남김). 메모리 셀(10)은 드레인 영역(16)에 접지 전위를, 소스 영역(14) 상에 포지티브 전압을, 그리고 제어 게이트(22) 상에 포지티브 전압을 인가함으로써 프로그래밍될 수 있다. 이어서 전자들이 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이며, 이때 일부 전자들은 가속화되고 가열되며 이에 의해 그들은 플로팅 게이트(20) 상에 주입된다(플로팅 게이트를 네거티브로 대전된 상태 - 프로그래밍된 상태 - 로 남김). 메모리 셀(10)은 드레인 영역(16) 상에 접지 전위를, 소스 영역(14) 상에 포지티브 전압을, 그리고 제어 게이트(22) 상에 포지티브 전압을 배치함으로써 판독될 수 있다(제어 게이트(22) 아래의 채널 영역 부분을 턴온함). 플로팅 게이트가 포지티브로 대전(소거)되는 경우, 소스 영역(14)으로부터 드레인 영역(16)으로 전류가 흐를 것이다. 플로팅 게이트(20)가 네거티브로 더 대전될수록(즉, 그것이 더 많이 프로그래밍될수록), 플로팅 게이트 아래의 채널 영역이 덜 전도성이 될 것이다. 전류 흐름을 감지함으로써, 메모리 셀의 프로그래밍 상태가 감지될 수 있다.
도 2는 메모리 셀(10)과 동일한 요소들을 갖지만, 소스 영역(14) 위에 배치되고 그로부터 절연된 프로그램/소거(PE) 게이트(32)를 추가로 갖는 대안적인 분리형 게이트 메모리 셀(30)을 예시한다(즉, 이것은 3-게이트 설계이다). 메모리 셀(30)은 PE 게이트(32) 상에 고전압을 배치하여 플로팅 게이트(20)로부터 PE 게이트(32)로의 전자들의 터널링을 유도함으로써 소거될 수 있다. 메모리 셀(30)은 채널 영역(18)을 통해 흐르는 전류로부터의 전자들을 플로팅 게이트(20) 상에 주입하기 위해 제어 게이트(22), PE 게이트(32), 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치함으로써 프로그래밍될 수 있다. 메모리 셀(30)은 제어 게이트(22) 및 드레인 영역(16) 상에 포지티브 전압들을 배치하고, 전류 흐름을 감지함으로써 판독될 수 있다.
도 3은 메모리 셀(10)과 동일한 요소들을 갖지만, 소스 영역(14) 위에 배치되고 그로부터 절연된 소거 게이트(42), 및 플로팅 게이트(20) 위에 있고 그로부터 절연된 커플링 게이트(44)를 추가로 갖는 대안적인 분리형 게이트 메모리 셀(40)을 예시한다. 메모리 셀(40)은 소거 게이트(42) 상에 고전압을, 그리고 선택적으로 커플링 게이트(44) 상에 네거티브 전압을 배치하여 플로팅 게이트(20)로부터 소거 게이트(42)로의 전자들의 터널링을 유도함으로써 소거될 수 있다. 메모리 셀(40)은 채널 영역(18)을 통해 흐르는 전류로부터의 전자들을 플로팅 게이트(20) 상에 주입하기 위해 제어 게이트(22), 소거 게이트(42), 커플링 게이트(44), 및 소스 영역(14) 상에 포지티브 전압들을, 그리고 드레인 영역(16) 상에 전류를 배치함으로써 프로그래밍될 수 있다. 메모리 셀(30)은 제어 게이트(22) 및 드레인 영역(16) 상에 (그리고 선택적으로 소거 게이트(42) 및/또는 커플링 게이트(44) 상에) 포지티브 전압들을 배치하고, 전류 흐름을 감지함으로써 판독될 수 있다.
본 발명의 메모리 디바이스의 아키텍처가 도 4에 예시되어 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(52a) 및 평면 B(52b))으로 분리될 수 있는, 비휘발성 메모리 셀들의 어레이(50)를 포함한다. 메모리 셀들은 도 1 내지 도 3에 도시된 타입의 것이고, 단일 칩 상에 형성되고, 반도체 기판(12)에서 복수의 로우들 및 컬럼들로 배열될 수 있다. 비휘발성 메모리 셀들의 어레이에 어드레스 디코더들(예컨대, XDEC(54)(로우 디코더), SLDRV(56), YMUX(58)(컬럼 디코더), HVDEC(60)) 및 비트 라인 컨트롤러(BLINHCTL)(62)가 인접해 있는데, 이들은 선택된 메모리 셀들에 대한 판독, 프로그램, 및 소거 동작들 동안에 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들 및 영역들에 공급하는 데 사용된다. 컨트롤러(66)(제어 회로부를 포함함)가 타깃 메모리 셀들 상에서 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다. 전하 펌프 CHRGPMP(64)가 컨트롤러(66)의 제어 하에 메모리 셀들을 판독, 프로그램 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 컨트롤러(66)는 인입 데이터로부터, 메모리 셀들이 그 인입 데이터로 프로그래밍될 타이밍 순서를 결정하고, 본 명세서에서 논의되는 바와 같이, 그 타이밍 순서에 따라 메모리 셀들의 프로그래밍을 구현한다.
본 발명은 본 명세서에 예시되고 전술된 실시예(들)로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 청구항들 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요는 없다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (24)

  1. 메모리 디바이스로서,
    비휘발성 메모리 셀들의 어레이, 및
    컨트롤러를 포함하고, 상기 컨트롤러는
    인입 데이터와 연관된 프로그래밍 값들을 식별하도록; 그리고
    상기 인입 데이터가 상기 프로그래밍 값들의 내림차순 값의 타이밍 순서로 상기 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 비휘발성 메모리 셀들은 로우(row)들 및 컬럼(column)들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우인, 메모리 디바이스.
  3. 제1항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우인, 메모리 디바이스.
  4. 제1항에 있어서, 상기 컨트롤러는
    상기 프로그래밍 동작의 수행 전에 상기 비휘발성 메모리 셀들 중 적어도 일부의 비휘발성 메모리 셀들 각각을 중간 프로그램 값으로 사전 프로그래밍하도록 추가로 구성되는, 메모리 디바이스.
  5. 메모리 디바이스로서,
    비휘발성 메모리 셀들의 어레이, 및
    컨트롤러를 포함하고, 상기 컨트롤러는
    인입 데이터와 연관된 프로그래밍 값들을 식별하도록;
    상기 인입 데이터의 각각의 데이터를, 그것과 연관된 상기 프로그래밍 값에 기초하여 복수의 데이터 그룹들 중 하나의 데이터 그룹과 연관시키도록 - 상기 데이터 그룹들 각각은 고유 프로그래밍 값 또는 프로그래밍 값들의 고유 범위와 연관됨 -; 그리고
    상기 인입 데이터의 데이터 그룹들이 상기 고유 프로그래밍 값들의 내림차순 값의 타이밍 순서로 또는 상기 복수의 데이터 그룹들의 상기 프로그래밍 값들의 고유 범위에서 상기 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하도록 구성되는, 메모리 디바이스.
  6. 제5항에 있어서, 상기 복수의 데이터 그룹들은 2개의 데이터 그룹들인, 메모리 디바이스.
  7. 제5항에 있어서, 상기 복수의 데이터 그룹들은 상기 인입 데이터 내의 데이터의 개수와 동일한, 메모리 디바이스.
  8. 제5항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 복수의 데이터 그룹들은 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우 내의 상기 비휘발성 메모리 셀들의 개수와 동일한, 메모리 디바이스.
  9. 제5항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 복수의 데이터 그룹들은 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우 내의 상기 비휘발성 메모리 셀들의 개수와 동일한, 메모리 디바이스.
  10. 제5항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우인, 메모리 디바이스.
  11. 제5항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우인, 메모리 디바이스.
  12. 제5항에 있어서, 상기 컨트롤러는
    상기 프로그래밍 동작의 수행 전에 상기 비휘발성 메모리 셀들 중 적어도 일부의 비휘발성 메모리 셀들 각각을 중간 프로그램 값으로 사전 프로그래밍하도록 추가로 구성되는, 메모리 디바이스.
  13. 비휘발성 메모리 셀들의 어레이를 포함하는 메모리 디바이스를 동작시키는 방법으로서,
    인입 데이터와 연관된 프로그래밍 값들을 식별하는 단계; 및
    상기 인입 데이터가 상기 프로그래밍 값들의 내림차순 값의 타이밍 순서로 상기 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우인, 방법.
  15. 제13항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우인, 방법.
  16. 제13항에 있어서,
    상기 프로그래밍 동작의 수행 전에 상기 비휘발성 메모리 셀들 중 적어도 일부의 비휘발성 메모리 셀들 각각을 중간 프로그램 값으로 사전 프로그래밍하는 단계를 추가로 포함하는, 방법.
  17. 비휘발성 메모리 셀들의 어레이를 포함하는 메모리 디바이스를 동작시키는 방법으로서,
    인입 데이터와 연관된 프로그래밍 값들을 식별하는 단계;
    상기 인입 데이터의 각각의 데이터를, 그것과 연관된 상기 프로그래밍 값에 기초하여 복수의 데이터 그룹들 중 하나의 데이터 그룹과 연관시키는 단계 - 상기 데이터 그룹들 각각은 고유 프로그래밍 값 또는 프로그래밍 값들의 고유 범위와 연관됨 -; 및
    상기 인입 데이터의 데이터 그룹들이 상기 고유 프로그래밍 값들의 내림차순 값의 타이밍 순서로 또는 상기 복수의 데이터 그룹들의 상기 프로그래밍 값들의 고유 범위에서 상기 비휘발성 메모리 셀들 중 적어도 일부에 프로그래밍되는 프로그래밍 동작을 수행하는 단계를 포함하는, 방법.
  18. 제17항에 있어서, 상기 복수의 데이터 그룹들은 2개의 데이터 그룹들인, 방법.
  19. 제17항에 있어서, 상기 복수의 데이터 그룹들은 상기 인입 데이터 내의 데이터의 개수와 동일한, 방법.
  20. 제17항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 복수의 데이터 그룹들은 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우 내의 상기 비휘발성 메모리 셀들의 개수와 동일한, 방법.
  21. 제17항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 복수의 데이터 그룹들은 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우 내의 상기 비휘발성 메모리 셀들의 개수와 동일한, 방법.
  22. 제17항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 하나의 로우인, 방법.
  23. 제17항에 있어서, 상기 비휘발성 메모리 셀들은 로우들 및 컬럼들로 배열되고, 상기 비휘발성 메모리 셀들의 적어도 일부는 상기 비휘발성 메모리 셀들의 로우들 중 2개의 로우인, 방법.
  24. 제17항에 있어서,
    상기 프로그래밍 동작의 수행 전에 상기 비휘발성 메모리 셀들 중 적어도 일부의 비휘발성 메모리 셀들 각각을 중간 프로그램 값으로 사전 프로그래밍하는 단계를 추가로 포함하는, 방법.
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