KR20090102262A

KR20090102262A - 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법

Info

Publication number: KR20090102262A
Application number: KR1020080027592A
Authority: KR
Inventors: 설광수; 진영구; 박윤동
Original assignee: 삼성전자주식회사
Priority date: 2008-03-25
Filing date: 2008-03-25
Publication date: 2009-09-30
Also published as: KR101438666B1; US20090244980A1; US7929351B2

Abstract

소거 상태의 메모리 셀에 프리-프로그램 전압을 인가하여 소거 상태에 비해 문턱 전압 산포가 작으며 소거 상태로부터 이동된 프리-프로그램 상태로 프리-프로그램하는 단계와; 네거티브 유효 검증 전압을 이용하여 메모리 셀이 프리-프로그램 상태인지를 검증하는 단계;를 포함하는 메모리 장치 작동 방법이 개시되어 있다.

Description

전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법{Operating method of memory device reducing lateral movement of charges}

본 발명은 메모리 장치의 작동 방법에 관한 것으로, 보다 상세하게는, 메모리 셀 내에 저장된 전하의 정전기적 인력으로 인하여, 전하가 측면으로 이동하는 현상을 억제하도록 하여, 저장된 정보를 보다 긴 시간 보존할 수 있도록 하는 메모리 장치의 작동 방법에 관한 것이다.

반도체 메모리 중 비휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치이다.

대용량 비휘발성 메모리로서, 현재 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 저장하여 작동하는 플로팅 게이트형 플래시 메모리가 상용화되어 되어 있다.

플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(SLC:single level cell)과 하나의 셀에 4개 이상의 상태(예를 들어, 11, 01, 00, 10)를 기록하는 멀티 레벨 셀(MLC:multi level cell)로 구분될 수 있다.

멀티 레벨 셀 기술은 낸드형(NAND type)과 노어형(NOR type) 플래시 메모리의 대용량화에 중요한 기술이다.

멀티 레벨 셀 작동에서는, 각 기록 상태에 해당하는 메모리 셀 들의 문턱 전압(Vth) 값의 산포가 적어야 각각의 기록 상태를 분리 인식할 수 있다.

플로팅 게이트를 이용하는 플래시 메모리에서는 셀 크기가 작아짐에 따라, 셀 간의 커플링 특히, 플로팅 게이트간 커플링 증가로 인해, 이러한 문턱 전압의 산포를 제어하는 것이 어려워진다.

최근 이러한 문제를 해결하도록 셀 간의 커플링을 작게 하기 위해, 전하 저장층으로, 플로팅 게이트 대신, 전하를 트랩할 수 있는 실리콘 나이트라이드(Si₃N₄)와 같은 전하 트랩 사이트를 포함하는 절연층 즉, 전하 트랩층(charge trap layer)을 이용한 전하 트랩형 플래시(CTF:charge trap flash) 메모리가 개발되고 있다.

전하 트랩형 플래시 메모리에 있어서, 전하는 실리콘 나이트라이드와 같은 전하 트랩 사이트를 포함하는 절연층내에 트랩되기 때문에, 인접 셀 간에 저장된 전하간의 정전기적 힘이 세어질 경우, 트랩된 전하가, 절연층내에 존재하는 트랩간을 터널링(tunneling) 혹은 호핑(hopping)하여 이동하는 문제가 발생할 수 있다.

전하 트랩형 플래시 메모리 프로그램시에는, 선택된 비트 라인(bit line)에 해당하는 활성 영역에 O V를 인가하고 선택되지 않은 비트 라인에는 전원 전압(Vcc)을 인가함과 동시에, 선택된 워드 라인(word line)에 프로그램 전압 (Vpgm)을 인가함과 동시에, 선택되지 않은 워드 라인에는 패스 전압 (Vpass)를 인가하여 실행한다. 상기 프로그램으로 인하여, 선택된 비트 라인과 선택된 워드 라인이 중첩되는 셀에만 터널링 산화막을 통해 전자가 주입된다. 상기 주입된 전자는 전하 트랩층에 산재하는 트랩 사이트 (trap site)에 포획되어 저장된다.

멀티 레벨 셀을 프로그램할 시에는, 각 레벨에 해당하는 프로그램 셀의 문턱전압(Vth)의 산포를 적게 하기 위하여, 프로그램 전압(Vpgm)을 단계적으로 일정 정도 승압하며 반복하여 프로그램하는 ISPP (incremental step pulse program)방법이 사용되고 있다.

한편, 전하 트랩형 플래시 메모리에 저장된 데이터를 소거하는 경우에는, 벌크 부분에 소거전압(Vers)를 인가하고 모든 워드 라인에 0 V를 인가하여 블록(block)을 동시에 소거한다. 여기서, 메모리 장치에 있어서, 블록은 복수의 페이지들로 구성되는데, 페이지 단위는 예를 들어, 낸드형 플래시 메모리 장치에서 하나의 비트 라인에 직렬 연결된 복수의 메모리 셀들이 하나의 스트링을 구성할 때, 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 구분될 수 있다. 독출 작동과 프로그램 작동은 페이지 단위로 이루어지고, 소거 작동은 블록 단위로 이루어질 수 있다.

소거가 진행될 시에, 활성 영역(active region)에서 정공(hole)이 터널링 산화막을 통해 전하 트랩층으로 주입되어, 프로그램 시에 메모리 셀에 저장되었던 전자를 중화시켜 제거한다.

하나의 블록에 포함되는 모든 셀을 동시에 소거하므로, 프로그램 시와는 다르게, 소거 상태의 문턱 전압(Vth) 산포는 제어되지 않은 채 큰 값을 갖는다. 이런 특성에 의해, 소거시에는 모든 메모리 셀이 충분히 소거될 수 있도록 진행하며, 그 결과로 소거 상태의 문턱 전압(Vth) 산포는 큰 범위의 음의 값 예를 들어, OV에서 -3 V까지의 음의 값을 갖는다.

반면에, 프로그램 상태의 메모리 셀은 포지티브의 문턱 전압을 가지므로, 프로그램 상태의 셀과 소거 상태의 셀 간에 전하 포텐셜 차이가 크게 발생한다. 이러한 포텐셜 차이로 인해, 전하 트랩층에 저장된 전하가 워드 라인 방향으로 이동하는 일이 발생할 수 있다.

저장된 전하가 프로그램 이후 워드 라인 방향으로 서서히 이동하는 경우, 프로그램 상태의 메모리 셀의 문턱 전압은 서서히 감소하게 되고, 이로 인해 저장된 데이터를 상실하게 되는 일이 발생할 수 있다. 따라서, 전하 트랩층에 저장된 전하가 워드 라인 방향으로 이동하는 것은 전하 트랩형 플래시 메모리의 신뢰성 저하의 원인이 된다.

본 발명은 전하의 측면 이동을 적게 하여, 데이터 리텐션 특성을 향상시킬 수 있는 메모리 장치의 작동 방법을 제공한다.

본 발명의 실시예에 따른 메모리 장치 작동 방법은, 소거 상태의 메모리 셀에 프리-프로그램 전압을 인가하여 소거 상태에 비해 문턱 전압 산포가 작으며 소거 상태로부터 이동된 프리-프로그램 상태로 프리-프로그램하는 단계와; 네거티브 유효 검증 전압을 이용하여 메모리 셀이 프리-프로그램 상태인지를 검증하는 단계;를 포함할 수 있다.

메모리 셀이 상기 네거티브 유효 검증 전압을 이용한 검증을 통과하여 프리-프로그램 상태로 될 때까지, 상기 프리-프로그램 전압 인가 동작 및 상기 네거티브 유효 검증 전압을 이용한 검증 동작 쌍을 적어도 1회 이상 수행할 수 있다.

상기 네거티브 유효 검증 전압은 -2V보다 크거나 같고 0V보다 작을 수 있다.

상기 프리-프로그램 상태의 문턱 전압은 0V보다 작거나 일부가 0V보다 작을 수 있다.

상기 네거티브 유효 검증 전압을 이용한 검증을 통과한 프리-프로그램 상태의 메모리 셀을 원하는 프로그램 상태의 문턱전압을 가지도록 프로그래밍하는 단계;를 더 구비할 수 있다.

프리-프로그램 동작에 앞서, 이전의 프로그램 상태를 소거하는 단계;를 더 구비할 수 있다.

상기 소거 동작은 일정 개수의 메모리 셀 단위로, 이 단위 내의 메모리 셀이 모두 0V보다 작은 문턱 전압을 가질 때까지 진행할 수 있다.

상기 메모리 장치는, 반도체 기판의 p-웰에 형성된 소스/드레인을 공유하도록 형성된 복수의 메모리 셀 어레이를 구비하며, 프리-프로그램 상태의 검증 동작시 상기 p-웰 및 공통 소스에는 0V보다 큰 제1전압 및 제2전압을 인가하며, 선택 메모리 셀에 0V나 상기 제1 및 제2전압보다 작은 포지티브의 제3전압을 인가하여, 프리-프로그램 상태의 검증시 상기 선택된 메모리 셀에 상기 네거티브 유효 검증 전압을 인가할 수 있다.

상기 p-웰 및 공통 소스에 인가되는 상기 제1 및 제2전압은 서로 동일할 수 있다.

상기 제1 및 제2전압은 0V보다 크고 2V보다 작거나 같은 값일 수 있다.

드레인은 비트라인에 접속되며, 프리-프로그램 상태의 검증 동작시 상기 드레인에 인가되는 비트 라인 전압은 상기 p-웰에 인가되는 전압만큼 증가될 수 있다.

상기 메모리 장치는 상기 반도체 기판에 n-웰을 더 구비하며, 상기 p-웰은 상기 n-웰 내에 형성되며, 상기 n-웰에는 상기 p-웰과 동일한 제1전압이 인가될 수 있다.

상기 메모리 장치는, 상기 복수의 메모리 셀의 낸드 배열 구조를 가지는 플래시 메모리 장치일 수 있다.

상기 메모리 셀은 전하 트랩형 플래시 메모리 셀일 수 있다.

도 1은 프로그램된 상태와 소거된 상태의 인접한 두개의 메모리 셀 간 간격(즉, 셀 크기)에 따른 산출된 전자의 이동거리를 도시한다.

도 2는 프로그램된 상태와 소거된 상태의 인접한 두 개의 메모리 셀 간 간격에 따른 산출된 전자의 이동 거리를 보여준다.

도 3은 본 발명의 일 실시예에 따른 메모리 장치 작동 방법의 주요부분을 개략적으로 보여준다.

도 4는 본 발명의 실시예에 따른 메모리 장치 작동 방법을 적용할 때, 더미 상태(소거 상태)가 문턱 전압 산포가 작은 유효 상태(프리-프로그램 상태)로 이동되는 것을 보여준다.

도 5는 도 3의 프리-프로그램 동작을 적용한 메모리 장치의 전체 프로그램 스킴(scheme)을 개략적으로 보여준다.

도 6은 본 발명의 실시예에 따른 메모리 장치 작동 방법을 적용하여 프리-프로그램 할 때, 더미 상태에서 프로그램-상태로의 이동을 보여준다.

도 7a는 본 발명의 실시예에 따른 프로그램 스킴을 적용하여 형성되는 4 레벨의 프로그램 상태를 보여준다.

도 7b는 비교예로서, 기존의 프로그램 방법에 의해 형성되는 4 레벨의 프로그램 상태를 보여준다.

도 8a 및 도 8b는 2단계의 프로그램을 적용하여 프리-프로그램 상태에서 도 7a의 4레벨의 프로그램 상태로 프로그램하는 과정의 일 실시예를 보여준다.

도 9는 본 발명에 따른 작동 방법이 적용되어 프로그램 작동이 이루어질 수 있는 플래시 메모리 셀의 일 예를 개략적으로 보여준다.

도 10은 본 발명의 실시예에 따른 프로그램 스킴이 적용되는 메모리 장치의 일 예로서 낸드(NAND)형 플래시 메모리 장치의 회로도를 개략적으로 보여준다.

도 11은 도 10의 낸드형 플래시 메모리 장치의 일 스트링의 소거 동작 상태를 보여준다.

도 12는 도 10의 낸드형 플래시 메모리 장치의 일 스트링의 리드(read) 동작 상태를 보여준다.

도 13은 본 발명의 실시예에 따른 작동 방법을 적용할 때의 도 10의 낸드형 플래시 메모리 장치의 일 스트링의 검증 동작 상태를 보여준다.

도 14 및 도 15는 본 발명의 실시예에 따른 작동 방법이 적용되는 낸드형 플래시 메모리 장치가 블록 단위의 소거 동작이 진행되도록 구성된 경우, 낸드형 플래시 메모리 장치의 비트 라인 방향으로의 단면도를 개략적으로 보여주는 것으로, 도 14에서는 기존의 방법에 따른 검증 또는 리드 동작 상태를 보여주며, 도 15에서는 본 발명에 따른 네거티브 문턱 전압값을 검증 또는 리드할 수 있는 동작 상태를 보여준다.

실리콘 나이트라이드와 같은 전하 트랩층 물질의 경우, 전하가 이동하는 이동도(mobility)는 전하 트랩층에 인가되는 전계(electric field)의 세기에 따라 비선형적으로 변화한다. 즉 전계가 크면 클 수록, 전하 이동도는 가속적으로 증가하게 된다.

도 1은 프로그램된 상태와 소거된 상태의 인접한 두개의 메모리 셀 간 간격(즉, 셀 크기)에 따른 산출된 전자의 이동거리를 도시한다. 도 1은 150℃에서 각 전계 값에 따른 이동도 변화를 보인 것으로, μ_p는 poole 모델을 적용하여 산출된 이동도이며, μ_pf는 poole-frenkel 모델을 적용하여 산출된 이동도이다. 도 1에서 알 수 있는 바와 같이, 전계가 1 MV/cm에서 2 MV/cm으로 증가함에 따라 그 이동도는 100배 이상 증가할 수 있다.

도 2는 프로그램된 상태와 소거된 상태의 인접한 두 개의 메모리 셀 간 간격에 따른 산출된 전자의 이동 거리를 보여준다. 도 2에서는 실리콘 나이트라이드 트랩층의 전자 이동도를 고려하여 계산한 전자 이동거리를 보여주는 것으로, 보존 조건(retention condition)은 150℃, 10⁵ sec 이다.

단일 레벨 셀(SLC)로 작동하는 메모리인 경우, 메모리 셀은 일반적으로 프로그램 상태("0" 상태)와 소거 상태("1" 상태)로 구분된다. 또한, 프로그램 상태("0" 상태)에 대응하는 문턱전압 범위는 예를 들어, 약 1 V에서 약 3 V정도이고, 소거 상태("1" 상태)에 대응하는 문턱전압 범위는 예를 들어, 약 -0.5 V에서 약 - 2.0 V정도이다.

따라서, 인접한 셀 간에 발생하는 최대 전계는 상기 최대 프로그램 문턱전압 3 V와 소거 상태의 최소 문턱전압 -2.0 V의 포텐셜 차이와 인접한 셀 간의 거리의 함수로 산출할 수 있다.

예를 들면, 단일 레벨 셀로 작동하는 메모리에서, 셀 간의 거리가 32 nm인 경우, 프로그램 상태의 메모리 셀이 최대 문턱전압 값을 갖고 인접한 소거 상태의 메모리 셀이 최소 문턱전압을 갖는 경우, 발생하는 측면 전계(lateral electric field)는 약 1 MV/cm에 가깝고, 150 ℃하에서 10⁵ 초간 유지시에, 전하의 이동거리는 약 0.2 nm로 작다. 이는 장시간 데이터를 보유하여도, 전자의 측면 이동이 거의 없어, 그 데이터가 초기의 입력상태를 유지할 수 있음을 보여준다.

그런데, 4 레벨의 멀티 레벨 셀(MLC)로 작동하는 메모리에서, 메모리 셀은 일반적으로 프로그램 상태로서 "00" 상태이거나 "01" 상태이거나 "10" 상태의 3 레벨을 가지며, 소거 상태로서 "11" 상태를 갖는다. 또한, 프로그램 상태가 3개의 상태로 나누어져 있기 때문에, 프로그램 상태의 최대 문턱전압은 예를 들어, 약 3.5 V를 갖게 되며, 소거 상태에서는 예를 들어, 약 -2 V에서 약 - 4 V의 문턱 전압을 갖는다. 이 경우, 셀 간의 거리가 32 nm인 경우, 프로그램된 상태의 셀이 최대 문턱전압 값을 갖고 인접한 소거된 셀이 최소 문턱전압을 갖는 경우, 발생하는 셀간의 측면 전계는 약 2 MV/cm에 가깝고, 이 때 150 ℃하에서 10⁵초간 유지시에, 프로그램된 셀에 트랩된 전자가 이동하는 거리는 약 20 nm 정도로 크다. 이는 장시간 데이터를 보유할 때, 셀에 저장된 전자의 대다수가 인접한 셀로 이동하여, 그 데이터가 초기의 입력상태를 유지할 수 없음을 증명한다.

현재, 64 Gbit급의 낸드 플래시 메모리의 경우 셀 크기는 약 30 nm에 근접한다.

따라서, 예를 들어, 64 Gbit급 또는 그 이상의 고용량 전하 트랩형 플래시 메모리를 실현하기 위해서는, 전하의 측면이동을 방지하여, 데이터의 보존(retention)특성을 향상시킬 수 있는 작동 방법이 필요하다.

이하에서 설명하는 본 발명의 실시예에 따른 메모리 장치 작동 방법을 이용하면, 64Gbit 급 또는 그 이상의 고용량 전하 트랩형 플래시 메모리에서도 전하의 측면 이동을 방지하여 데이터의 보존 특성을 향상시킬 수 있다.

본 발명의 실시예에 따른 메모리 장치 작동 방법에 따르면, 소거 상태의 메모리 셀을 프리-프로그램하여, 프리-프로그램에 의해 얻어지는 유효 상태 예컨대, "11" 상태의 문턱 전압 산포를 기존의 프로그램 방식에서 하나의 유효 레벨로 사용되는 소거 상태의 문턱 전압 산포보다 줄이면서, 이 유효상태의 문턱 전압 값이 0V보다 작거나 그 일부가 0V보다 작은 범위에 있도록 이동시킨다. 여기서, 본 발명의 실시예에 따른 메모리 장치 작동 방법을 적용하는 경우, 소거 상태는 단지 소거가 수행되었음을 알리는 상태로서, 기존의 프로그램 방식과는 달리, 프로그램 완료 후에 하나의 레벨로서 잔류하지 않으며, 프리-프로그램에 의해 얻어지는 상태가, 유효 상태 예컨대, "11" 상태로서 프로그램 완료 후에 하나의 레벨로서 잔류하게 된다.

상기와 같이 본 발명의 메모리 장치 작동 방법에 따르면, 소거 상태의 메모리 셀의 문턱 전압을 프리-프로그램을 통해 산포가 작은 유효 상태로 이동시키는데, 이때의 유효 상태의 문턱 전압이 0V보다 작거나 그 일부가 0V보다 작도록 메모리 셀의 문턱 전압을 이동시키면, 메모리 윈도우 즉, 프리-프로그램에 의해 얻어지는 유효 상태(예컨대, "11" 상태)의 최저 문턱 전압과 프로그램 상태의 최대 문턱 전압(예컨대, "10" 상태의 최대 문턱 전압) 간 영역을 줄일 수 있어, 셀간의 측면 전계에 의한 전하 이동을 방지할 수 있어, 데이터 보존이 열화되는 문제를 방지할 수 있다.

본 발명의 실시예에 따른 메모리 장치 작동 방법은, 반도체 기판에 배열된 복수의 메모리 셀을 구비하며, 전체 또는 일정 개수의 메모리 셀을 포함하는 블록 단위로 소거가 이루어지며, 전하 저장을 이용해서 데이터를 기록하며 인접한 메모리 셀 간에 전하 포텐셜 차이에 의해 전하 이동이 일어날 수 있는 구조의 메모리 예컨대, 전하 트랩형 플래시 메모리에 적용될 수 있다.

도 3은 본 발명의 일 실시예에 따른 메모리 장치 작동 방법의 주요부분을 개략적으로 보여준다. 본 발명의 일 실시예에 따른 메모리 장치 작동 방법은, 소거 작동 이후 본격적인 프로그램 작동을 진행하기 전에 소거 상태의 메모리 셀에 프리-프로그램(pre-program))을 진행하여 소거 상태(이하에서는, 기존의 프로그래 방법 적용시 하나의 유효 상태로 사용되는 소거 상태와 구분하기 위해 더미(dummy) 상태로 표현함)를 문턱 전압 산포가 작은 유효 상태 예컨대, "11" 상태로 이동시키면서, 상기 유효 상태의 문턱 전압값이 0V보다 작거나 그 일부가 0V보다 작은 값을 갖도록 한다.

도 3을 참조하면, 프리-프로그램 동작(100)은, 소거 동작에 의해 얻어지는 더미 상태의 메모리 셀에 프리-프로그램 전압을 인가하여 프리-프로그램하는 단계(S110)와, 프로-프로그램된 메모리 셀을 네거티브 유효 검증 전압을 이용하여 검증하는 단계(S130)를 포함한다.

프리-프로그램 동작(100)은 소거 동작 이후 본격적인 프로그램을 진행하기 전에 이루어질 수 있다. 메모리 셀이 프리-프로그램 동작(100)에 의해 문턱 전압 산포가 작은 유효 상태(예컨대, 기존 방법에서의 소거 상태에 대응함)에 도달하면, 이 메모리 셀은 네거티브 유효 검증 전압을 이용한 검증을 통과하게 되며, 프리-프로그램 동작(100)은 종료될 수 있다. 상기 메모리 셀이 프리-프로그램 상태 검증을 통과하지 못하면(실패하면), 다시 프리-프로그램 전압을 인가(S110)하여 프리-프로그램을 진행한 다음 네거티브 유효 검증 전압을 이용하여 재차 프리-프로그램 상태를 검증(S130)할 수 있다. 이와 같이, 네거티브 유효 검증 전압을 이용한 검증을 통과할 때까지, 프리-프로그램 전압 인가(S110) 및 네거티브 유효 검증 전압을 이용한 프리-프로그램 상태 검증(S130)을 적어도 1회 이상 반복하여 수행할 수 있다.

네거티브 유효 검증 전압을 이용한 검증을 통과하여, 프리-프로그램이 종료되면, 이후, 프리-프로그램된 메모리 셀은 원하는 프로그램 상태의 문턱 전압을 가지도록 프로그램될 수 있다.

이하에서는, 프리-프로그램되어 네거티브 유효 검증 전압을 이용한 검증을 통과한 메모리 셀의 상태를 프리-프로그램 상태로 표현한다. 본 발명의 실시예에 따른 작동방법을 적용하는 경우, 프로그램 후에 남게 되는 레벨은, 상기 프리-프로그램 상태, 적어도 하나 이상의 프로그램 상태 등이 있다. 4 레벨의 멀티 레벨 메모리의 경우에는, 상기 프리-프로그램 상태는 "11" 상태가 되며, 상기 적어도 하나 이상의 프로그램 상태는 "01", "00", "10" 상태가 된다. 상기 프로그램 상태는 프리-프로그램 상태까지도 포함할 수 있다.

본 발명의 일 실시예에 따른 메모리 장치 작동 방법에서, 프리-프로그램시 메모리 셀에 인가되는 프리-프로그램 전압은 본격적인 프로그램시와 마찬가지의 전압일 수 있다.

예를 들어, 프리-프로그램 전압은 15V 또는 그 이상의 전압일 수 있다. 프리-프로그램 전압 인가가 복수회 이루어질 때, 인가되는 프리-프로그램 전압은 일정한 값일 수 있다. 또한, ISPP 방식에서처럼, 프리-프로그램 전압을 단계적으로 일정량 증가하면서 반복하여 프리-프로그램을 진행할 수도 있다. 즉, 앞서의 프리-프로그램에 의해 메모리 셀이 프리-프로그램 상태에 도달하지 못한 것으로 판단될 때, 다음 번에 인가되는 프리-프로그램 전압은 앞서 인가되는 프리-프로그램 전압에 비해 소정량 예컨대, 0.1V 만큼 증가된 것일 수 있다.

또한, 본 발명의 일 실시예에 따른 메모리 장치 작동 방법에 적용되는 네거티브 유효 검증 전압은, 0V보다 작은 값 예컨대, 약 -2V보다 크거나 같고 0V보다 작은 값일 수 있다.

이 경우, 프리-프로그램된 메모리 셀의 최소 문턱 전압값은 네거티브 유효 검증 전압보다 크거나 같으며, 그 문턱 전압 산포 범위는 더미 상태(소거 상태)의 문턱 전압 산포 범위보다 작게 되어, 프리-프로그램 상태( 예컨대, "11" 상태)의 문턱 전압 산포가 더미 상태(소거 상태)의 문턱 전압 산포보다 줄어들 수 있다.

도 4는 본 발명의 실시예에 따른 메모리 장치 작동 방법을 적용할 때, 더미 상태(소거 상태)가 문턱 전압 산포가 작은 유효 상태(프리-프로그램 상태)로 이동되는 것을 보여준다. 도 4에서, 좌측은 더미 상태(예컨대, 소거 작동 후 프리-프로그램 진행 전의 상태)의 메모리 셀의 문턱 전압 산포를 보여주며, 우측은 네거티브 유효 검증 전압(Vv)을 이용한 검증을 통과한 프리-프로그램 상태의 메모리 셀의 문턱 전압 산포를 보여준다. 도 4의 우측에서는 프리-프로그램 상태의 문턱 전압 범위가 0V보다 작은 값을 가지는 것으로 예시적으로 도시하였는데, 상기 프리-프로그램 상태의 문턱 전압 일부는 0V보다 큰 값이 될 수도 있다.

상기와 같이 프리-프로그램 및 네거티브 유효 검증 전압(Vv)을 이용한 검증을 진행하면, 문턱 전압 산포는 도 4에 보여진 바와 같이, 프리-프로그램을 적용하기 전에 비해 작아질 수 있다. 프리-프로그램 동작(100)이 네거티브 유효 검증 전압(Vv)을 이용한 검증을 통과할 때까지 진행되므로, 네거티브 유효 검증 전압(Vv)을 이용한 검증을 통과한 메모리 셀들은 산포가 작은 프리-프로그램 상태로 이동됨과 동시에, 이 프리-프리그램 상태의 메모리 셀들은 전체가 0V보다 작거나 그 일부만이 0V보다 큰 문턱 전압값을 갖는다.

도 5를 참조하면, 전체 프로그램 스킴은 메모리 셀을 프리-프로그램 상태로 이동시키는 프리-프로그램 동작(100) 및 메모리 셀을 프리-프로그램 상태에서 원하는 레벨의 프로그램 상태로 프로그램하는 동작(200)을 포함할 수 있다. 또한, 전체 프로그램 스킴은 프리-프로그램 동작(100)에 앞서 이전의 프로그램 상태를 지우는 소거 동작(300)을 더 포함할 수 있다.

소거 동작(300)에서는, 예를 들어, 블록 단위로 벌크(예컨대, p-웰)를 통해 소거 전압을 인가하고(S310), 메모리 셀이 네거티브 문턱 전압을 갖도록 소거되었는지를 검증(S330)할 수 있다. 소거 검증을 통과하지 못하고 실패로 판정되면 소거 전압을 다시 인가하여 소거를 반복할 수 있다. 소거 검증을 통과할 때까지, 소거 전압 인가 및 소거 검증은 적어도 1회 이상 반복적으로 수행될 수 있다.

소거가 예컨대, 블록 단위로 이루어지기 때문에, 도 6에 보여진 바와 같이, 음의 문턱 전압을 가지며 넓은 문턱 전압 산포를 갖는 더미 상태(dummy state, 4 레벨로 작동하는 경우 "xx" 상태로 표기함)가 얻어진다. 이 더미 상태는 단지 소거가 수행되었음을 알리는 상태로서 기존의 프로그램 방식과는 달리, 프로그램 완료 후에 하나의 레벨로서 잔류하지 않는다. 이러한 임의의 소거 상태인 더미 상태는 블록에 속하는 모든 메모리 셀을 기존의 소거 방법과 동일하게 소거하여 얻어질 수 있다.

상기와 같이 블록내의 메모리 셀들이 모두 네거티브 문턱 전압을 갖게되어 소거가 완료되면, 프리-프로그램 동작(100) 즉, 프로그램 초기화(program initialize) 동작 단계를 진행할 수 있다. 프리-프로그램 동작(100) 단계에서는 프로그램하고자 하는 모든 셀을 더미 상태("xx" 상태)에서 프리-프로그램 상태(4 레벨로 작동하는 경우, "11" 상태)로 이동시킨다. 도 3을 참조로 전술한 바와 같이, 프리-프로그램 단계에서는, 네거티브 유효 검증 전압(Vv)을 이용한 검증을 통과할 때까지, 프리-프로그램 전압 인가(S110) 및 네거티브 유효 검증 전압(Vv)을 이용한 검증(S130) 쌍이 적어도 1회 이상 반복적으로 수행된다.

예를 들어, 소거 동작(300) 후 더미 상태의 메모리 셀의 문턱 전압이 도 6에서와 같이, 약 -2V ~ -4V 범위에 분포된다고 하자. 이러한 더미 상태를 가지는 메모리 셀을 본 발명의 실시예에 따른 작동 방법에 의해 네거티브 유효 검증 전압을 이용한 검증을 통과할 때까지 프리-프로그램하면, 메모리 셀은 더미 상태(예컨대, "xx" 상태)에서 프리-프로그램 상태(예컨대, "11" 상태)로 이동된다. 이때, 프리-프로그램 상태는 더미 상태보다 문턱 전압 산포가 작으며, 프리-프로그램 상태에 있는 메모리셀의 적어도 일부의 문턱 전압값이 0V보다 작게 된다.

이때, 상기 프리-프로그램 상태의 최소 문턱 전압값은 네거티브 유효 검증 전압(Vv)과 같거나 이보다 클 수 있다. 네거티브 유효 검증 전압(Vv)은 프로그램후 하나의 레벨로서 잔류하지 않게 되는 더미 상태의 최대 문턱 전압값 이상이고 0V보다 작은 값이 될 수 있다. 예를 들어, 더미 상태의 최대 문턱 전압값이 -2V 라면, 네거티브 유효 검증 전압(Vv)은, -2V ≤ Vv < 0V를 만족하는 어떤 전압값이 될 수 있다.

그러므로, 기존의 프로그램 방법에서 프로그램후 하나의 레벨로서 잔류하게 되는 소거 상태의 최소 문턱 전압값이 예컨대, -4V인 반면에, 본 발명의 실시예에 따른 프로그램 스킴에서 프리-프로그램에 의해 얻어지며 프로그램 후 하나의 레벨로서 잔류하게 되는 프리-프로그램 상태의 최소 문턱 전압값은 예컨대, -2V ≤ Vv < 0V를 만족하는 어떤 전압값이 될 수 있다. 또한, 기존의 프로그램 방법에서 소거 상태의 문턱 전압값 범위는 예를 들어, -4V ~ -2V일 수 있다. 반면에, 본 발명에서는 프리-프로그램 상태의 문턱 전압 산포가 기존의 삭제 상태에 비해 줄어들므로, 네거티브 유효 검증 전압이 예를 들어, -1.5V라면 프리-프로그램 상태의 문턱 전압값 범위는 예를 들어, -1.5V ~ -0.5V가 될 수 있다.

따라서, 상기와 같은 본 발명의 일 실시예에 따른 메모리 장치 작동 방법을 적용하면, 도 7a 및 도 7b의 비교에 의해 알 수 있는 바와 같이, 프로그램 후 유효한 레벨들의 최소 문턱 전압과 최대 문턱 전압값 사이의 차이는 줄어들면서, 멀티 프로그램 레벨간의 유효 간격을 거의 기존대로 유지시킬 수 있다. 즉, 유효 레벨로서 존재하는 프로그램 전의 초기 상태 즉, 프리-프로그램 상태의 최소 문턱 전압과 프로그램 상태의 최대 문턱 전압값(예를 들어, 4레벨로 작동하는 경우 "11" 상태의 최소 문턱 전압과 "10" 상태의 최대 문턱 전압값) 사이의 차이는 줄어들면서, 멀티 프로그램 레벨간의 유효 간격을 기존대로 유지시킬 수 있다.

따라서, 본 발명에 따른 메모리 장치 작동 방법을 적용하면, 프로그램 상태의 셀과 프리-프로그램 상태의 셀 간에 전하 포텐셜 차이가 줄어들어, 전하의 측면 이동을 적게 할 수 있으며, 이에 따라 데이터 리텐션 특성을 향상시킬 수 있다.

이상에서는, 네거티브 유효 검증 전압(Vv)이 더미 상태(기존 방법에서의 소거 상태에 대응함)의 최대 문턱 전압과 같거나 큰 것으로 설명하였는데, 본 발명이 이에 한정되는 것은 아니다. 즉, 네거티브 유효 검증 전압(Vv)은 기존에 비해 메모리 윈도우를 줄여 전하의 측면 이동을 적게 할 수 있는 목적을 충족하는 범위내에서, 더미 상태의 최소 문턱 전압보다는 크고, 더미 상태의 최대 문턱 전압보다는 작은 어떤 값일 수도 있다.

도 7a는 본 발명의 실시예에 따른 프로그램 스킴을 적용하여 형성되는 4 레벨의 프로그램 상태를 보여주며, 도 7b는 비교예로서, 기존의 프로그램 방법에 의해 형성되는 4 레벨의 프로그램 상태를 보여준다.

비교를 위해, 도 7a 및 도 7b에서는, 본 발명에서의 더미 상태("xx") 및 기존의 소거 상태("11")의 문턱 전압 범위는 -4V ~ -2V이고, 본 발명에 따른 프리-프로그램 상태 "11"의 문턱 전압 범위는 -1.5V ~ -0.5V이고, 세 레벨의 프로그램 상태 "01", "00", "10"의 최대 문턱 전압은 각각 0.5V, 2.1V, 3.5V인 예를 보여준다.

도 7a 및 도 7b를 참조하면, 기존의 소거 상태("11")의 최소 문턱 전압이 -4V인데 반해, 프리-프로그램에 의해 얻어지는 본 발명에서의 프리-프로그램 상태("11")의 최소 문턱 전압은 예를 들어, -1.5V가 된다.

이 경우, 본 발명에서의 4 레벨의 최소 문턱 전압 -1.5V와 최대 문턱 전압 3.5V 사이의 차이는 5.0V이다.

따라서, 예를 들어, 셀 간의 거리가 32nm인 경우, 프로그램 상태의 셀이 최대 문턱 전압 값을 가지며, 인접한 셀이 프리-프로그램 상태의 최소 문턱 전압값을 갖는 경우, 발생하는 측면 전계는 약 1MV/cm에 가깝게 되어, 도 1 및 도 2를 참조로 앞서 설명한 바로부터 유추할 수 있는 바와 같이, 장시간 데이터를 보유하여도 전하의 측면 이동이 거의 없어 그 데이터가 초기의 입력 상태를 유지할 수 있게 된다.

반면에, 기존의 프로그램 방법을 적용했을 때의 4 레벨의 최소 문턱 전압 -4V와 최대 문턱 전압 3.5V 사이의 차이는 7.5V가 되며, 도 1 및 도 2를 참조로 앞서 설명한 부분에서 알 수 있는 바와 같이, 프로그램 상태의 셀이 최대 문턱 전압값을 가지며, 인접한 셀이 소거 상태의 최소 문턱 전압값을 갖는 경우, 발생하는 측면 전계는 약 2MV/cm에 가깝게 되어, 장시간 데이터 보유시 셀에 저장된 전자의 대다수가 인접한 셀로 이동하여, 데이터의 초기 입력 상태를 유지할 수 없게 된다.

한편, 이상에서 설명한 본 발명에 따른 작동 방법 적용시의 각 프로그램 레벨 "01", "00", "10"의 순서는 실현 가능한 한가지 예로, 본 발명이 이에 한정되는 것은 아니며, 다양한 순서로 각 레벨의 프로그램을 할 수 있다.

또한, 각 레벨 "01", "00", "10"에 대한 프로그램은 ISPP 방식을 통하여 그 산포값을 제어하여 프로그램할 수 있다. ISPP 방식은 전술한 바와 같이, 프로그램 전압(Vpgm)을 단계적으로 일정 정도 승압하면서 프로그램하고 검증하는 과정을 반복하여 원하는 문턱 전압값에 도달하도록 프로그램하는 방식이다. 전술한 바와 같이, 프리-프로그램에도 ISPP 방식을 적용할 수 있다. 또한, 프리-프로그램 상태로부터 원하는 레벨의 프로그램 상태로 프로그램할 때에도 ISPP 방식을 적용할 수 있다.

한편, 예를 들어, ISPP의 승압 전압 △Vpgm을 0.1 V로 하여 레벨 "11"(프리-프로그램 상태)과 레벨 "01"(프리-프로그램 상태 다음 레벨의 프로그램 상태) 등을 프로그램할 경우, 그 산포값은 이론적으로는 0.2 V에 근접하나, 셀 간의 간섭으로 인해 약 0.4 V정도로 커질 수 있다. 결과로서, 도 7a에 나타낸 바와 같이, 프로그램 상태의 최대 문턱 전압 값(레벨 "10"의 최대 문턱 전압 값)과 최소 문턱 전압 값(레벨 "11"(프리-프로그램 상태)의 최소 문턱 전압 값)의 차이는 약 5 V정도가 되며, 약 30 nm의 셀간 거리에 있어서도 측면 전계는 약 1MV/cm에 가깝게 되어, 측면 전하 이동으로 인한 리텐션 열화를 방지 할 수 있다.

또한, 각 프로그램 상태의 문턱 전압 산포값은 셀 간의 간섭을 고려한다 해도 약 0.4V 정도가 되도록 할 수 있으므로, 본 발명에 따른 메모리 장치 작동 방법을 적용하는 경우에도, 멀티 프로그램 레벨간의 유효 간격을 기존과 거의 유사하게 할 수 있다. 따라서, 도 7a 및 도 7b의 비교에 의해 알 수 있는 바와 같이, 본 발명에 따른 메모리 장치 작동 방법을 적용하면, 멀티 프로그램 레벨간의 유효 간격은 기존에 비해 거의 줄어들지 않기 때문에, 멀티 레벨 셀로 작동하는 메모리 장치를 구현할 수 있다.

한편, 본 발명의 실시예에 따른 프로그램 스킴을 적용하여 형성되는 4 레벨의 프로그램 상태는 예를 들어, 프리-프로그램 상태에서 메모리 셀을 2단계에 걸쳐 프로그램함으로써 얻어질 수 있다.

도 8a를 참조하면, 프리-프로그램 상태의 메모리 셀에 대해 1단계 프로그램을 진행하여, 최하위 비트(LSB:least significant bit)를 프로그램 하여, 프리-프로그램 상태("11" 상태)와 이에 인접한 레벨인 제1프로그램 상태("01" 상태)를 얻을 수 있다.

그런 다음 도 8b에서와 같이, 프리-프로그램 상태의 메모리 셀과 제1프로그램 상태의 메모리 셀에 대해 제2단계 프로그램을 진행하여, 최상위비트(MSB:Most significant bit)를 프로그램 한다. 이에 의해, 4레벨의 프로그램 상태가 얻어질 수 있다.

한편, 이상에서는 본 발명의 일 실시예로서 4 레벨의 멀티-레벨 셀로 작동하는 메모리에 대해서 예를 들어 설명하였으나, 본 발명의 작동 방법은 4 레벨의 멀티-레벨 셀로 작동하는 메모리 이외에도, 8 레벨, 16 레벨 등의 멀티-레벨 셀로 작동하는 메모리에도 마찬가지로 적용할 수 있다(아래의 표 1, 2, 3 참조).

표 1은 본 발명의 작동 방법을 4레벨의 멀티-레벨 셀로 작동하는 메모리에 적용할 때의 프로그램 상태를 기존의 프로그램 상태와 대비하여 보여준다.

기존	본 발명
11(소거 상태)	xx(더미상태,소거상태)
10	11(프리-프로그램 상태)
01	10
00	01
	00

표 2는 본 발명의 작동 방법을 8레벨의 멀티-레벨 셀로 작동하는 메모리에 적용할 때의 프로그램 상태를 기존의 프로그램 상태와 대비하여 보여준다.

기존	본 발명
111(소거 상태)	xxx(더미상태, 소거상태)
101	111(프리-프로그램상태)
100	101
011	100
010	011
001	010
000	001
	000

표 3은 본 발명의 작동 방법을 16레벨의 멀티-레벨 셀로 작동하는 메모리에 적용할 때의 프로그램 상태를 기존의 프로그램 상태와 대비하여 보여준다.

기존	본 발명
1111(소거 상태)	xxxx(더미상태, 소거상태)
1110	1111(프리-프로그램상태)
1101	1110
1100	1101
1011	1100
1010	1011
1001	1010
1000	1001
0111	1000
0110	0111
0101	0110
0100	0101
0011	0100
0010	0011
0001	0010
0000	0001
	0000

이상에서 설명한 바와 같은 본 발명에 따르면, 프로그램 완료 후에, 음의 문턱전압을 갖고 또한 넓은 산포 값을 갖는 소거 상태가 하나의 레벨로서 잔류하지 않기 때문에, 동일한 레벨 수를 갖는 멀티-레벨 셀로 작동하는 메모리의 프로그램이 완료되어도 기존의 멀티-레벨로 동작하는 메모리와 달리, 넓은 메모리 윈도우 (프로그램 상태의 최대 문턱 전압과 최소 문턱 전압간 영역)에 걸쳐서 프로그램 레벨이 존재하지 않고, 그 메모리 윈도우가 감소할 수 있다. 이러한 메모리 윈도우의 감소로 셀 간의 간격이 약 30 nm 또는 그 이하가 되는 64 Gbit급 또는 그 이상의 전하 트랩형 플래시 메모리 예컨대, 전하 트랩형 낸드(NAND) 또는 노어(NOR) 플래시 메모리에 있어서도 셀간의 측면 전계에 의한 전하 이동으로 데이터 리텐션이 열화되는 문제를 방지할 수 있다.

이하에서는, 본 발명의 실시예에 따른 작동 방법이 적용될 수 있는 플래시 메모리 셀 및 비휘발성 메모리 장치의 실시예를 설명한다. 또한, 본 발명의 실시예에 따른 작동 방법의 구현이 가능하도록 하는 네거티브 유효 검증 전압을 얻는 방법에 대해 설명한다.

본 발명에 따른 작동 방법은 전하 저장을 이용해서 데이터를 기록하며 인접한 메모리 셀 간에 전하 포텐셜 차이에 의해 전하 이동이 일어날 수 있는 구조의 메모리 장치 예컨대, 전하 트랩형 플래시 메모리 장치에 적용될 수 있다. 이때, 상기 전하 트랩형 플래시 메모리 장치는 전하 저장층과 제어 게이트를 가지는 복수의 메모리 셀을 가지며, 상기 전하 저장층은 전하 트랩층일 수 있다.

도 9는 본 발명에 따른 작동 방법이 적용되어 프로그램 작동이 이루어질 수 있는 플래시 메모리 셀의 일 예를 개략적으로 보여준다. 이 플래시 메모리 셀은, 도 10을 참조로 후술하는 낸드형 플래시 메모리 장치의 일 메모리 셀을 구성할 수 있다.

도 9를 참조하면, 플래시 메모리 셀(10)은 기판(11) 상에 형성된 게이트 구조체(20)를 구비한다.

상기 기판(11)에는 소정의 도전성 불순물이 도핑된 제1 및 제2불순물 영역(13)(15)이 형성될 수 있다. 상기 기판(11)에는 예를 들어, p형으로 도핑되어 형성된 p-웰(p-well: 미도시)이 구비될 수 있다. 상기 제1 및 제2불순물 영역(13)(15)은 p-웰에 형성될 수 있다. 제1 및 제2불순물 영역(13)(15) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다.

상기 게이트 구조체(20)는 기판(11) 상에 형성된 터널 절연막(21), 이 터널 절연막(21) 상에 형성된 전하 저장층(23) 및 이 전하 저장층(23) 상에 형성된 블록킹 절연막(25)을 포함한다. 블록킹 절연막(25) 상에는 제어 게이트(27)가 형성될 수 있다. 도 1에서 참조번호 19는 스페이서(spacer)를 나타낸다.

상기 터널 절연막(21)은 전하의 터널링을 위한 막으로, 기판(11) 상에 형성된다. 제1 및 제2불순물 영역(13)(15)은 상기 터널 절연막(21)과 전기적으로 연결되도록 상기 기판(11)에 형성된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, SiO2 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.

대안으로, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다. 이때, 실리콘 질화막은, 불순물 농도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다.

또 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.

상기와 같이, 상기 터널 절연막(21)은 산화물 또는 질화물의 단층 구조로 이루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다.

상기 전하 저장층(23)은 전하 저장에 의해 정보 저장이 이루어지는 영역이다. 이 전하 저장층(23)은 전하 트랩층으로 형성될 수 있다.

예를 들어, 상기 전하 저장층(23)은 전하 트랩층으로 역할을 하도록 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다. 예를 들어, 전하 저장층(23)은 Si₃N₄ 와 같은 질화물이나 HfO₂, ZrO₂, Al₂O₃, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다. 또한, 상기 전하 저장층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다. 상기와 같이 전하 저장층(23)이 전하 트랩층으로서 역할을 하도록 형성된 경우, 상기 플래시 메모리 셀(10)은 전하 트랩형 플래시(CTF) 메모리 셀이 된다.

상기 블록킹 절연막(25)은 전하 저장층(23)이 형성된 위치를 통과하여 위쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.

상기 블록킹 절연막(25)은 SiO₂ 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 물질인 high-k 물질 예컨대, Si₃N₄, Al₂O₃, HfO₂, Ta₂O₅ 또는 ZrO₂로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO₂ 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두층 또는 그 이상으로 구성될 수 있다.

상기 제어 게이트(27)는 금속막으로 형성될 수 있다. 예를 들어, 상기 제어 게이트(27)는 TaN, 알루미늄(Al), Ru 또는 NiSi 등의 실리 사이드 물질로 형성될 수 있다.

상기와 같은 플래시 메모리 셀에 전자를 주입하면 주입된 전자가 전하 저장층(23)에 저장되어, 문턱 전압이 변화된다.

도 1에서는 제어 게이트가 상측에 위치되는 탑 게이트(top gate)형 플래시 메모리 셀을 예시로서 보여주는데, 본 발명에 따른 프로그램 방법이 적용되는 비휘발성 메모리 장치의 메모리 셀은 이에 한정되는 것은 아니며, 메모리 셀이 제어 게이트가 전하 저장층 아래에 위치되는 바텀 게이트(bottom gate)형으로 구성될 수도 있다.

본 발명에 따른 작동 방법은 상기와 같은 전하 트랩형 플래시 메모리 셀을 적용한 전하 트랩형 플래시 메모리 장치를 프로그램하는데 적용할 수 있다.

도 10을 참조하면, 낸드형 플래시 메모리 장치는 복수의 셀 스트링(cell string)으로 구성될 수 있다. 도 10에서는 예시로서 비트라인에 연결된 2개의 셀 스트링(30)(31)을 보여준다.

각 셀 스트링은 인접 메모리 셀과 소스/드레인을 공유하도록 된 복수의 메모리 셀 어레이를 포함할 수 있다. 셀 스트링의 각 메모리 셀은 도 9를 참조로 설명한 전하 트랩형 플래시 메모리 셀로 구성될 수 있다.

셀 스트링에는 접지 선택 트랜지스터(GST: Ground Selection Transistor), 복수의 메모리 셀 및 스트링 선택 트랜지스터(SST: String Selection Transistor)가 직렬로 연결되어 있다. 이 셀 스트링의 일단은 비트 라인(bit line)에 연결되며, 타단은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line:CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인에 연결된다.

셀 스트링과 크로스 되는 방향으로, 복수의 메모리 셀의 제어 게이트에는 워드 라인(word line:WL)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(SSL: String Selection Line)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSL: Ground Selection Line)이 연결된다. 도 10에서는 각 스트링(30)(31)이 32개의 메모리 셀을 구비하며, 각 메모리 셀이 워드 라인(WL0~WL31)에 연결된 예를 보여준다.

메모리 셀에 프로그램되는 데이터는 비트 라인의 전압에 따라 달라진다. 비트 라인의 전압이 전원 전압(Vcc)이면 프로그램 금지(program inhibit)된다. 반면에, 비트 라인의 전압이 접지 전압(OV)이면 프로그램된다. 도 10에서는 비트라인(BLn-1)에 접지 전압(0V)이 제공되고, 비트 라인 BLn에 전원 전압(Vcc)이 제공되는 동작 상태를 예시한다.

프로그램 동작시에, 선택된 워드 라인 예컨대, 워드 라인 WL29에는 프로그램 전압(Vpgm)이 제공된다. 선택되지 않은 워드 라인들 예컨대, 워드 라인 WL31, WL30, WL28-WL0 에는 패스 전압(Vpass)이 제공되며, 접지 선택 라인(GSL)에는 접지 전압(0V)가 제공되며, 스트링 선택 라인(SSL)에는 전원 전압(Vcc)이 제공된다. 프로그램 전압(Vpgm)으로 예를 들어, 기본 전압을 16V로 하여 단계적으로, 0.5V씩 증가되는 전압을 제공하고, 패스 전압(Vpass)으로 예를 들어, 9V의 전압을 제공할 수 있다.

선택된 워드 라인(WL29)에서 접지 전압이 제공된 비트라인(BLn-1)에 해당하는 메모리 셀은 프로그램된다. 도 10에서는 메모리 셀(A)이 프로그램된다.

도 11을 참조하면, 소거 동작시에는, 비트 라인을 플로트(Float)시키며, 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST)의 게이트와 스트링 선택 라인(SSL)에 연결된 스트린 선택 트랜지스터(SST)의 게이트를 플로트시키며, 각 워드 라인에는 접지 전압(0V)이 제공되며, 벌크(예컨대, p-웰)에 소거 전압 예컨대, 19-20V가 제공된다.

도 12를 참조하면, 리드 동작시에는, 선택된 워드 라인 예컨대, 워드 라인 WL29에 접지 전압(0V)이 제공되며, 선택되지 않은 나머지 워드 라인들 예컨대, 워드 라인 WL31, WL30, WL28-WL0, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 리드시의 패스 전압(Vread, 이하 "리드 전압"이라 함)이 제공되며, 비트 라인에 0V보다 큰 전압 예컨대, 1V~2V가 제공된다. 리드 전압(Vread)으로 예를 들어, 5V~6V의 전압을 제공할 수 있다.

도 13을 참조하면, 검증 동작시에는, 선택된 워드 라인 예컨대, 워드 라인 WL29에는 검증 전압(V'v)으로 0V 또는 그보다 큰 전압을 인가시키며, 선택되지 않은 나머지 워드 라인들 예컨대, 워드 라인 WL31, WL30, WL28-WL0, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 리드 전압(Vread)이 제공될 수 있다. 비트 라인에는 0V보다 큰 전압(Va) 예컨대, 통상적으로 비트 라인에 인가하는 전압에서 벌크 및 공통 소스라인(CSL)에 인가하는 전압(Vb)을 더하여 그 값을 높인 전압 예를 들어, Va= Vb + (1V ~ 2V)이 인가될 수 있다. 리드 전압(Vread)으로 예를 들어, 5V~6V의 전압을 제공할 수 있다.

비트 라인, 벌크 및 공통 소스 라인에 상기와 같은 전압을 적용하는 경우, 선택된 워드 라인에 검증 전압(V'v)으로 0V를 인가하는 경우에도, 선택된 메모리 셀(A)에 인가되는 유효 전압은 0V보다 작은 값이 될 수 있다. 따라서, 선택된 메모리 셀(A)에 네거티브 유효 검증 전압을 제공할 수 있다.

도 14 및 도 15는 본 발명의 실시예에 따른 작동 방법이 적용되는 낸드형 플래시 메모리 장치가 블록 단위의 소거 동작이 진행되도록 구성된 경우, 낸드형 플래시 메모리 장치의 비트 라인 방향으로의 단면도를 개략적으로 보여준다. 도 14에서는 기존의 방법에 따른 검증 또는 리드 동작 상태를 보여주며, 도 15에서는 본 발명에 따른 네거티브 문턱 전압값을 검증 또는 리드할 수 있는 동작 상태를 보여준다. 도 14 및 도 15에서는 편의상 한 스트링에 6개의 메모리 셀만이 구비된 예를 도시한다. 도 14 및 도 15에서 도 9를 참조로 설명한 플래시 메모리 셀에서와 동일 기능을 하는 요소는 동일 참조부호로 표기하고 그 반복적인 설명을 생략한다.

낸드형 플래시 메모리 장치에서, 한 블록은 도 10에서와 같은 셀 스트링을 다수개 구비하는데, 블록 단위의 소거 작동을 진행하도록 된 경우, 블록은 도 14 및 도 15에 도시된 p-웰(p-well:30) 및 n-웰(n-well:35)에 의해 한정될 수 있다. 도 14 및 도 15를 참조하면, 예를 들어, 반도체 기판(11)의 n-웰(35) 내에 형성된 p-웰(30)에 복수의 메모리 셀(10) 어레이가 형성되고, 한 스트링 내의 직렬로 배열된 인접 셀 간에는 소스/드레인 영역(13,15)을 공유한다. 이 소스/드레인 영역(13,15)은 p-웰(30)에 형성된다. 블록이 p-웰(30) 및 n-웰(35)에 의해 한정되도록 된 경우, 소거 전압 또는 본 발명의 실시예에 따른 작동 방법을 적용할 때의 선택된 메모리 셀(A)에 네거티브 유효 검증 전압이 인가되도록 Vb 전압이 인가되는 벌크는 상기 p-웰(30)에 해당할 수 있다.

낸드의 특성상, 메모리 셀(10)의 제어 게이트(27)에 인가되는 전압은 포지티브 즉, 0V 또는 그 이상이 되어야 하므로, 선택된 메모리 셀(A)에 적용되는 검증 전압은 0V보다 크거나 같아야 한다.

일반적인 경우에, 낸드형 플래시 메모리 장치에서는 도 14에서와 같이, p-웰(30)과 n-웰(35) 전압은 0V로 유지하고, 리드 전압(Vread)은 예컨대, 약 5V~6V를 인가한다. 그리고, 소스 전압은 0V가 인가되고, 드레인에는 비트 라인 전압(Vbl)이 인가된다. 검증시 비트 라인 전압(Vbl)은 약 1V~2V가 될 수 있다. 그리고, 선택된 메모리 셀(A)에는 0V보다 큰 검증 전압(V"v)이 인가된다. 선택된 메모리 셀(A)에 검증 전압(V"v) 대신에 리드를 위한 전압을 인가하는 차이만 있을 뿐, 상기의 동작 은 검증시와 리드시 모두 적용될 수 있다.

한편, 본 발명에 따르면, 선택된 메모리 셀(A)에 네거티브 유효 검증 전압(Vv)이 인가될 수 있도록, 도 15에서와 같이, 검증 동작시, p-웰(30)에 기존의 0V가 아닌 0V보다 크고 예컨대, 약 2V 이하인 전압을 인가시킨다. 이에 의해, 선택된 메모리 셀(A)의 제어 게이트(27)를 통해 인가되는 V'v 전압이 0V일 때, 선택된 메모리 셀(A)에 실질적으로 인가되는 유효 전압은 0V보다 작은 값이 되도록 할 수 있다. 따라서, 메모리 셀의 제어 게이트에 0V 또는 그 이상의 전압을 인가하면서도, 본 발명에서 실행하고자 하는 0V보다 작은 네거티브 유효 검증 전압(Vv)을 실현할 수 있다.

이때, p-웰(30)에 인가되는 전압은 공통 소스 전압과 동일하게 유지시켜 줄 수 있다. 또한, p-웰(30)에 인가되는 전압은 n-웰(35)에 인가되는 전압과 동일하게 유지시켜 줄 수 있다. 예를 들어, p-웰(30), n-웰(35) 및 공통 소스(37)에 동일하게 0V보다 크고 2V 이하인 전압을 인가할 수 있다. 또한, 비트 라인 전압은 통상적으로 인가하는 전압 예컨대, 약 1V ~ 2V에서 p-웰(30)에 인가되는 전압을 더한 만큼 그 값을 높여 줄 수도 있다.

상기와 같이, 벌크(또는 p-웰)에 0V보다 큰 포지티브 전압을 인가하면서, 선택된 워드 라인에 0V 또는 벌크(또는 p-웰)에 제공되는 전압보다 절대값이 작은 포지티브 전압을 제공하면, 선택된 메모리 셀에 네거티브 유효 검증 전압이 적용될 수 있다. 이에 의해, 적어도 일부가 0V보다 작은 문턱 전압을 가지는 프리-프로그램 상태를 검증할 수 있다.

Claims

소거 상태의 메모리 셀에 프리-프로그램 전압을 인가하여 소거 상태에 비해 문턱 전압 산포가 작으며 소거 상태로부터 이동된 프리-프로그램 상태로 프리-프로그램하는 단계와;

네거티브 유효 검증 전압을 이용하여 메모리 셀이 프리-프로그램 상태인지를 검증하는 단계;를 포함하는 메모리 장치 작동 방법.
제1항에 있어서, 메모리 셀이 상기 네거티브 유효 검증 전압을 이용한 검증을 통과하여 프리-프로그램 상태로 될 때까지, 상기 프리-프로그램 전압 인가 동작 및 상기 네거티브 유효 검증 전압을 이용한 검증 동작 쌍을 적어도 1회 이상 수행하는 메모리 장치 작동 방법.
제2항에 있어서, 상기 네거티브 유효 검증 전압은 -2V보다 크거나 같고 0V보다 작은 메모리 장치 작동 방법.
제1항에 있어서, 상기 프리-프로그램 상태의 문턱 전압은 0V보다 작거나 일부가 0V보다 작은 메모리 장치 작동 방법.
제1항에 있어서, 상기 네거티브 유효 검증 전압을 이용한 검증을 통과한 프리-프로그램 상태의 메모리 셀을 원하는 프로그램 상태의 문턱전압을 가지도록 프로그래밍하는 단계;를 더 구비하는 메모리 장치 작동 방법.
제5항에 있어서, 프리-프로그램 동작에 앞서, 이전의 프로그램 상태를 소거하는 단계;를 더 구비하는 메모리 장치 작동 방법.
제1항에 있어서, 프리-프로그램 동작에 앞서, 이전의 프로그램 상태를 소거하는 단계;를 더 구비하는 메모리 장치 작동 방법.
제7항에 있어서, 상기 소거 동작은 일정 개수의 메모리 셀 단위로, 이 단위 내의 메모리 셀이 모두 0V보다 작은 문턱 전압을 가질 때까지 진행하는 메모리 장치 작동 방법.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 메모리 장치는, 반도체 기판의 P-웰에 형성된 소스/드레인을 공유하도록 형성된 복수의 메모리 셀 어레이를 구비하며,

프리-프로그램 상태의 검증 동작시 상기 P-웰 및 공통 소스에는 0V보다 큰 제1전압 및 제2전압을 인가하며, 선택 메모리 셀에 0V나 상기 제1 및 제2전압보다 작은 포지티브의 제3전압을 인가하여, 프리-프로그램 상태의 검증시 상기 선택된 메모리 셀에 상기 네거티브 유효 검증 전압을 인가하는 메모리 장치 작동 방법.
제9항에 있어서, 상기 P-웰 및 공통 소스에 인가되는 상기 제1 및 제2전압은 서로 동일한 비휘발성 메모리 장치 작동 방법.
제10항에 있어서, 상기 제1 및 제2전압은 0V보다 크고 2V보다 작거나 같은 값인 메모리 장치 작동 방법.
제9항에 있어서, 드레인은 비트라인에 접속되며, 프리-프로그램 상태의 검증 동작시 상기 드레인에 인가되는 비트 라인 전압은 상기 P-웰에 인가되는 전압만큼 증가되는 메모리 장치 작동 방법.
제9항에 있어서, 상기 메모리 장치는 상기 반도체 기판에 N-웰을 더 구비하며, 상기 P-웰은 상기 N-웰 내에 형성되며,

상기 N-웰에는 상기 P-웰과 동일한 제1전압이 인가되는 메모리 장치 작동 방법.
제13항에 있어서, 상기 메모리 장치는, 상기 복수의 메모리 셀의 낸드 배열 구조를 가지는 플래시 메모리 장치인 메모리 장치 작동 방법.
제14항에 있어서, 상기 메모리 셀은 전하 트랩형 플래시 메모리 셀인 메모리 장치 작동 방법.