CN1836289A - 改进的电荷俘获非易失性存储器的擦除和读取方案 - Google Patents

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Abstract

本发明说明一种非易失性电荷俘获存储器件阵列的工作方法。该方法包括在该阵列的基本上所有的非易失性存储器件的块擦除步骤(52)之前，对该阵列的基本上所有的非易失性存储器件进行块编程(51)。本发明的优点是：通过这样做，另一个电荷俘获非易失性存储器件可以用作参考单元，在对该阵列中的存储单元进行块编程和块擦除的同时对该参考单元进行编程和擦除，从而使该参考单元显示出与该阵列中的存储单元相同的循环历程。该特征可以用于使读参数适应存储单元的老化。还提供相应的器件。

Description

改进的电荷俘获非易失性存储器的擦除和读取方案
本发明涉及一种非易失性半导体存储器，尤其涉及一种基于电荷俘获层的非易失性存储器和包括这种存储器的器件，以及操作这种器件从而获得改进的数据保持及有限的由擦除所引起的退化的方法。
非易失性存储器(NVM)广泛应用于各种商业和军事电子器件和设备，例如手持电话、无线电设备和数字照相机。
人们正在越来越多地研究基于例如电荷俘获层中(例如夹在两个氧化层中间的氮化硅层)或纳米晶体中的电荷俘获、而非浮栅(FG)中的电荷俘获的非易失性存储器，因为其具有很大的潜力用于未来几代的CMOS中(90nm节点以下)。电荷俘获器件和浮栅器件之间的主要差别在于，在电荷俘获器件中，将电荷俘获在由电荷俘获层例如氮化物层中的缺陷所产生的能量极小值中，或者在纳米晶体存储器的情况下，将其俘获在栅极氧化物中的纳米晶体上。另一方面，在FG器件中，将电荷俘获在FG层中，所述电荷无法从该FG层中出来，因为该FG层由电介质层所包围。在FG器件中，在FG层内横向电荷迁移是可能的，而在电荷俘获器件中情况则不是这样：在电荷俘获器件中，将电荷俘获在电荷俘获层内基本固定的位置上。
人们对电荷俘获器件重新产生兴趣的主要原因是包括电介质电荷俘获层的电荷俘获器件具有良好的按比例缩小的前景，例如解决FG构图问题(例如光刻、覆盖和形貌)。此外，与FG器件相比，它们能够用更低的电压进行编程和擦除，随着市场在不断地需求电压更低、功耗更小的器件，这一点非常重要，尤其是在嵌入式存储器中更是如此。第三个优点是它优良的编程/擦除耐久性，它的耐久性大约比FG器件能够达到的耐久性好两个数量级，耐久性被定义为“NVM器件满足其作为累计的非易失性数据变化函数的数据表指标(datasheet specification)能力的衡量标准”。
电荷俘获器件的主要缺点是它们有限的数据保持，这是衬底和电荷俘获层之间薄的电介质层(必须这样)产生的结果。数据保持是NVM保持数据的能力。此外，太长(或者重复的)擦除过程会导致擦除引起的退化。
U.S.6,233,178涉及闪存器件，尤其涉及其中执行擦除或批操作使得增加储存在器件中的电荷的闪存器件。该专利描述了一种预调整方法和装置，用于缓解在这种闪存器件中擦除引起的应力。公开的预调整方法包括就在块充电(擦除)操作之前对存储单元进行块放电(编程)操作，以便缓解闪存单元的浮栅和控制栅之间的内建电压偏置，从而减小由此产生的不希望有的应力。
本发明的发明人发现，对于电荷俘获存储器器件，例如对于具有电介质电荷俘获层的电荷俘获器件来说，与U.S.6,233,178所公开的内容不同，对已经充有电子的器件再一次充电不会产生问题。换句话说，不是对已经充电的存储单元进行充电产生了问题。而是对已经放电的存储单元进行放电导致单元受到了损害。
本发明的目的是提供减轻对电荷俘获存储器件的损坏的方法和器件结构。这些电荷俘获存储器件可以包括具有电介质电荷俘获层的电荷俘获器件，或者纳米晶体存储器。
可以通过本发明的方法和器件来实现以上目的。
本发明提供一种非易失性电荷俘获存储器件阵列的操作方法，该方法包括在该阵列中的基本上所有的非易失性存储器件的块擦除步骤之前，对该阵列中的基本上所有的非易失性存储器件进行块编程。“基本上所有”是指非易失性存储器件中的至少一半，例如在阵列中每两个器件中就有一个，优选有更多的器件，直到阵列中的所有非易失性存储器件。
根据本发明的方法还可以包括在块擦除操作之后，对阵列中的一些非易失性存储器件进行编程，将有用的数据内容储存在阵列中的一些非易失性存储器器件中。要对哪些非易失性存储器件进行编程取决于要储存在阵列中的非易失性存储器件中的数据内容。
编程操作可以包括执行充电操作，而擦除操作可以包括执行放电操作。
根据本发明的方法还可以包括读取储存在阵列中的非易失性存储器件中的数据内容。为了读取储存在阵列中的非易失性存储器件中的数据内容，可以使用至少一个另外的电荷俘获非易失性存储器件作为参考单元，为阵列中的非易失性存储器件的块编程和块擦除对参考单元进行编程和擦除。优选地，参考单元的编程和擦除基本上与阵列中的非易失性存储器件的块编程和块擦除同时进行，也就是说与它们同时进行或者就在它们之前或紧随它们之后进行。在另一个实施例中，在参考单元的编程和擦除与阵列中的非易失性存储器件的块编程和块擦除之间存在第一时间段，并且在将有用数据内容写入阵列与读出该数据内容之间存在第二时间段，第一时间段比第二时间段短。当对阵列进行了几次块编程和块擦除时，优选地参考单元的编程和擦除次数与非易失性存储器件的块编程和块擦除次数相同。使用包括测量与老化有关的电参数，例如电流或者电压。在使用参考单元时，可以将参考单元的读电流与阵列中的非易失性存储器件的读电流进行比较。例如，这可以是位线电流。或者，可以使参考单元的控制栅电压适应于阵列中非易失性存储器件的老化。于是参考单元用作CG电压参考，而不是用作漏极电流参考。根据又一可选实施例，例如参考单元可以是另一个可测量量的参考，例如位线电压。以上实施例的任何组合是可以的。应该注意的是，优选地只在擦除步骤之前的预调整步骤期间对参考单元进行编程。这就意味着当将有用数据内容编程到阵列中的存储单元中时，没有必要对参考单元进行编程，优选不对其进行编程。这样做的优点是参考单元保持具有较低的阈值电压，从而能够方便地产生电参考信号。
在根据本发明的方法中，阵列中的存储器件可以一起用作参考单元。这一点可以通过采用所谓的无DC编码来实现。这是一种其中所储存的“1”的数量等于所储存的“0”的数量的编码方案。于是读取储存在阵列中的数据内容包括调整读出放大器的设置点，从而在阵列中获得与第二值数量相同的第一值。
本发明的优点是可以与阵列中的单元一起对一个参考器件或者多个参考器件进行编程和擦除，从而使阵列中的所有单元具有与参考单元相同的循环历程(cycling history)，由此按照相同的方式出现退化。
在本发明的所有实施例中，非易失性存储器件例如可以是具有电介质电荷俘获层的电荷俘获器件，例如SONOS器件。或者，非易失性存储器件可以是纳米晶体存储器件。
本发明还提供一种非易失性电荷俘获存储器件阵列，该阵列包括：
用于对所述阵列的所有或者基本上所有的非易失性存储器件进行块编程的装置，
用于对所有或者基本上所有的已编程非易失性存储器件进行块擦除的装置，以及
控制装置，用于控制非易失性存储器件阵列，从而在对该阵列的所有或者基本上所有的非易失性存储器件进行块擦除之前，对该阵列的所有或者基本上所有的非易失性存储器件进行块编程。
本发明还提供一种非易失性电荷俘获存储器件阵列，将该阵列设置成执行根据本发明的方法中的任意一种。
所述非易失性存储器件阵列可以形成非易失性存储器。
本发明还提供一种包括非易失性电荷俘获存储器件阵列的电气设备，例如移动电话或结合有存储元件的任何其它电气设备，该阵列包括：
用于对所述阵列的所有或者基本上所有的非易失性存储器件进行块编程的装置，
用于对所述阵列的所有或者基本上所有的已编程非易失性存储器件进行块擦除的装置，以及
控制装置，用于控制非易失性存储器件阵列，从而在对该阵列的基本上所有的非易失性存储器件进行块擦除之前，对该阵列的所有或者基本上所有的非易失性存储器件进行块编程。
在根据本发明的电气设备中，所述非易失性电荷俘获存储器件可以包括具有沟道和控制栅的晶体管，在这种情况下，电介质电荷俘获层可以位于沟道和控制栅之间。但是本发明不限于晶体管器件。例如，具有电介质电荷俘获层的栅二极管(gated diode)可以用作非易失性电荷俘获存储器件。栅二极管是在其顶部具有栅的横向p-n结，根据本发明的电介质电荷俘获层位于p-n结和栅之间。如果该结可反向偏置(例如n型区相对于p型体材料为正电压)，则该结的击穿电压取决于栅偏压，因为栅偏压决定表面电位(栅的偏压越负，该结就越早击穿)。俘获在电荷俘获电介质层中的电荷会影响结与栅之间的垂直电场，这样流过p-n结的电流的大小可以用来确定所俘获的电荷量。
在根据本发明的电气设备中，所述阵列可以设置有至少一个非易失性存储器件，用作读出放大器中的参考单元。该阵列可以包括用于为非易失性存储器件的块编程或块擦除对参考单元进行编程和擦除的装置。优选地对参考单元的编程和擦除基本上与对阵列中的非易失性存储器件的块编程和块擦除同时进行，也就是说与它们同时进行或者就在它们之前或紧随它们之后进行。
所述至少一个参考单元可以与阵列分开，或者可以在阵列中。阵列中的存储器件可以一起用作参考单元。根据本发明的电气设备可以包括用于对参考单元的读出电流与阵列中的非易失性存储器件的读出电流进行比较的装置。
根据本发明的电气设备可以包括用来使用于读阵列中的非易失性存储器件的读电流适应于参考单元的老化、从而适应于阵列中的所有单元的老化的装置。根据本发明的电气设备还可以包括装置用来根据参考单元的老化、从而根据阵列中的非易失性存储器件的老化，调整读取所需要的控制栅电压。
在根据本发明的电气设备中，非易失性存储器件例如可以是具有电介质电荷俘获层的电荷俘获器件，例如SONOS器件、或纳米晶体电荷俘获存储器件。
在根据本发明的电气设备中，非易失性存储器件阵列可以形成非易失性存储器。
通过以下结合参考附图的详细说明，本发明的这些和其它特点、特征和优点将变得显而易见，所述附图以实例的方式示出本发明的原理。仅仅是为了例子给出本说明，而不是要限制本发明的范围。下面引用的标记参看附图。
图1是具有电介质电荷俘获层的常规电荷俘获存储单元的示意图，在这种情况下该单元是SONOS单元。图1a)示出编程情况；图1b)示出擦除情况；以及图1c)示出自限制擦除机制。标出的电压值仅仅是作为例子。
图2a)是所测得的256位原型SONOS阵列样品的编程曲线的曲线图。图2b)是所测得的同一器件的擦除曲线的曲线图。应该注意通过虚线表示长擦除时间和/或高擦除电压下的自限制效应。
图3a)是所测得的256位原型SONOS阵列样品的耐久性曲线的曲线图。带有标记的线表示阵列中的平均阈值电压VT，其它的线表示阵列中的最小和最大阈值电压VT。很清楚，在1000次循环后，窗口闭合非常明显；将测量灵活度，即可以测量的最大阈值电压VT，设为5V。这意味着如果阈值电压例如为8V，则它表示为5V。图3b)是所测得的同一器件的耐久性曲线的曲线图，但是具有不同的擦除条件。这导致更好的耐久性。在优化过的擦除情况下，可以展示出编程/擦除循环为数千万次水平的耐久性。
在图3a和3b中上面的曲线表示利用+12V对其进行编程10ms后的单元的VT。在图3a中，下面的曲线表示利用-12V对其进行擦除100ms后的单元的VT。在图3b中，下面的曲线表示利用-9V对其进行擦除50ms后的单元的VT。
图4示意性示出包括根据本发明实施例的具有电介质电荷俘获层的电荷俘获存储器件的闪存阵列。
图5示意性示出将信息编程到图4的阵列中的过程。
图6是示出作为时间t的函数的两个小SONOS阵列(256位)的外推数据保持测试的曲线图。在该测试之前，使两个阵列都循环105次。该图示出这两个阵列的最小、平均和最大阈值电压VT。应该注意的是，在老化过程中阈值分布没有变宽，换句话说，没有发现任何非固有的“泄漏”位。垂直虚线对应于10年的时间t。
图7是自适应参考电路的示意总图，在该自适应参考电路中使读电流适应于根据本发明实施例的存储单元的老化。还示出编程和擦除元件。
图8是自适应参考电路的示意总图，在该自适应参考电路中使控制栅电压适应于根据本发明实施例的存储单元的老化。
图9是示出用于产生根据本发明实施例的自参考SONOS阵列的无DC编码原理的示意图。为了清楚起见，只示出读取原理。
图10是示出SONOS存储单元阵列耐久性曲线的测量结果的曲线图，其显示出在SONOS存储元件中出现了擦除退化。
图11是示出SONOS存储单元阵列耐久性曲线的测量结果的曲线图，其显示出在SONOS存储元件中没有出现编程退化。
在以上不同的附图中，同样的标记表示相同或相似的元件。
将针对具体实施例并且参考特定附图来对本发明进行说明，但是本发明不限于此，而仅仅是由权利要求书来限定。具体地说，将针对具有电介质电荷俘获层的电荷俘获器件来对本发明进行说明，但是本发明还可以包括其它类型的电荷俘获器件，例如纳米晶体存储器件。
所示的附图仅仅是示意性的，而非限制性的。在附图中为了说明，可能将一些元件的尺寸放大，而不是按比例绘制的。尽管在本说明书和权利要求书中使用了“包括”这个术语，但是它并不排除其它元件或者步骤。尽管在涉及单数名词时使用了非限定或限定冠词，例如“一个”、“该”，但是它包括该名词的复数，除非另外有具体说明。
此外，在本说明书和权利要求书中第一和第二等术语用于区分相似的元件，而不是必须用来说明顺序或者时间顺序。应该理解的是在适当的情况下如此使用的术语是可以互换的，这里所说明的本发明的实施例能够按照其它不同于这里所述或所示的顺序来进行工作。
贯穿本说明书，术语“列”和“行”用于描述连接在一起的阵列元件集合。这种连接可以采用行和列的笛卡尔阵列的形式，但是本发明不限于此。如本领域技术人员所理解的那样，列和行是可以互换的，在本公开中这些术语也是可互换的。此外，可以构造非笛卡尔阵列，并且其包含在本发明的范围内。因此，应该从广义的角度来解释“行”和“列”。为了支持这种广义解释，引用了在逻辑上组织的行和列。至此意味着按照在拓扑上线***叉的方式将存储元件集合互相连接起来，但是物理的或者拓扑的布局不必是这样的。例如，行可以是圆，列则是圆的半径，在本发明中将圆和半径描述为“在逻辑上组织的”行和列。此外，各种线的具体名称，例如位线或者字线，旨在是用来有助于说明和参考具体功能的一般性名称，这种具体措辞决不是要限制本发明。应该理解的是所有这些术语仅仅是用来帮助更好地理解所描述的具体结构，绝对不是要限制本发明。
图1示出基于电介质电荷俘获层11的快闪晶体管(flashtransistor)10的简化图形。这种快闪晶体管10包括衬底、底部电介质层、电介质电荷俘获层、顶部电介质层和顶部电极。在本发明的实施例中，术语“衬底”可以包括可以使用的、或在其上形成器件、电路或外延层的任何下层材料。在另外的可选实施例中，该“衬底”可以包括半导体衬底，例如掺杂硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、锗(Ge)或硅锗(SiGe)衬底。除了半导体衬底部分以外，所述“衬底”例如可以包括诸如SiO2或Si3N4层的绝缘层。这样，术语衬底还包括玻璃上的硅、蓝宝石衬底上的硅。由此术语“衬底”用来笼统地定义用于在所感兴趣的层或部分下面的层的元件。此外，所述“衬底”可以是在其上形成层的任何其它基体，例如玻璃或金属层。下面将涉及硅处理，因为通常采用硅半导体，但是技术人员应该理解可以基于其它半导体材料***来实施本发明，并且技术人员可以选择适当的材料作为下面所述的电介质和导电材料的等价物。
为了简单起见，并且仅仅作为一个例子，而非旨在限制本发明，在本发明公开的剩余部分中将这种包括具有电介质电荷俘获层的快闪晶体管的存储单元称为SONOS器件。SONOS是电可擦除、可编程、非易失性存储器结构。它包括叠层，该叠层包括硅衬底12、作为底部氧化物层13的底部电介质、形成电介质电荷俘获层的氮化物层11、作为顶部氧化物层14的顶部电介质以及硅顶部电极15。一般而言，顶部电极由多晶硅制成，但是，在可选工艺中，用于同一种器件的该顶部电极也可以例如由金属制成。
由于底部氧化物层13(通常为2到3nm)比顶部氧化物层14(通常为5到10nm)薄得多，所以电子和空穴隧穿底部氧化物层13(通过直接隧穿)可以比隧穿顶部氧化物层14(通过Fowler-Nordheim隧穿)容易地多。因此，根据ONO叠层中的层的厚度、施加在顶部电极15或控制栅(CG)上的足够高的正电压，通常在9伏和14伏之间，导致从衬底12流向电介质电荷俘获层或氮化物层11的电子隧道电流，在所述电介质电荷俘获层或氮化物层11中俘获电子，如图1a所示。因为顶部氧化物层14太厚而不能通过其离开氮化物层11的俘获电子造成阈值电压VT升高，这表明该器件10已经被编程。对于给定的施加在顶部电极15上的电压电平，可以说编程时间越长，俘获在电介质电荷俘获层11中的电子就越多，并且阈值电压VT就越高。另一方面，对于给定的编程时间，施加在顶部电极15上的电压电平越高，俘获在电介质电荷俘获层11中的电子就越多，并且阈值电压VT就越高。这显示在图2a中的针对原型单元而测得的实验编程曲线中。这些原型单元的大小为W/L＝0.18μm/0.23μm。ONO叠层具有2.2nm/6nm/8nm的层厚。在编程过程中，除了控制栅以外，所有端子都接地。应该注意的是所要求的控制栅电压明显低于目前工艺水平的FG单元的Fowler-Nordheim编程通常需要的～15V：对于具有电介质电荷俘获层的闪存单元，根据ONO叠层的层厚、通常为10～12V的施加在顶部电极上的编程电压是足够的。
为了擦除已编程的器件10，根据ONO叠层的组成将适当的负电压施加在顶部电极15上(图1b)，该适当的负电压例如在-8到-14伏特之间，通常为-12伏特。现在，来自衬底12的空穴隧穿底部氧化物层13，最后俘获在氮化物层11中。如果这是在电子已经被俘获在氮化物层11中以后完成的，则新俘获的空穴就会在此与先前俘获的电子重新结合。这使得通过减小氮化物层11中负电荷的量来擦除存储单元10，从而再一次降低阈值电压VT，如绘制在图2b中的实验擦除曲线所示。采用了如上所述的相同原型单元。可以看出，对于给定的施加在顶部电极15上的电压电平，可以说擦除时间越长，俘获在氮化物层11中的空穴就越多，就有越多的俘获在氮化硅层11中的电子与空穴重新结合，阈值电压VT就越低。另一方面，对于给定的编程时间，施加在顶部电极15上的擦除电压的绝对值越高，吸进氮化物层11的空穴就越多，与这些空穴重新结合的电子就越多，阈值电压VT就越低。
如果擦除过程持续很长时间，氮化物层11所充的正电荷就越来越多，因为在擦除过程中在氮化物层11中没有留下足够的电子用来与俘获的空穴重新结合。这减弱了底部氧化物13中的电场，但是与此同时增强了顶部氧化物14中的电场。最后，顶部氧化物14中的电场足够大从而将电子通过顶部氧化物14从顶部电极15注入到氮化物层11中(通过Fowler-Nordheim隧穿，在存在强电场的情况下电子隧穿势垒的过程)，最后达到动态平衡，在该动态平衡中来自CG 15的电子流与来自衬底12的空穴流抵消掉，如图1c示意性所示。在“正常”浮栅器件中与此类似的过程是从控制栅(CG)通过多晶硅间电介质(IPD)到达浮栅(FG)的电子流。但是，这永远不会发生：由于浮栅器件的几何形状，多数电压降在隧道氧化物上，其薄于IPD达到两倍。这样，远在电流能够流过IPD之前，就已经击穿了隧道氧化物。因此，图1c所示的情形只会在具有电介质电荷俘获层的器件中出现，而不会在浮栅器件中出现。
乍一看，这种自限制效应(它导致图2b中的擦除曲线的“饱和”)看起来似乎是有价值的控制擦除后阈值电压VT的工具，但是现在看起来通过底部氧化物13的有关扩展的空穴注入和/或通过顶部氧化物14的电子注入严重地损坏了器件的性能。
这清楚地显示在图3a和3b中，它们示出两个相同的SONOS阵列的编程/擦除耐久性曲线，只是擦除条件不同。图3a和3b是针对具有W/L＝0.18μm/0.23μm的晶体管的阵列测量得到的，就像用于图2的测量的原型单元一样。然而，ONO叠层不同：层的厚度为2.2nm/6nm/5nm。由于较薄的顶部氧化物层，擦除退化变得更加清楚。在图3a中，采用使得自限制发生的擦除条件(即100ms的擦除时间，对于施加的-12V的CG电压，它导致从图2b中能够看到的那种自限制)，而在图3b中设定擦除条件，从而不会进入自限制状态(即较短的50ms的擦除时间，对于施加的-9V的CG电压，它不会导致自限制)。VT窗闭合的差别是明显的。如图3a中的VT窗闭合使得在大量的编程/擦除循环，例如大约10000次编程/擦除循环以后，不可能在已编程和已擦除状态之间进行区分。实验证明其它的编程条件，即其它的编程电压和其它的编程次数，不会导致更严重的退化，即使当在非常长的时间内采用了非常高的CG电压时也是如此。
但是即使当采用了适当的擦除条件，即能够避免自限制的擦除次数时，擦除引起的退化仍然是一个严重的问题，因为在块擦除开始时，已经有许多单元处于已擦除状态。将反复地擦除这些单元，最后，积累的氮化物电荷将变得足够正，从而在随后每次的擦除操作中引起破坏性的自限制效应。
图10示出在SONOS器件中出现了擦除退化，而图11示出没有出现编程退化。
图10是示出针对256位SONOS阵列的测量结果的曲线图，已经用Vprog＝11V的编程电压和Verase＝-10V的擦除电压对该阵列进行了105次编程/擦除循环。该图示出的是阵列中的256位的平均值。编程时间保持为恒定的10ms，擦除时间分别为10ms、100ms和1s。从图10中可以看出，擦除时间越长，耐久性曲线就越差。
如从图10中所看到的具有电介质电荷俘获层的存储器件和浮栅器件之间的主要差别如下：
-更长的擦除时间不会导致更大的VT窗，以及
-尽管VT窗基本上不变，但是擦除时间越长耐久性变得就越差。
因此，对于具有电介质电荷俘获层的器件，例如SONOS器件，提供仔细和安全的擦除方法是非常重要的。
图11示出在SONOS器件中不会发生编程退化。针对利用Vprog＝11V的编程电压和Verase＝-10V的擦除电压进行了105次编程/擦除循环的256位SONOS阵列进行了测量。这些图示出的是阵列中256位的平均值。擦除时间保持恒定为10ms，编程时间分别为10ms、100ms和1s。获得的图看起来与利用FG存储器获得的图看起来非常相似：VT窗由于编程时间较长而变得较大，但是耐久性基本保持相同。
因此，根据本发明的一个方案，可以减小由于重复擦除存储器单元而造成的擦除所引起的退化。基本上，通过在每次块擦除之前(通常叫做快闪擦除)进行块编程来解决擦除引起的退化。通过这种方式，一个单元永远不会经历两次连续的擦除循环而没有中间的编程过程。
图4示出存储器阵列40，包括多个扇区或者块41。每个扇区41都包括具有电介质电荷俘获层的多个非易失性存储器件10，它们在逻辑上排列成列和行，并且适当地位于字线42和位线43的交叉点上。通常将阵列40构造成每个扇区41与其它扇区41隔离，并且可以一次擦除每一个扇区41。这种擦除也称作“快闪擦除”或者“块擦除”。通常还将阵列40构造成在每一位(一个单元10)或每一页(沿着字线42的一个或多个单元10)的基础上对单元10进行编程。虽然沿着字线，一页可以包括任意数量的位，但是根据本发明的典型实施例，一页通常至多包括大约512位。在其它实施例中，位数可以大得多，例如4096。
阵列40中的字线42和位线43的数量随着不同的应用而变化。对于16Mb存储器，通常它们可以等于每个扇区有4096条位线(＝每页的位数)、256条字线以及16个扇区。然而，也可以是其它组合。此外，扇区不必具有相同数量的字线。每一个扇区中位线的数量都相同。
如上所述，图1示出具有电荷俘获层的典型非易失性存储单元10，具体地说是SONOS类型。存储单元10一般包括第一和第二电极区，例如源极区16和漏极区17，包括硅衬底12的叠层，底部氧化物层13，形成电介质电荷俘获层的氮化物层11，顶部氧化物层14和硅顶部电极15。
在扇区41内沿着字线42的存储器件10的所有顶部电极15都电连接在一起。在扇区41内沿着位线43的存储单元10的所有漏极17都连接在一起。另外，扇区41内所有的存储单元10的所有源极区16都连接在一起。
在操作中，通过使阵列40中的单元10进入充电状态将有用信息储存在阵列40的存储单元10中，对应于第一二进制值，例如0，或者通过使它们进入放电状态，对应于第二二进制值，例如1。通过将电子注入到电荷俘获氮化物层11中来对存储单元10进行充电。
通常的做法是在编程或者将新值写入存储器之前对其进行擦除。这种擦除是块擦除过程，也就是说，同时擦除扇区41的所有存储单元10。然而，通过这种方式，通常会有存储单元10擦除了数百次而没有进行中间的编程操作，如上所述，这将不可避免地导致这些单元的退化。为了减少这种情况，优选是防止这种情况，根据本发明的实施例，在每次快闪擦除操作之前进行块编程(即并行对扇区41的所有单元10进行编程)。当这完成时，永远不会第二次擦除已擦除的单元，因为在擦除之前对所有单元进行过编程。
根据本发明的一个方案，根据图5所示的过程50将信息编程到阵列40的每一个扇区41中。过程50一般包括预调整步骤51、擦除步骤52以及编程步骤53。尽管在图5中示出的过程50只有预调整、擦除和编程步骤，但是过程50可以包括任意希望数量的编程、预调整和擦除步骤，如图5中的循环54所示。此外，可以在下一个扇区擦除操作进行之前重复编程步骤53，如循环55所示。甚至可以对已经编程的单元进行重新编程。
如图5所示，过程50从预调整步骤51开始。将预调整步骤51设置成减轻连续放电操作的影响，所述连续放电操作使已经放电的存储单元10放电。具体地说，根据本发明的实施例，预调整步骤51一般包括对阵列40的扇区41中的基本上所有的单元进行较短的块编程或充电的步骤，较短是与擦除步骤的时间长度相比较而言的，在块擦除步骤52之前是为了减轻由于已放电的存储单元进行放电而产生的压力。块编程步骤51与块擦除步骤52一起形成扇区擦除操作56。
根据本发明的实施例，基本上同时使扇区41内的所有存储单元10执行预调整充电步骤51，并持续基本相同的时间量。
在预调整步骤51期间，优选地使存储单元10完全充电，因为这只用了1到10ms(标准编程时间)，所以它比随后的擦除操作(通常在10和100ms之间)大约快十倍。因为已编程单元的阈值电压VT几乎没有随着时间的加倍而变化，如图2所示(对数时间坐标)，因此在预调整步骤或者块编程步骤51之后，所有单元都具有大约相同的阈值电压VT。
此外，在擦除52之前这一预调整编程操作51的功耗是最小的：它是通过电荷载体的隧穿来进行编程，不需要大量的能量。
在预调整步骤51以后，擦除步骤52开始。擦除步骤52是块擦除步骤，即在擦除步骤52期间，擦除扇区41内的所有存储单元10，从而将扇区51内的所有存储单元10设为它们的放电状态。可以将擦除步骤52设置成基本上同时擦除扇区41内的所有存储单元10。
如上所述，使已经放电的存储单元10放电会损坏这个单元10。然而，通过在擦除步骤52之前执行预调整步骤51，根据本发明它是充电步骤，在执行块擦除步骤52之前，扇区41的存储单元10中没有一个处于放电状态。因此，在擦除步骤52期间，不会使先前放过电的存储单元10放电。
块擦除步骤52之后是编程步骤53。在步骤53期间，通过使扇区41内的特定存储单元10充电，将表示要储存的信息的所希望的二元图(binary pattem)编程到者写入到扇区41的存储单元10中。这可以一个单元一个单元或一页一页地来进行。这样，要保持在充电状态，即具有第二二进制值例如1的存储单元10在写入或者编程过程53中不受影响。当将新的信息编程到单元10中时，对这些单元10执行编程步骤53，并且使它们进入充电状态，即具有第一二进制值，例如0。
在编程步骤53期间，通过根据要储存的信息使扇区41内的一部分存储单元10充电，将有用信息储存在扇区41中。通过适当地选择字线42和选择位线43，选择在编程步骤53期间要充电的单元10。用于这一目的的驱动电子器件与通常用于对具有FN隧穿的浮栅快闪单元进行编程和擦除的驱动电子器件相同。对于FN编程来说重要的是阵列中的每个SONOS单元都包括它自己的与该单元(可以采用所谓的双晶体管共地NOR阵列结构；或者例如可以采用一晶体管的虚地结构)串联的选择晶体管。
当然，当应用根据本发明的上述解决方案时，总会有存储单元10在擦除在编程步骤53期间进行过编程的存储单元10之前被编程两次，在随后的预调整步骤51期间还对所述存储单元10进行充电—但是这不会带来特殊(可靠性)的问题，因为如本发明的发明人所发现的那样，对于具有电介质电荷俘获层的电荷俘获存储器件，不存在“编程引起的退化”：长时间、反复或者用大的控制栅电压编程不会导致退化(与擦除相反)，如图11所示。由于编程操作通常比擦除操作快得多(编程通常需要1到10ms，擦除通常需要10到100ms，因此长一个数量级)，所以提出的在擦除步骤52之前执行预调整充电步骤51的方案不会明显地减慢快闪擦除过程。
根据本发明一个方案的在擦除方法之前进行快闪编程步骤的积极副作用还在于在阵列40中所有存储单元10都经历同样次数的编程/擦除循环，因此由于编程/擦除耐久性导致的退化水平对于阵列40中的所有存储单元10都相同。
图6示出两个小阵列(256位)中阈值电压VT随时间的变化，一个处于已编程状态P，一个处于已擦除状态E。在保持测试之前，这两个阵列都经历了105次循环的严重的编程/擦除循环，所述保持测试的结果显示在图6中。显然，这些器件的阈值电压VT不如在浮栅阵列中稳定，尽管这个图的外推61、62表明即使在10年以后(标准保持指标)，VT窗仍然大到足以在例如1.7和2.2V之间比如Vcg＝2V的读出电压下在已编程的存储单元10和已擦除的存储单元10之间进行区分，其中所述已编程的存储单元10具有具有第一二进制值例如“0”的数据内容，所述已擦除的存储单元10具有具有第二二进制值例如“1”的数据内容。
具有电介质电荷俘获层11的非易失性存储器件10数据内容的读取是通过将在它的源极16和漏极17之间以及在它的控制栅15上的工作电压例如设置在0.1V和1V之间，比如0.5V，然后检测在源极16和漏极17之间流动的电流值来进行的。电流值取决于施加的控制栅电压和存储器件10的阈值电平VT之间的差，而该阈值电平VT又是由储存在电介质电荷俘获层11中的电荷量所决定的。
按照惯例，在要读取的字线上以固定的控制栅电压建立断点电流值，从而将阈值窗划分成两个区域。将读出的源极/漏极电流与断点电流值进行比较；如果它比断点电流值小，则确定存储单元10处于已编程状态，具有第一二进制值，例如“0”，而如果它大于电流阈值，则确定存储单元10处于已擦除状态，具有第二二进制值，例如“1”。
然而，一个严重的问题是已擦除存储单元10的读电流会随着时间的推移而减小，因为它们的阈值电压VT增大，这可以从图6中看出。这意味着在一些年以后会出现读出错误。此外，已擦除存储单元10的读电流取决于耐久性循环历程。因此，利用在第一二进制值，例如“0”，和第二二进制值，例如“1”，之间的固定电流阈值进行读取(FG阵列通常是这样做的)，对于具有电介质电荷俘获层的电荷俘获存储器来说是不理想的。
因此，根据本发明的另一个方案，可以缓解非恒定读电流的问题。可以通过使用具有电介质电荷俘获层的已擦除电荷俘获器件作为读出放大器中的电流参考单元来解决非恒定读电流的问题。如果在每次对扇区41的存储单元10进行快闪擦除时，即在这一操作之前或者紧跟其后，也对参考单元进行编程和擦除，则它的阈值电压VT由此读电流判据就会追随扇区41中的存储单元10的老化。该方法之所以可行要感谢电荷俘获存储器阵列40中的存储单元10的特性是确定性的事实，也就是说它们都表现出相同的特性。
要明白这一概念，重要的是认识到图6中的在相当严酷的105个循环的耐久性之后记录下来的数据保持特性，没有显示出任何的外在单元：存储器阵列40中的所有单元10都以同样的“内在”方式来工作。这完全不同于FG存储器中的情形，在所述FG存储器中，特别是在扩展的编程/擦除循环以后，某一部分的单元呈现出比其它单元快得多的数据丢失(多个数量级)，其原因是一般被称作“应变诱导漏电流”(SILC)的机制。
在具有电介质电荷俘获层的电荷俘获存储单元中，电荷损失以确定的方式而不是以随机的方式发生的事实使得在存储单元10的寿命期间调整读取条件(例如读电流和/或栅极电压)成为可能。
本发明的一个方案是使用一个或者多个适当偏置的已擦除电荷俘获器件45作为读出放大器中的参考存储单元。如果每次在根据本发明的其它方案进行预先调整快闪编程步骤51时，与整个阵列40一起对该参考单元45进行编程和擦除，则其阈值电压VT根据电荷泄漏(数据保持)和编程/擦除引起的退化“自动地”追随阵列40中的存储单元10的老化，其中所述预先调整快闪编程步骤51之后是擦除步骤52。
此外，将“真实”的存储单元用作参考单元45也减少并且优选防止由于温度改变或者电源变化而引起的读取错误，因为读出放大器中的参考单元45以与阵列40中的存储单元10完全相同的方式进行反应。
根据一个实施例，如图7所示，使存储器单元10的读电流适应这些单元的老化。SONOS电流参考单元70具有与阵列40的扇区41中的单元相同的尺寸。以下读电压是固定的：位线电压Vb1和控制栅电压VCG。在读出过程中，利用这些电压Vb1和VCG对(已擦除的)SONOS电流参考单元70进行偏置，并且通过电流镜72将相应的参考读电流施加到位线解码器块71中的读出放大器作为“断路点”或者断点电流值，“0”和“1”之间的区分值。通过负的补偿电压Voffset来稍微降低参考器件70的栅极电压，由此稍微降低参考电流Iref，以便将已删除单元的VT扩展考虑在内。如果不这样做，将错误地读取不能提供足够电流的已擦除单元。不应该将补偿电压Voffset设得太负，否则会将已编程的单元当作已擦除的单元来读取。合适的补偿电压Voffset的值是10年之后预期VT窗的一半。将固定的控制栅电压VCG施加到字线驱动器和解码器76。
与读出一样，通过存储器控制器73来控制编程和擦除。存储器控制器73利用块编程，由此在进行每一次块擦除之前，对阵列40中的所有单元和电流参考器件70进行编程。为此，在一段短时间内，例如在1ms和10ms之间，通过高压开关75，将参考器件70的栅极，如同阵列41中的存储器件的栅极一样，暂时连接到同一个电荷泵74。电荷泵是将低电压，例如1.2V的电源电压，转换为例如12V的高电压的电路。此后，在一段长时间内，例如在10ms和100ms之间，例如利用大约-11V对所有控制栅进行负偏置，通过相同的高压开关75也对参考器件70的控制栅进行负偏置。然后块擦除准备好，控制器73将HV开关75切换回“读出位置”，如图7所示。如果此后对阵列40中的单元进行编程，则控制器73控制参考器件70的HV开关75，使得它保持在“读出位置”，从而不对参考器件70进行重新编程。仅仅可以在基本上阵列40的扇区41中的存储器件的下一次块擦除时的预调整步骤的同时，也就是在同一时刻、在此之前或者紧跟其后，进行参考器件70的重新编程。因此，在读取阵列71中的实际存储单元的过程中，参考器件70总是处于已擦除或者低VT状态。
在图7的电路中，仅仅提到针对单元的老化或储存在其中的数据对读电流进行调整。这样做具有由于已擦除单元的VT的升高而使读电流随着时间的推移而下降的缺点。这将导致较低的读取速度。
图8中给出了这个问题的解决方案。在该电路中，在读操作期间不是调整读电流而是调整控制栅电压VCG。在图8中，没有示出写部分；它可以与图7中的写部分相比较或者与图7中的写部分相同。现在电压参考单元80包括具有反馈电路的已擦除SONOS单元81，该反馈电路使得电压参考单元80的控制栅电压与在给定位线电压83下获得预设置读电流Ipre-set 82所需要的控制栅电压相同。再一次需要补偿电压Voffset 84，这一次是正电压，优选等于10年之后VT窗的大约一半，以便将阵列40的扇区41中的存储单元的阈值电压VT的扩展考虑在内。
图7和图8的电路的有利结合也包括在本发明的范围内：如果对于某一预设读出电流值82，图8中的所需控制栅电压83变得太高，例如高于电源电压，则可以通过存储器控制器73来降低电流读出值。
根据本发明的另一个方案，外部参考单元45、70、80的使用不是强制性的：阵列40中的单元本身也可以用作参考单元。这可以通过采用所谓的无DC编码方案来实现。无DC编码广泛应用于存储中。“无DC”意味着编码后的序列没有任何DC频谱分量。它是这样一种编码方案，其中每一条字线上的硬件第一二进制值，例如“1”，和第二二进制值，例如“0”的数量总是相同。无DC编码的简单例子是当写入或者编程时，对每个单元进行编程使其具有二进制值，与此同时对每个相邻单元进行编程使其具有相反的二进制值。这意味着一半的单元包括“1”，另一半的单元包括“0”。这使得对于给定位数所需要的单元的数量加倍，然而，也有其它更加有效的无DC编程方式。
因此，这种无DC编码方案只能与页面写入结合使用。通过解码，可以找到字线的真实内容。可以非常快地进行编码和解码，因此它不会限制存储器的速度。
图9示意性示出读出是如何进行的。如果在某一页(＝字线90)进行读出，则控制器切换读电流和/或控制栅电压VCG的断路点或断点电流值Itrip，直到读出的“1”和“0”的数量相等。当然，这降低了读出速度。此后，必须将找到的“1”和“0”解码成真实数据，但是这可以发生得非常快。
如在其它的实施方案中，通过在每一次块擦除之前进行块编程作为预调整步骤，来缓解擦除恶化的问题。
应该理解的是虽然已经在这里针对根据本发明的器件讨论了优选实施例、具体结构和配置、以及材料，但是可以在不偏离本发明的范围和精神的情况下在形式和细节上进行各种改变和修改。例如，针对SONOS器件给出了详细的说明，但是本领域技术人员应该理解还可以采用不同于SONOS的其它材料叠层，所述材料叠层具有电介质电荷俘获层，例如二氧化硅(SiO2)/氮化硅/氧化铝(Al2O3)；或者SiO2/Al2O3/SiO2。

Claims (14)

1、操作非易失性电荷俘获存储器件(10)阵列(40)的方法，包括：
在该阵列(40)的基本上所有的所述非易失性存储器件(10)的块擦除步骤(52)之前，对该阵列(40)的基本上所有的所述非易失性存储器件(10)进行块编程(51)。
2、如权利要求1所述的方法，还包括在所述擦除操作(52)之后，根据要储存在该阵列(40)的所述非易失性存储器件(10)中的数据内容，对该阵列(40)的一些所述非易失性存储器件(10)进行编程(53)。
3、如权利要求2所述的方法，还包括读取储存在所述阵列(40)的非易失性存储器件(10)中的所述数据内容，其中为了读取储存在所述阵列(40)的非易失性存储器件(10)中的所述数据内容，将具有电介质电荷俘获层的至少一个另外的非易失性存储器件用作参考单元(45)，针对所述阵列(40)中的所述非易失性存储器件(10)的块编程和块擦除分别对该参考单元(45)进行编程和擦除。
4、如权利要求3所述的方法，其中所述阵列(40)的所述存储器件(10)一起用作参考单元。
5、包括非易失性电荷俘获存储器件(10)阵列的一种电气设备，包括：
用于对所述阵列(40)的基本上所有的所述非易失性存储器件(10)进行块编程(51)的装置，
用于对所述阵列(40)的基本上所有的所述已编程的非易失性存储器件(10)进行块擦除(52)的装置，
控制装置(73)，用于控制所述非易失性存储器件(10)阵列，从而在对该阵列的基本上所有的所述非易失性存储器件进行块擦除之前，对该阵列的基本上所有的所述非易失性存储器件进行块编程。
6、如权利要求5所述的电气设备，其中所述非易失性存储器件(10)包括具有沟道和控制栅的晶体管，电介质电荷俘获层(11)位于该沟道和该控制栅之间。
7、如权利要求5所述的电气设备，所述阵列设有至少一个非易失性存储器件(10)，用作读出放大器中的参考单元(45)。
8、如权利要求7所述的电气设备，所述阵列包括用于针对所述阵列(40)中的所述非易失性存储器件(10)的块编程和块擦除分别对所述参考单元(45)进行编程和擦除的装置。
9、如权利要求7所述的电气设备，其中所述至少一个参考单元(45)是与所述阵列(40)分开的。
10、如权利要求7所述的电气设备，其中所述阵列的所述存储器件(10)一起用作参考单元。
11、如权利要求7所述的电气设备，包括用于对来自所述阵列(40)中的非易失性存储器件(10)的读电流与来自所述参考单元(45)的读电流进行比较的装置。
12、如权利要求7所述的电气设备，包括用于使用于读取所述阵列(40)中的所述非易失性存储器件(10)的读电流适应所述参考单元(45)的老化的装置。
13、如权利要求7所述的电气设备，包括用于根据所述参考单元(45)的老化调整读取所述阵列(40)中的所述非易失性存储器件(10)所需要的控制栅电压的装置。
14、如权利要求5所述的电气设备，其中所述非易失性存储器件(10)阵列形成非易失性存储器。
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