KR20200050093A - 디스플레이 장치 및 이의 제조 방법 - Google Patents

디스플레이 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20200050093A
KR20200050093A KR1020180132563A KR20180132563A KR20200050093A KR 20200050093 A KR20200050093 A KR 20200050093A KR 1020180132563 A KR1020180132563 A KR 1020180132563A KR 20180132563 A KR20180132563 A KR 20180132563A KR 20200050093 A KR20200050093 A KR 20200050093A
Authority
KR
South Korea
Prior art keywords
dopant
electrode
display device
layer
thin film
Prior art date
Application number
KR1020180132563A
Other languages
English (en)
Inventor
백종준
정재우
소병수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180132563A priority Critical patent/KR20200050093A/ko
Priority to US16/535,336 priority patent/US11024689B2/en
Priority to CN201911046650.9A priority patent/CN111129158A/zh
Publication of KR20200050093A publication Critical patent/KR20200050093A/ko
Priority to US17/317,304 priority patent/US11744110B2/en
Priority to US18/355,732 priority patent/US20230371311A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H01L51/5012—
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H01L51/0097—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/12—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers comprising dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/16—Electron transporting layers
    • H10K50/165—Electron transporting layers comprising dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/30—Doping active layers, e.g. electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40—Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은, 기판과, 상기 기판 상에 배치되고, 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 포함하는 액티브층을 구비하는 제1 박막 트랜지스터와, 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터와 전기적으로 연결되는 디스플레이소자를 구비하며, 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 제1 도펀트 및 상기 제1 도펀트와 상이한 제2 도펀트를 포함하고, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역보다 상기 제1 도펀트의 농도가 낮은, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 이의 제조 방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 이의 제조 방법에 관한 것으로서, 더 상세하게는 소자 특성(devicies properties)을 개선하여 이미지 품질을 향상시킬 수 있는 디스플레이 장치 및 이의 제조 방법에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치들이 연구 및 개발되고 있다. 이중, 자발광형 디스플레이 장치인 유기 발광 디스플레이 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 디스플레이 장치로 주목 받고 있다.
유기 발광 디스플레이 장치는 복수의 화소들을 포함하는데, 아날로그 구동 방식으로 동작하는 유기 발광 디스플레이 장치의 화소들은 입력되는 전압 또는 전류 데이터의 크기에 따라 밝기가 조절되어 계조를 표현하며, 디지털 구동 방식으로 동작하는 유기 발광 디스플레이 장치의 화소들은 동일한 밝기로 발광하지만 상이한 발광 시간을 가짐으로써 계조를 표현한다.
디스플레이 장치는 박막 트랜지스터 및 커패시터를 구비하는데, 이러한 소자들을 이용하여 복수의 화소들을 구동하고, 구동된 화소들의 발광을 제어하게 된다. 따라서, 상기 소자들의 전기적·물리적 특성은 디스플레이 장치의 이미지 품질과 높은 연관성을 갖는바, 이러한 소자 특성을 향상시키는 것은 디스플레이 분야에 있어서 중요한 문제 중 하나이다.
본 발명은 소자 특성을 개선하여 이미지 품질을 향상시킬 수 있는 디스플레이 장치 및 이의 제조 방법를 제공하는 것을 목적으로 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 측면에 따르면, 기판, 상기 기판 상에 배치되고, 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 포함하는 액티브층을 구비하는 제1 박막 트랜지스터 및 상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터와 전기적으로 연결되는 디스플레이소자를 구비하며, 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 제1 도펀트 및 상기 제1 도펀트와 상이한 제2 도펀트를 포함하고, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역보다 상기 제1 도펀트의 농도가 낮은, 디스플레이 장치가 제공된다.
상기 제1 도펀트는 p형 도펀트일 수 있다.
상기 제2 도펀트는 불활성가스 이온일 수 있다.
상기 제2 도펀트의 농도는 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역에서 균일할 수 있다.
상기 제1 박막 트랜지스터는 게이트 전극과, 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 더 구비하고, 상기 디스플레이소자는 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극을 구비할 수 있다.
상기 디스플레이소자는 상기 제1 전극과 상기 제2 전극 사이에 개재되되 발광층을 갖는 중간층을 더 구비할 수 있다.
상기 제1 박막 트랜지스터의 액티브층은 다결정 실리콘을 포함하고, 상기 디스플레이 장치는 산화물 반도체를 포함하는 제2 박막 트랜지스터를 더 구비할 수 있다.
상기 기판은 플렉서블 기판일 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 포함하는 액티브층을 구비한 박막 트랜지스터를 형성하는 단계 및 상기 박막 트랜지스터와 전기적으로 연결되는 디스플레이소자를 형성하는 단계를 포함하고, 상기 박막 트랜지스터를 형성하는 단계는 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층에 제1 도펀트 및 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계, 도핑된 상기 비정질 실리콘층을 결정화하는 단계 및 결정화된 실리콘층을 패터닝하여 액티브층을 형성하는 단계를 포함하는, 디스플레이 장치의 제조 방법이 제공된다.
상기 박막 트랜지스터를 형성하는 단계는 상기 액티브층 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 제1 도펀트를 도핑하여, 상기 액티브층에 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 형성하는 단계 및 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고, 상기 디스플레이소자를 형성하는 단계는, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극을 형성하는 단계 및 상기 제1 전극에 대향하는 제2 전극을 형성하는 단계를 포함할 수 있다.
상기 디스플레이소자를 형성하는 단계는 상기 제1 전극과 상기 제2 전극 사이에 개재되되 발광층을 갖는 중간층을 형성하는 단계를 더 포함할 수 있다.
상기 비정질 실리콘층을 결정화하는 단계는 상기 비정질 실리콘을 결정화함과 동시에 상기 제1 도펀트 및 상기 제2 도펀트가 확산되는 단계일 수 있다.
상기 비정질 실리콘층은 350℃ 내지 450℃의 온도에서 결정화될 수 있다.
상기 제1 도펀트는 p형 도펀트일 수 있다.
상기 제2 도펀트는 불활성 가스 이온일 수 있다.
상기 제2 도펀트를 도핑하는 단계는 상기 제1 도펀트를 도핑한 이후에 상기 제2 도펀트를 도핑하는 단계일 수 있다.
상기 제2 도펀트는 상기 제1 도펀트보다 질량이 클 수 있다.
상기 제2 도펀트를 도핑하는 단계는 상기 비정질 실리콘층의 전체에 제1 도펀트 및 제2 도펀트를 도핑하는 단계일 수 있다.
상술한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 구성 소자들의 특성을 개선하여 디스플레이 장치의 이미지 품질을 향상시킬 수 있다.
또한, 히스테리시스(hysteresis) 현상에 의한 잔상의 발생을 줄일 수 있다.
또한, 소정의 소자 특성을 개선하는 과정에서 다른 소자 특성이 받는 영향을 최소화할 수 있다.
또한, 공정 시간 및 제조 비용을 줄일 수 있다.
그러나, 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 등가 회로도이다.
도 3a 내지 도 3i는 도 1의 I-I' 단면의 일 예를 도시한 단면도들로, 도 1의 디스플레이 장치를 제조하는 공정을 순차적으로 도시한 도면들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 소자 특성이 개선된 효과를 보여주는 그래프들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 명세서에서 사용되는 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 본 발명에 따른 실시예들을 도면을 참조하여 상세히 설명하기로 하며, 도면을 참조하여 설명함에 있어 실질적으로 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 등가 회로도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 이미지가 디스플레이되는 디스플레이영역(DA)과, 디스플레이영역(DA) 주변에 위치하는 주변영역(PA)을 갖는다. 이는 기판(100)이 그러한 디스플레이영역(DA)과 주변영역(PA)을 구비한 것으로 이해될 수 있다.
디스플레이영역(DA)에는 복수의 화소(P)들이 위치한다. 도 2는 하나의 화소(P)의 등가 회로도의 일 예를 도시하고 있다. 도 2를 참조하면, 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 디스플레이소자를 포함할 수 있다. 상기 디스플레이소자는 일 예로 유기발광소자(OLED)일 수 있다.
화소회로(PC)는 구동 박막 트랜지스터(Td), 스위칭 박막 트랜지스터(Ts), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스위칭 박막 트랜지스터(Ts)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호에 따라 데이터선(DL)을 통해 입력된 데이터 신호를 구동 박막 트랜지스터(Td)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(Ts) 및 구동전압공급라인(PL)에 연결되며, 스위칭 박막 트랜지스터(Ts)로부터 전달받은 전압과 구동전압공급라인(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막 트랜지스터(Td)는 구동전압공급라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압공급라인(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광소자(OLED)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
한편, 도 2에서는 화소(P)가 2개의 박막 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 화소(P)의 화소회로(PC)는 3개 이상의 박막 트랜지스터를 포함하거나, 2개 이상의 스토리지 커패시터를 포함하는 것과 같이 다양하게 변경될 수 있다.
주변영역(PA)은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함하고, 디스플레이소자를 구동시키기 위한 전원을 공급하는 제1 전압선(70)과 제2 전압선(80)이 위치할 수 있다. 제1 전압선(70)은 공통전압(ELVSS)선일 수 있으며, 제2 전압선(80)은 구동전압(ELVDD)선 일 수 있다. 제1 전압선(70)은 직접 또는 다른 배선을 경유하여 공통전극(220)과 연결될 수 있으며, 제2 전압선(80)은 구동전압공급라인(PL)과 연결될 수 있다.
한편, 도 1은 디스플레이 장치(10)의 제조 과정 중의 도 3i의 기판(100) 등의 모습을 나타낸 평면도로 이해될 수 있다. 최종적인 디스플레이 장치(10)나 디스플레이 장치(10)를 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 주변영역(PA)의 면적을 최소화하기 위해, 기판(100) 등의 일부가 벤딩될 수 있다. 예를 들어, 기판(100)이 패드영역(PADA)과 디스플레이영역(DA) 사이에서 벤딩되어, 패드영역(PADA)의 적어도 일부가 디스플레이영역(DA)과 중첩하여 위치하도록 할 수 있다. 물론, 패드영역(PADA)이 디스플레이영역(DA)을 가리는 것이 아니라 패드영역(PADA)이 디스플레이영역(DA)의 뒤쪽에 위치하도록, 벤딩방향이 설정된다. 이에 따라 사용자는 디스플레이영역(DA)이 디스플레이 장치(10)의 대부분을 차지하는 것으로 인식하게 된다.
이하에서는 도 3a 내지 도 3i를 참조하여 화소(P)의 구조 및 이를 제조하는 과정에 대하여 보다 자세히 설명한다.
도 3a 내지 도 3i는 도 1의 I-I’ 단면의 일 예를 도시한 단면도들로, 도 1의 디스플레이 장치를 제조하는 공정을 순차적으로 도시한 도면들이다.
먼저 도 3a에 도시된 바와 같이, 기판(100)을 준비하고, 기판(100) 상에 비정질 실리콘층(110a)을 형성한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다.
일 실시예로, 기판(100)은 플렉서블 기판일 수 있다. 예컨대, 기판(100)은 폴리이미드(PI)를 포함할 수 있다. 이와 같은 플렉서블 기판을 이용하는 경우 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 플렉서블 디스플레이 장치일 수 있다.
기판(100) 상에 비정질 실리콘(amorphous silicon)을 PECVD 또는 LPCVD 방법으로 증착하여 비정질 실리콘층(110a)을 형성한다. 이때 비정질 실리콘층(110a)에 앞서 기판(100) 상에 버퍼층(101)이 먼저 형성될 수 있다.
버퍼층(101)은 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 산화규소(SiOx), 질화규소(SiNx) 또는/및 산질화규소(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 버퍼층(101)은 디스플레이영역(DA) 및 주변영역(PA)에 대응하도록 형성될 수 있으며, 상술한 무기물을 CVD 또는 ALD(atomic layer deposition) 방법을 이용하여 기판(100) 상에 증착한 것일 수 있다.
다음으로 도 3b에 도시된 바와 같이, 비정질 실리콘층(110a)에 제1 도펀트(D1)를 도핑한다.
제1 도펀트(D1)를 도핑하는 방법으로는 여러 가지가 있을 수 있으나, 일 실시예로 이온 주입법(ion implantation)이 이용될 수 있다. 이온 주입법을 이용하는 경우, 이온 상태인 제1 도펀트(D1)를 수십 내지 수백 KeV로 가속하여 비정질 실리콘층(110a)에 주입하게 된다. 이때 제1 도펀트(D1)는 1cm3 당 1.3 X 1012 내지 1 X 1013개의 농도로 도핑될 수 있다.
제1 도펀트(D1)는 P형 또는 N형 도펀트일 수 있으며, 예컨대 P형 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중에서 선택될 수 있으며, N형 도펀트는 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi) 중에서 선택될 수 있다.
일 실시예로, 제1 도펀트(D1)는 P형 도펀트일 수 있으며, 이하의 실시예에서는 제1 도펀트(D1)가 P형 도펀트 중 하나인 붕소(B)인 경우를 중심으로 설명하기로 한다.
다음으로 도 3c에 도시된 바와 같이, 비정질 실리콘층(110a)에 제2 도펀트(D2)를 도핑한다. 즉, 제1 도펀트(D1)가 도핑된 비정질 실리콘층(110a)에 이어서 제2 도펀트(D2)를 도핑한다.
제2 도펀트(D2) 또한 제1 도펀트(D1)와 마찬가지로, 이온 주입법을 이용하여 비정질 실리콘층(110a)에 도핑될 수 있다. 이때 제2 도펀트(D2)는 1cm3 당 1 X 1013개의 농도로 도핑될 수 있다.
제2 도펀트(D2)는 제1 도펀트(D1)와 상이한 물질이며, 불활성 가스 이온일 수 있다. 또한, 제2 도펀트(D2)는 제1 도펀트(D1) 보다 큰 질량을 가질 수 있다. 예컨대, 상기 불활성 가스는 헬륨(He), 네온(Ne), 아르곤(Ar), 크롬(Kr) 및 크세논(Xe) 중에서 선택될 수 있다.
이와 같이 제2 도펀트(D2)로 불활성 가스 이온을 사용함으로써 소자에 주는 영향을 최소화할 수 있을 뿐 아니라, 공정 진행 시 비정질 실리콘층(110a)이나 버퍼층(101)의 막질에 불필요한 화학 작용을 발생시키지 않게 된다.
다만, 질량이 크세논(Xe) 보다 큰 불활성 가스 이온을 제2 도펀트(D2)로 사용하게 되면, 이온 주입이 원활하지 않을 뿐 아니라 주입되더라도 비정질 실리콘층(110a)을 파괴시킬 수 있으므로, 제2 도펀트(D2)는 크세논(Xe) 보다 질량이 작은 물질을 사용하는 것이 바람직하다.
일 실시예로, 제2 도펀트(D2)는 아르곤(Ar) 이온일 수 있으며, 이하의 실시예에서는 아르곤 양이온(Ar+)인 경우를 중심으로 설명하기로 한다.
도 3b에 도시된 제1 도펀트(D1) 도핑 단계와, 도 3c에 도시된 제2 도펀트(D2) 도핑 단계는 비정질 실리콘층(110a)의 결정화 단계 이전에 수행되는 것으로, 제1 도펀트(D1) 및 제2 도펀트(D2)는 비정질 실리콘층(110a)의 전체에 도핑될 수 있다.
이와 같이 제1 도펀트(D1)를 비정질 실리콘층(110a) 전체에 주입함으로써, 추후 박막 트랜지스터 액티브층의 소스 영역 및 드레인 영역뿐 아니라, 채널 영역까지 도펀트가 포함되어 박막 트랜지스터의 문턱 전압(threshold voltage, Vth)을 제어하기가 더욱 용이해진다.
이때 비정질 실리콘층(110a)에 화학적 변화를 일으키지 않는 제2 도펀트(D2)를 추가로 주입함으로써, 박막 트랜지스터의 히스테리시스(hysteresis)와 같은 소자 특성을 향상시킬 수 있다. 이는 제2 도펀트(D2)가 이온 주입되는 과정에서 비정질 실리콘층(110a)에 손상을 일으켜 결정 씨드(seed)가 줄어들게 되고, 이에 따라 결정성이 불량한 결정들은 감소하는 대신 결정성이 양호한 결정들이 증가하기 때문이다. 또한, 비정질 실리콘층(110a)의 결정화를 위해 온도를 높이는 중에 제2 도펀트(D2)에 의해 비교적 저온에서 발생하는 미세 결정립이 깨지게 되어, 불량한 결정들의 감소 효과가 증대될 수 있다.
한편, 제1 도펀트(D1) 도핑 단계와 제2 도펀트(D2) 도핑 단계의 순서는 상호 변경될 수 있으나, 제1 도펀트(D1) 보다 큰 질량을 가지는 제2 도펀트(D2)가 제1 도펀트(D1) 보다 상대적으로 아래쪽(-Z 방향)에 분포하기 쉬우므로, 제2 도펀트(D2)를 제1 도펀트(D1)보다 먼저 주입할 경우 제2 도펀트(D2)가 비정질 실리콘층(110a)의 저면 쪽에 가라앉게 되어 추후 제2 도펀트(D2)를 활성화시키는 데 많은 시간과 에너지가 필요할 수 있다. 따라서, 제2 도펀트(D2)를 제1 도펀트(D1)보다 나중에 주입하여 제2 도펀트(D2)가 제1 도펀트(D1) 상부에 분포하게 하는 것이 도펀트들(D1, D2)의 활성화 및 균일화에 유리할 수 있다.
다음으로 도 3d에 도시된 바와 같이, 제1 도펀트(D1) 및 제2 도펀트(D2)가 도핑된 비정질 실리콘층(110a)을 결정화한다.
구체적으로, 비정질 실리콘층(110a)에 레이저빔(L)을 조사하여 비정질 실리콘층(110a)을 원하는 온도로 상승시키며, 이로써 비정질 실리콘층(110a)은 다결정 실리콘층(poly crystal silicon)으로 변화하게 된다. 이때 레이저빔(L)의 소스는 엑시머 레이저(excimer laser)일 수 있다.
일 실시예로, 기판(100)이 폴리이미드를 포함하는 플렉서블 기판인 경우, 결정화 온도는 대략 350℃ 내지 450℃일 수 있다. 만일 450℃ 이상의 온도에서 결정화를 하게 되면 기판 재료인 폴리이미드에 손상이 발생할 수 있다. 반면, 결정화 온도가 350℃ 미만이면, 비정질 실리콘층(110a)이 충분히 결정화되기 어려울 수 있다.
한편, 비정질 실리콘층(110a)이 결정화하는 과정에서 제1 도펀트(D1)와 제2 도펀트(D2)는 활성화될 수 있다. 비정질 실리콘층(110a)이 결정화하는 과정에서 비정질 실리콘층(110a)온도가 상승하므로, 결정화 전에 비정질 실리콘층(110a) 내로 도핑된 제1 도펀트(D1)와 제2 도펀트(D2)는 비정질 실리콘층(110a)이 결정화됨과 동시에 비정질 실리콘층(110a) 내에서 확산될 수 있다. 따라서, 도펀트들(D1, D2)을 확산시키기 위한 별도의 열처리 공정을 생략하더라도 도펀트들(D1, D2)이 비정질 실리콘층(110a) 전체에 고르게 분포하여, 다결정 실리콘층(poly crystal silicon)은 전체적으로 균일한 도핑 농도를 가질 수 있다.
따라서, 별도의 열처리 작업을 추가할 필요 없이, 비정질 실리콘층(110a)의 결정화만으로 도펀트들(D1, D2)을 열처리하는 결과를 얻을 수 있는바, 공정 시간 및 제조 비용을 줄이는 효과가 있다.
다음으로 도 3e에 도시된 바와 같이, 다결정실리콘으로 결정화된 실리콘층을 패터닝하여 액티브층(110)을 형성한다.
이때 실리콘층을 패터닝하는 방법에는 여러 가지가 있을 수 있으나, 예컨대 포토 레지스트(photoresist)를 이용하여 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 실리콘층을 패터닝할 수 있다.
상술한 바와 같이 액티브층(110)은 다결정 실리콘을 포함하는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니다. 즉, 모든 박막 트랜지스터를 다결정 실리콘 액티브층을 갖도록 형성하는 것이 아니라, 그 중 일부 트랜지스터는 다른 물질을 포함하는 액티브층을 갖도록 형성할 수도 있다.
일 실시예로, 도 2에 도시된 구동 박막 트랜지스터(Td)의 경우 다결정 실리콘을 포함하는 액티브층을 갖도록 형성하되, 스위칭 박막 트랜지스터(도 2의 Ts)는 산화물 반도체를 포함하는 액티브층을 갖도록 형성할 수도 있다. 이때 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 예를 들어, 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고, 다른 실시예로 스위칭 박막 트랜지스터(도 2의 Ts)의 액티브층을 산화물 반도체로 형성하되, 구동 박막 트랜지스터(도 2의 Td)의 액티브층을 다결정 실리콘으로 형성하는 것도 얼마든지 가능하다.
박막 트랜지스터의 액티브층이 산화물 반도체를 포함하는 경우 낮은 오프-전류(Off-Current)를 가지며, 저주파 구동이 가능한 특성을 가진다. 따라서, 박막 트랜지스터들(Td, Ts) 중 어느 하나가 산화물 반도체층을 포함하도록 구성됨으로써, 디스플레이 장치(도 1의 10)의 소비 전력을 감소시킬 수 있다.
다음으로 도 3f에 도시된 바와 같이, 액티브층(110)을 덮도록 게이트 절연층(102)을 형성한 이후, 게이트 절연층(102) 상에 게이트 전극(120)을 형성한다.
게이트 절연층(102)은 액티브층(110)과 게이트 전극(120)을 절연시키는 역할을 하며, 이를 위해 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기물을 CVD 또는 ALD 방법으로 증착하여 형성한 절연층일 수 있다. 이러한 무기 절연층은 단층 또는 다층일 수 있다.
게이트 전극(120)은 도전성 금속을 스퍼터링(sputtering) 또는 진공 증착법(evaporation)으로 증착한 것을 패터닝하여 형성할 수 있다. 이때 게이트 전극(120)은 적어도 일부가 액티브층(110)에 중첩되도록 형성될 수 있다.
다음으로 도 3e에 도시된 바와 같이, 게이트 전극(120)을 마스크로 이용하여 게이트 전극(120) 하부의 액티브층(110)에 제1 도펀트(D1)를 도핑한다.
따라서, 액티브층(110)의 게이트 전극(120)과 중첩하는 부분에는 제1 도펀트(D1)가 주입되지 않고, 액티브층(110)의 나머지 부분에는 제1 도펀트(D1)가 주입될 수 있다. 이로써 액티브층(110)은 소스 영역(110s) 및 드레인 영역(110d)과 이들(110s, 110d) 사이에 배치된 채널 영역(110c)으로 구획될 수 있고, 여기서 소스 영역(110s) 및 드레인 영역(110d)이라 함은 추후 형성되는 소스 전극과 드레인 전극에 각각 연결되는 영역을 의미한다.
이 단계에서 추가 도핑된 제1 도펀트(D1)는 이전 단계(도 3b 참조)에서 도핑된 제1 도펀트(D1)에 더해져서 액티브층(110)의 소스 영역(110s) 및 드레인 영역(110d)의 농도를 증가시키게 된다. 이로써 소스 영역(110s) 및 드레인 영역(110d)보다 채널 영역(110c)에서 제1 도펀트(D1)의 농도가 낮아지게 된다. 이때 소스 영역(110s) 및 드레인 영역(110d)과 채널 영역(110c) 사이의 농도 차이를 확실히 하기 위해, 제1 도펀트(D1)는 1cm3 당 1.3 X 1015개의 농도로 도핑될 수 있다.
이에 반하여 제2 도펀트(D2)가 추가 도핑되는 것은 아니므로, 제2 도펀트(D2)의 농도는 소스 영역(110s), 드레인 영역(110d) 및 채널 영역(110c)에서 대략 균일할 수 있다.
다음으로 도 3h에 도시된 바와 같이, 게이트 전극(120)을 덮도록 층간 절연층(103)을 형성한 이후, 층간 절연층(103) 상에 소스 전극(130s) 및 드레인 전극(130d)을 형성한다.
층간 절연층(103)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기물을 CVD 또는 ALD 방법으로 증착하여 형성한 절연층일 수 있으며, 이러한 무기 절연층은 단층 또는 다층일 수 있다.
층간 절연층(103) 상에 소스 전극(130s) 및 드레인 전극(130d)을 형성하기 전에 게이트 절연층(102)과 층간 절연층(103)에는 관통홀이 형성될 수 있으며, 상기 관통홀을 통해 액티브층(110)의 소스 영역(110s) 및 드레인 영역(110d)의 일부가 노출된다.
이후 층간 절연층(103) 상에 도전성 금속을 스퍼터링 또는 진공 증착법으로 증착 후 마스크를 이용하여 패터닝하면, 상기 관통홀을 통해 소스 영역(110s) 및 드레인 영역(110d)과 전기적으로 연결되는 소스 전극(130s) 및 드레인 전극(130d)이 형성된다.
다음으로 도 3i에 도시된 바와 같이, 게이트 전극(120)을 덮도록 층간 절연층(103)을 형성한 이후, 층간 절연층(103) 상에 소스 전극(130s) 및 드레인 전극(130d)을 형성한다.
이로써 도 3i에 도시된 바와 같이 액티브층(110), 게이트 전극(120), 소스 전극(130s) 및 드레인 전극(130d)을 구비하는 제1 박막 트랜지스터(T1)가 형성된다.
도 3i에 도시된 바와 같이, 제1 박막 트랜지스터(T1) 상에는 평탄화층(104)이 형성될 수 있다. 평탄화층(104)은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 평탄화층(104)은 폴리이미드를 포함할 수 있다. 이때 평탄화층(104)은 진공 증착법을 이용하여 형성될 수 있다.
이후 평탄화층(104) 상에 디스플레이소자를 형성하게 되는데, 일 실시예로 디스플레이소자는 유기발광소자(200)일 수 있다. 이하의 실시예에서는 디스플레이소자가 유기발광소자(200)인 경우를 중심으로 설명하기로 한다.
유기발광소자(200)는 화소전극(210), 공통전극(220) 및 이들(210, 220) 사이에 개재되되 발광층을 갖는 중간층(215)으로 구성된다.
화소전극(210)은 평탄화층(104)에 형성된 개구부(210h)를 통해 소스 전극(130s) 및 드레인 전극(130d) 중 어느 하나와 컨택하여 제1 박막 트랜지스터(TFT1)와 전기적으로 연결된다. 이로써 제1 박막 트랜지스터(TFT1)는 구동 박막 트랜지스터(도 2의 Td)로 기능하게 된다. 한편, 도 3i 등에 도시되지는 않았으나, 제1 박막 트랜지스터(T1) 외에 스위칭 박막 트랜지스터(도 2의 Ts)가 더 구비될 수 있음은 전술한 바와 같다.
화소전극(210) 상에는 화소정의막(105)이 배치되며, 화소정의막(105)은 화소(도 2의 P)에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 발광영역을 정의할 수 있다. 또한, 화소정의막(105)은 화소전극(210)의 가장자리와 공통전극(220) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(105)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(215)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우, 중간층(215)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성될 수 있다.
중간층(215)이 고분자 물질을 포함할 경우에는, 중간층(215)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(215)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(215)을 이루는 층들 중 적어도 어느 하나는 복수개의 화소전극(210)들에 걸쳐서 일체(一體)로 형성될 수 있다. 또는, 중간층(215)은 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
공통전극(220)은 디스플레이영역(DA) 상부에 배치되며, 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 공통전극(220)은 복수개의 화소(도 2의 P)들에 대해 일체(一體)로 형성될 수 있다.
도 3i 등에 도시되지는 않았으나, 유기발광소자(200)를 외부의 수분이나 산소 등으로부터 보호하기 위해 유기발광소자(200)를 덮도록 봉지층(미도시)을 더 형성할 수 있다. 상기 봉지층은 무기 봉지층 및 유기 봉지층을 구비할 수 있으며, 상기 유무기 봉지층들은 교번하여 적층된 것일 수 있다.
상술한 바와 같이 형성된 디스플레이 장치(도 1의 10)는 다양한 소자 특성을 향상시킬 수 있으며, 이에 대한 자세한 설명은 도 4 및 도 5를 참조하여 후술한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 소자 특성이 개선된 효과를 보여주는 그래프들이다.
도 4 및 도 5의 그래프에서 가로축은 3가지의 샘플을 의미하며, 세로축은 소자 특성의 측정값을 의미한다.
상기 3가지 샘플은 레퍼런스(reference) 샘플(S0), 제1 샘플(S1) 및 제2 샘플(S2)이며, 이 중 레퍼런스 샘플(S0)은 비정질 실리콘층에 붕소(전술한 제1 도펀트(D1)에 해당)만 도핑한 디스플레이 장치로, 이때 붕소의 도핑 농도는 1cm3 당 1.3 X 1012개이다.
제1 샘플(S1)은 본 발명의 일 실시예에 따른 디스플레이 장치로, 비정질 실리콘층에 붕소와 아르곤 이온(전술한 제2 도펀트(D2)에 해당)을 모두 도핑하되, 이러한 도핑 공정을 비정질 실리콘층의 결정화 공정 이전에 수행한 것이다. 제1 샘플(S1)의 경우 붕소의 도핑 농도는 1cm3 당 1.3 X 1012개이고, 아르곤 이온의 도핑 농도는 1cm3 당 1 X 1013개이다.
제2 샘플(S2)은 비교예에 따른 디스플레이 장치로, 비정질 실리콘층에 붕소와 아르곤 이온을 모두 도핑하되, 이러한 도핑 공정을 비정질 실리콘층의 결정화 공정 이후에 수행한 것이다. 제2 샘플(S2)의 경우 제1 샘플(S1)과 마찬가지로, 붕소의 도핑 농도는 1cm3 당 1.3 X 1012개이고, 아르곤 이온의 도핑 농도는 1cm3 당 1 X 1013개이다.
먼저 도 4를 참조하면, 레퍼런스 샘플(S0)의 경우 문턱 전압(Vth)의 중앙값(median)은 -3.41이고, 제1 샘플(S1)의 경우 문턱 전압(Vth)의 중앙값이 -3.23이다. 이에 비하여 제2 샘플(S2)의 경우 보론 도핑 외에 아르곤 이온을 도핑하였음에도 불구하고 문턱 전압(Vth)의 중앙값은 -8.57로 매우 나빠짐을 알 수 있다.
다음으로 도 5를 참조하면, 레퍼런스 샘플(S0)의 경우 문턱 전압(Vth)의 차이로 정의되는 히스테리시스(delta Vth)의 중앙값은 0.243이고, 제1 샘플(S1)의 경우 히스테리시스(delta Vth)의 중앙값이 -3.23이다. 이에 비하여 제2 샘플(S2)의 경우 보론 도핑 외에 아르곤 이온을 도핑하였음에도 불구하고 히스테리시스(delta Vth)의 중앙값 또한 0.379로 좋지 않음을 알 수 있다.
따라서, 본 발명에서와 같이 결정화 단계 이전에 붕소와 아르곤 이온을 모두 도핑하는 경우, 붕소만을 도핑한 경우보다 문턱 전압(Vth)을 낮추는 동시에 히스테리시스(delta Vth)를 감소시킬 수 있다. 도 5에 도시된 바에 따르면, 본 발명의 일 실시예에 따른 디스플레이 장치(제1 샘플(S1)에 대응)가, 붕소만 도핑하고 아르곤 이온 도핑을 하지 않은 디스플레이 장치(레퍼런스 샘플(S0)에 대응)보다 15.1%의 히스테리시스(delta Vth) 개선 효과를 얻을 수 있다.
반면에, 결정화 단계 이후에 붕소와 아르곤 이온을 모두 도핑한 비교예(제1 샘플(S1)에 대응)의 경우, 레퍼런스 샘플(S0)에 해당하는 디스플레이 장치보다도 문턱 전압(Vth) 및 히스테리시스(delta Vth) 모두 현저히 증가함을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치의 경우, 구성 소자들의 특성을 개선하여 디스플레이 장치의 이미지 품질을 향상시킬 수 있고, 특히 히스테리시스(hysteresis)를 감소시켜 이미지에 나타나는 잔상 현상을 줄일 수 있다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 이용하는 경우, 상술한 소자 특성을 개선하는 과정에서 다른 소자 특성이 받는 영향을 최소화할 수 있으며, 공정 시간 및 제조 비용을 줄이는 효과가 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
110a: 비정질 실리콘층
110: 액티브층
110s: 소스 영역
110d: 드레인 영역
110c: 채널 영역
120: 게이트 전극
130s: 소스 전극
130d: 드레인 전극
T1: 제1 박막 트랜지스터
200: 유기 발광 소자
210: 화소전극
215: 중간층
220: 대향전극
D1: 제1 도펀트
D2: 제2 도펀트

Claims (18)

  1. 기판;
    상기 기판 상에 배치되고, 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 포함하는 액티브층을 구비하는 제1 박막 트랜지스터; 및
    상기 기판 상에 배치되고, 상기 제1 박막 트랜지스터와 전기적으로 연결되는 디스플레이소자;를 구비하며,
    상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역은 제1 도펀트 및 상기 제1 도펀트와 상이한 제2 도펀트를 포함하고,
    상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역보다 상기 제1 도펀트의 농도가 낮은, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제1 도펀트는 p형 도펀트인, 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제2 도펀트는 불활성가스 이온인, 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제2 도펀트의 농도는 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역에서 균일한, 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터는,
    게이트 전극과, 상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 더 구비하고,
    상기 디스플레이소자는,
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극을 구비하는, 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 디스플레이소자는,
    상기 제1 전극과 상기 제2 전극 사이에 개재되되 발광층을 갖는 중간층을 더 구비하는, 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터의 액티브층은 다결정 실리콘을 포함하고,
    산화물 반도체를 포함하는 제2 박막 트랜지스터;를 더 구비하는, 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 기판은 플렉서블 기판인, 디스플레이 장치.
  9. 기판 상에 소스 영역 및 드레인 영역과 이들 사이에 배치된 채널 영역을 포함하는 액티브층을 구비한 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 디스플레이소자를 형성하는 단계;를 포함하고,
    상기 박막 트랜지스터를 형성하는 단계는,
    기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층에 제1 도펀트 및 상기 제1 도펀트와 상이한 제2 도펀트를 도핑하는 단계;
    도핑된 상기 비정질 실리콘층을 결정화하는 단계; 및
    결정화된 실리콘층을 패터닝하여 액티브층을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 박막 트랜지스터를 형성하는 단계는,
    상기 액티브층 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 제1 도펀트를 도핑하여, 상기 액티브층에 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역을 형성하는 단계; 및
    상기 소스 영역 및 상기 드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함하고,
    상기 디스플레이소자를 형성하는 단계는, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는 제1 전극을 형성하는 단계; 및
    상기 제1 전극에 대향하는 제2 전극을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 디스플레이소자를 형성하는 단계는,
    상기 제1 전극과 상기 제2 전극 사이에 개재되되 발광층을 갖는 중간층을 형성하는 단계를 더 포함하는, 디스플레이 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 비정질 실리콘을 결정화함과 동시에 상기 제1 도펀트 및 상기 제2 도펀트가 상기 비정질 실리콘층 내에서 확산되는, 디스플레이 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 비정질 실리콘층은 350℃ 내지 450℃의 온도에서 결정화되는, 디스플레이 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제1 도펀트는 p형 도펀트인, 디스플레이 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제2 도펀트는 불활성 가스 이온인, 디스플레이 장치의 제조 방법..
  16. 제 9 항에 있어서,
    상기 제2 도펀트를 도핑하는 단계는, 상기 제1 도펀트를 도핑한 이후에 상기 제2 도펀트를 도핑하는 단계인, 디스플레이 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 도펀트는 상기 제1 도펀트보다 질량이 큰, 디스플레이 장치의 제조 방법.
  18. 제 9 항에 있어서,
    상기 비정질 실리콘층의 결정화 전에 상기 제1 도펀트와 상기 제2 도펀트는 상기 비정질 실리콘층의 전체에 도핑되는, 디스플레이 장치의 제조 방법.
KR1020180132563A 2018-10-31 2018-10-31 디스플레이 장치 및 이의 제조 방법 KR20200050093A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180132563A KR20200050093A (ko) 2018-10-31 2018-10-31 디스플레이 장치 및 이의 제조 방법
US16/535,336 US11024689B2 (en) 2018-10-31 2019-08-08 Display apparatus and method of manufacturing the same
CN201911046650.9A CN111129158A (zh) 2018-10-31 2019-10-30 显示装置及其制造方法
US17/317,304 US11744110B2 (en) 2018-10-31 2021-05-11 Display apparatus and method of manufacturing the same
US18/355,732 US20230371311A1 (en) 2018-10-31 2023-07-20 Display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180132563A KR20200050093A (ko) 2018-10-31 2018-10-31 디스플레이 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200050093A true KR20200050093A (ko) 2020-05-11

Family

ID=70325543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180132563A KR20200050093A (ko) 2018-10-31 2018-10-31 디스플레이 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (3) US11024689B2 (ko)
KR (1) KR20200050093A (ko)
CN (1) CN111129158A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022238796A1 (ja) * 2021-05-10 2022-11-17 株式会社半導体エネルギー研究所 表示装置、および表示装置の作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055140A (ko) 1997-12-27 1999-07-15 김영환 채널 도펀트의 외확산 방지를 위한 모스펫 및 그 제조 방법
JPH11283922A (ja) 1998-03-27 1999-10-15 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR100650343B1 (ko) * 2000-12-29 2006-11-27 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
KR100373851B1 (ko) 2001-03-30 2003-02-26 삼성전자주식회사 소이형 반도체 장치 및 그 형성 방법
KR100442289B1 (ko) * 2001-06-01 2004-07-30 엘지.필립스 엘시디 주식회사 다결정화 방법 및 이를 이용한 액정표시장치 제조방법
JP2005072461A (ja) 2003-08-27 2005-03-17 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置および電子機器
KR100560793B1 (ko) 2004-04-27 2006-03-13 삼성에스디아이 주식회사 반도체 소자 형성 방법
KR20060070861A (ko) * 2004-12-21 2006-06-26 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터의 제조 방법
JP2006332400A (ja) 2005-05-27 2006-12-07 Nec Corp 薄膜半導体装置およびその製造方法
TWI291310B (en) * 2005-12-01 2007-12-11 Au Optronics Corp Organic light emitting diode (OLED) display panel and method of forming polysilicon channel layer thereof
KR101225347B1 (ko) 2005-12-30 2013-01-23 엘지디스플레이 주식회사 폴리실리콘막 제조 방법, 그를 이용한 박막트랜지스터 및유기전계발광표시장치 제조 방법
CN101743629B (zh) * 2007-07-17 2012-06-13 夏普株式会社 具备薄膜晶体管的半导体装置及其制造方法
KR101015847B1 (ko) * 2008-01-18 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
KR101041141B1 (ko) * 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101056427B1 (ko) * 2009-08-13 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법
KR101097348B1 (ko) * 2010-03-11 2011-12-23 삼성모바일디스플레이주식회사 결정화 장치, 결정화 방법, 박막 트랜지스터 제조 방법 및 유기 발광 표시 장치의 제조 방법
CN104465509B (zh) * 2013-09-18 2017-08-04 昆山国显光电有限公司 一种oled显示器件阵列基板及其制备方法
KR102285384B1 (ko) * 2014-09-15 2021-08-04 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 그 제조방법 및 표시 장치
CN105590862A (zh) * 2014-11-13 2016-05-18 昆山国显光电有限公司 一种薄膜晶体管及其制备方法和应用
KR102656842B1 (ko) * 2016-10-24 2024-04-17 엘지디스플레이 주식회사 플렉서블 표시장치

Also Published As

Publication number Publication date
US20200135824A1 (en) 2020-04-30
US11024689B2 (en) 2021-06-01
US11744110B2 (en) 2023-08-29
US20230371311A1 (en) 2023-11-16
US20210265440A1 (en) 2021-08-26
CN111129158A (zh) 2020-05-08

Similar Documents

Publication Publication Date Title
US9123594B2 (en) Organic light-emitting display apparatus having high aperture ratio
US7510891B2 (en) Organic light emitting display device and method of manufacturing the same
US8785937B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
US8994027B2 (en) Thin film transistor array substrate, organic light-emitting display device including the same, and method of manufacturing the same
US9076746B2 (en) Organic light-emitting display device and method for manufacturing the organic light-emitting display device
JP2007323044A (ja) 有機発光表示装置及びその製造方法
US20140353601A1 (en) Film for display apparatus, organic light-emitting display apparatus including the same, and method of manufacturing the film
US10431641B2 (en) Thin film transistor substrate, an organic light-emitting display apparatus using the same, and a method of manufacturing the thin film transistor substrate
US20230371311A1 (en) Display apparatus and method of manufacturing the same
KR102184448B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US20140312315A1 (en) Back plane of flat panel display and method of manufacturing the same
KR20080078409A (ko) 평판 디스플레이 장치 및 그 제조 방법
US20180240910A1 (en) Transistor, display device having the same and method of manufacturing transistor
KR100599727B1 (ko) 유기 ｅｌ 발광셀의 커패시터 및 그 제조 방법
US9349978B2 (en) Organic light emitting display device and method of manufacturing the same
KR20210126203A (ko) 표시 장치 및 그 제조 방법
US11569269B2 (en) Display apparatus and method of manufacturing the same
US11588141B2 (en) Display apparatus and method of manufacturing the same
KR20230053792A (ko) 박막 트랜지스터 기판 및 그 제조방법, 박막 트랜지스터 기판을 채용한 표시 장치
US20220376117A1 (en) Thin-film transistor substrate and display apparatus including the same
KR20240040845A (ko) 표시 장치 및 그 제조 방법
KR20210086792A (ko) 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal