KR20200008024A - Fine grain size dynamic random access memory - Google Patents

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KR20200008024A
KR20200008024A KR1020207000849A KR20207000849A KR20200008024A KR 20200008024 A KR20200008024 A KR 20200008024A KR 1020207000849 A KR1020207000849 A KR 1020207000849A KR 20207000849 A KR20207000849 A KR 20207000849A KR 20200008024 A KR20200008024 A KR 20200008024A
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브렌트 키쓰
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마이크론 테크놀로지, 인크
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Abstract

미세 입도의 동적 랜덤 액세스 메모리(DRAM)와 같은 DRAM과 관련된 시스템, 장치 및 방법이 설명된다. 예를 들어, 메모리 디바이스 내의 메모리 셀 어레이는 구역들로 분할될 수 있다. 각 구역은 복수의 메모리 셀 뱅크를 포함할 수 있다. 각각의 구역은 호스트 디바이스와 통신하도록 구성된 데이터 채널과 연관될 수 있다. 일부 예에서, 상기 어레이의 각 채널은 2개 이상의 데이터 핀을 포함할 수 있다. 채널마다 데이터 핀의 비율은 다양한 예에서 2 또는 4일 수 있다. 다른 예는 채널마다 8개의 데이터 핀을 포함할 수 있다.Systems, apparatus, and methods related to DRAM, such as fine-grained dynamic random access memory (DRAM), are described. For example, a memory cell array in a memory device can be divided into zones. Each zone may include a plurality of memory cell banks. Each zone may be associated with a data channel configured to communicate with a host device. In some examples, each channel of the array may include two or more data pins. The ratio of data pins per channel may be 2 or 4 in various examples. Another example may include eight data pins per channel.

Description

미세 입도의 동적 랜덤 액세스 메모리Fine grain size dynamic random access memory

상호 참조Cross-reference

본 특허 출원은, 미국 가특허 출원 제62/521,044호(출원일: 2017년 6월 16일, 발명의 명칭: "Finer Grain Dynamic Random Access Memory", 발명자: Keeth)의 이익 및 우선권을 주장하는 미국 특허 출원 번호 15/976,580호(출원일: 2018년 5월 10일, 발명의 명칭: "Finer Grain Dynamic Random Access Memory", 발명자: Keeth)의 우선권을 주장하고, 이들 기초출원은 본 발명의 양수인에게 양도되고, 전체 내용이 본 명세서에 원용된다.This patent application is a US patent claiming the benefit and priority of U.S. Provisional Patent Application No. 62 / 521,044 (filed June 16, 2017, titled "Finer Grain Dynamic Random Access Memory", inventor: Keeth) Claim No. 15 / 976,580 filed on May 10, 2018, titled "Finer Grain Dynamic Random Access Memory", inventor: Keeth, and these basic applications are assigned to the assignee of the present invention and The entire contents are incorporated herein by reference.

기술 분야Technical field

다음은 일반적으로 메모리 어레이를 동작시키는 것에 관한 것으로, 보다 상세하게는 미세 입도(finer grain)의 동적 랜덤 액세스 메모리(DRAM)에 관한 것이다.The following generally relates to operating a memory array, and more particularly to fine grain dynamic random access memory (DRAM).

메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 여러 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기록하거나 또는 프로그래밍할 수 있다.Memory devices are widely used to store information in various electronic devices such as computers, wireless communication devices, cameras, digital displays, and the like. The information is stored by programming various states of the memory device. For example, binary devices often have two states, represented by logic "1" or logic "0". In other systems, more than two states can be stored. In order to access the stored information, components of the electronic device can read or detect a state stored in the memory device. To store the information, the components of the electronic device can write or program state to the memory device.

자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), DRAM, 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다.Magnetic hard disk, random access memory (RAM), read-only memory (ROM), DRAM, synchronous dynamic RAM (SDRAM), ferroelectric RAM (FeRAM), magnetic RAM (MRAM), resistive RAM (RRAM), flash memory, phase change There are various types of memory devices, including memory (PCM) and the like. The memory device may be volatile or non-volatile.

메모리 디바이스를 개선하는 것은 일반적으로 다른 측정 항목 중에서 특히 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유성 증가, 전력 소비 감소 또는 제조 비용 감소 등을 포함할 수 있다. 메모리 기술의 발전은 이러한 많은 측정 항목에 대한 개선을 실현했지만, 높은 신뢰성, 낮은 대기 시간 및/또는 저전력 디바이스는 비싸고 확장하기 어려운 경향이 있다. 높은 안정성, 낮은 대기 시간, 저전력 메모리를 위한 애플리케이션의 수가 증가함에 따라 이러한 애플리케이션을 위한 확장 가능하고 효율적이며 비용 효율적인 디바이스에 대한 요구도 증가한다.Improving memory devices generally may include, among other metrics, in particular, increasing memory cell density, increasing read / write speed, increasing reliability, increasing data retention, reducing power consumption, or reducing manufacturing costs. While advances in memory technology have made improvements to many of these metrics, high reliability, low latency and / or low power devices tend to be expensive and difficult to scale. As the number of applications for high reliability, low latency and low power memory increases, so does the demand for scalable, efficient and cost-effective devices for these applications.

도 1은 본 발명의 예에 따른 특징 및 동작을 지원하는 메모리 다이의 일례를 도시하는 도면;
도 2는 본 발명의 예에 따른 특징 및 동작을 지원하는 디바이스의 일례를 도시하는 도면;
도 3은 본 발명의 예에 따른 특징 및 동작을 지원하는 메모리 다이의 일례를 도시하는 도면;
도 4는 본 발명의 예에 따른 특징 및 동작을 지원하는 메모리 다이의 일례를 도시하는 도면;
도 5는 본 발명의 예에 따른 특징 및 동작을 지원하는 메모리 다이의 일례를 도시하는 도면;
도 6은 본 발명의 예에 따른 특징 및 동작을 지원하는 메모리 다이의 일례를 도시하는 도면;
도 7은 본 발명의 예에 따른 특징 및 동작을 지원하는 데이터 채널 구성의 예를 도시하는 도면;
도 8은 본 발명의 예에 따른 특징 및 동작을 지원하는 신호 경로 라우팅의 예를 도시하는 도면; 및
도 9는 본 발명의 예에 따른 특징 및 동작을 지원하는 시스템의 일례를 도시하는 도면.1 illustrates an example of a memory die that supports features and operations in accordance with an example of the present invention;
2 illustrates an example of a device that supports features and operations in accordance with an example of the present disclosure;
3 shows an example of a memory die that supports features and operations in accordance with an example of the present invention;
4 illustrates an example of a memory die that supports features and operations in accordance with an example of the present invention;
5 shows an example of a memory die that supports features and operations in accordance with an example of the present invention;
6 illustrates an example of a memory die that supports features and operations in accordance with an example of the present invention;
7 illustrates an example of a data channel configuration supporting features and operations in accordance with an example of the present invention;
8 illustrates an example of signal path routing that supports features and operations in accordance with an example of the present disclosure; And
9 illustrates an example of a system that supports features and operations in accordance with an example of the present invention.

일부 메모리 디바이스는 다양한 구성 요소들 사이에 비교적 긴 전도성 경로를 포함할 수 있다. 긴 전도성 경로를 통한 신호 구동은 더 짧은 경로를 통한 신호 구동보다 더 많은 전력을 소비할 수 있으며 추가적인 과제와 비효율을 초래할 수 있다. 일부 메모리 기술은 다이 영역 전체에 걸쳐 분배된 복수의 채널 단자를 포함할 수 있다. 다이 영역에 걸쳐 채널 단자를 분배하면 호스트 디바이스와 메모리 셀 사이의 전도성 경로를 단축시킬 수 있고, 메모리 셀에 액세스하기 위한 전력량을 감소시킬 수 있다. 예를 들어, 일부 채널 단자는 (예를 들어, 메모리 셀의) 입력/출력(I/O) 영역에 위치될 수 있다.Some memory devices may include relatively long conductive paths between the various components. Driving signals through long conductive paths can consume more power and drive additional challenges and inefficiencies than driving signals through shorter paths. Some memory technologies may include a plurality of channel terminals distributed throughout the die area. Distributing channel terminals across the die area can shorten the conductive path between the host device and the memory cell and reduce the amount of power for accessing the memory cell. For example, some channel terminals may be located in an input / output (I / O) region (eg, of a memory cell).

메모리 디바이스 내의 메모리 셀 어레이는 소정 개수의 구역으로 분할될 수 있다. 각 구역은 복수의 메모리 셀 뱅크(bank)를 포함할 수 있다. 각 구역은 소정 개수의 데이터 핀, 소정 개수의 커맨드/어드레스 핀, 및 소정 개수의 클록 핀을 포함할 수 있는 채널을 사용하여 호스트 디바이스에 통신 가능하게 결합될 수 있다. 구역은 구역의 메모리 셀과 호스트 디바이스의 인터페이스 사이의 거리를 최소화하도록 구성될 수 있다. 구역 내의 인터페이스와 메모리 셀 사이의 신호 경로의 길이를 최소화하거나 적어도 감소시킴으로써, 메모리 디바이스는 에너지 예산(예를 들어, 액세스 동작마다 3 피코패럿(pF) 미만) 내에서 높은 데이터 처리량(예를 들어, 다수의 TB/s)을 달성하도록 구성될 수 있다. 일부 메모리 디바이스에서, 메모리 다이는 메모리 셀을 위한 중앙 집중된 인터페이스 또는 볼아웃(ball-out)을 가질 수 있다. 이러한 메모리 디바이스에서, 인터페이스와 메모리 셀 사이의 신호 경로의 길이는 더 길 수 있다.The memory cell array in the memory device may be divided into a predetermined number of zones. Each zone may include a plurality of memory cell banks. Each zone may be communicatively coupled to a host device using a channel that may include a predetermined number of data pins, a predetermined number of command / address pins, and a predetermined number of clock pins. The zone may be configured to minimize the distance between the zone's memory cells and the interface of the host device. By minimizing or at least reducing the length of the signal path between the interface within the zone and the memory cell, the memory device can achieve high data throughput (e.g., less than 3 picofarads (pF) per access operation) (e.g., Can be configured to achieve multiple TB / s). In some memory devices, the memory die may have a centralized interface or ball-out for the memory cells. In such memory devices, the length of the signal path between the interface and the memory cell can be longer.

위에서 소개된 본 발명의 특징은 예시적인 어레이(예를 들어, 도 1)의 상황에서 아래에 더 설명된다. 시스템(예를 들어, 도 2 및 도 9) 및 메모리 디바이스(도 3 내지 도 8)의 다양한 예 또는 양태에 대해 특정 예가 설명된다.The features of the present invention introduced above are further described below in the context of an exemplary array (eg, FIG. 1). Specific examples are described with respect to various examples or aspects of a system (eg, FIGS. 2 and 9) and a memory device (FIGS. 3-8).

도 1은 본 명세서에 개시된 다양한 양태에 따른 메모리 다이(100)의 일례를 도시한다. 메모리 다이(100)는 일부 예에서 전자 메모리 장치, 메모리 어레이, 메모리 셀 어레이, 또는 메모리 셀 데크(deck)라고도 지칭될 수 있다. 메모리 다이(100)는 여러 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함할 수 있다. 메모리 셀(105)은 독립적으로 액세스 가능할 수 있는 하나 이상의 메모리 셀 뱅크로 배열될 수 있다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2개 초과의 논리 상태를 저장하도록 구성될 수 있다.1 illustrates an example of a memory die 100 in accordance with various aspects disclosed herein. Memory die 100 may also be referred to as an electronic memory device, memory array, memory cell array, or memory cell deck in some examples. Memory die 100 may include memory cells 105 programmable to store various states. Memory cells 105 may be arranged in one or more banks of memory cells that may be independently accessible. Each memory cell 105 may be programmable to store two states, represented by logic zero and logic one. In some cases, memory cell 105 may be configured to store more than two logic states.

메모리 셀(105)은 프로그래밍 가능한 상태를 나타내는 전하를 커패시터에 저장할 수 있으며; 예를 들어, 충전 커패시터 및 비-충전 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 이러한 설계를 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 상유전성 전기 분극 특성을 갖는 유전체 물질을 포함할 수 있다. FeRAM 아키텍처는 또한 이러한 설계를 이용할 수 있다.Memory cell 105 may store charge in a capacitor indicative of a programmable state; For example, the charging capacitor and the non-charging capacitor can each represent two logic states. DRAM architectures may use this design, and the capacitors used may include dielectric materials having linear or paraelectrical electrical polarization characteristics as insulators. FeRAM architectures can also use this design.

판독 및 기록과 같은 동작은 액세스 라인(access line)(110) 및 디지트 라인(115)을 활성화함으로써 메모리 셀(105)에 수행될 수 있다. 액세스 라인(110)은 워드 라인(word line)(110)으로도 알려져 있고, 비트 라인(bit line)(115)은 디지트 라인(digit line)(115)으로도 알려져 있다. 워드 라인과 비트 라인이라는 언급 또는 그 유사어는 이해나 동작 손실 없이 상호 교환 가능할 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 물질, 합금, 화합물, 등과 같은 전도성 물질로 이루어질 수 있다. Operations such as read and write may be performed on memory cell 105 by activating access line 110 and digit line 115. Access line 110 is also known as word line 110 and bit line 115 is also known as digit line 115. References to word lines and bit lines or the like may be interchangeable without loss of understanding or operation. Activating word line 110 or digit line 115 may include applying a voltage to each line. The word line 110 and the digit line 115 may be formed of a metal (eg, copper (Cu), aluminum (Al), gold (Au), tungsten (W), etc.), a metal alloy, carbon, a semiconductor doped with conductivity. Or other conductive materials, alloys, compounds, and the like.

도 1의 예에 따르면, 메모리 셀(105)의 각 행(row)은 단일 워드 라인(110)에 연결될 수 있고, 메모리 셀(105)의 각 열(column)은 단일 숫자 라인(115)에 연결될 수 있다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함으로써(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함으로써), 단일 메모리 셀(105)은 그 교차점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독하거나 또는 메모리 셀에 기록하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 추가적으로 또는 대안적으로, 예를 들어, 메모리 셀의 각 행(105)은 하나 이상의 메모리 셀 뱅크로 배열될 수 있다.According to the example of FIG. 1, each row of memory cells 105 may be connected to a single word line 110, and each column of memory cells 105 may be connected to a single number line 115. Can be. By activating one word line 110 and one digit line 115 (eg, by applying a voltage to the word line 110 or digit line 115), a single memory cell 105 has its intersection point. Can be accessed at Accessing memory cell 105 may include reading memory cell 105 or writing to memory cell. The intersection of the word line 110 and the digit line 115 may be referred to as an address of a memory cell. Additionally or alternatively, for example, each row 105 of memory cells may be arranged in one or more banks of memory cells.

일부 아키텍처에서, 셀의 논리 저장 디바이스, 예를 들어 커패시터는 선택 구성 요소(도시되지 않음)에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성 요소에 연결될 수 있고 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키면 메모리 셀(105)의 커패시터와 그 대응하는 디지트 라인(115) 사이에 전기적 연결 또는 폐쇄 회로를 초래할 수 있다. 이후 디지트 라인은 메모리 셀(105)을 판독하거나 메모리 셀에 기록하기 위해 액세스될 수 있다.In some architectures, the cell's logical storage device, such as a capacitor, may be electrically isolated from the digit line by a selection component (not shown). The word line 110 may be connected to and control the selection component. For example, the selection component can be a transistor and the word line 110 can be connected to the gate of the transistor. Activating the word line 110 may result in an electrical connection or a closed circuit between the capacitor of the memory cell 105 and its corresponding digit line 115. The digit line can then be accessed to read or write memory cell 105.

메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인(115)을 활성화할 수 있다. 행 디코더(120) 및 열 디코더(130)는 하나의 특정 메모리 셀 뱅크 내에 위치된 메모리 셀에 대해 각각 행 어드레스 및 열 어드레스를 수신할 수 있다. 추가적으로 또는 대안적으로, 각 메모리 셀 뱅크는 별도의 행 디코더(120) 및 열 디코더(130)와 전자 통신할 수 있다. 예를 들어, 메모리 다이(100)는 WL_1 내지 WL_M으로 표시된 다수의 워드 라인(110), 및 DL_1 내지 DL_N으로 표시된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.Access to memory cell 105 may be controlled through row decoder 120 and column decoder 130. For example, the row decoder 120 may receive a row address from the memory controller 140 and activate the appropriate word line 110 based on the received row address. Similarly, column decoder 130 may receive column addresses from memory controller 140 and activate the appropriate digit line 115. The row decoder 120 and the column decoder 130 may receive the row address and the column address, respectively, for the memory cells located in one particular memory cell bank. Additionally or alternatively, each memory cell bank may be in electronic communication with separate row decoder 120 and column decoder 130. For example, memory die 100 may include a number of word lines 110, denoted WL_1 through WL_M, and a number of digit lines 115, denoted by DL_1 through DL_N, where M and N are dependent upon array size. Depends. Thus, by activating word line 110 and digit line 115, for example WL_2 and DL_3, the memory cell 105 at its intersection can be accessed.

메모리 셀(105)에 액세스할 때, 셀은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(sense component)(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 커패시터는 대응하는 디지트 라인(115)으로 방전될 수 있다. 커패시터를 방전시키면 일부 경우에 커패시터를 바이어싱시키거나 커패시터에 전압을 인가함으로써 야기될 수 있다. 방전시키면 디지트 라인(115)의 전압의 변화를 야기할 수 있고, 감지 구성 요소(125)는 기준 전압(도시되지 않음)과 비교하여 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 더 높은 전압을 갖는 경우 감지 구성 요소(125)는 메모리 셀(105)에 저장된 상태가 논리 1이라고 결정할 수 있고 그 반대의 경우도 가능하다. 감지 구성 요소(125)는 래칭(latching)이라고 지칭될 수 있는, 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 이후 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이 열 디코더 또는 행 디코더와 전자 통신할 수 있다.When accessing memory cell 105, the cell may be read or sensed by sense component 125 to determine the stored state of memory cell 105. For example, after accessing the memory cell 105, the capacitor of the memory cell 105 may be discharged to the corresponding digit line 115. Discharge of the capacitor can in some cases be caused by biasing the capacitor or applying a voltage to the capacitor. Discharge may cause a change in the voltage of the digit line 115, and the sensing component 125 may determine the stored state of the memory cell 105 compared to a reference voltage (not shown). For example, if digit line 115 has a voltage higher than the reference voltage, sensing component 125 may determine that the state stored in memory cell 105 is logic 1 and vice versa. Sense component 125 may include various transistors or amplifiers for detecting and amplifying signal differences, which may be referred to as latching. The detected logic state of memory cell 105 may then be output through column decoder 130 as output 135. In some cases, sensing component 125 may be part of column decoder 130 or row decoder 120. Alternatively, the sensing component 125 may be connected to or in electronic communication with the column decoder 130 or the row decoder 120.

메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화함으로써 설정 또는 기록될 수 있으며, 예를 들어 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어, 입력/출력(135)을 수신할 수 있다. 메모리 셀(105)은 커패시터 양단에 전압을 인가함으로써 기록될 수 있다.Memory cell 105 may be set or written by similarly activating associated word line 110 and digit line 115, for example a logical value may be stored in memory cell 105. The column decoder 130 or the row decoder 120 may receive data to be written to the memory cell 105, for example, the input / output 135. Memory cell 105 may be written by applying a voltage across the capacitor.

메모리 제어기(140)는 다양한 구성 요소, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 메모리 제어기(140)는 메모리 다이(100)의 구성 요소이거나 다양한 예에서 메모리 다이(100)의 외부에 있을 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상은 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 메모리 다이(100)를 가로지르는 적어도 하나의 채널을 통해 특정 메모리 셀 뱅크의 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화할 수 있다. 메모리 제어기(140)는 또한 메모리 다이(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압을 인가할 수 있다. 메모리 제어기(140)는 채널(145)을 통해 메모리 셀(105)에 결합될 수 있다. 채널(145)은 행 디코더(120) 및 열 디코더(130)와의 논리적 연결로서 도 1에 도시되어 있지만, 이 기술 분야에 통상의 지식을 가진 자라면 다른 구성이 이용될 수 있다는 것을 인식할 것이다. 본 명세서에 설명된 바와 같이, 메모리 제어기(140)는 클록 사이클마다 여러 번(예를 들어, 판독 또는 기록 동작으로부터) 셀(105)과 데이터를 교환할 수 있다.Memory controller 140 may operate (eg, read, write, rewrite) memory cell 105 through various components, such as row decoder 120, column decoder 130, and sensing component 125. , Refreshing, discharging, etc.) can be controlled. Memory controller 140 may be a component of memory die 100 or may be external to memory die 100 in various examples. In some cases, one or more of row decoder 120, column decoder 130, and sensing component 125 may be located with memory controller 140. Memory controller 140 may generate row and column address signals to activate desired word line 110 and digit line 115. Memory controller 140 may activate the desired word line 110 and digit line 115 of a particular memory cell bank through at least one channel across memory die 100. Memory controller 140 may also generate and control various voltages or currents used during operation of memory die 100. For example, the memory controller may apply a discharge voltage to the word line 110 or the digit line 115 after accessing one or more memory cells 105. Memory controller 140 may be coupled to memory cell 105 via channel 145. Channel 145 is shown in FIG. 1 as a logical connection with row decoder 120 and column decoder 130, although one of ordinary skill in the art will recognize that other configurations may be used. As described herein, memory controller 140 may exchange data with cell 105 multiple times (eg, from a read or write operation) every clock cycle.

메모리 제어기(140)는 또한 커맨드, 데이터 및 다른 정보를 호스트 디바이스(도시되지 않음)와 통신하도록 구성될 수 있다. 메모리 제어기(140)는 변조 방식을 사용하여 메모리 어레이와 호스트 디바이스 사이에서 통신되는 신호를 변조할 수 있다. 선택되는 변조 방식의 유형에 기초하여 I/O 인터페이스가 구성될 수 있다.Memory controller 140 may also be configured to communicate commands, data, and other information with a host device (not shown). The memory controller 140 may modulate a signal communicated between the memory array and the host device using a modulation scheme. The I / O interface may be configured based on the type of modulation scheme selected.

일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있으며 메모리 다이(100)를 동작시킬 때 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 다이(100) 내의 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 또는 함께 액세스될 수 있고; 예를 들어, 메모리 다이(100)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105) 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 또는 함께 액세스될 수 있다.In general, the amplitude, shape or duration of the applied voltage or current discussed herein may be adjusted or varied and may vary for the various operations discussed when operating the memory die 100. In addition, one, multiple or all memory cells 105 in memory die 100 may be accessed simultaneously or together; For example, multiple or all cells of memory die 100 may be accessed simultaneously or together during a reset operation that sets all memory cells 105 or groups of memory cells 105 to a single logical state.

도 2는 본 명세서에 개시된 다양한 예에 따라 메모리 디바이스에 대한 채널 라우팅을 지원하는 장치 또는 시스템(200)을 도시한다. 시스템(200)은 호스트 디바이스(205) 및 복수의 메모리 디바이스(210)를 포함할 수 있다. 복수의 메모리 디바이스(210)는 미세 입도의 메모리 디바이스(예를 들어, 미세 입도의 DRAM 또는 미세 입도의 FeRAM)의 예일 수 있다.2 illustrates an apparatus or system 200 that supports channel routing for a memory device in accordance with various examples disclosed herein. System 200 may include a host device 205 and a plurality of memory devices 210. The plurality of memory devices 210 may be an example of a fine grained memory device (eg, a fine grained DRAM or a fine grained FeRAM).

호스트 디바이스(205)는 프로세서(예를 들어, 중앙 처리 유닛(central processing unit: CPU), 그래픽 처리 유닛(graphics processing unit: GPU)), 또는 시스템온칩(system on a chip: SoC)의 일례일 수 있다. 일부 경우에, 호스트 디바이스(205)는 메모리 디바이스와는 별개의 구성 요소이어서 호스트 디바이스(205)가 메모리 디바이스와는 별개로 제조될 수 있다. 호스트 디바이스(205)는 메모리 디바이스(210)(예를 들어, 랩탑, 서버, 개인용 컴퓨팅 디바이스, 스마트 폰, 개인용 컴퓨터)의 외부에 있을 수 있다. 시스템(200)에서, 메모리 디바이스(210)는 호스트 디바이스(205)에 대한 데이터를 저장하도록 구성될 수 있다.The host device 205 may be an example of a processor (eg, a central processing unit (CPU), a graphics processing unit (GPU)), or a system on a chip (SoC). have. In some cases, host device 205 is a separate component from the memory device such that host device 205 can be fabricated separately from the memory device. The host device 205 may be external to the memory device 210 (eg, laptop, server, personal computing device, smartphone, personal computer). In system 200, memory device 210 may be configured to store data for host device 205.

호스트 디바이스(205)는 신호 경로를 통해 통신하는 신호를 사용하여 메모리 디바이스(210)와 정보를 교환할 수 있다. 신호 경로는 메시지 또는 전송이 전송 구성 요소로부터 수신 구성 요소로 취할 수 있는 경로일 수 있다. 일부 경우에, 신호 경로는 적어도 2개의 구성 요소와 결합된 전도체일 수 있으며, 여기서 전도체는 선택적으로 적어도 2개의 구성 요소 사이에 전자가 흐를 수 있게 한다. 신호 경로는 무선 통신(예를 들어, 무선 주파수(RF) 또는 광학)의 경우와 같이 무선 매체에 형성될 수 있다. 신호 경로는 적어도 부분적으로 메모리 디바이스의 유기 기판과 같은 제1 기판, 및/또는 메모리 디바이스(210)와 호스트 디바이스(205)의 모두가 아니라면 이들 디바이스 중 적어도 하나와 결합될 수 있는 패키지 기판(예를 들어, 제2 유기 기판)과 같은 제2 기판을 포함할 수 있다. 일부 경우에, 메모리 디바이스(210)는 마스터 타입 디바이스로서 기능할 수 있는 호스트 디바이스(205)에 슬레이브 타입 디바이스로서 기능할 수 있다.The host device 205 may exchange information with the memory device 210 using signals that communicate over a signal path. The signal path can be a path that a message or transmission can take from the transmitting component to the receiving component. In some cases, the signal path may be a conductor coupled with at least two components, where the conductor optionally allows electrons to flow between the at least two components. Signal paths may be formed in a wireless medium, such as in the case of wireless communication (eg, radio frequency (RF) or optical). The signal path may be at least partially coupled to a first substrate, such as an organic substrate of a memory device, and / or a package substrate that may be combined with at least one of these devices if not both of the memory device 210 and the host device 205. For example, a second substrate). In some cases, memory device 210 may function as a slave type device to host device 205, which may function as a master type device.

일부 응용에서, 시스템(200)은 호스트 디바이스(205)와 메모리 디바이스(210) 사이의 고속 연결로부터 이익을 얻을 수 있다. 이와 같이, 일부 메모리 디바이스(210)는 다수의 초당 테라바이트(TB/s) 대역폭 요구를 갖는 애플리케이션, 프로세스, 호스트 디바이스 또는 프로세서를 지원한다. 수용 가능한 에너지 예산 내에서 이러한 대역폭 제약을 만족시키는 것은 특정 상황에서 어려움을 야기할 수 있다.In some applications, system 200 may benefit from a high speed connection between host device 205 and memory device 210. As such, some memory devices 210 support applications, processes, host devices or processors with multiple terabytes per second (TB / s) bandwidth requirements. Meeting these bandwidth constraints within an acceptable energy budget can create difficulties in certain situations.

메모리 디바이스(210)는 메모리 디바이스(210) 내의 메모리 셀과 호스트 디바이스(205) 사이의 신호 경로가 물질 속성, 동작 환경, 구성 요소 레이아웃, 및 애플리케이션이 허용하는 만큼 짧도록 구성될 수 있다. 예를 들어, 메모리 디바이스(210)는 호스트 디바이스와 메모리 어레이 사이에 점 대 점 연결(point-to-point connection)을 갖는 버퍼 없는 메모리 디바이스일 수 있다. 다른 예에서, 호스트 디바이스(205)와 메모리 디바이스(210)를 결합하는 데이터 채널은 점 대 다점 구성(point-to-many-point configuration)을 포함할 수 있으며, 호스트 디바이스(205)의 하나의 핀은 적어도 2개의 메모리 어레이의 대응하는 핀과 결합된다. 다른 예에서, 호스트 디바이스(205)와 메모리 디바이스(210)를 결합하는 데이터 채널은 다른 근접 메모리 애플리케이션(예를 들어, GDDR5 호환 DRAM을 사용하는 그래픽 카드)과 같은 다른 디자인보다 더 짧게 구성될 수 있다.The memory device 210 may be configured such that the signal path between the memory cell in the memory device 210 and the host device 205 is as short as the material properties, operating environment, component layout, and application allows. For example, memory device 210 may be a bufferless memory device having a point-to-point connection between a host device and a memory array. In another example, a data channel that couples host device 205 and memory device 210 may include a point-to-many-point configuration, with one pin of host device 205. Is coupled with corresponding pins of at least two memory arrays. In another example, the data channel combining host device 205 and memory device 210 may be configured to be shorter than other designs, such as other proximity memory applications (eg, graphics cards using GDDR5-compatible DRAM). .

메모리 디바이스(210)의 메모리 다이는 다수의 유형의 통신 매체(예를 들어, 유기 기판과 같은 기판 및/또는 실리콘 인터포저(interposer)와 같은 고밀도 인터포저)와 함께 작동하도록 구성될 수 있다. 호스트 디바이스(205)는 일부 경우에 단자의 설계(예를 들어, 매트릭스 또는 패턴)를 포함하는 인터페이스 또는 볼아웃을 갖게 구성될 수 있다.The memory die of the memory device 210 may be configured to work with a plurality of types of communication media (eg, a substrate such as an organic substrate and / or a high density interposer such as a silicon interposer). The host device 205 may in some cases be configured to have an interface or ballout that includes a design of a terminal (eg, a matrix or a pattern).

도 3은 본 명세서에 개시된 다양한 예에 따른 디바이스 또는 디바이스(300)들의 일례를 도시한다. 메모리 디바이스(300)는 적어도 하나의 메모리 다이(305) 및 통신 매체(310)를 포함한다. 통신 매체(310)는 일부 경우에 기판의 일례일 수 있다.3 illustrates an example of a device or devices 300 in accordance with various examples disclosed herein. Memory device 300 includes at least one memory die 305 and communication medium 310. The communication medium 310 may in some cases be an example of a substrate.

메모리 다이(305)는 상이한 논리 상태를 저장하도록 프로그래밍 가능할 수 있는 (도 1에 도시되고 이를 참조하여 설명된) 복수의 메모리 셀을 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 하나 이상의 논리 상태(예를 들어, 논리'0', 논리'1', 논리'00', 논리'01', 논리'10', 논리'11')를 저장하도록 프로그래밍될 수 있다. 메모리 다이(305)의 메모리 셀은 DRAM, FeRAM, 위상 변화 메모리(PCM), 3D XPoint TM 메모리, NAND 메모리, 또는 NOR 메모리, 또는 이들의 조합을 포함하는 데이터를 저장하기 위해 상이한 저장 기술을 사용할 수 있다. 일부 경우에, 단일 메모리 디바이스는 제1 메모리 기술(예를 들어, DRAM)을 사용하는 제1 메모리 다이, 및 제1 메모리 기술과는 다른 제2 메모리 기술(예를 들어, FeRAM)을 사용하는 제2 메모리 다이를 포함할 수 있다.Memory die 305 may include a plurality of memory cells (shown in and described with reference to FIG. 1) that may be programmable to store different logic states. For example, each memory cell stores one or more logic states (e.g., logic '0', logic '1', logic '00', logic '01', logic '10', logic '11'). Can be programmed to The memory cells of memory die 305 may use different storage technologies to store data including DRAM, FeRAM, phase change memory (PCM), 3D XPoint ™ memory, NAND memory, or NOR memory, or a combination thereof. have. In some cases, a single memory device may include a first memory die that uses a first memory technology (eg, DRAM), and a second memory technology that uses a second memory technology (eg, FeRAM) that is different from the first memory technology. It may include two memory dies.

메모리 다이(305)는 메모리 셀의 2차원(2D) 어레이의 일례일 수 있다. 일부 경우에, 다수의 메모리 다이(305)는 서로 상하로 적층되어 3차원(3D) 어레이를 형성할 수 있다. 메모리 다이는 서로 상하로 적층된 다수의 메모리 셀 데크를 포함할 수 있다. 이러한 구성은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있다. 이것은 생산 비용을 줄이거나 메모리 어레이의 성능을 증가시키거나 이 둘 모두를 달성할 수 있다. 어레이의 각 레벨은 각 레벨에 걸쳐 메모리 셀이 서로 대략 정렬되어 메모리 셀 스택을 형성할 수 있도록 위치될 수 있다. 일부 경우에, 메모리 다이(305)는 서로 직접 적층될 수 있다. 다른 경우에, 하나 이상의 메모리 다이(305)는 (예를 들어, 상이한 메모리 스택에서) 메모리 다이의 스택으로부터 떨어져 위치될 수 있다.Memory die 305 may be an example of a two dimensional (2D) array of memory cells. In some cases, multiple memory dies 305 may be stacked on top of each other to form a three dimensional (3D) array. The memory die may include a plurality of memory cell decks stacked one above the other. This configuration can increase the number of memory cells that can be formed on a single die or substrate as compared to a 2D array. This can reduce production costs, increase the performance of the memory array, or both. Each level of the array may be positioned such that memory cells are approximately aligned with each other to form a memory cell stack over each level. In some cases, memory dies 305 may be stacked directly on each other. In other cases, one or more memory die 305 may be located away from the stack of memory dies (eg, in different memory stacks).

제1 메모리 디바이스(315)는 단일 메모리 다이(305) 및 통신 매체(310)를 포함하는 단일 다이 패키지의 일례일 수 있다. 제2 메모리 디바이스(320)는 2개의 메모리 다이(305-a 및 305-b) 및 통신 매체(310)를 포함하는 2개 높이의 디바이스의 일례일 수 있다. 제3 메모리 디바이스(325)는 4개의 메모리 다이(305-a 내지 305-d) 및 통신 매체(310)를 포함하는 4개 높이의 디바이스의 일례일 수 있다. 제4 메모리 디바이스(330)는 8개의 메모리 다이(305-a 내지 305-h) 및 통신 매체(310)를 포함하는 8개 높이의 디바이스의 일례일 수 있다. 메모리 디바이스(300)는 일부 예에서 공통 기판의 상부에 적층될 수 있는 임의의 수의 메모리 다이(305)를 포함할 수 있다. 다이는 다른 층을 더 명확하게 보여주기 위해 다른 음영으로 표시된다. 일부 경우에, 상이한 층의 메모리 다이는 메모리 디바이스의 인접한 다이와 유사하게 구성될 수 있다.The first memory device 315 may be an example of a single die package that includes a single memory die 305 and a communication medium 310. The second memory device 320 may be an example of a two height device that includes two memory dies 305-a and 305-b and a communication medium 310. The third memory device 325 may be an example of a four height device that includes four memory dies 305-a through 305-d and a communication medium 310. The fourth memory device 330 may be an example of an eight height device that includes eight memory dies 305-a through 305-h and a communication medium 310. Memory device 300 may include any number of memory dies 305 that may be stacked on top of a common substrate in some examples. Dies are shown in different shades to show different layers more clearly. In some cases, different layers of memory die may be configured similarly to adjacent dies of the memory device.

메모리 다이(305)는 하나 이상의 비아(예를 들어, 관통 실리콘 비아(through-silicon via: TSV))를 포함할 수 있다. 일부 경우에, 하나 이상의 비아는 제어기를 메모리 셀과 결합시키는 내부 신호 경로의 일부일 수 있다. 비아는, 예를 들어, 메모리 다이(100)가 서로 적층될 때 메모리 다이(305)들 사이에서 통신하는 데 사용될 수 있다. 일부 비아는 메모리 디바이스의 제어기와 적어도 일부의 메모리 다이(305) 사이의 통신을 용이하게 하기 위해 사용될 수 있다. 일부 경우에, 단일 비아는 다수의 메모리 다이(305)와 결합될 수 있다.The memory die 305 may include one or more vias (eg, through-silicon vias (TSVs)). In some cases, one or more vias may be part of an internal signal path that couples a controller with a memory cell. Vias may be used, for example, to communicate between the memory dies 305 when the memory dies 100 are stacked on each other. Some vias may be used to facilitate communication between the controller of the memory device and at least some memory die 305. In some cases, a single via may be combined with multiple memory die 305.

통신 매체(310)는 메모리 다이(305)와 호스트 디바이스 사이에서 신호를 교환할 수 있도록 메모리 다이(305)를 호스트 디바이스와 결합하는데 사용되는 임의의 구조 또는 매체일 수 있다. 통신 매체(310)는 기판, 유기 기판, 고밀도 인터포저, 실리콘 인터포저 또는 이들의 조합의 일례일 수 있다. 통신 매체(310)는 메모리 어레이의 위, 아래 또는 측면에 위치될 수 있다. 통신 매체(310)는 다른 구성 요소 아래에 있는 것으로 제한되는 것은 아니고 메모리 어레이 및/또는 다른 구성 요소에 대한 임의의 구성일 수 있다. 일부 예에서, 통신 매체(310)는 기판으로 지칭될 수 있지만, 이러한 언급으로 제한되는 것은 아니다.Communication medium 310 may be any structure or medium used to couple memory die 305 with a host device such that signals may be exchanged between memory die 305 and the host device. The communication medium 310 may be an example of a substrate, organic substrate, high density interposer, silicon interposer, or a combination thereof. The communication medium 310 may be located above, below, or on the side of the memory array. Communication medium 310 is not limited to being under other components and may be any configuration for a memory array and / or other components. In some examples, communication medium 310 may be referred to as a substrate, but is not limited to such reference.

통신 매체(310)는 상이한 유형의 물질로 형성될 수 있다. 일부 경우에, 통신 매체(310)는 하나 이상의 유기 기판의 일례일 수 있다. 예를 들어, 통신 매체(310)는 호스트 디바이스와 메모리 다이(305) 스택의 모두가 아니라면 적어도 하나와 결합된 패키지 기판(예를 들어, 유기 기판)을 포함할 수 있다. 다른 예에서, 통신 매체(310)는 메모리 디바이스의 유기 기판 및 패키지 기판을 포함할 수 있다. 기판은 구성 요소를 기계적으로 지지 및/또는 전기적으로 연결하는 인쇄 회로 기판의 일례일 수 있다. 기판은 비-전도성 물질의 층 상에 및/또는 비-전도성 물질 층들 사이에 적층된 하나 이상의 전도성 물질(예를 들어, 구리) 층으로부터 에칭된 전도성 트랙, 패드 및 다른 특징을 사용할 수 있다. 구성 요소는 기판 상에 체결(예를 들어, 솔더링)되어 구성 요소들을 전기적으로 연결하고 기계적으로 체결할 수 있다. 일부 경우에, 기판의 비-전도성 물질은 수지가 함침된 페놀성 종이 또는 페놀성 면화지, 수지가 함침된 유리 섬유, 금속 코어 보드, 폴리이미드 호일, 캡톤, UPILEX, 폴리이미드-플루오로폴리머 복합 호일, 아지노모토(Ajinomoto) 빌드업 필름(ABF) 또는 다른 물질 또는 이들의 조합을 포함하는 다양한 상이한 물질로 형성될 수 있다.The communication medium 310 may be formed of different types of materials. In some cases, communication medium 310 may be an example of one or more organic substrates. For example, communication medium 310 may include a package substrate (eg, an organic substrate) coupled with at least one if not both of the host device and the memory die 305 stack. In another example, communication medium 310 may include an organic substrate and a package substrate of a memory device. The substrate may be an example of a printed circuit board that mechanically supports and / or electrically connects components. The substrate may use conductive tracks, pads, and other features etched from one or more layers of conductive material (eg, copper) stacked on and / or between layers of non-conductive material. The components can be fastened (eg, soldered) onto the substrate to electrically connect and mechanically fasten the components. In some cases, the non-conductive material of the substrate is a resin-impregnated phenolic paper or phenolic cotton paper, resin-impregnated glass fiber, metal core board, polyimide foil, Kapton, UPILEX, polyimide-fluoropolymer composite It can be formed from a variety of different materials, including foils, Ajinomoto build-up films (ABFs), or other materials or combinations thereof.

일부 경우에, 통신 매체(310)는 실리콘 인터포저와 같은 고밀도 인터포저일 수 있다. 고밀도 인터포저는 연결된 구성 요소(예를 들어, 메모리 디바이스 및 호스트 디바이스) 사이에 넓은 신호 경로를 제공하도록 구성될 수 있다. 고밀도 인터포저는 구성 요소들을 연결하기 위해 많은 수의 채널을 제공함으로써 넓은 신호 경로를 제공할 수 있다. 일부 경우에, 채널은 얇은 커넥터 트레이스(예를 들어, 구리)일 수 있으며, 이에 따라 각각의 개별 채널이 손실된다. 각 채널은 저항이 높을 수 있으므로 전송되는 데이터의 주파수가 증가함에 따라 데이터를 전송하는 데 필요한 전력은 주파수와 비-선형 관계로 증가할 수 있다. 이러한 특성은 전송 전력량이 주어지면 실리콘 인터포저의 채널을 통해 데이터를 전송하는데 사용될 수 있는 실제 주파수 임계값(예를 들어, 천장)을 부과할 수 있다. 채널은 일부 경우에 서로 독립적일 수 있다. 일부 채널은 단방향일 수 있고 일부 채널은 양방향일 수 있다.In some cases, communication medium 310 may be a high density interposer, such as a silicon interposer. The high density interposer may be configured to provide a wide signal path between the connected components (eg, memory device and host device). High density interposers can provide a wide signal path by providing a large number of channels to connect components. In some cases, the channel may be a thin connector trace (eg copper), so that each individual channel is lost. Each channel can have a high resistance, so as the frequency of the transmitted data increases, the power required to transmit the data can increase in a non-linear relationship with the frequency. This characteristic can impose an actual frequency threshold (eg, ceiling) that can be used to transmit data over the channel of the silicon interposer given the amount of transmit power. The channels may in some cases be independent of each other. Some channels may be unidirectional and some channels may be bidirectional.

일부 경우에, 버퍼 층은 메모리 다이(305)와 통신 매체(310) 사이에 위치될 수 있다. 버퍼는 메모리 다이(305)로 그리고 메모리 다이로부터 신호를 구동(예를 들어, 재구동)하도록 구성될 수 있다. 일부 경우에, 메모리 스택은 버퍼가 없을 수 있고, 이는 다른 구성 요소 중에서 특히 버퍼 층이 존재하지 않거나 베이스 층이 재구동기(redriver)를 포함하지 않는 것을 의미한다.In some cases, the buffer layer may be located between the memory die 305 and the communication medium 310. The buffer may be configured to drive (eg, redrive) a signal to and from the memory die 305. In some cases, the memory stack may be free of buffers, meaning that among other components, in particular, no buffer layer is present or the base layer does not include a redriver.

도 4는 본 명세서에 개시된 다양한 예에 따른 메모리 다이(400)의 일례를 도시한다. 메모리 다이(400)는 도 3을 참조하여 설명된 메모리 다이(305)의 일례일 수 있다. 일부 경우에, 메모리 다이(400)는 메모리 어레이, 메모리 셀 어레이, 또는 메모리 셀 데크라고 지칭될 수 있다. 메모리 다이(400)의 다양한 구성 요소는 메모리 다이(400)와 연관된 메모리 디바이스와 호스트 디바이스 사이에 고대역폭 데이터 전송을 제공하도록 구성될 수 있다.4 illustrates an example of a memory die 400 in accordance with various examples disclosed herein. Memory die 400 may be an example of memory die 305 described with reference to FIG. 3. In some cases, memory die 400 may be referred to as a memory array, memory cell array, or memory cell deck. Various components of the memory die 400 may be configured to provide high bandwidth data transfer between a memory device and a host device associated with the memory die 400.

메모리 다이(400)는 (백색 박스로 표시된) 메모리 셀의 복수의 뱅크(405), 메모리 다이(400)의 메모리 셀을 가로지르는 복수의 입력/출력(I/O) 영역(410)(때로는 I/O 스트라이프 또는 I/O 영역이라고도 지칭됨), 및 메모리 다이(400)를 호스트 디바이스와 결합할 수 있는 복수의 데이터 채널(415)을 포함할 수 있다. 메모리 셀 뱅크(405) 각각은 데이터를 저장하도록 구성된 복수의 메모리 셀을 포함할 수 있다. 메모리 셀은 DRAM 메모리 셀, FeRAM 메모리 셀, 또는 다른 유형의 메모리 셀일 수 있다.Memory die 400 includes a plurality of banks 405 of memory cells (indicated by white boxes), and a plurality of input / output (I / O) regions 410 (sometimes I) across memory cells of memory die 400. / O stripe, also referred to as an I / O region), and a plurality of data channels 415 that can couple the memory die 400 with a host device. Each of the memory cell banks 405 may include a plurality of memory cells configured to store data. The memory cell may be a DRAM memory cell, a FeRAM memory cell, or another type of memory cell.

메모리 다이(400)는 상이한 데이터 채널(415)과 연관된 셀 구역(420)으로 분할될 수 있다. 예를 들어, 단일 데이터 채널(415)은 단일 셀 구역(420)을 호스트 디바이스와 결합하도록 구성될 수 있다. 일부 경우에, I/O 채널의 핀은 메모리 다이(400)의 다수의 셀 구역(420)을 전력, 접지, 가상 접지 및/또는 다른 지원 구성 요소에 결합하도록 구성될 수 있다.Memory die 400 may be divided into cell regions 420 associated with different data channels 415. For example, the single data channel 415 can be configured to combine the single cell zone 420 with the host device. In some cases, the pins of the I / O channel may be configured to couple multiple cell regions 420 of the memory die 400 to power, ground, virtual ground, and / or other support components.

호스트 디바이스(도시되지 않음)와 메모리 다이(400) 사이에 높은 처리량의 데이터(예를 들어, 다수의 TB/s)를 제공하기 위해, 임의의 주어진 메모리 셀과 데이터 채널(415)과의 인터페이스 사이의 경로 길이는 다른 이전 솔루션보다 더 짧을 수 있다. 또한, 임의의 주어진 메모리 셀과 호스트 디바이스 사이의 데이터 경로를 단축시키면 이 주어진 메모리 셀의 액세스 동작(예를 들어, 판독 동작 또는 기록 동작) 동안 소비되는 전력을 감소시킬 수 있다. 데이터 경로의 크기를 감소시키기 위해 상이한 아키텍처 및/또는 전략이 이용될 수 있다.Between any given memory cell and interface with the data channel 415 to provide high throughput data (eg, multiple TB / s) between the host device (not shown) and the memory die 400. The path length of may be shorter than other previous solutions. In addition, shortening the data path between any given memory cell and the host device can reduce the power consumed during an access operation (eg, a read operation or a write operation) of that given memory cell. Different architectures and / or strategies may be used to reduce the size of the data path.

일부 예에서, 메모리 다이(400)는 복수의 셀 구역(420)으로 분할될 수 있다. 각각의 셀 구역(420)은 데이터 채널(415)과 연관될 수 있다. 2개의 상이한 유형의 셀 구역(420)이 도시되어 있지만, 전체 메모리 다이(400)는 임의의 형상을 갖는 임의의 수의 셀 구역(420)으로 채워질 수 있다. 셀 구역(420)은 복수의 메모리 셀 뱅크(405)를 포함할 수 있다. 셀 구역(420)에는 임의의 수의 뱅크(405)가 있을 수 있다. 예를 들어, 메모리 다이(400)는 8개의 뱅크(405)를 포함할 수 있는 제1 셀 구역(420), 및 16개의 뱅크(405-a)를 포함할 수 있는 제2 셀 구역(420-a)을 도시한다. In some examples, memory die 400 may be divided into a plurality of cell zones 420. Each cell zone 420 may be associated with a data channel 415. Although two different types of cell zones 420 are shown, the entire memory die 400 may be filled with any number of cell zones 420 having any shape. The cell zone 420 may include a plurality of memory cell banks 405. There may be any number of banks 405 in the cell zone 420. For example, memory die 400 may include a first cell region 420 that may include eight banks 405, and a second cell region 420-which may include sixteen banks 405-a. shows a).

그러나, 셀 구역에서 다른 개수(예를 들어, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32 등)의 뱅크가 가능하다. 셀 구역(420)의 크기는 호스트 디바이스의 대역폭 제약, 호스트 디바이스 또는 메모리 디바이스의 전력 요구량, 데이터 채널의 크기, 데이터 채널과 연관된 데이터 속도, 다른 고려 사항 또는 이들의 임의의 조합에 기초하여 선택될 수 있다. 일부 경우에, 메모리 다이(400)는 각각의 셀 구역(420)이 동일한 크기가 되도록 분할될 수 있다. 다른 경우에, 메모리 다이(400)는 메모리 다이(400)가 상이한 크기의 셀 구역(420)을 가질 수 있도록 분할될 수 있다.However, other numbers (eg, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, Banks of 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, and the like. The size of the cell zone 420 may be selected based on the bandwidth constraints of the host device, the power requirements of the host device or memory device, the size of the data channel, the data rate associated with the data channel, other considerations, or any combination thereof. have. In some cases, memory die 400 may be partitioned such that each cell zone 420 is the same size. In other cases, memory die 400 may be partitioned such that memory die 400 may have different sized cell regions 420.

(셀 구역과 연관된) 데이터 채널(415)은 셀 구역(420)의 메모리 셀을 호스트 디바이스와 결합하기 위한 소정 개수의 핀을 포함할 수 있다. 데이터 채널(415)의 적어도 일부는 기판의 채널(예를 들어, 고밀도 인터포저 또는 유기 기판)을 포함할 수 있다. 데이터 채널(415)은 데이터 채널(415) 내에 있는 데이터 핀(425)(때때로 DQ 핀으로 지칭됨)의 수를 지정하는 데이터 폭을 포함할 수 있다. 예를 들어, 데이터 채널은 2개의 데이터 핀(예를 들어, X2 채널), 4개의 데이터 핀(예를 들어, X4 채널), 8개의 데이터 핀(예를 들어, X8 채널), 16개의 데이터 핀(예를 들어, X16 채널) 등의 채널 폭을 가질 수 있다. 데이터 채널은 또한 적어도 하나의 커맨드/어드레스(C/A) 핀(430)을 포함할 수 있다. 셀 구역(420) 내의 각각의 메모리 셀은 셀 구역(420)과 연관된 핀(425, 430)을 사용하여 호스트 디바이스로 그리고 호스트 디바이스로부터 데이터를 전송하도록 구성될 수 있다. 데이터 채널(415)은 또한 클록 핀(예를 들어, CLK) 및/또는 판독 클록 핀 또는 복귀 클록 핀(RCLK)을 포함할 수 있다.The data channel 415 (associated with the cell zone) may include any number of pins for coupling the memory cells of the cell zone 420 with the host device. At least a portion of the data channel 415 may include a channel of the substrate (eg, a high density interposer or an organic substrate). Data channel 415 may include a data width that specifies the number of data pins 425 (sometimes referred to as DQ pins) within data channel 415. For example, the data channel may include two data pins (e.g., X2 channel), four data pins (e.g., X4 channel), eight data pins (e.g., X8 channel), 16 data pins. (Eg, X16 channels). The data channel may also include at least one command / address (C / A) pin 430. Each memory cell in cell zone 420 may be configured to transfer data to and from the host device using pins 425 and 430 associated with cell zone 420. Data channel 415 may also include a clock pin (eg, CLK) and / or a read clock pin or return clock pin RCLK.

메모리 다이(400)의 I/O 인터페이스는 다수의 채널 폭(예를 들어, x4, x8, x16, x32 등)을 지원하도록 구성될 수 있다. 일부 예에서, 데이터 대역폭, 데이터 처리량 또는 데이터 접근성을 유지하기 위해, 서로 다른 폭을 갖는 채널을 통해 데이터를 통신하기 위해 다른 변조 방식이 사용될 수 있다. 예를 들어, PAM4(four-symbol pulse-amplitude modulation)는 X4 채널을 통해 통신하는 신호를 변조하는 데 사용될 수 있고, NRZ(Non-Return to Zero modulation)는 X8 채널을 통해 통신하는 신호를 변조하는 데 사용될 수 있다.The I / O interface of the memory die 400 may be configured to support multiple channel widths (eg, x4, x8, x16, x32, etc.). In some examples, other modulation schemes may be used to communicate data over channels having different widths to maintain data bandwidth, data throughput, or data accessibility. For example, four-symbol pulse-amplitude modulation (PAM4) can be used to modulate a signal communicating over an X4 channel, and Non-Return to Zero modulation (NRZ) modulates a signal communicating over an X8 channel. Can be used.

복수의 I/O 영역(410)은 메모리 다이(400)의 메모리 셀을 전력 및 접지와 결합하도록 구성된 복수의 전력 핀 및 접지 핀을 포함할 수 있다. 일부 경우에, I/O 영역(410)은 메모리 다이(400)의 위 또는 아래에 위치된 메모리 다이와 전력 신호 및/또는 접지 신호를 통신하기 위해 TSV를 포함할 수 있다.The plurality of I / O regions 410 may include a plurality of power pins and ground pins configured to couple memory cells of the memory die 400 with power and ground. In some cases, I / O region 410 may include a TSV to communicate power signals and / or ground signals with memory die located above or below memory die 400.

I/O 영역(410)은 데이터 채널(415)을 위한 인터페이스 또는 단자를 포함할 수 있다. 인터페이스 또는 단자는 신호 경로와 결합하도록 구성된 복수의 핀 또는 패드를 포함할 수 있다. 신호 경로는 구역(420)의 메모리 셀을 채널(415)과 결합할 수 있다. I/O 영역(410)은 일부 경우에 메모리 다이(400)의 위 또는 아래에 위치된 메모리 다이와 신호를 (예를 들어, 데이터 채널(415)을 사용하여) 통신하기 위해 TSV를 포함할 수 있다.I / O region 410 may include an interface or terminal for data channel 415. The interface or terminal can include a plurality of pins or pads configured to couple with the signal path. The signal path can combine the memory cells in zone 420 with the channel 415. I / O region 410 may include a TSV in some cases to communicate signals (eg, using data channel 415) with memory die located above or below memory die 400. .

I/O 영역(410)은 일부 경우에 셀 구역(420)에서 메모리 셀의 뱅크(405)를 이등분(bisect)할 수 있다. 채널을 위한 단자가 I/O 영역(410)에 위치되는 경우, 구역(420)에서 임의의 개별 메모리 셀에 대한 신호 경로의 길이가 단축될 수 있다. I/O 영역(410)은 구역(420)을 이등분하도록 구성될 수 있다. 일부 경우에, I/O 영역(410)은 뱅크(405)의 50%가 I/O 영역(410)의 제1 측면에 있고 뱅크(405)의 50%가 I/O 영역(410)의 제2 측면에 있도록 구역(420)의 뱅크(405)를 분할할 수 있다. 다른 예에서, I/O 영역(410)은 I/O 영역(410)의 양측에 있는 뱅크(405)의 분할이 동일하지 않도록 구역을 이등분할 수 있다. 일부 경우에, 구역(420)은 I/O 영역(410)이 구역(420)을 이등분하도록 한정될 수 있다. 메모리 다이(400)는 4개의 I/O 영역(410)을 포함한다. 다른 예에서, 메모리 다이(400)는 다른 수의 I/O 영역(예를 들어, 1, 2, 3, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16 등)을 포함할 수 있다.I / O region 410 may in some cases bisect banks 405 of memory cells in cell region 420. If the terminal for the channel is located in the I / O region 410, the length of the signal path for any individual memory cell in zone 420 can be shortened. I / O region 410 may be configured to bisec zone 420. In some cases, I / O region 410 has 50% of bank 405 at the first side of I / O region 410 and 50% of bank 405 is formed of I / O region 410. The bank 405 of the zone 420 can be split to be on two sides. In another example, I / O region 410 may be bisected such that the division of banks 405 on either side of I / O region 410 is not equal. In some cases, zone 420 may be defined such that I / O region 410 bisects zone 420. Memory die 400 includes four I / O regions 410. In another example, memory die 400 may have a different number of I / O regions (eg, 1, 2, 3, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, etc.).

도 5는 메모리 다이(500)를 이등분하는 8개의 I/O 영역(510)을 포함하는 메모리 다이(500)의 일례를 도시한다. 8개의 I/O 영역(510)을 사용하면 메모리 다이(400)에 비해 구역(520)의 일부 특성을 변경할 수 있다. 메모리 다이(500)는 메모리 다이(400)의 일례일 수 있고, 따라서 메모리 다이(500)의 일부 특징에 대한 완전한 설명은 여기서 반복되지 않는다. 유사한 명칭 및/또는 유사한 수를 갖는 구성 요소는 유사하게 구현될 수 있다. FIG. 5 shows an example of a memory die 500 that includes eight I / O regions 510 that bisect memory die 500. Using eight I / O regions 510 may alter some characteristics of zone 520 compared to memory die 400. Memory die 500 may be an example of memory die 400, so a complete description of some features of memory die 500 is not repeated herein. Components having similar names and / or similar numbers may be similarly implemented.

일부 경우에, 8개의 I/O 영역(510)을 사용하면 구역(520)의 형상을 변경할 수 있다. 구역(520)은 I/O 영역(510)에 의해 이등분되도록 구성될 수 있다(또는 I/O 영역(510)은 구역(520)을 이등분하도록 구성될 수 있다). 이러한 방식으로, I/O 영역(510)에 위치된 채널 단자와 메모리 셀을 결합하는 신호 경로의 길이가 최소화될 수 있다. 더 많은 I/O 영역이 메모리 다이를 가로질러 확장함에 따라, 더 적은 뱅크(505)가 I/O 영역들 사이에 위치될 수 있다. 단일 채널이 뱅크(505)의 구역(520)을 서비스하는 경우, 구역(520)의 형상은 구역(420)의 형상과 상이할 수 있다. 예를 들어, 구역(520 및 520-a)은 I/O 영역(510)의 각 측에 위치된 단일 뱅크(505)를 포함할 수 있고, 여기서 구역(420 및 420-a)은 I/O 영역(410)의 각 측에 위치된 2개의 뱅크를 포함할 수 있다.In some cases, using eight I / O regions 510 can change the shape of zone 520. Zone 520 may be configured to be bisected by I / O area 510 (or I / O area 510 may be configured to bisec area 520). In this way, the length of the signal path coupling the channel terminal and the memory cell located in the I / O region 510 can be minimized. As more I / O regions extend across the memory die, fewer banks 505 may be located between the I / O regions. If a single channel serves zone 520 of bank 505, the shape of zone 520 may be different from the shape of zone 420. For example, zones 520 and 520-a may include a single bank 505 located on each side of I / O region 510, where zones 420 and 420-a are I / Os. It may include two banks located on each side of the region 410.

도 6은 메모리 다이(600)를 이등분하는 2개의 I/O 영역(610)을 포함하는 메모리 다이(600)의 일례를 도시한다. 2개의 I/O 영역(610)을 사용하면 메모리 다이(400)에 비해 구역(620)의 일부 특성을 변경할 수 있다. 메모리 다이(600)는 메모리 다이(400)의 일례일 수 있고, 따라서 메모리 다이(600)의 일부 특징에 대한 완전한 설명은 여기서 반복되지 않는다. 유사한 명칭 및/또는 유사한 수를 갖는 구성 요소는 유사하게 구현될 수 있다. 6 shows an example of a memory die 600 that includes two I / O regions 610 that bisect the memory die 600. The use of two I / O regions 610 may change some characteristics of the region 620 compared to the memory die 400. Memory die 600 may be an example of memory die 400, so a complete description of some features of memory die 600 is not repeated herein. Components having similar names and / or similar numbers may be similarly implemented.

일부 경우에, 2개의 I/O 영역(610)을 사용하면 구역(620)의 형상을 변경할 수 있다. 구역(620)은 I/O 영역(610)에 의해 이등분되도록 구성될 수 있다(또는 I/O 영역(610)은 구역(620)을 이등분하도록 구성될 수 있다). 더 적은 I/O 영역이 메모리 다이를 가로질러 확장함에 따라, 더 많은 뱅크(605)가 I/O 영역들 사이에 위치될 수 있다. 단일 채널이 뱅크(605)의 구역(620)을 서비스하는 경우, 구역(620)의 형상은 구역(420)의 형상과 상이할 수 있다. 예를 들어, 구역(620 및 620-a)은 I/O 영역(610)의 각 측에 위치된 4개의 뱅크(605)를 포함할 수 있고, 여기서 구역(420 및 420-a)은 I/O 영역(410)의 각 측에 위치된 2개의 뱅크를 포함할 수 있다.In some cases, using two I / O regions 610 may change the shape of zone 620. Zone 620 may be configured to be bisected by I / O area 610 (or I / O area 610 may be configured to bisec area 620). As fewer I / O regions extend across the memory die, more banks 605 may be located between the I / O regions. If a single channel serves zone 620 of bank 605, the shape of zone 620 may be different from the shape of zone 420. For example, zones 620 and 620-a may include four banks 605 located on each side of I / O area 610, where zones 420 and 420-a are located in I / O. It may include two banks located on each side of the O region 410.

도 7은 본 명세서에 개시된 다양한 예에 따른 데이터 채널 구성(700)의 일례를 도시한다. 데이터 채널 구성(700)은 제1 데이터 채널 구성(705) 및 제2 데이터 채널 구성(710)을 포함할 수 있다. 예를 들어, 제1 데이터 채널 구성(705)은 셀 구역(720)을 서비스하는 데이터 채널(715)을 도시한다.7 illustrates an example of a data channel configuration 700 in accordance with various examples disclosed herein. The data channel configuration 700 may include a first data channel configuration 705 and a second data channel configuration 710. For example, first data channel configuration 705 shows data channel 715 serving cell zone 720.

데이터 채널(715)은, 8개의 층을 포함하고 4개의 채널 폭(예를 들어, 4개의 데이터 핀이 있음)을 갖는 적층형 메모리 디바이스에 대한 데이터 채널을 도시한다. 데이터 채널(715)에서 핀의 각 행은 별개의 층에서 셀 구역과 연관될 수 있다. 셀 구역(720)은 단일 층의 셀 구역을 예시한다. 이와 같이, 셀 구역(720)은 데이터 채널(715)의 핀의 단일 행과 연관될 수 있다. 단일 데이터 채널이 다수의 층과 결합하도록 구성될 수 있기 때문에, 데이터 채널에서의 핀의 수는 메모리 디바이스의 층의 수에 기초할 수 있다.Data channel 715 shows a data channel for a stacked memory device that includes eight layers and has four channel widths (eg, there are four data pins). Each row of pins in data channel 715 may be associated with a cell zone in a separate layer. Cell zone 720 illustrates a single layer of cell zone. As such, cell region 720 may be associated with a single row of pins of data channel 715. Since a single data channel can be configured to combine with multiple layers, the number of pins in the data channel can be based on the number of layers of the memory device.

일부 예에서, 데이터 채널은 임의의 주어진 층 또는 메모리 다이의 단일 셀 구역과 결합될 수 있다(예를 들어, 다른 셀 구역과 결합되지 않음). 데이터 채널(715)은 8개의 층에서 셀 구역과 연관될 수 있지만, 임의의 수의 층이 가능하다. 예를 들어, 데이터 채널(715)은 메모리 디바이스의 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15 또는 16개의 (또는 그 이상의) 층의 셀 구역과 연관될 수 있다.In some examples, the data channel may be combined with a single cell region of any given layer or memory die (eg, not combined with other cell regions). Data channel 715 may be associated with cell zones in eight layers, but any number of layers is possible. For example, data channel 715 may be one, two, three, four, five, six, seven, eight, nine, ten, eleven, twelve, thirteen, fourteen, fifteen, or sixteen (or more) of memory devices. May be associated with a cell zone of a layer.

데이터 채널(715)의 제1 구성(705)은 4개의 데이터 핀(DQ0 내지 DQ4), 클록 핀(CLK), 판독 클록 핀 또는 복귀 클록 핀(RCLK) 및 커맨드/어드레스 핀(CA)을 포함할 수 있다. 다른 경우에, 데이터 채널(715)은 다른 랭크(rank) 또는 다른 채널 폭을 가질 수 있다. 이러한 상황에서 데이터 핀의 수는 다를 수 있다. 예를 들어, 데이터 채널(715)의 제1 구성(705)은 8의 채널 폭을 가질 수 있고 8개의 데이터 핀을 포함할 수 있다. 구역과 연관된 임의의 수의 데이터 핀이 본 발명에 의해 고려된다. 데이터 채널(715)의 제1 구성(705)은 임의의 수의 C/A 핀을 포함할 수 있다. 예를 들어, 데이터 채널(715)은 1, 2, 3 또는 4개의 C/A 핀을 포함할 수 있다. 일부 경우에, 데이터 채널(715)의 제1 구성(705)은 에러 검출 및 정정 절차를 제공하기 위한 에러 정정 코드(error correction code: ECC) 핀을 포함할 수 있다.The first configuration 705 of the data channel 715 may include four data pins DQ0 through DQ4, a clock pin CLK, a read clock pin or a return clock pin RCLK, and a command / address pin CA. Can be. In other cases, data channel 715 may have a different rank or different channel width. In this situation, the number of data pins may vary. For example, the first configuration 705 of the data channel 715 can have a channel width of eight and can include eight data pins. Any number of data pins associated with a zone is contemplated by the present invention. The first configuration 705 of the data channel 715 can include any number of C / A pins. For example, data channel 715 may include one, two, three, or four C / A pins. In some cases, first configuration 705 of data channel 715 may include an error correction code (ECC) pin to provide an error detection and correction procedure.

데이터 채널(715)의 제2 구성(710)은 4개의 데이터 핀(DQ0 내지 DQ4), 클록 핀(CLK) 및 2개의 커맨드/어드레스 핀(CA)을 포함할 수 있다. 다른 경우에, 데이터 채널(715)은 다른 랭크 또는 다른 채널 폭을 가질 수 있다. 이러한 상황에서 데이터 핀의 수는 다를 수 있다. 예를 들어, 데이터 채널(715)의 제2 구성(710)은 8의 채널 폭을 가질 수 있고 8개의 데이터 핀을 포함할 수 있다. 구역과 연관된 임의의 수의 데이터 핀이 본 발명에 의해 고려된다. 데이터 채널(715)의 제2 구성(710)은 임의의 수의 C/A 핀을 포함할 수 있다. 예를 들어, 데이터 채널(715)은 1, 2, 3 또는 4개의 C/A 핀을 포함할 수 있다. 일부 경우에, 데이터 채널(715)의 제2 구성(710)은 에러 검출 및 정정 절차를 제공하기 위한 ECC 핀을 포함할 수 있다.The second configuration 710 of the data channel 715 may include four data pins DQ0 through DQ4, a clock pin CLK and two command / address pins CA. In other cases, data channel 715 may have a different rank or different channel width. In this situation, the number of data pins may vary. For example, the second configuration 710 of data channel 715 may have a channel width of eight and may include eight data pins. Any number of data pins associated with a zone is contemplated by the present invention. The second configuration 710 of the data channel 715 can include any number of C / A pins. For example, data channel 715 may include one, two, three, or four C / A pins. In some cases, second configuration 710 of data channel 715 may include an ECC pin to provide error detection and correction procedures.

도 8은 메모리 디바이스(805)에서의 신호 경로 라우팅(800)의 예를 도시한다. 제1 메모리 디바이스(805-a)는 제1 신호 경로 라우팅(800-a)을 포함하고, 제2 메모리 디바이스(805-b)는 제2 신호 경로 라우팅(800-b)을 포함한다. 신호 경로 라우팅의 예는 메모리 디바이스(805)의 상이한 다이들 사이에 TSV를 연결하는 상이한 옵션을 도시한다.8 shows an example of signal path routing 800 in a memory device 805. The first memory device 805-a includes a first signal path routing 800-a, and the second memory device 805-b includes a second signal path routing 800-b. Examples of signal path routing illustrate different options for connecting TSVs between different dies of the memory device 805.

제1 메모리 디바이스(805-a)는 제1 메모리 다이(810), 제2 메모리 다이(815), 제3 메모리 다이(820) 및 제4 메모리 다이(825)를 포함할 수 있다. 다른 예에서, 제1 메모리 디바이스(805-a)는 도시된 것보다 더 많거나 더 적은 메모리 다이를 포함할 수 있다. 복수의 TSV(830)는 각각의 메모리 다이(810, 815, 820, 825)를 통해 적어도 부분적으로 연장될 수 있다. 각각의 다이는 메모리 다이(810, 815, 820, 825)의 신호 경로를 함께 결합하는 적어도 하나의 패드(835)를 포함할 수 있다. 메모리 다이의 스택은 바닥에 데이터 채널(DQ Ch0, DQ Ch1, DQ Ch2, DQ Ch3)과 결합되는 패드(835)를 포함할 수 있다.The first memory device 805-a may include a first memory die 810, a second memory die 815, a third memory die 820, and a fourth memory die 825. In another example, the first memory device 805-a may include more or fewer memory die than shown. The plurality of TSVs 830 may extend at least partially through each memory die 810, 815, 820, 825. Each die may include at least one pad 835 that couples the signal paths of the memory dies 810, 815, 820, 825 together. The stack of memory dies may include pads 835 coupled to data channels DQ Ch0, DQ Ch1, DQ Ch2, and DQ Ch3 at the bottom.

제1 신호 경로 라우팅(800-a)에서, TSV(830)는 이웃한 열의 패드(835)에 결합될 수 있다. 예를 들어, 제1 메모리 다이(810)의 DQ Ch0 열의 TSV(830)는 제1 다이(810) 아래 및 DQ Ch1 열에 있는 패드(835)와 통신 가능하게 결합될 수 있다. 이러한 방식으로, 신호 경로는 인접한 층에서 서로 오프셋된 TSV를 포함할 수 있다. 제1 신호 경로 라우팅(800-a)에서, 메모리 디바이스(805-a)는 한번에 1개를 초과하는 다이에서 동일한 열에서 위로 올라가는 TSV를 갖는 신호 경로를 포함하지 않을 수 있다.In the first signal path routing 800-a, the TSV 830 may be coupled to the pads 835 in neighboring rows. For example, the TSVs 830 in the DQ Ch0 column of the first memory die 810 may be communicatively coupled with the pads 835 under the first die 810 and in the DQ Ch1 column. In this way, the signal path can include TSVs offset from each other in adjacent layers. In the first signal path routing 800-a, the memory device 805-a may not include a signal path having a TSV rising up in the same column in more than one die at a time.

제2 메모리 디바이스(805-b)는 제1 메모리 다이(850), 제2 메모리 다이(855), 제3 메모리 다이(860) 및 제4 메모리 다이(865)를 포함할 수 있다. 다른 예에서, 제2 메모리 디바이스(805-b)는 도시된 것보다 더 많거나 더 적은 메모리 다이를 포함할 수 있다. 복수의 TSV(870)는 각각의 다이(850, 855, 860, 865)를 통해 적어도 부분적으로 연장된다. 각각의 다이는 다이(850, 855, 860, 865)의 신호 경로를 함께 결합하는 적어도 하나의 패드(875)를 포함한다. 메모리 다이의 스택은 바닥에 데이터 채널(DQ Ch0, DQ Ch1, DQ Ch2, DQ Ch3)과 결합되는 패드(875)를 포함할 수 있다.The second memory device 805-b may include a first memory die 850, a second memory die 855, a third memory die 860, and a fourth memory die 865. In another example, the second memory device 805-b may include more or fewer memory die than shown. The plurality of TSVs 870 extends at least partially through each die 850, 855, 860, 865. Each die includes at least one pad 875 that couples the signal paths of the dies 850, 855, 860, 865 together. The stack of memory dies may include a pad 875 coupled to the data channels DQ Ch0, DQ Ch1, DQ Ch2, and DQ Ch3 at the bottom.

제2 신호 경로 라우팅(800-b)에서, 각각의 데이터 채널은 DQ Ch0과 연관된 열에서 종료된다. 예를 들어, DQ Ch0에 대한 신호 경로는 DQ Ch0과 연관된 열에서 제1 메모리 다이(850)와 결합될 수 있다. DQ Ch1에 대한 신호 경로는 제1 메모리 다이(850)를 통해 연장되는 TSV(870), 측방 전도성 경로(880)를 포함할 수 있고, DQ Ch0과 연관된 열에서 제2 메모리 다이(855)와 결합될 수 있다. DQ Ch2에 대한 신호 경로는 제1 메모리 다이(850) 및 제2 메모리 다이(855)를 통해 연장되는 TSV(870), 측방 전도성 경로(880)를 포함할 수 있고, DQ Ch0과 연관된 열에서 제3 메모리 다이(860)와 결합된다. DQ Ch3에 대한 신호 경로는 제1 메모리 다이(850), 제2 메모리 다이(855) 및 제3 메모리 다이(860)를 통해 연장되는 TSV(870), 측방 전도성 경로(880)를 포함할 수 있고, DQ Ch0과 연관된 열에서 제4 메모리 다이(865)와 결합된다.In the second signal path routing 800-b, each data channel terminates in a column associated with DQ Ch0. For example, the signal path for DQ Ch0 may be combined with the first memory die 850 in the column associated with DQ Ch0. The signal path for DQ Ch1 may include a TSV 870, a lateral conductive path 880 extending through the first memory die 850 and coupled with the second memory die 855 in a column associated with DQ Ch0. Can be. The signal path for DQ Ch2 may include a TSV 870, a lateral conductive path 880 extending through the first memory die 850 and the second memory die 855, and may be removed in a column associated with DQ Ch0. 3 is coupled with memory die 860. The signal path for DQ Ch3 may include a TSV 870, a lateral conductive path 880 extending through the first memory die 850, the second memory die 855, and the third memory die 860. , Fourth memory die 865 in a row associated with DQ Ch0.

도 9는 본 발명에 개시된 양태에 따라 미세 입도의 DRAM을 지원하는 디바이스(905)를 포함하는 시스템(900)의 선도를 도시한다. 디바이스(905)는 메모리 제어기(915), 메모리 셀(920), 기본 입력/출력 시스템(BIOS) 구성 요소(925), 프로세서(930), I/O 제어기(935), 주변 구성 요소(940), 메모리 칩(955), 시스템 메모리 제어기(960), 인코더(965), 디코더(970) 및 다중화기(975)를 포함하는, 통신을 송신 및 수신하기 위한 구성 요소를 포함하는 양방향 음성 및 데이터 통신을 위한 구성 요소를 포함할 수 있다. 이들 구성 요소는 하나 이상의 버스(예를 들어, 버스(910))를 통해 전자 통신할 수 있다. 버스(910)는 예를 들어 16개의 데이터 라인("DQ" 라인)의 버스 폭을 가질 수 있다. 버스(910)는 32개의 메모리 셀 뱅크와 전자 통신할 수 있다.9 illustrates a diagram of a system 900 that includes a device 905 that supports fine grained DRAM in accordance with aspects disclosed herein. Device 905 includes memory controller 915, memory cell 920, basic input / output system (BIOS) component 925, processor 930, I / O controller 935, peripheral component 940. Bidirectional voice and data communications including components for transmitting and receiving communications, including, memory chip 955, system memory controller 960, encoder 965, decoder 970, and multiplexer 975. It may include a component for. These components may be in electronic communication via one or more buses (eg, bus 910). The bus 910 may have a bus width of, for example, 16 data lines (“DQ” lines). The bus 910 may be in electronic communication with 32 banks of memory cells.

메모리 제어기(915 또는 960)는 본 명세서에 기술된 하나 이상의 메모리 셀을 동작시킬 수 있다. 구체적으로, 메모리 제어기는 유연한 다중-채널 메모리를 지원하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(915 또는 960)는 도 1을 참조하여 설명된 행 디코더, 열 디코더 또는 이들 둘 모두를 동작시킬 수 있다. 메모리 제어기(915 또는 960)는 호스트와 전자 통신할 수 있고, 메모리 제어기(915 또는 960)의 클록 신호의 상승 에지 및 하강 에지 각각 동안 데이터를 전송하도록 구성될 수 있다.Memory controller 915 or 960 may operate one or more memory cells described herein. In particular, the memory controller can be configured to support flexible multi-channel memory. In some cases, memory controller 915 or 960 may operate the row decoder, column decoder or both described with reference to FIG. 1. The memory controller 915 or 960 may be in electronic communication with the host and may be configured to transmit data during each of the rising and falling edges of the clock signal of the memory controller 915 or 960.

메모리 셀(920)은 본 명세서에 기술된 정보(즉, 논리 상태의 형태)를 저장할 수 있다. 메모리 셀(920)은 예를 들어, 도 1을 참조하여 설명된 메모리 셀(105)을 나타낼 수 있다. 메모리 셀(920)은 메모리 제어기(915 또는 960)와 전자 통신할 수 있고, 메모리 셀(920) 및 메모리 제어기(915 또는 960)는 본 명세서에 설명된 하나의 또는 여러 평면 메모리 디바이스일 수 있는 칩(955) 상에 위치될 수 있다. 칩(955)은 예를 들어 시스템 메모리 제어기(915 또는 960)에 의해 관리될 수 있다. 메모리 셀(920)은 기판에 결합된 복수의 구역을 갖는 제1 메모리 셀 어레이를 나타낼 수 있다. 복수의 구역의 각각의 구역은 복수의 메모리 셀 뱅크 및 제1 메모리 셀 어레이를 가로지르는 복수의 채널을 포함할 수 있다. 복수의 채널 중 적어도 하나는 적어도 하나의 구역에 결합될 수 있다. 메모리 제어기(915 또는 960)는 결합 구역과 메모리 제어기(915 또는 960) 사이에서 데이터를 전송하도록 구성될 수 있다.Memory cell 920 may store the information described herein (ie, in the form of a logical state). The memory cell 920 may represent, for example, the memory cell 105 described with reference to FIG. 1. Memory cell 920 may be in electronic communication with memory controller 915 or 960, and memory cell 920 and memory controller 915 or 960 may be one or several planar memory devices described herein. 955 may be located. Chip 955 may be managed by system memory controller 915 or 960, for example. Memory cell 920 may represent a first memory cell array having a plurality of zones coupled to a substrate. Each zone of the plurality of zones may include a plurality of memory cell banks and a plurality of channels across the first memory cell array. At least one of the plurality of channels may be coupled to at least one zone. The memory controller 915 or 960 may be configured to transfer data between the combining area and the memory controller 915 or 960.

BIOS 구성 요소(925)는 다양한 하드웨어 구성 요소를 초기화하고 실행할 수 있는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 구성 요소이다. BIOS 구성 요소(925)는 또한 프로세서와 다양한 다른 구성 요소, 예를 들어, 주변 구성 요소, 입력/출력 제어 구성 요소 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(925)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.BIOS component 925 is a software component that includes a BIOS that acts as firmware capable of initializing and executing various hardware components. The BIOS component 925 may also manage data flow between the processor and various other components, such as peripheral components, input / output control components, and the like. BIOS component 925 may include programs or software stored in read-only memory (ROM), flash memory, or any other non-volatile memory.

프로세서(930)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 중앙 처리 유닛(CPU), 마이크로제어기, 주문형 집적 회로(application-specific integrated circuit: ASIC), 전계 프로그래밍 가능한 게이트 어레이(Field Programmable Gate Array: FPGA), 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 구성 요소, 이산 하드웨어 구성 요소 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(930)는 메모리 제어기(915 또는 960)를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기(915 또는 960)는 프로세서(930)에 통합될 수 있다. 프로세서(930)는 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하여 다양한 기능(예를 들어, 유연한 다중-채널 메모리를 지원하는 기능 또는 작업)을 수행하도록 구성될 수 있다.The processor 930 may be an intelligent hardware device (eg, a general purpose processor, a digital signal processor (DSP), a central processing unit (CPU), a microcontroller, an application-specific integrated circuit (ASIC), Field programmable gate arrays (FPGAs), programmable logic devices, discrete gate or transistor logic components, discrete hardware components, or any combination thereof. In some cases, processor 930 may be configured to operate the memory array using memory controller 915 or 960. In other cases, memory controller 915 or 960 may be integrated into processor 930. Processor 930 may be configured to execute computer readable instructions stored in memory to perform various functions (eg, functions or tasks that support flexible multi-channel memory).

I/O 제어기(935)는 디바이스(905)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(935)는 또한 디바이스(905)에 통합되지 않은 주변 디바이스를 관리할 수 있다. 일부 경우에, I/O 제어기(935)는 외부 주변 디바이스와의 물리적 연결부 또는 포트를 나타낼 수 있다. I/O 제어기(935)는 iOS

Figure pct00001
, ANDROID
Figure pct00002
, MS-DOS
Figure pct00003
, MS-WINDOWS
Figure pct00004
, OS/2
Figure pct00005
, UNIX
Figure pct00006
, LINUX
Figure pct00007
와 같은 운영 체제 또는 다른 알려진 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(935)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(935)는 프로세서의 일부로서 구현될 수 있다. 사용자는 I/O 제어기(935)를 통해 또는 I/O 제어기(935)에 의해 제어되는 하드웨어 구성 요소를 통해 디바이스(905)와 상호 작용할 수 있다.I / O controller 935 may manage input and output signals to device 905. I / O controller 935 may also manage peripheral devices that are not integrated into device 905. In some cases, I / O controller 935 may represent a physical connection or port with an external peripheral device. I / O controller 935
Figure pct00001
, ANDROID
Figure pct00002
, MS-DOS
Figure pct00003
, MS-WINDOWS
Figure pct00004
, OS / 2
Figure pct00005
, UNIX
Figure pct00006
, LINUX
Figure pct00007
An operating system such as or another known operating system may be used. In other cases, I / O controller 935 may represent or interact with a modem, keyboard, mouse, touch screen, or similar device. In some cases, I / O controller 935 may be implemented as part of the processor. The user can interact with the device 905 through the I / O controller 935 or through hardware components controlled by the I / O controller 935.

주변 구성 요소(940)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(universal serial bus: USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 디바이스 카드 슬롯, 예를 들어, 주변 구성 요소 상호 연결부(Peripheral Component Interconnect: PCI) 또는 가속 그래픽 포트(accelerated graphics port: AGP) 슬롯을 포함할 수 있다.Peripheral component 940 may include any input or output device, or interface for such a device. Examples include disk controllers, sound controllers, graphics controllers, Ethernet controllers, modems, universal serial bus (USB) controllers, serial or parallel ports, or peripheral device card slots, such as peripheral component interconnects (Peripheral). It may include a Component Interconnect (PCI) or an Accelerated Graphics Port (AGP) slot.

입력(945)은 디바이스(905) 또는 그 구성 요소에 입력을 제공하는 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 이것은 사용자 인터페이스를 포함하거나 또는 다른 디바이스와의 인터페이스를 포함하거나 또는 다른 디바이스 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(945)은 I/O 제어기(935)에 의해 관리될 수 있고, 주변 구성 요소(940)를 통해 디바이스(905)와 상호 작용할 수 있다.Input 945 can represent a signal external to device or device 905 that provides input to device 905 or its components. This may include a user interface or an interface with another device or may include an interface between other devices. In some cases, input 945 may be managed by I / O controller 935 and may interact with device 905 via peripheral component 940.

출력(950)은 또한 디바이스(905) 또는 그 임의의 구성 요소로부터 출력을 수신하도록 구성된 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 출력(950)의 예는 그래픽 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(950)은 주변 구성 요소(들)(940)를 통해 디바이스(905)와 인터페이싱하는 주변 요소일 수 있다. 출력(950)은 I/O 제어기(935)에 의해 관리될 수 있다.Output 950 can also represent a signal external to device or device 905 configured to receive output from device 905 or any component thereof. Examples of output 950 may include graphic displays, audio speakers, printing devices, other processors or printed circuit boards, and the like. In some cases, output 950 can be a peripheral element that interfaces with device 905 via peripheral component (s) 940. Output 950 may be managed by I / O controller 935.

시스템 메모리 제어기(915 또는 960)는 메모리 셀(예를 들어, 메모리 셀(920))의 제1 어레이와 전자 통신할 수 있다. 호스트는 메모리 제어기(915 또는 960) 및 대응하는 메모리 어레이가 일부인 디바이스에 대한 동작을 제어 또는 지시하는 구성 요소 또는 디바이스일 수 있다. 호스트는 컴퓨터, 모바일 디바이스 등의 구성 요소일 수 있다. 또는 디바이스(905)는 호스트로 지칭될 수 있다. 일부 예에서, 시스템 메모리 제어기(915 또는 960)는 GPU이다.System memory controller 915 or 960 may be in electronic communication with a first array of memory cells (eg, memory cell 920). The host may be a component or device that controls or directs operation to a memory controller 915 or 960 and a device that is part of a corresponding memory array. The host may be a component of a computer, mobile device, or the like. Or device 905 may be referred to as a host. In some examples, system memory controller 915 or 960 is a GPU.

인코더(965)는 디바이스(905) 또는 그 구성 요소에 저장될 데이터에 에러 정정 인코딩을 수행하는 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 인코더(965)는 인코딩된 데이터를 적어도 하나의 채널을 통해 적어도 하나의 선택된 메모리에 기록할 수 있고, 에러 정정 코딩을 통해 데이터를 인코딩할 수도 있다.The encoder 965 can represent a signal external to the device or device 905 that performs error correction encoding on the data to be stored in the device 905 or its components. Encoder 965 can write the encoded data to at least one selected memory via at least one channel and may encode the data through error correction coding.

디코더(970)는 커맨드 신호 및 어드레싱 신호를 디바이스(905) 또는 그 구성 요소로 시퀀싱하는 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 일부 예에서, 메모리 제어기(915 또는 960)는 디코더(970) 내에 함께 위치될 수 있다.Decoder 970 may represent signals external to device or device 905 that sequence command signals and addressing signals to device 905 or components thereof. In some examples, memory controllers 915 or 960 may be located together in decoder 970.

다중화기(975)는 데이터를 디바이스(905) 또는 그 구성 요소로 다중화하는 디바이스 또는 디바이스(905) 외부의 신호를 나타낼 수 있다. 다중화기(975)는 인코더(965)로 전송될 데이터를 다중화하고, 인코더(965)로부터 수신된 데이터를 역다중화할 수 있다. 다중화기(975)는 디코더(970)와 전자 통신할 수 있다. 일부 예에서, 다중화기(975)는 시스템 메모리 제어기(915 또는 960)와 같은 제어기와 전자 통신할 수 있다.Multiplexer 975 can represent a signal external to device or device 905 that multiplexes data to device 905 or its components. The multiplexer 975 may multiplex the data to be sent to the encoder 965 and demultiplex the data received from the encoder 965. Multiplexer 975 may be in electronic communication with decoder 970. In some examples, multiplexer 975 may be in electronic communication with a controller, such as system memory controller 915 or 960.

디바이스(905)의 구성 요소는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이것은 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 본 명세서에 기술된 기능을 수행하도록 구성된 다른 능동 또는 비활성 요소를 포함할 수 있다. 디바이스(905)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 웨어러블 전자 디바이스, 개인 전자 디바이스 등일 수 있다. 또는 디바이스(905)는 이러한 디바이스의 일부 또는 양태일 수 있다. 일부 예에서, 디바이스(905)는 차량(예를 들어, 자율 자동차, 비행기, 우주선 등)과 같은 높은 신뢰성, 미션 크리티컬(mission critical), 또는 낮은 레이턴시 제약 또는 파라미터를 갖는 컴퓨터의 양태이다. 디바이스(905)는 인공 지능(AI), 증강 현실(AR) 또는 가상 현실(VR) 애플리케이션을 위한 논리 회로이거나 이 논리 회로를 포함할 수 있다.Components of the device 905 may include circuitry designed to perform their functions. This may include various circuit elements such as conductive lines, transistors, capacitors, inductors, resistors, amplifiers, or other active or inactive elements configured to perform the functions described herein. The device 905 may be a computer, server, laptop computer, notebook computer, tablet computer, mobile phone, wearable electronic device, personal electronic device, or the like. Or device 905 may be part or aspect of such a device. In some examples, device 905 is an aspect of a computer having a high reliability, mission critical, or low latency constraint or parameter, such as a vehicle (eg, autonomous car, airplane, spacecraft, etc.). The device 905 may be or include a logic circuit for artificial intelligence (AI), augmented reality (AR) or virtual reality (VR) application.

일 예에서, 메모리 디바이스는 복수의 메모리 셀 뱅크를 각각 포함할 수 있는 복수의 구역을 갖는 메모리 셀 어레이, 및 이 메모리 셀 어레이를 가로지르는 복수의 채널을 포함할 수 있다. 채널 각각은 메모리 셀 어레이의 구역과 결합될 수 있고, 구역의 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성될 수 있다.In one example, a memory device can include a memory cell array having a plurality of zones, each of which can include a plurality of memory cell banks, and a plurality of channels across the memory cell array. Each channel may be coupled with a zone of a memory cell array and may be configured to communicate signals between a plurality of banks of memory cells in the zone and a host device.

일부 예에서, 메모리 디바이스는 메모리 셀 어레이에 걸쳐 연장되는 I/O 영역을 더 포함할 수 있고, I/O 영역은 메모리 셀이 없을 수 있는 메모리 셀 어레이의 구역을 점유한다. 메모리 디바이스의 일부 예에서, I/O 영역은 메모리 셀 어레이를 전력 노드 또는 접지 노드와 결합하도록 구성된 TSV를 포함할 수 있다.In some examples, the memory device may further include an I / O region extending over the memory cell array, where the I / O region occupies an area of the memory cell array that may be absent. In some examples of memory devices, the I / O region may include a TSV configured to couple the memory cell array with a power node or ground node.

일부 예에서, 메모리 디바이스는 메모리 셀 어레이에 분배된 복수의 채널 인터페이스를 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 복수의 채널 인터페이스는 범프-아웃(bump-out)일 수 있다. 메모리 디바이스의 일부 예에서, 복수의 채널 인터페이스의 채널 인터페이스는 메모리 셀 어레이의 각 사분면에 위치될 수 있다.In some examples, the memory device may further include a plurality of channel interfaces distributed to the memory cell array. In some examples of memory devices, the plurality of channel interfaces may be bump-out. In some examples of memory devices, the channel interfaces of the plurality of channel interfaces may be located in each quadrant of the memory cell array.

일부 예에서, 메모리 디바이스는 구역의 메모리 셀과 구역과 연관된 채널 인터페이스 사이에서 연장되는 복수의 신호 경로를 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 채널 인터페이스는 신호 경로의 길이를 최소화하기 위해 메모리 셀 어레이에 위치될 수 있다.In some examples, the memory device may further include a plurality of signal paths extending between the memory cells of the zone and the channel interface associated with the zone. In some examples of memory devices, the channel interface may be located in the memory cell array to minimize the length of the signal path.

일부 예에서, 메모리 디바이스는 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이를 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 제2 메모리 셀 어레이는 복수의 메모리 셀 뱅크를 각각 포함할 수 있는 구역을 가질 수 있다. 일부 예에서, 메모리 디바이스는 제2 메모리 셀 어레이를 가로지르는 제2 복수의 채널을 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 제2 복수의 채널의 각각의 채널은 제2 메모리 셀 어레이의 제2 구역과 결합될 수 있고, 제2 구역의 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성될 수 있다. In some examples, the memory device may further include a second memory cell array stacked on top of the memory cell array. In some examples of memory devices, the second memory cell array may have a region that may each include a plurality of banks of memory cells. In some examples, the memory device may further include a second plurality of channels across the second memory cell array. In some examples of memory devices, each channel of the second plurality of channels may be combined with a second zone of the second memory cell array and to communicate signals between the plurality of memory cell banks of the second zone and the host device. Can be configured.

일부 예에서, 메모리 디바이스는 제2 메모리 셀 어레이를 제2 복수의 채널과 결합시키기 위해 메모리 셀 어레이를 통해 연장되는 TSV를 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 채널은 구역과 호스트 디바이스 사이에 점 대 점 연결을 수립할 수 있다. 메모리 디바이스의 일부 예에서, 각 채널은 4개 또는 8개의 데이터 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 메모리 셀 어레이의 구역은 8개 이상의 메모리 셀 뱅크를 포함할 수 있다.In some examples, the memory device may further include a TSV extending through the memory cell array to couple the second memory cell array with the second plurality of channels. In some examples of memory devices, the channel may establish a point-to-point connection between the zone and the host device. In some examples of memory devices, each channel may include four or eight data pins. In some examples of memory devices, the region of the memory cell array may include eight or more banks of memory cells.

일부 예에서, 메모리 디바이스는 호스트 디바이스와 양방향으로 통신하도록 구성된 인터페이스를 더 포함할 수 있다. 메모리 디바이스의 일부 예에서, 인터페이스는 NRZ 변조 방식 또는 PAM4 방식 중 적어도 하나 또는 이들 둘 모두를 사용하여 변조된 신호를 통신하도록 구성될 수 있다.In some examples, the memory device can further include an interface configured to communicate in both directions with the host device. In some examples of memory devices, the interface may be configured to communicate a modulated signal using at least one or both of an NRZ modulation scheme or a PAM4 scheme.

일 예에서, 메모리 디바이스는 복수의 메모리 셀 뱅크를 각각 포함하는 구역을 갖는 메모리 셀 어레이, 이 메모리 셀 어레이를 가로 질러 연장되는 I/O 영역으로서, 상기 메모리 셀 어레이로 그리고 상기 메모리 셀 어레이로부터 신호를 라우팅하도록 구성된 복수의 단자를 포함할 수 있는 상기 I/O 영역, 및 상기 메모리 셀 어레이의 I/O 영역에 위치된 복수의 채널을 포함할 수 있고, 각각의 채널은 메모리 셀 어레이의 구역과 결합될 수 있고, 구역의 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성될 수 있다.In one example, a memory device is a memory cell array having regions each comprising a plurality of memory cell banks, an I / O region extending across the memory cell array, the signals to and from the memory cell array. The I / O area, which may include a plurality of terminals configured to route the plurality of terminals, and a plurality of channels located in the I / O area of the memory cell array, each channel being an area of a memory cell array; And may be configured to communicate signals between a plurality of memory cell banks in a zone and a host device.

일부 예에서, 메모리 디바이스는 메모리 셀 어레이의 I/O 영역에 위치된 복수의 채널 인터페이스를 더 포함할 수 있으며, 신호 경로는 구역을 복수의 채널 인터페이스와 결합시킨다. 메모리 디바이스의 일부 예에서, I/O 영역은 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이를 채널 인터페이스와 결합 시키도록 구성된 TSV를 포함할 수 있다.In some examples, the memory device may further include a plurality of channel interfaces located in the I / O regions of the memory cell array, wherein the signal paths combine the zones with the plurality of channel interfaces. In some examples of memory devices, the I / O region may include a TSV configured to couple the second memory cell array stacked over the memory cell array with the channel interface.

메모리 디바이스의 일부 예에서, 구역의 채널 인터페이스는 채널 인터페이스에 의해 서비스되는 구역을 이등분하는 I/O 영역 내에 위치될 수 있다. 메모리 디바이스의 일부 예에서, I/O 영역은 메모리 셀 어레이를 전력 노드 또는 접지 노드와 결합하도록 구성된 TSV를 포함할 수 있다. 메모리 디바이스의 일부 예에서, I/O 영역은 메모리 셀이 없을 수 있는 메모리 셀 어레이의 영역을 차지할 수 있다. 메모리 디바이스의 일부 예에서, 메모리 셀 어레이는 2개의 I/O 영역에 의해 이등분될 수 있다. 메모리 디바이스의 일부 예에서, 메모리 셀 어레이는 4개의 I/O 영역에 의해 이등분될 수 있다.In some examples of memory devices, the channel interface of a zone may be located in an I / O area that bisects the zone serviced by the channel interface. In some examples of memory devices, the I / O region may include a TSV configured to couple the memory cell array with a power node or ground node. In some examples of memory devices, the I / O region may occupy an area of the memory cell array that may be free of memory cells. In some examples of memory devices, the memory cell array may be divided into two I / O regions. In some examples of memory devices, the memory cell array may be divided into four I / O regions.

일 예에서, 시스템은 호스트 디바이스, 복수의 메모리 셀 뱅크를 각각 포함할 수 있는 복수의 구역을 갖는 메모리 다이를 포함하는 메모리 디바이스, 및 이 호스트 디바이스와 메모리 디바이스를 통신 가능하게 결합하도록 구성된 복수의 채널을 포함할 수 있고, 각각의 채널은 메모리 다이의 구역과 결합될 수 있고, 구역의 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성될 수 있다.In one example, a system includes a memory device including a host device, a memory die having a plurality of zones, each of which may include a plurality of memory cell banks, and a plurality of channels configured to communicatively couple the host device and the memory device. Each channel may be coupled with a region of a memory die and may be configured to communicate a signal between a plurality of memory cell banks of the region and a host device.

일부 예에서, 시스템은 호스트 디바이스와 양방향으로 통신하도록 구성된 인터페이스를 포함할 수 있다. 시스템의 일부 예에서, 인터페이스는 NRZ 변조 방식 또는 PAM4 방식 중 적어도 하나 또는 이들 둘 다를 사용하여 변조된 신호를 통신하도록 구성될 수 있다. 시스템의 일부 예에서, 호스트 디바이스는 GPU의 일례일 수 있다. 시스템의 일부 예에서, 메모리 디바이스는 호스트 디바이스와 동일한 패키지에 위치될 수 있다.In some examples, the system can include an interface configured to communicate in both directions with the host device. In some examples of the system, the interface may be configured to communicate a modulated signal using at least one or both of an NRZ modulation scheme or a PAM4 scheme. In some examples of the system, the host device may be an example of a GPU. In some examples of the system, the memory device may be located in the same package as the host device.

일 예에서, 메모리 디바이스는 복수의 메모리 셀 뱅크를 각각 포함하는 복수의 구역을 갖는 메모리 셀 어레이, 및 이 메모리 셀 어레이를 가로지르는 복수의 채널을 포함할 수 있으며, 각 채널은 메모리 셀 어레이의 적어도 하나의 구역에 결합될 수 있고, 각각의 채널은 2개 이상의 데이터 핀 및 하나 이상의 커맨드/어드레스 핀을 포함할 수 있다.In one example, the memory device may include a memory cell array having a plurality of zones each including a plurality of memory cell banks, and a plurality of channels across the memory cell array, each channel being at least one of the memory cell arrays. It can be coupled to one zone, and each channel can include two or more data pins and one or more command / address pins.

메모리 디바이스의 일부 예에서, 각 채널은 2개의 데이터 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 각 채널은 하나의 커맨드/어드레스 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 어레이의 각 구역은 4개의 메모리 셀 뱅크를 포함할 수 있다. 메모리 디바이스의 일부 예에서, 각 채널은 4개의 데이터 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 각 채널은 2개의 커맨드/어드레스 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 어레이의 각 구역은 8개의 메모리 셀 뱅크를 포함할 수 있다. 메모리 디바이스의 일부 예에서, 각 메모리 셀 뱅크는 채널과 인접할 수 있다.In some examples of memory devices, each channel may include two data pins. In some examples of memory devices, each channel may include one command / address pin. In some examples of memory devices, each zone of the array may include four memory cell banks. In some examples of memory devices, each channel may include four data pins. In some examples of memory devices, each channel may include two command / address pins. In some examples of memory devices, each zone of the array may include eight memory cell banks. In some examples of memory devices, each memory cell bank may be adjacent to a channel.

메모리 디바이스의 일부 예에서, 각각의 복수의 뱅크의 제1 세트는 채널과 인접할 수 있고, 각각의 복수의 뱅크의 제2 세트는 다른 뱅크와 인접할 수 있고, 채널과 인접하지 않을 수 있다. 일부 예에서, 메모리 디바이스는 128개의 데이터 핀을 포함할 수 있고, 채널마다 2, 4 또는 8개의 데이터 핀의 비율로 구성될 수 있다.In some examples of memory devices, the first set of each plurality of banks may be adjacent to a channel, and the second set of each plurality of banks may be adjacent to another bank and not adjacent to the channel. In some examples, the memory device may include 128 data pins and may be configured at a rate of 2, 4 or 8 data pins per channel.

일부 예에서, 메모리 디바이스는 채널마다 1, 2, 3, 4 또는 6개의 커맨드/어드레스 핀을 포함할 수 있다. 일부 예에서, 메모리 디바이스는 256개의 데이터 핀을 포함할 수 있고, 채널마다 2, 4 또는 8개의 데이터 핀의 비율로 구성될 수 있다. 일부 예에서, 메모리 디바이스는 채널마다 1, 2, 3, 4 또는 6개의 커맨드/어드레스 핀을 포함할 수 있다. 메모리 디바이스의 일부 예에서, 어레이는 복수의 채널을 각각 포함할 수 있는 복수의 메모리 다이를 포함할 수 있다.In some examples, the memory device may include 1, 2, 3, 4 or 6 command / address pins per channel. In some examples, the memory device may include 256 data pins and may be configured at a rate of 2, 4 or 8 data pins per channel. In some examples, the memory device may include 1, 2, 3, 4 or 6 command / address pins per channel. In some examples of memory devices, the array may include a plurality of memory dies that may each include a plurality of channels.

메모리 디바이스의 일부 예에서, 복수의 메모리 다이 각각은 복수의 채널의 상이한 채널과 결합될 수 있다. 일부 예에서, 메모리 디바이스는 어레이와 결합된 버퍼 층을 포함할 수 있다. 일부 예에서, 메모리 디바이스는 어레이의 하부에 유기 기판을 포함할 수 있다.In some examples of memory devices, each of the plurality of memory dies may be combined with different channels of the plurality of channels. In some examples, the memory device can include a buffer layer associated with the array. In some examples, the memory device may include an organic substrate at the bottom of the array.

메모리 디바이스의 일부 예에서, 어레이는 10, 16, 20 또는 24 Gbps의 핀 속도로 구성될 수 있다. 일부 예에서, 메모리 디바이스는 호스트 디바이스와 양방향으로 통신하도록 구성된 인터페이스를 포함할 수 있다. 메모리 디바이스의 일부 예에서, 인터페이스는 이진 변조 시그널링 또는 펄스-진폭 변조 중 적어도 하나 또는 이들 둘 다를 위해 구성될 수 있다.In some examples of memory devices, the array may be configured at a pin speed of 10, 16, 20 or 24 Gbps. In some examples, the memory device may include an interface configured to bidirectionally communicate with the host device. In some examples of memory devices, the interface may be configured for at least one or both of binary modulation signaling or pulse-amplitude modulation.

일 예에서, 시스템은 복수의 메모리 셀 뱅크를 각각 포함할 수 있는 복수의 구역을 포함할 수 있는 적어도 하나의 메모리 다이, 각 메모리 다이와 연관된 하나 이상의 채널을 포함할 수 있으며, 각 채널은 메모리 셀 다이의 적어도 하나의 구역에 결합될 수 있고, 각각의 채널은 2개 이상의 데이터 핀, 및 메모리 다이 아래에 있는 유기 기판을 포함할 수 있다.In one example, a system can include at least one memory die, which can include a plurality of zones, each of which can include a plurality of memory cell banks, one or more channels associated with each memory die, each channel being a memory cell die. May be coupled to at least one zone of the respective channel, and each channel may include two or more data pins and an organic substrate beneath the memory die.

일부 예에서, 시스템은 호스트 디바이스, 및 호스트 디바이스와 양방향으로 통신하도록 구성된 인터페이스를 포함할 수 있고, 인터페이스는 NRZ 시그널링 또는 PAM4 중 적어도 하나 또는 이들 둘 다를 지원할 수 있다. 시스템의 일부 예에서, 호스트 디바이스는 GPU를 포함할 수 있다.In some examples, the system can include a host device and an interface configured to bidirectionally communicate with the host device, and the interface can support at least one or both of NRZ signaling or PAM4. In some examples of the system, the host device can include a GPU.

일부 예에서, 시스템은, 128 또는 256개의 데이터 핀을 각각 포함할 수 있고 채널마다 2, 4 또는 8개의 데이터 핀의 비율로 구성된 복수의 메모리 어레이를 포함할 수 있다. 일부 실시예에서, 시스템은 적어도 하나의 메모리 다이 및 유기 기판 사이에 위치된 버퍼 층을 포함할 수 있다.In some examples, the system may include 128 or 256 data pins each and include a plurality of memory arrays configured at a ratio of 2, 4 or 8 data pins per channel. In some embodiments, the system can include a buffer layer located between the at least one memory die and the organic substrate.

본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나; 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있는 것으로 이해된다.The information and signals described herein may be represented using any of a variety of other technologies and techniques. For example, data, commands, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above description may include voltage, current, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof. It can be expressed as. Some drawings may show the signal as a single signal; One of ordinary skill in the art appreciates that a signal can represent a bus of signals, and the bus can have various bit widths.

본 명세서에서 사용될 수 있는 "가상 접지"라는 용어는 대략 0 볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 복귀될 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현예도 가능하다. "가상 접지" 또는 "가상으로 접지된" 것이란 약 0V에 연결된 것임을 의미한다.The term "virtual ground" as used herein refers to a node in an electrical circuit that is maintained at a voltage of approximately 0 volts (0 V) but not directly connected to ground. Therefore, the voltage of the virtual ground may fluctuate temporarily and return to about 0V in the normal state. Virtual ground can be implemented using various electronic circuit elements such as a voltage divider consisting of an operational amplifier and a resistor. Other implementations are possible. "Virtual ground" or "virtually grounded" means connected to approximately 0V.

본 명세서에 사용될 수 있는 "전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소들 간의 관계를 지칭한다. 이것은 구성 요소들 간의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신에서 또는 서로 결합된 구성 요소는 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 또는 (예를 들어, 비-통전된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신 중이거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.As used herein, the terms “electronic communication” and “coupled” refer to relationships between components that support the flow of electrons between the components. This may include direct connection between the components or may include intermediate components. Components in electronic communication or coupled to each other may not actively exchange electronics or signals (eg in energized circuits) or actively exchange electronics or signals (eg in non-electrical circuits). However, it may be configured and operable to exchange electronics or signals when the circuit is energized. By way of example, two components physically connected through a switch (eg, a transistor) may be coupled regardless of the state of the switch (ie, open or closed) or in electronic communication.

본 명세서에서 사용된 "층"이라는 용어는 기하학적 구조물의 계층 또는 시트를 말한다. 각 층은 3차원(예를 들어, 높이, 폭, 깊이)을 가질 수 있고, 표면의 일부 또는 전부를 커버할 수 있다. 예를 들어, 층은 2개의 차원이 제3 차원보다 더 큰 형태인 3차원 구조, 예를 들어 박막일 수 있다. 층은 상이한 요소, 구성 요소 및/또는 물질을 포함할 수 있다. 일부 경우에, 하나의 층은 둘 이상의 서브 층으로 구성될 수 있다. 첨부된 도면 중 일부에서 3차원 층 중 2개의 차원은 예시의 목적으로 도시된다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 층들이 사실상 3차원이라는 것을 인식할 수 있을 것이다.The term "layer" as used herein refers to a layer or sheet of geometric structure. Each layer may have three dimensions (eg, height, width, depth) and may cover some or all of the surface. For example, the layer may be a three-dimensional structure, for example a thin film, in which two dimensions are larger than the third dimension. The layer may comprise different elements, components and / or materials. In some cases, one layer may consist of two or more sublayers. In some of the accompanying drawings, two dimensions of the three-dimensional layer are shown for purposes of illustration. However, one of ordinary skill in the art will recognize that layers are virtually three-dimensional.

본 명세서에 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 어레이의 메모리 셀 또는 다른 구성 요소와의 전기 접점으로서 사용될 수 있다. 전극은 메모리 어레이의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.The term "electrode" as used herein may refer to an electrical conductor and in some cases may be used as an electrical contact with a memory cell or other component of a memory array. The electrodes can include traces, wires, conductive lines, conductive layers, and the like, which provide conductive paths between elements or components of the memory array.

"절연된"이라는 용어는 구성 요소들 사이에 전자가 현재 흐를 수 없는 구성 요소들 간의 관계를 지칭하고; 구성 요소들 간에 개방 회로가 있는 경우 구성 요소는 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성 요소는 스위치가 개방될 때 서로 절연될 수 있다.The term “isolated” refers to a relationship between components in which electrons cannot currently flow between the components; If there are open circuits between the components, they are isolated from each other. For example, two components physically connected to a switch may be insulated from each other when the switch is opened.

메모리 어레이를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예를 들어, 실리콘-온-글래스(silocon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP), 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 일부 예에서, 기판은 ABF 또는 BT와 같은 물질로 형성된 유기 빌드업 기판일 수 있다. 기판 또는 기판의 서브-구역의 전도성은 인, 붕소 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.Devices discussed herein, including memory arrays, may be formed on semiconductor substrates such as silicon, germanium, silicon-germanium alloys, gallium arsenide, gallium nitride, and the like. In some cases, the substrate is a semiconductor wafer. In other cases, the substrate may be a silicon-on-insulator (SOI) substrate, for example, silicon-on-glass (SOG) or silicon-on-sapphire (silicon-on). -sapphire: SOP), or an epitaxial layer of semiconductor material on another substrate. In some examples, the substrate may be an organic buildup substrate formed of a material such as ABF or BT. The conductivity of the substrate or sub-zones of the substrate can be controlled through doping using various species including but not limited to phosphorus, boron or arsenic. Doping may be performed during the initial formation or growth of the substrate, by ion implantation, or by any other doping means.

본 명세서에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3개의 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어 금속을 통해 다른 전자 구성 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어 축퇴된 반도체 구역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 구역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수의 캐리어는 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 n형 FET 또는 p형 FET에 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.The transistor or transistors discussed herein can represent a field effect transistor (FET) and can include three terminal devices including a source, a drain, and a gate. The terminal can be connected to other electronic components through a conductive material, for example metal. The source and drain may be conductive and may include highly doped, for example, degenerate semiconductor regions. The source and drain may be separated by lightly doped semiconductor regions or channels. If the channel is n-type (ie, the majority of carriers are electrons), the FET may be referred to as an n-type FET. If the channel is p-type (ie, many carriers are holes), the FET may be referred to as a p-type FET. The channel may be capped by an insulated gate oxide. Channel conductivity can be controlled by applying a voltage to the gate. For example, applying a positive or negative voltage to an n-type or p-type FET, respectively, can cause the channel to be conductive. The transistor may be "on" or "activated" when a voltage above the threshold voltage of the transistor is applied to the transistor gate. When a voltage lower than the threshold voltage of the transistor is applied to the transistor gate, the transistor may be "off" or "disabled".

첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에 사용된 "예시적인"이라는 용어는 "예, 경우 또는 예시로서 제공되는" 것을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것을 나타내는 것이 아닌 것을 의미한다. 상세한 설명은 설명된 기법의 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 이들 기법은 이들 특정 상세 없이 실시될 수 있다. 일부 경우에, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.The description set forth herein in connection with the appended drawings describes exemplary configurations and does not represent all examples that may be implemented or that are within the scope of the claims. As used herein, the term "exemplary" means "provided as an example, instance or example" and does not mean "preferred" or "beneficial than other examples." The detailed description includes specific details for the purpose of providing an understanding of the described techniques. However, these techniques may be practiced without these specific details. In some cases, well known structures and devices are shown in block diagram form in order to avoid obscuring the concepts of the described examples.

첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 기준 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨로 기준 라벨을 따름으로써 구별될 수 있다. 본 명세서에 제1 기준 라벨만이 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 구성 요소 중 임의의 것에 적용될 수 있다.In the appended figures, similar components or features may have the same reference label. Furthermore, various components of the same type can be distinguished by following the reference label with a dash and a second label that distinguishes similar components. Where only the first reference label is used herein, the description may apply to any of the similar components having the same first reference label regardless of the second reference label.

본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. The information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, commands, commands, information, signals, bits, symbols, and chips that may be referenced throughout the above description may include voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof. It can be expressed as.

본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성 요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 연계된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.Various illustrative blocks and modules described in connection with the present invention may be used to perform general purpose processors, DSPs, ASICs, FPGAs or other programmable logic devices, discrete gate or transistor logic, discrete hardware components, or the functions described herein. It may be implemented or performed in any combination of these designed. A general purpose processor may be a microprocessor, but in the alternative, the processor may be any processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices (eg, a combination of a DSP and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration).

본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에 사용된 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 어구로 시작되는 항목 목록)에서 사용된 "또는"이라는 용어는 예를 들어, A, B 또는 C 중 적어도 하나의 항목이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 항목을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 닫힌 조건 세트를 언급하는 것으로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해서, 본 명세서에 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.The functions described herein may be implemented in hardware, software executed by a processor, firmware, or any combination thereof. If implemented in software executed by a processor, the function may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. Other examples and implementations are within the invention and the appended claims. For example, due to the nature of the software, the functions described above can be implemented using software executed by a processor, hardware, firmware, hardwire, or any combination thereof. Features that implement the functionality may also be physically located in various locations, including some of the functionality being distributed such that they are implemented in different physical locations. In addition, the term "or" as used in the list of items used herein (eg, a list of items beginning with a phrase such as "at least one" or "one or more"), including claims, At least one of A, B or C represents a generic term meaning A or B or C or AB or AC or BC or ABC (ie A and B and C). Also, the phrase “based on” as used herein should not be interpreted to refer to a set of closed conditions. For example, the exemplary steps described as "based on condition A" may be based on conditions A and B without departing from the scope of the present invention. In other words, the phrase "based on" as used herein should be interpreted in the same manner as the phrase "based at least in part on."

컴퓨터 판독 가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비-제한적으로, 비-일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 목적 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체라고 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(Digital Subscriber Line: DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여, 웹 사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다용도 디스크(digital versatile disc: DVD), 플로피 디스크 및 블루레이 디스크를 포함되고, 여기서 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하는 것인 반해, 디스크(disc)는 레이저로 광학적으로 데이터를 재생하는 것을 말한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.Computer-readable media includes both non-transitory computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. Non-transitory storage media may be any available media that can be accessed by a general purpose or special purpose computer. By way of example, and not limitation, non-transitory computer readable media may include RAM, ROM, electrically erasable programmable read only memory (EEPROM), compact disk (CD) ROM or other optical disk storage device, magnetic disk storage device. Or other magnetic storage device, or any other non-transitory device that can be used to carry or store the desired program code means in the form of instructions or data structures and that can be accessed by a general purpose or special purpose computer or general purpose or special purpose processor. Media may be included. Also, any connection is properly termed a computer readable medium. For example, software may use coaxial cables, fiber optic cables, twisted pairs, Digital Subscriber Lines (DSLs), or wireless technologies such as infrared, radio, and microwave, for websites, servers, or other remote When transmitted from a source, the definition of media includes coaxial cable, fiber optic cable, twisted pair, digital subscriber line (DSL), or wireless technologies such as infrared, radio and microwave. As used herein, disks and disks include CDs, laser disks, optical disks, digital versatile disks (DVDs), floppy disks and Blu-ray disks, where the disks In general, the disc (disc) refers to the optical reproduction of the data with a laser, whereas magnetically. Combinations of the above are also included within the scope of computer-readable media.

본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 제조하거나 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이며, 본 명세서에 한정된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 최광의 범위에 따라야 한다.The description herein is provided to enable any person skilled in the art to make or use the present invention. Various modifications to the invention will be apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the scope of the invention. Thus, the present invention is not limited to the examples and designs described herein, but should be accorded the widest scope consistent with the principles and novel features disclosed herein.

Claims (20)

메모리 디바이스로서,
복수의 메모리 셀 뱅크를 각각 포함하는 복수의 구역을 갖는 메모리 셀 어레이; 및
상기 메모리 셀 어레이를 가로지르는 복수의 채널로서, 상기 채널 각각은 상기 메모리 셀 어레이의 구역과 결합되고, 상기 구역의 상기 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성된, 상기 복수의 채널을 포함하는, 메모리 디바이스.As a memory device,
A memory cell array having a plurality of zones each comprising a plurality of memory cell banks; And
A plurality of channels across the memory cell array, each of the channels being coupled to a region of the memory cell array and configured to communicate signals between the plurality of memory cell banks of the region and a host device; The memory device comprising a. 제1항에 있어서,
상기 메모리 셀 어레이를 가로 질러 연장되는 입력/출력(I/O) 영역을 더 포함하되, 상기 I/O 영역은 메모리 셀이 없는 상기 메모리 셀 어레이의 영역을 차지하는, 메모리 디바이스.The method of claim 1,
And an input / output (I / O) region extending across the memory cell array, wherein the I / O region occupies an area of the memory cell array devoid of memory cells. 제2항에 있어서, 상기 I/O 영역은 상기 메모리 셀 어레이를 전력 노드 또는 접지 노드와 결합시키도록 구성된 관통 실리콘 비아(through-silicon via: TSV)를 포함하는, 메모리 디바이스.The memory device of claim 2, wherein the I / O region comprises a through-silicon via (TSV) configured to couple the memory cell array with a power node or a ground node. 제1항에 있어서,
상기 메모리 셀 어레이에 분포된 복수의 채널 인터페이스를 더 포함하는 메모리 디바이스.The method of claim 1,
And a plurality of channel interfaces distributed over said memory cell array. 제4항에 있어서, 상기 복수의 채널 인터페이스는 범프-아웃(bump-out)인, 메모리 디바이스.The memory device of claim 4, wherein the plurality of channel interfaces are bump-out. 제5항에 있어서, 상기 복수의 채널 인터페이스의 채널 인터페이스는 상기 메모리 셀 어레이의 각 사분면에 위치되는, 메모리 디바이스.6. The memory device of claim 5 wherein channel interfaces of the plurality of channel interfaces are located in each quadrant of the memory cell array. 제4항에 있어서,
상기 구역의 메모리 셀과 상기 구역과 연관된 채널 인터페이스 사이에 연장되는 복수의 신호 경로를 더 포함하되, 상기 채널 인터페이스는 상기 신호 경로의 길이를 최소화하기 위해 상기 메모리 셀의 어레이에 위치되는, 메모리 디바이스.The method of claim 4, wherein
And a plurality of signal paths extending between the memory cells of the zone and a channel interface associated with the zone, wherein the channel interface is located in the array of memory cells to minimize the length of the signal path. 제1항에 있어서,
상기 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이로서, 복수의 메모리 셀 뱅크를 각각 포함하는 구역을 갖는, 상기 제2 메모리 셀 어레이; 및
상기 제2 메모리 셀 어레이를 가로지르는 제2 복수의 채널로서, 상기 제2 복수의 채널의 각각의 채널은 상기 제2 메모리 셀 어레이의 제2 구역과 결합되고, 상기 제2 구역의 복수의 메모리 셀 뱅크와 상기 호스트 디바이스 사이에 신호를 통신하도록 구성된, 상기 제2 복수의 채널을 더 포함하는, 메모리 디바이스.The method of claim 1,
A second memory cell array stacked on top of the memory cell array, the second memory cell array having a region each comprising a plurality of memory cell banks; And
A second plurality of channels across the second memory cell array, each channel of the second plurality of channels being coupled with a second region of the second memory cell array, the plurality of memory cells in the second region And the second plurality of channels, configured to communicate signals between a bank and the host device. 제1항에 있어서, 채널은 상기 구역과 상기 호스트 디바이스 사이에 점 대 점 연결(point-to-point connection)을 수립하는, 메모리 디바이스.The memory device of claim 1, wherein the channel establishes a point-to-point connection between the zone and the host device. 메모리 디바이스로서,
복수의 메모리 셀 뱅크를 각각 포함하는 구역을 갖는 메모리 셀의 어레이;
상기 메모리 셀 어레이를 가로 질러 연장되는 입력/출력(I/O) 영역으로서, 상기 메모리 셀 어레이로 그리고 상기 메모리 셀 어레이로부터 신호를 라우팅하도록 구성된 복수의 단자를 포함하는, 상기 입력/출력(I/O) 영역; 및
상기 메모리 셀 어레이의 상기 I/O 영역에 위치된 복수의 채널로서, 상기 채널 각각은 상기 메모리 셀 어레이의 구역과 결합되고, 상기 구역의 상기 복수의 메모리 셀 뱅크와 호스트 디바이스 사이에 신호를 통신하도록 구성된, 상기 복수의 채널을 포함하는, 메모리 디바이스.As a memory device,
An array of memory cells having a region each comprising a plurality of memory cell banks;
An input / output (I / O) region extending across the memory cell array, the input / output (I / O) region comprising a plurality of terminals configured to route signals to and from the memory cell array; O) region; And
A plurality of channels located in the I / O region of the memory cell array, each of the channels being coupled to a region of the memory cell array and communicating signals between the plurality of memory cell banks in the region and a host device. And configured to comprise the plurality of channels. 제10항에 있어서,
상기 메모리 셀 어레이의 상기 I/O 영역에 위치된 복수의 채널 인터페이스를 더 포함하되, 신호 경로가 상기 구역을 상기 복수의 채널 인터페이스와 결합시키는, 메모리 디바이스.The method of claim 10,
And a plurality of channel interfaces located in the I / O regions of the memory cell array, wherein a signal path couples the region with the plurality of channel interfaces. 제11항에 있어서, 상기 I/O 영역은 상기 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이를 채널 인터페이스와 결합시키도록 구성된 관통 실리콘 비아(TSV)를 포함하는, 메모리 디바이스.12. The memory device of claim 11, wherein the I / O region comprises a through silicon via (TSV) configured to couple a second memory cell array stacked over the memory cell array with a channel interface. 제11항에 있어서, 상기 구역의 채널 인터페이스는 상기 채널 인터페이스에 의해 서비스되는 구역을 이등분하는 I/O 영역 내에 위치되는, 메모리 디바이스.12. The memory device of claim 11 wherein the channel interface of the zone is located in an I / O area that bisects the zone serviced by the channel interface. 제10항에 있어서, 상기 I/O 영역은 상기 메모리 셀 어레이를 전력 노드 또는 접지 노드와 결합하도록 구성된 관통 실리콘 비아(TSV)를 포함하는, 메모리 디바이스.The memory device of claim 10, wherein the I / O region comprises a through silicon via (TSV) configured to couple the memory cell array with a power node or a ground node. 제10항에 있어서, 상기 I/O 영역은 메모리 셀이 없는 상기 메모리 셀 어레이의 영역을 차지하는, 메모리 디바이스.The memory device of claim 10, wherein the I / O area occupies an area of the memory cell array devoid of memory cells. 제10항에 있어서, 상기 메모리 셀 어레이는 2개의 I/O 영역 또는 4개의 I/O 영역에 의해 이등분되는, 메모리 디바이스.The memory device of claim 10, wherein the memory cell array is divided into two I / O regions or four I / O regions. 시스템으로서,
호스트 디바이스;
복수의 메모리 셀 뱅크를 각각 포함하는 복수의 구역을 갖는 메모리 다이를 포함하는 메모리 디바이스; 및
상기 호스트 디바이스와 상기 메모리 디바이스를 통신 가능하게 결합하도록 구성된 복수의 채널로서, 상기 채널들 각각은 상기 메모리 다이의 구역과 결합되고, 상기 구역의 상기 복수의 메모리 셀 뱅크와 상기 호스트 디바이스 사이에 신호를 통신하도록 구성된, 상기 복수의 채널을 포함하는, 시스템.As a system,
A host device;
A memory device including a memory die having a plurality of zones each including a plurality of memory cell banks; And
A plurality of channels configured to communicatively couple the host device and the memory device, each of the channels being coupled to an area of the memory die, and providing a signal between the plurality of memory cell banks of the area and the host device; And the plurality of channels, configured to communicate. 제17항에 있어서,
상기 호스트 디바이스와 양방향으로 통신하도록 구성된 인터페이스를 더 포함하되, 상기 인터페이스는 0으로의 비-복귀(Non-Return to Zero: NRZ) 변조 방식 또는 4-심볼 펄스 진폭 변조(four-symbol pulse-amplitude modulation: PAM4) 방식 중 적어도 하나 또는 이들 둘 다를 사용하여 변조된 신호를 통신하도록 구성된, 시스템.The method of claim 17,
And further comprising an interface configured to bidirectionally communicate with the host device, wherein the interface comprises a non-return to zero (NRZ) modulation scheme or four-symbol pulse-amplitude modulation. A PAM4) scheme is configured to communicate a modulated signal using at least one or both. 제17항에 있어서, 상기 호스트 디바이스는 그래픽 처리 유닛(graphics processing unit: GPU)을 포함하는, 시스템.18. The system of claim 17, wherein the host device comprises a graphics processing unit (GPU). 제17항에 있어서, 상기 메모리 디바이스는 상기 호스트 디바이스와 동일한 패키지에 위치되는, 시스템.18. The system of claim 17, wherein the memory device is located in the same package as the host device.
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