KR102196996B1 - 반도체 장치 테스트 시스템 및 그 테스트 방법 - Google Patents

반도체 장치 테스트 시스템 및 그 테스트 방법 Download PDF

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Abstract

본 기술은 제 1 스큐 정보를 내장하며, 복수의 테스트 신호를 출력하도록 구성된 캘리브레이션 보드; 및 상기 제 1 스큐 정보에 따라 1차 스큐 보정을 수행하고, 상기 복수의 테스트 신호를 이용하여 자신의 입/출력 스큐를 보정하기 위한 2차 스큐 보정을 수행하도록 구성된 메인 보드를 포함할 수 있다.

Description

반도체 장치 테스트 시스템 및 그 테스트 방법{TEST SYSTEM FOR SEMICONDUCTOR APPARATUS AND TEST METHOD USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치 테스트 시스템 및 그 테스트 방법에 관한 것이다.
ASIC(Application-Specific Integrated Circuit) 즉, 주문형 집적회로는 해당 전자기기 고유의 기능을 수행하도록 설계된 집적회로이다.
ASIC은 메인 보드에 설치될 수 있다.
ASIC은 정상 동작 여부를 확인하기 위해서는 테스트 작업이 필수적으로 수행되어야 한다.
도 1에 도시된 바와 같이, 종래의 테스트 시스템(1)은 ASIC 테스트를 위해 ASIC이 설치된 메인 보드(10) 및 캘리브레이션 보드(20)를 포함할 수 있다.
캘리브레이션 보드(20)는 ASIC의 테스트를 위해 프로빙(Probing)이 가능하도록 구성된 보드이다.
메인 보드(10)와 캘리브레이션 보드(20)의 입/출력 단자들이 커넥터(30)를 통해 서로 연결될 수 있다.
종래의 테스트 방법은 메인 보드(10)에서 입/출력 단자를 통해 캘리브레이션 보드(20)에 신호를 공급한다.
이후, 탐지침(50)을 이용하여 캘리브레이션 보드(20)의 입/출력 단자들에 해당하는 프로빙 포인트들을 순차적으로 프로빙한다.
상술한 과정을 통해 입/출력 단자들에 해당하는 프로빙 포인트들의 신호 타이밍의 스큐(Skew)를 측정하고, 측정된 스큐 값들에 따라 입/출력 단자들의 스큐를 각각 보정함으로써 테스트가 완료될 수 있다.
종래의 기술은 탐지침(50)을 이용하여 입/출력 단자 각각의 스큐를 측정 및 보정하는 방식이므로 테스트 시간이 많이 소요되는 문제가 있다.
또한 종래의 기술은 탐지침(50)을 해당 프로빙 포인트로 이동하기 위한 로봇 및 로봇을 제어하기 위한 탐지 시스템과 같은 고가의 장비가 필요하므로 테스트 비용을 증가시키는 문제가 있다.
본 발명의 실시예는 테스트 시간 및 비용을 절감할 수 있는 반도체 장치 테스트 시스템 및 그 테스트 방법을 제공한다.
본 발명의 실시예는 제 1 스큐 정보를 내장하며, 복수의 테스트 신호를 출력하도록 구성된 캘리브레이션 보드; 및 상기 제 1 스큐 정보에 따라 1차 스큐 보정을 수행하고, 상기 복수의 테스트 신호를 이용하여 자신의 입/출력 스큐를 보정하기 위한 2차 스큐 보정을 수행하도록 구성된 메인 보드를 포함할 수 있다.
본 발명의 실시예에서 상기 제 1 스큐 정보는 상기 캘리브레이션 보드 자체의 테스트를 통해 검출된 출력 신호의 스큐 정보를 포함할 수 있다.
본 발명의 실시예는 메인 보드에 캘리브레이션 보드를 장착하는 단계; 상기 메인 보드가 상기 캘리브레이션 보드에 내장된 제 1 스큐 정보를 읽어들여 1차 스큐 보정을 수행하는 단계; 및 상기 메인 보드가 상기 캘리브레이션 보드에서 제공되는 복수의 테스트 신호에 따라 자신의 입/출력 단자들의 스큐를 측정하여 2차 스큐 보정을 수행하는 단계를 포함할 수 있다.
본 기술에 따른 반도체 장치 테스트 시스템 및 그 테스트 방법은 테스트 시간 및 비용을 절감할 수 있다.
도 1은 종래의 기술에 따른 반도체 장치 테스트 시스템(1)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치 테스트 시스템(100)의 구성을 나타낸 도면이고,
도 3은 본 발명의 실시예에 따른 테스트 방법을 나타낸 순서도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치 테스트 시스템(100)은 메인 보드(101) 및 캘리브레이션 보드(201)를 포함할 수 있다.
메인 보드(101)와 캘리브레이션 보드(201)는 입/출력 단자들(301)이 커넥터(도시 생략)를 통해 서로 연결될 수 있다.
캘리브레이션 보드(201)는 제 1 스큐 정보(INF_SKEW_CALBD)를 내장하며, 복수의 테스트 신호(OSCT<0:n>)를 제공하도록 구성될 수 있다.
제 1 스큐 정보(INF_SKEW_CALBD)는 캘리브레이션 보드(201) 자체의 입/출력 스큐 정보일 수 있다.
메인 보드(101)는 제 1 스큐 정보(INF_SKEW_CALBD)에 따라 1차 스큐 보정을 수행하고, 복수의 테스트 신호(OSCT<0:n>)를 이용하여 2차 스큐 보정을 수행하도록 구성될 수 있다.
캘리브레이션 보드(201)는 스큐 저장부(210), 발진부(220) 및 분배부(230)를 포함할 수 있다.
스큐 저장부(210)는 캘리브레이션 보드(201) 자체의 테스트를 통해 검출된 출력 신호의 스큐 정보를 제 1 스큐 정보(INF_SKEW_CALBD)로서 저장하도록 구성될 수 있다.
스큐 저장부(210)는 비 휘발성 메모리 예를 들어, EEPROM을 포함할 수 있다.
발진부(220)는 일정 주기를 갖는 발진 신호(OSC)를 생성하도록 구성될 수 있다.
분배부(230)는 발진 신호(OSC)를 입/출력 단자들의 수만큼 복제하여 복수의 테스트 신호(OSCT<0:n>)로서 출력하도록 구성될 수 있다.
메인 보드(101)는 ASIC을 포함할 수 있으며, ASIC은 제어부(110) 및 복수의 송/수신 유닛(120)을 포함할 수 있다.
복수의 송/수신 유닛(120)은 복수의 테스트 신호(OSCT<0:n>)를 수신하고, 외부 제어에 따라 스큐 보정이 이루어지도록 구성될 수 있다.
복수의 송/수신 유닛(120)은 외부 제어에 따라 입력 신호의 지연 시간을 조정함으로써 스큐 보정이 이루어지도록 구성될 수 있다.
복수의 송/수신 유닛(120)은 ASIC의 신호를 메인 보드(101) 외부로 출력하도록 구성될 수 있다.
제어부(110)는 테스트 동작 시, 캘리브레이션 보드(201)의 스큐 저장부(210)에서 제 1 스큐 정보(INF_SKEW_CALBD)를 읽어 들이고, 제 1 스큐 정보(INF_SKEW_CALBD)에 따라 복수의 송/수신 유닛(120)을 제어하여 1차 스큐 보정을 수행하도록 구성될 수 있다.
제어부(110)는 캘리브레이션 보드(201)에서 제공되는 복수의 테스트 신호(OSCT<0:n>)에 따라 입/출력 단자들(301)의 스큐를 검출하고, 검출된 스큐에 맞도록 복수의 송/수신 유닛(120)을 제어하여 2차 스큐 보정을 수행하도록 구성될 수 있다.
복수의 송/수신 유닛(120)은 각각 송신부(TX), 수신부(RX) 및 스큐 조정부(121)를 포함할 수 있다.
송신부(TX)는 ASIC의 신호를 메인 보드(101) 외부로 출력하도록 구성될 수 있다.
수신부(RX)는 캘리브레이션 보드(201)에서 제공되는 복수의 테스트 신호(OSCT<0:n>)를 수신하여 제어부(110)에 전송하도록 구성될 수 있다.
스큐 조정부(121)는 제어부(110)의 제어에 따라 출력 신호 경로(Path) 즉, 송신부(TX)의 신호 경로와 입력 신호 경로 즉, 수신부(RX)의 신호 경로 중에서 적어도 하나의 지연 시간을 조정하도록 구성될 수 있다.
이하, 도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 테스트 시스템(100)의 반도체 장치 테스트 방법을 설명하면 다음과 같다.
캘리브레이션 보드(201)를 메인 보드(101)에 장착한다(S11).
이때 테스트를 통해 캘리브레이션 보드(201)의 출력 신호의 스큐를 측정하여 제 1 스큐 정보(INF_SKEW_CALBD)를 생성하고, 생성된 제 1 스큐 정보(INF_SKEW_CALBD)를 스큐 저장부(210)에 기록하는 동작이 선행되어야 한다.
이상적으로 캘리브레이션 보드(201)의 출력 신호 즉, 복수의 테스트 신호(OSCT<0:n>)는 동일한 타이밍에 메인 보드(101)에 입력되어야 한다.
그러나 실질적으로 캘리브레이션 보드(201)의 물리적 특성 또는 신호 라인 특성 등에 의하여 복수의 테스트 신호(OSCT<0:n>)는 스큐가 존재할 수 있다.
따라서 테스트를 통해 캘리브레이션 보드(201)의 출력 신호의 스큐를 측정하여 제 1 스큐 정보(INF_SKEW_CALBD)로서 스큐 저장부(210)에 기록한다.
메인 보드(101)의 제어부(110)가 캘리브레이션 보드(201)의 스큐 저장부(210)에서 제 1 스큐 정보(INF_SKEW_CALBD)를 읽어온다(S12).
메인 보드(101)의 제어부(110)가 제 1 스큐 정보(INF_SKEW_CALBD)에 따라 스큐 조정부(121)의 지연 시간을 조정함으로써 캘리브레이션 보드(201)의 스큐를 보정하는 1차 스큐 보정 동작을 수행한다(S13).
상술한 1차 스큐 보정 동작에 의해 복수의 테스트 신호(OSCT<0:n>)의 스큐가 보정되고, 복수의 송/수신 유닛(120)은 각각의 수신부(RX)에는 동일한 타이밍에 복수의 테스트 신호(OSCT<0:n>)가 입력될 수 있다.
메인 보드(101)의 제어부(110)는 캘리브레이션 보드(201)에서 제공되는 복수의 테스트 신호(OSCT<0:n>)에 따라 ASIC 스큐 측정 동작을 진행한다(S14).
제어부(110)는 복수의 테스트 신호(OSCT<0:n>) 중에서 어느 하나 예를 들어, OSCT<0>를 기준 신호로 사용할 수 있다.
제어부(110)는 기준 신호(OSCT<0>)와 나머지 신호들의 타이밍을 비교하는 방식으로 ASIC 스큐 측정 동작을 진행할 수 있다.
스큐 측정 결과에 따라 올 패스 여부(All Pass ?) 즉, 복수의 테스트 신호(OSCT<0:n>) 모두의 스큐 값이 설정 범위 이내인지 여부를 판단한다(S15).
복수의 테스트 신호(OSCT<0:n>) 모두의 스큐 값이 설정 범위 이내인지 여부는 기준 신호(OSCT<0>)를 기준으로 나머지 테스트 신호들(OSCT<1:n>) 모두가 동일한 로직 값을 가지는지에 따라 판단할 수 있다.
상기 판단결과(S15), 올 패스가 아니면 기준 신호가 조정 가능 범위를 벗어났는지 판단한다(S16).
상기 판단결과(S16), 기준 신호가 조정 가능 범위를 벗어나지 않았으면 기준 신호(OSCT<0>)의 타이밍을 조정한다(S17).
기준 신호(OSCT<0>)의 타이밍을 조정하며 상기 단계들(S15 - S17)를 반복함으로써 복수의 테스트 신호(OSCT<0:n>) 중에서 나머지 테스트 신호들(OSCT<1:n>)이 패스 조건을 만족하도록 한다.
상기 판단결과(S15), 올 패스이면 해당 스큐 측정 값에 따라 스큐 조정부(121)의 지연 시간을 조정함으로써 메인 보드(101)의 스큐를 보정하는 2차 스큐 보정 동작을 수행한다(S18).
2차 스큐 보정 동작을 수행한 후, 해당 스큐 측정 값을 파일 형태로 저장한다(S19).
한편, 상기 판단결과(S16), 기준 신호가 조정 가능 범위를 벗어났으면 스큐 보정 에러를 디스플레이한다(S20).
이때 기준 신호가 조정 가능 범위를 벗어났다는 것은 물리적 회로 결함 등의 이유로, 이전 단계까지의 기준 신호(OSC<0>) 타이밍 조정 값이 최고 값 또는 최저 값에 도달했음에도 테스트 신호들(OSCT<1:n>) 중에서 적어도 하나 이상의 스큐 값의 보정이 이루어지지 못하였음을 의미한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 제 1 스큐 정보를 내장하며, 복수의 테스트 신호를 출력하도록 구성된 캘리브레이션 보드; 및
    상기 제 1 스큐 정보에 따라 입력 신호의 지연 시간을 조정함으로써 1차 스큐 보정을 수행하고, 상기 복수의 테스트 신호를 이용하여 자신의 입/출력 스큐를 보정하기 위한 2차 스큐 보정을 수행하도록 구성된 메인 보드를 포함하는 반도체 장치 테스트 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 스큐 정보는
    상기 캘리브레이션 보드 자체의 테스트를 통해 검출된 출력 신호의 스큐 정보를 포함하는 반도체 장치 테스트 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 캘리브레이션 보드는
    상기 제 1 스큐 정보를 저장하도록 구성된 스큐 저장부,
    일정 주기를 갖는 발진 신호를 생성하도록 구성된 발진부, 및
    상기 발진 신호를 출력 단자들의 수만큼 복제하여 상기 복수의 테스트 신호로서 출력하도록 구성된 분배부를 포함하는 반도체 장치 테스트 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 스큐 저장부는
    비 휘발성 메모리를 포함하는 반도체 장치 테스트 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메인 보드는
    ASIC(Application-Specific Integrated Circuit)을 포함할 수 있으며,
    상기 ASIC은
    상기 복수의 테스트 신호를 수신하고, 외부 제어에 따라 스큐 보정이 이루어지도록 구성되는 복수의 송/수신 유닛, 및
    상기 캘리브레이션 보드에서 상기 제 1 스큐 정보를 읽어 들이고, 읽어 들인 상기 제 1 스큐 정보 및 상기 복수의 테스트 신호에 따라 상기 복수의 송/수신 유닛을 제어하여 상기 1차 스큐 보정 및 상기 2차 스큐 보정을 수행하도록 구성되는 제어부를 포함하는 반도체 장치 테스트 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 복수의 송/수신 유닛은 상기 입력 신호의 지연 시간을 조정함으로써 상기 1차 스큐 보정 및 상기 2차 스큐 보정을 수행하도록 구성되는 반도체 장치 테스트 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 복수의 송/수신 유닛은 각각
    상기 ASIC의 신호를 상기 메인 보드 외부로 출력하도록 구성되는 송신부,
    상기 복수의 테스트 신호를 수신하여 상기 제어부에 전송하도록 구성되는 수신부, 및
    상기 제어부의 제어에 따라 상기 송신부의 신호 경로와 상기 수신부의 신호 경로 중에서 적어도 하나의 지연 시간을 조정하도록 구성되는 스큐 조정부를 포함하는 반도체 장치 테스트 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제어부는
    상기 캘리브레이션 보드에서 상기 제 1 스큐 정보를 읽어 들이고, 읽어 들인 상기 제 1 스큐 정보에 따라 상기 복수의 송/수신 유닛을 제어하여 상기 1차 스큐 보정을 수행하고,
    상기 복수의 테스트 신호에 따라 입/출력 단자들의 스큐를 검출하고, 검출된 스큐에 맞도록 상기 복수의 송/수신 유닛을 제어하여 상기 2차 스큐 보정을 수행하도록 구성되는 반도체 장치 테스트 시스템.
  9. 메인 보드에 캘리브레이션 보드를 장착하는 단계;
    상기 메인 보드가 상기 캘리브레이션 보드에 내장된 제 1 스큐 정보를 읽어들이고 자신의 입력 신호 경로의 지연 시간을 상기 제 1 스큐 정보에 따라 조정함으로써 1차 스큐 보정을 수행하는 단계; 및
    상기 메인 보드가 상기 캘리브레이션 보드에서 제공되는 복수의 테스트 신호에 따라 자신의 입/출력 단자들의 스큐를 측정하여 2차 스큐 보정을 수행하는 단계를 포함하는 반도체 장치 테스트 방법.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 2차 스큐 보정 단계는
    상기 캘리브레이션 보드가 발진 신호를 생성하고, 상기 발진 신호를 복제하여 상기 복수의 테스트 신호를 생성하는 단계를 포함하는 반도체 장치 테스트 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 2차 스큐 보정 단계는
    상기 복수의 테스트 신호 중에서 어느 하나를 기준 신호로 사용하여 나머지 테스트 신호들의 스큐를 측정하는 단계, 및
    측정된 스큐에 따라 상기 자신의 입력 신호 경로의 지연 시간을 조정하는 단계를 포함하는 반도체 장치 테스트 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 2차 스큐 보정 단계는
    상기 자신의 입/출력 단자들의 스큐를 측정한 스큐 측정 값을 파일 형태로 저장하는 단계를 더 포함하는 반도체 장치 테스트 방법.
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