KR20180095774A - Gate driving circuit and display dedvice using the same - Google Patents

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KR20180095774A
KR20180095774A KR1020170068055A KR20170068055A KR20180095774A KR 20180095774 A KR20180095774 A KR 20180095774A KR 1020170068055 A KR1020170068055 A KR 1020170068055A KR 20170068055 A KR20170068055 A KR 20170068055A KR 20180095774 A KR20180095774 A KR 20180095774A
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봉준호
박민우
김남규
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엘지디스플레이 주식회사
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Abstract

The present invention provides a gate driving circuit which comprises: a scan control signal output circuit for outputting a scan control signal; and a light emitting control signal output circuit for outputting a light emitting control signal different from the scan control signal. The scan control signal output circuit and the light emitting control signal output circuit share one Q node and one QB node. Therefore, the gate driving circuit can realize a narrow bezel.

Description

게이트 구동회로와 이를 이용한 표시장치 {GATE DRIVING CIRCUIT AND DISPLAY DEDVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit,

본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 보다 상세하게는 단일 회로에서 스캔제어신호와 발광제어신호를 출력하여 네로우 베젤의 구현이 용이한 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate driving circuit and a display device using the same, and more particularly, to a gate driving circuit which outputs a scan control signal and a light emission control signal in a single circuit, will be.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 액정 표시장치(Liquid Crystal Display: LCD) 및 마이크로 발광다이오드 표시장치(Micro Light Emitting Diode: Micro LED Display) 등과 같은 표시장치의 사용이 증가하고 있다.As the information technology is developed, the market of display devices, which is a connection medium between users and information, is getting larger. Accordingly, the use of a display device such as an organic light emitting display (OLED), a liquid crystal display (LCD), and a micro light emitting diode (micro LED) .

또한, 스마트워치(Smart Watch), 타일(Tile)형 표시장치, 심리스(Seamless) 표시장치 등 디자인 측면이 강화된 표시장치의 수요가 증가하고 있다.In addition, there is an increasing demand for a display device having enhanced design aspects such as a smart watch, a tile-type display device, and a seamless display device.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광 표시장치는 표시패널에 포함된 서브 픽셀들에 스캔제어신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.When a scan control signal, a data signal, or the like is supplied to subpixels included in the display panel, for example, a liquid crystal display device or an organic light emitting display device, a selected subpixel emits light to display an image .

위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔제어신호를 공급하는 게이트 구동회로 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.Such a display apparatus includes a display panel including a plurality of sub-pixels and a driver for driving the display panel. The driver includes a gate driver circuit for supplying a scan control signal to the display panel, and a data driver for supplying a data signal to the display panel.

스캔제어신호를 출력하는 게이트 구동회로는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.The gate driver circuit for outputting the scan control signal may include not only an integrated circuit type but also a thin film transistor process and a built-in display panel formed on a display panel in a gate in panel (GIP) form.

게이트인패널 형태의 게이트 구동회로스는 외부 장치로부터 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔제어신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광제어신호를 생성하는 인버터 회로로 구성된다.A gate driving circuit in the form of a gate-in panel receives a clock signal or the like from an external device, receives a shift register circuit for generating a sequential scan control signal based on the clock signal, and an output signal and a clock signal from the shift register circuit. And an inverter circuit for generating a control signal.

그런데 종래에 제안된 게이트인패널 형태의 게이트 구동회로스는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현시 어려움이 있어 이의 개선이 요구된다.However, the gate drive circuit of the gate-in-panel type proposed in the related art is difficult to implement Narrow Bezel due to the complexity and layout limitations of the shift register circuit and the inverter circuit, and improvement thereof is required.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 비표시영역(NA)을 감소시켜 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진(Margin)을 확보할 수 있다.The present invention for solving the above-described problems of the background art can reduce the non-display area (NA) to enable narrow bezel implementation and to secure a design margin.

이에, 본 발명이 해결하고자 하는 과제는 스캔제어신호 출력회로(또는 시프트 레지스터 회로)와 발광제어신호 출력회로(또는 인버터 회로)를 단일 회로에 통합하여 네로우 베젤 구현이 가능한 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.Accordingly, a problem to be solved by the present invention is to provide a gate driving circuit which can realize a narrow bezel by integrating a scan control signal output circuit (or a shift register circuit) and a light emission control signal output circuit (or inverter circuit) And a display device.

상술한 과제 해결 수단으로 본 발명은 복수 개의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는 스타트신호단 및 제1 클록신호단에 연결되며, 제1 노드 및 제2 노드를 제어하는 제1 회로, 제1 노드 및 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로; 및 제3 노드 및 제4 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제3 회로를 포함한다. 제2 회로 및 제3 회로는 제2 노드 및 제3 노드를 교차 공유한다.The present invention provides a gate drive circuit including a plurality of stages. A first stage of N stages (N is a positive integer) of the plurality of stages is connected to the start signal stage and the first clock signal stage and includes a first circuit for controlling the first node and a second node, A second circuit coupled to the first output terminal to output a light emission control signal; And a third circuit coupled to the third node and the fourth node for outputting a scan control signal to the second output terminal. The second circuit and the third circuit cross-share the second node and the third node.

다른 측면에서 본 발명은 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 제어회로, 및 제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 제어회로가 통합되어 구성되는 게이트 구동회로를 제공한다. 발광제어신호가 제1 전압으로 출력되는 동안 스캔제어신호는 제1 전압보다 높은 제2 전압으로 1회 출력되는 제 1 동작 모드와, 발광제어신호가 제1 전압으로 출력되는 동안 스캔제어신호는 제1 전압보다 높은 제2 전압으로 2회 이상 출력되는 제 2 동작 모드를 함께 지원한다.In another aspect, the present invention provides a gate driving circuit including a scan control signal control circuit for outputting a scan control signal through a first output terminal and a light emission control signal control circuit for outputting a light emission control signal through a second output terminal do. A first operation mode in which the scan control signal is output once to the second voltage higher than the first voltage while the emission control signal is output to the first voltage, And a second operation mode in which the second voltage is outputted twice or more at a second voltage higher than the first voltage.

다른 측면에서 본 발명은 화소들이 있는 표시부, 표시부와 인접한 비표시부, 및 비표시부에 있으며 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함하는 표시장치를 제공한다. 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 통합된 구조의 회로부가 없는 표시장치에 비하여 비표시부의 영역이 축소된다.In another aspect, the present invention provides a display device including a display portion having pixels, a non-display portion adjacent to the display portion, and a circuit portion in a non-display portion and outputting control signals related to the operation of the pixels. The circuit portion has a structure in which the scan control signal output circuit and the light emission control signal output circuit are integrated, and the area of the non-display portion is reduced as compared with a display device having no integrated circuit portion.

본 발명의 과제들은 이상에서 언급된 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

본 발명은 스캔제어신호와 발광제어신호가 단일 회로에서 출력되도록 스캔제어신호 출력회로와 발광제어신호 출력회로를 통합하여, 게이트 구동회로가 차지하는 면적을 감소시킬 수 있다.The present invention can integrate the scan control signal output circuit and the emission control signal output circuit so that the scan control signal and the emission control signal are output from a single circuit, thereby reducing the area occupied by the gate drive circuit.

본 발명은 비표시영역(NA)을 감소시켜 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진 확보에 유리한 효과가 있다.The present invention is advantageous in not only enabling the implementation of a narrow bezel by reducing the non-display area (NA) but also securing a design margin.

도 1은 표시장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 3은 종래에 제안된 게이트 구동회로 의 일부를 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 일부를 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.
도 6은 본 발명의 일 실시예에 따른 통합출력회로의 제1 구동모드에 따른 입출력 파형도이다.
도 7은 본 발명의 일 실시예에 따른 통합출력회로의 제2 구동모드에 따른 입출력 파형도이다.
도 8은 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.1 is a schematic block diagram of a display device.
FIG. 2 is a diagram illustrating a configuration of a subpixel shown in FIG. 1. FIG.
3 is a block diagram showing a part of a conventional gate driving circuit.
4 is a block diagram showing a part of a gate driving circuit according to an embodiment of the present invention.
5 is a circuit configuration diagram of an integrated output circuit according to an embodiment of the present invention.
6 is an input / output waveform diagram according to the first drive mode of the integrated output circuit according to the embodiment of the present invention.
7 is an input / output waveform diagram according to the second driving mode of the integrated output circuit according to the embodiment of the present invention.
8 is a circuit configuration diagram of an integrated output circuit according to an embodiment of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Brief Description of the Drawings The advantages and features of the present disclosure, and how to accomplish them, will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.The shape, size, number and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise. In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터, 모바일폰 및 스마트워치 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광 표시장치, 양자점 표시장치, 전기영동 표시장치, 플라즈마표시장치, 플랫패널디스플레이(Flat Panel Display), 플렉시블디스플레이(Flexible Display) 등이 선택될 수 있으나 이에 한정되지 않는다.The display device according to the present invention is implemented as a television, a set-top box, a navigation device, a video player, a Blu-ray player, a personal computer (PC), a home theater, a mobile phone, The display device may be selected from a liquid crystal display device, an organic light emitting display device, a quantum dot display device, an electrophoretic display device, a plasma display device, a flat panel display device, a flexible display device, Do not.

이하에서는 설명의 편의를 위해 유기전계발광 표시장치를 일례로 설명한다. 아울러, 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소스전극과 드레인전극 또는 드레인전극과 소스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.Hereinafter, an organic electroluminescent display device will be described as an example for convenience of explanation. In addition, the transistor described below may be referred to as a source electrode, a drain electrode, a drain electrode, and a source electrode, depending on the type except for the gate electrode, but the first electrode and the second electrode are not limited thereto.

도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.Fig. 1 is a schematic block diagram of a display device, and Fig. 2 is an exemplary configuration diagram of subpixels shown in Fig.

도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 게이트 구동회로(130, 140A, 140B)가 포함된다. 게이트 구동회로는 게이트 구동부 또는 스캔 구동부로 명명될 수 있다.As shown in FIG. 1, a display device includes a display panel 100, a timing controller 110, a data driver 120, and gate drive circuits 130, 140A, and 140B. The gate driver circuit may be referred to as a gate driver or a scan driver.

표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. The display panel 100 includes sub-pixels connected to the data lines DL and the scan lines GL which cross each other.

표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 서브 픽셀들을 구동하기 위한 구동회로 등이 배치되는 비표시영역(LNA, RNA)을 포함한다. The display panel 100 includes a display area AA in which subpixels are formed and a non-display area LNA in which a driving circuit for driving various signal lines or subpixels is disposed outside the display area AA .

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔제어신호 라인(SRO1, SRO2), 발광제어신호 라인(EMO1, EMO2), 및 데이터 라인(DL1)에 연결된 픽셀회로(PC)가 포함된다. 도 2에 도시된 픽셀회로(PC)는 복수 개의 스캔제어신호 및 복수 개의 발광제어신호를 입력 받는 구조를 나타내고 있지만, 픽셀회로(PC)의 종류에 따라 하나의 스캔제어신호 또는 하나의 발광제어신호를 입력 받는 구조일 수 있다.2, a pixel circuit PC connected to the scan control signal lines SRO1 and SRO2, the emission control signal lines EMO1 and EMO2 and the data line DL1 is connected to one subpixel SP . The pixel circuit PC shown in FIG. 2 receives a plurality of scan control signals and a plurality of emission control signals. However, depending on the type of the pixel circuit PC, one scan control signal or one emission control signal As shown in FIG.

서브 픽셀(SP)의 픽셀회로(PC)는 복수 개의 트랜지스터와 하나 이상의 커패시터를 포함할 수 있으며, 다양한 형태의 보상회로가 더 추가될 수 있다.The pixel circuit PC of the subpixel SP may include a plurality of transistors and one or more capacitors, and various types of compensation circuits may be further added.

도 1을 참조하면, 타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 게이트 구동회로(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 출력한다.1, the timing controller 110 receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a dot clock through an LVDS or TMDS interface receiving circuit connected to an image board. The timing controller 110 outputs timing control signals for controlling the operation timings of the data driver 120 and the gate driver circuits 130, 140A, and 140B based on the input timing signals.

데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip on Glass) 공정이나 TAB(Tape Automated Bonding) 등의 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.The data driver 120 includes a plurality of source drive ICs (Integrated Circuits). The source drive ICs are supplied with the data signal DATA and the source timing control signal DDC from the timing controller 110. The source driver ICs convert the data signal DATA from a digital signal into an analog signal in response to the source timing control signal DDC and supply it through the data lines DL of the display panel 100. [ The source drive ICs are connected to the data lines DL of the display panel 100 by a process such as a COG (Chip on Glass) process or a TAB (Tape Automated Bonding) process.

게이트 구동회로(130, 140A, 140B)는 레벨 시프터회로(130) 및 신호 출력회로(140A, 140B)를 포함한다. 레벨 시프터회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성될 수 있다. 레벨 시프터회로(130)는 타이밍 제어부(110)의 제어하에 클록신호라인, 스타트신호라인, 게이트하이전압라인 및 게이트로우전압라인 등을 통해 공급되는 신호 및 전압의 레벨을 시프팅한 후 신호 출력회로(140A, 140B)에 공급한다.The gate drive circuits 130, 140A and 140B include a level shifter circuit 130 and signal output circuits 140A and 140B. The level shifter circuit 130 may be formed on an external substrate connected to the display panel 100 in the form of an IC. The level shifter circuit 130 shifts the level of the signal and the voltage supplied through the clock signal line, the start signal line, the gate high voltage line and the gate low voltage line, etc., under the control of the timing control section 110, (140A, 140B).

신호 출력회로(140A, 140B)는 게이트인패널(GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성될 수 있다. 신호 출력회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성될 수 있다. 신호 출력회로(140A, 140B)는 레벨 시프터회로(130)로부터 출력된 신호 및 다양한 전압(CLK, EVST, VGH, VGL)을 기반으로 스캔제어신호를 시프트하고 출력하는 복수 개의 스테이지로 이루어진다. The signal output circuits 140A and 140B may be formed in the form of a thin film transistor on the display panel 100 by a gate-in-panel (GIP) method. The signal output circuits 140A and 140B may be formed separately in the left and right non-display areas LNA and RNA of the display panel 100. [ The signal output circuits 140A and 140B include a plurality of stages for shifting and outputting scan control signals based on the signals output from the level shifter circuit 130 and various voltages CLK, EVST, VGH, and VGL.

신호 출력회로(140A, 140B)는 서브 픽셀들에 포함된 복수 개의 트랜지스터 중 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔제어신호를 출력하는 스캔제어신호 출력회로와 서브 픽셀들에 포함된 발광 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광제어신호를 출력하는 발광제어신호 출력회로를 포함한다.The signal output circuits 140A and 140B include a scan control signal output circuit for outputting a scan control signal used for turning on or off switching transistors among a plurality of transistors included in subpixels, And a light emission control signal output circuit for outputting a light emission control signal used for turning on or off the light emission control signal.

이하, 종래에 제안된 게이트 구동회로의 문제점을 고찰하고 이를 개선하기 위한 실시예들에 대해 설명한다.Hereinafter, embodiments of the present invention for solving the problems of the conventional gate driving circuit will be described.

도 3은 종래에 제안된 게이트 구동회로의 일부를 나타낸 블록도이다.3 is a block diagram showing a part of a conventional gate driving circuit.

도 3에 도시된 바와 같이, 종래에는 게이트 구동회로의 신호 출력회로(140A, 140B) 구성시, 스캔제어신호 출력회로(SR[1], SR[2])와 발광제어신호 출력회로(EM[1], EM[2])를 따로 구성 및 배치하였다. 예컨대, 표시영역(AA)의 일측에는 스캔제어신호 출력회로(SR[1], SR[2])를 배치하고, 표시영역(AA)의 타측에는 발광제어신호 출력회로(EM[1], EM[2])를 배치하였다. 그러나 종래에 제안된 게이트 구동회로와 같이, 스캔제어신호 출력회로(SR[1], SR[2])와 발광제어신호 출력회로(EM[1], EM[2])를 각각 따로 구성할 경우, 회로가 차지하는 면적이 넓어지기 때문에 비표시영역(LNA, RNA)이 증가할 수 밖에 없다. 3, the scan control signal output circuits SR [1] and SR [2] and the emission control signal output circuits EM [1] and SR [2] 1] and EM [2]) were separately constructed and arranged. For example, scan control signal output circuits SR [1] and SR [2] are arranged on one side of the display area AA and emission control signal output circuits EM [1] and EM [ [2]). However, when the scan control signal output circuits SR [1] and SR [2] and the emission control signal output circuits EM [1] and EM [2] are separately configured as in the conventionally proposed gate drive circuit , The area occupied by the circuit is widened, and therefore the non-display area (LNA, RNA) is inevitably increased.

도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 일부를 나타낸 블록도이다. 도 4에 도시된 바와 같이, 게이트 구동회로는 스캔제어신호 출력회로(SR[1], SR[2])와 발광제어신호 출력회로(EM[1], EM[2])를 통합한 하나의 이종(異種)제어신호 통합출력회로(NSDa, NSDb)로 구성된다. 예컨대, 표시영역(AA)의 일측에는 제1발광제어신호 및 제1 스캔제어신호가 동시에 출력되는 제1 통합출력회로(NSDa)가 배치되고, 표시영역(AA)의 타측에는 제2발광제어신호 및 제2 스캔제어신호가 동시에 출력되는 제2 통합출력회로(NSDb)가 배치될 수 있다.4 is a block diagram showing a part of a gate driving circuit according to an embodiment of the present invention. 4, the gate driving circuit includes one scan control signal output circuit SR [1], SR [2] and the emission control signal output circuits EM [1] and EM [2] And a heterogeneous control signal integrated output circuit (NSDa, NSDb). For example, a first integrated output circuit NSDa for outputting the first emission control signal and the first scan control signal at the same time is disposed on one side of the display area AA, and a second emission control signal And a second integrated output circuit (NSDb) for simultaneously outputting the second scan control signal.

도 4에 도시된 바와 같이, 스캔제어신호와 발광제어신호가 단일 회로에서 출력되도록, 스캔제어신호 출력회로(SR[1], SR[2]) 및 발광제어신호 출력회로(EM[1], EM[2])를 통합하면 게이트 구동회로 및 비표시영역(LNA, RNA)의 면적을 획기적으로 줄일 수 있다.The scan control signal output circuits SR [1] and SR [2] and the emission control signal output circuits EM [1] and EM [2] are controlled so that the scan control signal and the emission control signal are outputted from a single circuit, EM [2]), the area of the gate driving circuit and the non-display area (LNA, RNA) can be drastically reduced.

도 4를 참조하면, 표시패널(100)의 일측 및 타측에는 제1 통합출력회로(NSDa)와 제2 통합출력회로(NSDb)가 각각 배치되지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 표시영역(AA)의 일측 및 타측에는 동일한 통합출력회로가 각각 배치될 수 있으며, 또는 표시영역(AA)의 일측에만 통합출력회로가 배치될 수도 있다.Referring to FIG. 4, the first integrated output circuit NSDa and the second integrated output circuit NSDb are disposed on one side and the other side of the display panel 100, respectively, but are not limited thereto. For example, the same integrated output circuit may be disposed on one side and the other side of the display area AA, or an integrated output circuit may be disposed on only one side of the display area AA.

게이트 구동회로는 복수 개의 스테이지(STG1, STG2)를 포함한다. 복수 개의 스테이지(STG1, STG2)는 입력신호를 서로 공유할 수 있고, 하나의 스테이지의 일부 출력신호가 다른 스테이지의 입력단으로 연결될 수 있다.The gate drive circuit includes a plurality of stages STG1 and STG2. The plurality of stages STG1 and STG2 may share the input signals with each other, and some output signals of one stage may be connected to the inputs of the other stages.

도 5는 도 4에 도시된 통합출력회로의 회로 구성도이다.5 is a circuit configuration diagram of the integrated output circuit shown in FIG.

도 5에 도시된 통합출력회로(NSD)는 복수 개의 스테이지 중 제N(N은 자연수) 번째 스테이지에 해당한다. 또한, 도 5에 도시된 통합출력회로(NSD)는 도 4에서 표시패널의 좌측 및 우측 비표시영역 중 어느 한 곳에 배치된 통합출력회로(NSDa, NSDb)를 나타낸다. The integrated output circuit NSD shown in FIG. 5 corresponds to the N-th (N is a natural number) stage of the plurality of stages. The integrated output circuit NSD shown in Fig. 5 shows the integrated output circuits NSDa and NSDb arranged at any one of the left and right non-display regions of the display panel in Fig.

통합출력회로(NSD)는 제1 회로부(또는 셋팅회로; SC), 제2 회로부(또는 발광제어신호 출력회로; EM), 및 제3 회로부(또는 스캔제어신호 출력회로; SR)로 구성된다. 제1 회로부(SC)는 제1 내지 제4 트랜지스터(T1 ~ T4) 및 제1 커패시터(C1)를 포함한다. 제2 회로부(EM)는 제5 내지 제6 트랜지스터(T5, T6) 및 제2 내지 제3 커패시터(C2, C3)를 포함한다. 그리고 제3 회로부(SR)는 제7 내지 제8 트랜지스터(T7, T8) 및 제4 커패시터(C4)를 포함한다.The integrated output circuit NSD is composed of a first circuit portion (or a setting circuit) SC, a second circuit portion (or a light emission control signal output circuit EM), and a third circuit portion (or a scan control signal output circuit SR). The first circuit unit SC includes first through fourth transistors T1 through T4 and a first capacitor C1. The second circuit portion EM includes the fifth to sixth transistors T5 and T6 and the second to third capacitors C2 and C3. The third circuit SR includes seventh to eighth transistors T7 and T8 and a fourth capacitor C4.

제1 트랜지스터(T1)는 제1 클록신호단(ECLK1)의 신호에 대응하여 동작하며, 스타트신호단(EVST)의 신호를 제1 노드(또는 Q2 노드; N1)에 전달한다. 이 때, 첫번째 스테이지를 제외한 다른 스테이지의 스타트신호단(EVST)은 이전 스테이지의 출력단과 연결될 수 있다. 제1 트랜지스터(T1)의 게이트전극은 제1 클록신호단(ECLK1)에, 제1 전극은 스타트신호단(EVST)에, 그리고 제2 전극은 제1 노드(N1)에 연결된다. The first transistor T1 operates in response to the signal of the first clock signal line ECLK1 and transfers the signal of the start signal stage EVST to the first node N2 or Q2 node. At this time, the start signal stage (EVST) of another stage except the first stage may be connected to the output stage of the previous stage. The gate electrode of the first transistor T1 is connected to the first clock signal line ECLK1, the first electrode to the start signal stage EVST and the second electrode to the first node N1.

제2 트랜지스터(T2)는 스타트신호단(EVST)의 신호에 대응하여 동작하며, 제2 노드(N2)를 저전위전압단(VGL)으로 방전시킨다. 제2 트랜지스터(T2)의 게이트전극은 스타트신호단(EVST)에, 제1 전극은 제2 노드(N2)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.The second transistor T2 operates in response to the signal of the start signal terminal EVST and discharges the second node N2 to the low potential voltage terminal VGL. The gate electrode of the second transistor T2 is connected to the start signal terminal EVST, the first electrode to the second node N2 and the second electrode to the low potential voltage terminal VGL.

제1 커패시터(C1)는 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이에 배치된다. 제1 커패시터(C1)의 일전극은 제1 트랜지스터(T1)의 게이트전극 및 제1 클록신호단(ECLK1)에 연결되고, 타전극은 제2 트랜지스터(T2)의 제1 전극에 연결된다. 제1 커패시터(C1)는 제3 트랜지스터(T3)를 제어하는 스위칭 트랜지스터와 같은 역할을 한다. 트랜지스터가 차지하는 면적보다 커패시터가 차지하는 면적이 작으므로 통합출력회로(NSD)의 면적을 보다 줄일 수 있다.The first capacitor C1 is disposed between the first transistor T1 and the second transistor T2. One electrode of the first capacitor C1 is connected to the gate electrode of the first transistor T1 and the first clock signal line ECLK1 and the other electrode of the first capacitor C1 is connected to the first electrode of the second transistor T2. The first capacitor C1 acts as a switching transistor for controlling the third transistor T3. Since the area occupied by the capacitor is smaller than the area occupied by the transistor, the area of the integrated output circuit (NSD) can be further reduced.

제3 트랜지스터(T3)는 제2 노드(N2)의 신호에 대응하여 동작하며, 제1 클록신호단(ECLK1)의 신호를 제3 노드(또는 QB 노드; N3)에 전달한다. 제3 트랜지스터(T3)의 게이트전극은 제2 노드(N2)에, 제1 전극은 제1 클록신호단(ECLK1)에, 그리고 제2 전극은 제3 노드(N3)에 연결된다.The third transistor T3 operates in response to the signal of the second node N2 and transmits the signal of the first clock signal ECLK1 to the third node (or the QB node N3). The gate electrode of the third transistor T3 is connected to the second node N2, the first electrode to the first clock signal terminal ECLK1 and the second electrode to the third node N3.

제4 트랜지스터(T4)는 제1 노드(N1)의 신호에 대응하여 동작하며, 제3 노드(N3)를 저전위전압단(VGL)으로 방전시킨다. 제4 트랜지스터(T4)의 게이트전극은 제1 노드(N1)에, 제1 전극은 제3 노드(N3)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.The fourth transistor T4 operates in response to the signal of the first node N1 and discharges the third node N3 to the low potential voltage terminal VGL. The gate electrode of the fourth transistor T4 is connected to the first node N1, the first electrode to the third node N3, and the second electrode to the low potential voltage terminal VGL.

제2 커패시터(C2)는 제3 노드(N3)와 저전위전압단(VGL) 사이에 배치된다. 제2 커패시터(C2)의 일전극은 제3 노드(N3)에, 그리고 타전극은 저전위전압단(VGL)에 연결된다. 제2 커패시터(C2)는 제3 노드(N3)에 충전된 전압이 빠르게 방전되지 않도록 한다.The second capacitor C2 is disposed between the third node N3 and the low potential voltage terminal VGL. One electrode of the second capacitor C2 is connected to the third node N3 and the other electrode is connected to the low potential voltage terminal VGL. The second capacitor C2 prevents the voltage charged at the third node N3 from discharging quickly.

제5 트랜지스터(T5)는 제4 노드(또는 Q 노드; N4)의 신호에 대응하여 동작하며, 고전위전압단(VGH)의 신호를 제1 출력단(EMO)으로 전달한다. 제5 트랜지스터(T5)의 게이트전극은 제4 노드(N4)에, 제1 전극은 고전위전압단(VGH)에, 그리고 제2 전극은 제1 출력단(EMO)에 연결된다. 이 때, 제1 노드(N1)와 제4 노드(N4)는 서로 연결된다.The fifth transistor T5 operates in response to the signal of the fourth node (or the Q node N4) and transmits the signal of the high potential terminal VGH to the first output terminal EMO. The gate electrode of the fifth transistor T5 is connected to the fourth node N4, the first electrode to the high potential terminal VGH and the second electrode to the first output terminal EMO. At this time, the first node N1 and the fourth node N4 are connected to each other.

제3 커패시터(C3)는 제4 노드(N4)와 제1 출력단(EMO) 사이에 배치된다. 제3 커패시터(C3)의 일전극은 제4 노드(N4)에, 그리고 타전극은 제1 출력단(EMO)에 연결된다. 제3 커패시터(C3)는 일정 시간 동안 제4 노드(N4)의 전압을 더욱 상승시키는 역할을 한다. 이로써, 보다 안정적이고 딜레이가 최소화된 발광제어신호가 출력될 수 있다.The third capacitor C3 is disposed between the fourth node N4 and the first output terminal EMO. One electrode of the third capacitor C3 is connected to the fourth node N4 and the other electrode is connected to the first output terminal EMO. The third capacitor C3 further increases the voltage of the fourth node N4 for a predetermined time. This makes it possible to output a more stable emission control signal with a minimum delay.

제6 트랜지스터(T6)는 제3 노드(N3)의 신호에 대응하여 제1 출력단(EMO)을 저전위전압단(VGL)으로 방전시킨다. 제6 트랜지스터(T6)의 게이트전극은 제3 노드(N3)에, 제1 전극은 제1 출력단(EMO)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다. The sixth transistor T6 discharges the first output terminal EMO to the low potential voltage terminal VGL corresponding to the signal of the third node N3. The gate electrode of the sixth transistor T6 is connected to the third node N3, the first electrode is connected to the first output terminal EMO, and the second electrode is connected to the low potential voltage terminal VGL.

제7 트랜지스터(T7)는 제5 노드(또는 QB2 노드; N5)의 신호에 대응하여 제2 클록신호단(SCLK1)의 신호를 제2 출력단(SRO)으로 전달한다. 제7 트랜지스터(T7)의 게이트전극은 제5 노드(N5)에, 제1 전극은 제2 클록신호단(SCLK1)에, 그리고 제2 전극은 제2 출력단(SRO)에 연결된다.The seventh transistor T7 transfers the signal of the second clock signal terminal SCLK1 to the second output terminal SRO corresponding to the signal of the fifth node (or QB2 node: N5). The gate electrode of the seventh transistor T7 is connected to the fifth node N5, the first electrode is connected to the second clock signal terminal SCLK1, and the second electrode is connected to the second output terminal SRO.

제4 커패시터(C4)는 제5 노드(N5)와 제2 출력단(SRO) 사이에 배치된다. 제4 커패시터(C4)의 일전극은 제5 노드(N5)에 연결되고, 타전극은 제2 출력단(SRO)에 연결된다. 제4 커패시터(C4)는 일정 시간 동안 제5 노드(N5)의 전압을 더욱 상승시킨다. 이로써, 보다 안정적이고 딜레이가 최소화된 스캔제어신호가 출력될 수 있다.The fourth capacitor C4 is disposed between the fifth node N5 and the second output terminal SRO. One electrode of the fourth capacitor C4 is connected to the fifth node N5, and the other electrode thereof is connected to the second output terminal SRO. The fourth capacitor C4 further increases the voltage of the fifth node N5 for a predetermined time. As a result, a more stable and delay-minimized scan control signal can be output.

제8 트랜지스터(T8)는 제4 노드(N4)의 신호에 대응하여 제2 출력단(SRO)을 저전위전압단(VGL)으로 방전시킨다. 제8 트랜지스터(T8)의 게이트전극은 제4 노드(N4)에 연결되고, 제1 전극은 제2 출력단(SRO)에 연결되고, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.The eighth transistor T8 discharges the second output terminal SRO to the low potential voltage terminal VGL corresponding to the signal of the fourth node N4. The gate electrode of the eighth transistor T8 is connected to the fourth node N4, the first electrode thereof is connected to the second output terminal SRO, and the second electrode thereof is connected to the low potential voltage terminal VGL.

한편, 저전위전압단(VGL)의 신호는 제1 전압(또는 로우전압)이며, 고전위전압단(VGH)의 신호는 제1 전압보다 높은 제2 전압(또는 하이전압)이다. 그리고 스타트신호단(EVST), 제1 클록신호단(ECLK1), 제2 클록신호단(SCLK1), 제1 출력단(EMO), 및 제2 출력단(SRO)의 신호는 제1 전압과 제2 전압 사이에서 각기 다른 타이밍으로 스윙한다. On the other hand, the signal of the low potential voltage terminal VGL is the first voltage (or the low voltage) and the signal of the high potential voltage terminal VGH is the second voltage (or the high voltage) higher than the first voltage. The signals of the start signal stage (EVST), the first clock signal terminal (ECLK1), the second clock signal terminal (SCLK1), the first output terminal (EMO) and the second output terminal (SRO) And swing at different timings.

도 5에 도시된 통합출력회로(NSD)의 회로 구성을 참조하면, 발광제어신호 출력회로(EM)와 스캔제어신호 출력회로(SR)가 제3 노드(N3)와 제4 노드(N4)를 서로 공유하도록 구성된다. 따라서, 통합출력회로(NSD)의 구성이 간단해지고 게이트 구동회로가 차지하는 면적도 최소화될 수 있다.Referring to the circuit configuration of the integrated output circuit NSD shown in FIG. 5, the emission control signal output circuit EM and the scan control signal output circuit SR are connected to the third node N3 and the fourth node N4 Respectively. Therefore, the configuration of the integrated output circuit NSD can be simplified and the area occupied by the gate drive circuit can be minimized.

한편, 통합출력회로(NSD)는 제1발광제어신호를 출력하거나 제1 발광제어신호와는 다른 제2 발광제어신호를 출력할 수 있다. 또한, 통합출력회로(NSD)는 제1 스캔제어신호를 출력하거나, 제1 스캔제어신호와는 다른 제2 스캔제어신호를 출력할 수 있다. 이와 같이, 통합출력회로(NSD)는 다양한 신호를 출력할 수 있고, 다양한 구동모드로 동작하도록 구현될 수 있다. 이에 대해서는, 도 6 및 도 7을 참조하여 자세히 설명한다.Meanwhile, the integrated output circuit NSD may output a first emission control signal or a second emission control signal different from the first emission control signal. The integrated output circuit NSD may output a first scan control signal or a second scan control signal different from the first scan control signal. As such, the integrated output circuit NSD can output various signals and can be implemented to operate in various drive modes. This will be described in detail with reference to FIG. 6 and FIG.

도 6은 도 5에 도시된 통합출력회로의 제1 구동모드에 따른 입출력 파형도이고, 도 7은 도 5에 도시된 통합출력회로의 제2 구동모드에 따른 입출력 파형도이다. FIG. 6 is an input / output waveform diagram according to the first drive mode of the integrated output circuit shown in FIG. 5, and FIG. 7 is an input / output waveform diagram according to the second drive mode of the integrated output circuit shown in FIG.

도 5 및 도 6을 참조하여 제1 발광제어신호 및 제1 스캔제어신호를 출력하는 통합출력회로의 제1 구동모드에 따른 동작을 설명한다.The operation according to the first driving mode of the integrated output circuit for outputting the first emission control signal and the first scan control signal will be described with reference to FIG. 5 and FIG.

제1 구간의 초반에는 스타트신호단(EVST)이 하이전압으로 유지되고, 제1 클록신호단(ECLK1)은 로우전압으로 유지되므로 제2 트랜지스터(T2)는 턴온 상태가 된다. 이에 따라, 제2 노드(N2)가 저전위전압단(VGL)으로 방전되므로, 제1 트랜지스터(T1)는 턴오프 상태가 된다. 이 후, 스타트신호단(EVST)의 신호가 로우전압으로 바뀌어도 제1 트랜지스터(T1)와 제3 트랜지스터(T3)는 턴오프 상태이다. 따라서, 제3 노드(N3) 및 제4 노드(N4)는 이전 프레임 상태를 유지한다. 따라서 제1 구간의 제3 노드(N3) 및 제4 노드(N4)의 상태는 이전 프레임의 제7 구간과 동일하게 로우전압 및 제3 전압으로 각각 유지된다. 제3 전압에 대해서는 제6 구간에서 다시 설명한다.In the early stage of the first section, the start signal stage EVST is maintained at a high voltage and the first clock signal line ECLK1 is held at a low voltage, so that the second transistor T2 is turned on. As a result, the second node N2 is discharged to the low potential voltage terminal VGL, so that the first transistor T1 is turned off. Thereafter, the first transistor T1 and the third transistor T3 are turned off even if the signal of the start signal terminal EVST is changed to a low voltage. Therefore, the third node N3 and the fourth node N4 maintain the previous frame state. Accordingly, the states of the third node N3 and the fourth node N4 in the first section are maintained at the low voltage and the third voltage, respectively, as in the seventh section of the previous frame. The third voltage will be described again in the sixth section.

한편, 제4 노드(N4)가 하이전압일 때, 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)는 턴온 상태이다. 따라서, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 고전위전압단(VGH)의 하이전압을 출력하고, 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 저전위전압단(VGL)의 로우전압을 출력한다.On the other hand, when the fourth node N4 is at a high voltage, the fifth transistor T5 and the eighth transistor T8 are turned on. The first output terminal EMO of the emission control signal output circuit EM outputs a high voltage of the high potential voltage terminal VGH and the second output terminal SRO of the scan control signal output circuit SR outputs a low potential And outputs a low voltage of the voltage terminal VGL.

제2 구간의 초반에는 스타트신호단(EVST)과 제1 클록신호단(ECLK1)은 로우전압을 유지한다. 이 후 제1 클록신호단(ECLK1)이 하이전압으로 바뀌면 제1 트랜지스터(T1)가 턴온 되어, 제1 노드(N1) 및 제4 노드(N4)는 스타트신호단(EVST)으로 방전되어 로우전압이 된다. In the early part of the second section, the start signal stage (EVST) and the first clock signal stage (ECLK1) hold the low voltage. Thereafter, when the first clock signal line ECLK1 is changed to a high voltage, the first transistor T1 is turned on and the first node N1 and the fourth node N4 are discharged to the start signal terminal EVST, .

스타트신호단(EVST)은 계속 로우전압을 유지하고 있으므로, 제2 트랜지스터(T2)는 턴오프 상태이고, 따라서 제2 노드(N2)는 플로팅(Floating) 상태이다. 이 때, 제1 클록신호단(ECLK1)이 하이전압으로 토글(Toggle)되면, 제1 커패시터(C1)에 의해 제2 노드(N2)의 전위도 상승된다. 이에 따라, 제3 트랜지스터(T3) 역시 턴온 된다. 제1 커패시터(C1)는 스위칭 트랜지스터의 역할을 수행하면서도 트랜지스터 대비 작은 공간을 차지하므로 네로우 베젤 구현시 효과적이다. Since the start signal stage EVST keeps the low voltage, the second transistor T2 is turned off, and thus the second node N2 is in a floating state. At this time, when the first clock signal terminal ECLK1 is toggled to a high voltage, the potential of the second node N2 is also raised by the first capacitor C1. Accordingly, the third transistor T3 is also turned on. The first capacitor C1 functions as a switching transistor and occupies a small space compared to the transistor, which is effective in implementing a narrow bezel.

제3 트랜지스터(T3)가 턴온 되면서 제1 클록신호단(ECLK1)의 신호가 제3 노드(N3)로 전달이 된다. 따라서, 제3 노드(N3)는 하이전압이 되어 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 턴온 된다. 이에 따라 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 방전되어 로우전압을 출력하고, 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 제2 클록신호단(SCLK1)의 신호를 출력한다. 제2 구간의 초반에는 제2 클록신호단(SCLK1)이 로우전압이므로 제2 출력단(SRO)으로 출력되는 스캔제어신호도 로우전압이지만, 제2 클록신호단(SCLK1)의 신호가 하이전압으로 상승하면서 제2 출력단(SRO)의 스캔제어신호는 하이전압으로 상승한다. The third transistor T3 is turned on and the signal of the first clock signal line ECLK1 is transferred to the third node N3. Accordingly, the third node N3 becomes a high voltage and the sixth transistor T6 and the seventh transistor T7 are turned on. The first output terminal EMO of the emission control signal output circuit EM is discharged to output the low voltage and the second output terminal SRO of the scan control signal output circuit SR is connected to the second clock signal terminal SCLK1, . Since the second clock signal SCLK1 is a low voltage in the early part of the second period, the scan control signal output to the second output SRO is also a low voltage, but the signal of the second clock signal SCLK1 rises to a high voltage The scan control signal of the second output terminal SRO rises to a high voltage.

제2 출력단(SRO)의 신호가 하이전압이 되면, 제4 커패시터(C4)에 의해 제5 노드(N5)가 부트스트래핑(Bootstrapping)되어 전압이 더욱 상승한다. 상승되는 전압의 크기는 제2 출력단(SRO)의 상승 크기만큼인, 하이전압과 로우전압의 차이이다. 제5 노드(N5)의 신호, 즉, 제7 트랜지스터(T7)의 게이트전극에 인가되는 전압이 하이전압 보다 더 상승하면 제7 트랜지스터(T7)의 게이트소스 전압(Vgs)이 더욱 증가한다. 따라서 제7 트랜지스터(T7)의 출력특성이 향상되므로 스캔제어신호의 딜레이가 최소화될 수 있고, 나아가서는 통합출력회로(NSD)의 신뢰성이 향상될 수 있다.When the signal of the second output terminal SRO becomes a high voltage, the fifth node N5 is bootstrapped by the fourth capacitor C4 to further increase the voltage. The magnitude of the raised voltage is the difference between the high voltage and the low voltage, which is the rising magnitude of the second output SRO. The gate source voltage Vgs of the seventh transistor T7 further increases when the signal of the fifth node N5, that is, the voltage applied to the gate electrode of the seventh transistor T7 is higher than the high voltage. Therefore, since the output characteristics of the seventh transistor T7 are improved, the delay of the scan control signal can be minimized, and the reliability of the integrated output circuit NSD can be improved.

이후 제1 클록신호단(ECLK1)의 신호가 다시 로우전압으로 하강하면 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴오프 된다. 따라서, 제3 노드(N3) 및 제4 노드(N4)는 이전 상태를 유지한다. 반면, 제2 클록신호단(SCLK1) 역시 로우전압으로 하강하기 때문에 제4 커패시터(C4)에 의해 제3 노드(N3) 및 제5 노드(N5)는 다시 하이전압으로 하강한다. 또한, 제2 클록신호단(SCLK)이 로우전압으로 하강하였기 때문에, 제2 출력단(SRO) 역시 로우전압을 출력한다. 이때, 제3 노드(N3)는 제2 커패시터(C2)에 의해 하이전압을 유지하기 때문에 제1 출력단(EMO)은 그대로 로우전압을 출력한다.Then, when the signal of the first clock signal line ECLK1 falls to the low voltage again, the first transistor T1 and the third transistor T3 are turned off. Therefore, the third node N3 and the fourth node N4 maintain the previous state. On the other hand, since the second clock signal line SCLK1 also falls to the low voltage, the third node N3 and the fifth node N5 drop to the high voltage again by the fourth capacitor C4. In addition, since the second clock signal terminal SCLK has fallen to the low voltage, the second output terminal SRO also outputs a low voltage. At this time, since the third node N3 maintains the high voltage by the second capacitor C2, the first output terminal EMO outputs the low voltage as it is.

제3 구간에서는 스타트신호단(EVST), 제1 클록신호단(ECLK1), 및 제2 클록신호단(SCLK1)에 변화가 없다. 따라서, 제3 노드(N3) 및 제4 노드(N4)도 변화없이 각각 하이전압 및 로우전압을 유지한다. 따라서, 발광제어신호 출력회로(EM)의 제1 출력단(EMO) 및 스캔제어신호 출력회로(SR)의 제2 출력단(SRO) 역시 로우전압을 유지한다. In the third period, there is no change in the start signal stage (EVST), the first clock signal stage (ECLK1), and the second clock signal stage (SCLK1). Therefore, the third node N3 and the fourth node N4 also maintain a high voltage and a low voltage, respectively, without change. Therefore, the first output terminal EMO of the emission control signal output circuit EM and the second output terminal SRO of the scan control signal output circuit SR also maintain a low voltage.

제4 구간은 제2 구간과 동일하다. 제1 클록신호단(ECLK1)이 하이전압으로 상승함에 따라, 제3 노드(N3)는 제3 트랜지스터(T3)에 의해 하이전압으로 충전되고(Node Refresh), 제4 노드(N4)는 제1 트랜지스터(T1)에 의해 방전되어 로우전압으로 유지된다. 즉, 제3 노드(N3) 및 제4 노드(N4) 모두 이전 구간인 제3 구간과 동일한 상태를 유지한다. The fourth section is the same as the second section. As the first clock signal line ECLK1 rises to a high voltage, the third node N3 is charged to a high voltage (Node Refresh) by the third transistor T3 and the fourth node N4 is charged to a high voltage And is discharged by the transistor T1 and held at a low voltage. That is, the third node N3 and the fourth node N4 maintain the same state as the third period, which is the previous period.

또한, 제1 출력단(EMO)은 제6 트랜지스터(T6)에 의해 로우전압을 출력하고, 제2 출력단(SRO)은 제2 클록신호단(SCLK1)과 동기되어 하이전압을 출력한다. 이 때, 제3 노드(N3) 및 제5 노드(N5)는 제4 커패시터(C4)에 의해 제2 클록신호단(SCLK1)과 동기되어 하이전압보다 큰 전압으로 상승한다.(Bootstraping) 또한, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 제6 트랜지스터(T6)에 의해 로우전압을 그대로 출력한다. The first output terminal EMO outputs a low voltage by the sixth transistor T6 and the second output terminal SRO outputs a high voltage in synchronization with the second clock signal terminal SCLK1. At this time, the third node N3 and the fifth node N5 rise to a voltage higher than the high voltage in synchronization with the second clock signal terminal SCLK1 by the fourth capacitor C4. (Bootstraping) The first output terminal EMO of the emission control signal output circuit EM outputs the low voltage as it is by the sixth transistor T6.

제5 구간에서 스타트신호단(EVST)의 신호가 하이전압으로 상승하면 제2 트랜지스터(T2)가 턴온 되어 제2 노드(N2)가 로우전압이 된다. 따라서, 제3 트랜지스터(T3)가 턴오프 되고, 제3 노드(N3) 및 제5 노드(N5)는 제2 커패시터(C2)에 의해 이전 상태인 하이전압으로 유지된다. 그리고 제1 노드(N1) 및 제4 노드(N4) 역시 이전 상태인 로우전압으로 유지된다. 따라서, 발광제어신호 출력회로(EM)의 제1 출력단(EMO) 및 스캔제어신호 출력회로(SR)의 제2 출력단(SRO) 각각은 이전 구간 상태 그대로 로우전압을 출력한다. In the fifth period, when the signal of the start signal stage (EVST) rises to a high voltage, the second transistor T2 is turned on and the second node N2 becomes a low voltage. Thus, the third transistor T3 is turned off, and the third node N3 and the fifth node N5 are maintained at a high voltage that is the previous state by the second capacitor C2. The first node N1 and the fourth node N4 are also maintained at the previous low voltage. Therefore, the first output terminal EMO of the emission control signal output circuit EM and the second output terminal SRO of the scan control signal output circuit SR output a low voltage in the previous section state.

제6 구간에서, 스타트신호단(EVST)이 하이전압을 유지하는 상태에서 제1 클록신호단(ECLK1)의 신호가 하이전압으로 상승하면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온 된다. 따라서, 제1 노드(N1) 및 제4 노드(N4) 역시 제1 트랜지스터(T1)에 의해 하이전압으로 상승한다. 반면, 제2 노드(N2)는 제2 트랜지스터(T2)에 의해 방전되므로 제3 트랜지스터(T3)는 턴오프 되고, 제1 노드(N1)에 연결된 제4 트랜지스터(T4)는 턴온된다. 따라서, 제3 노드(N3) 및 제5 노드(N5)는 방전되어 로우전압으로 하강한다. 이에 따라, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 하이전압을 출력하고, 스캔제어신호 출력신호(SR)의 제2 출력단(SRO)은 제8 트랜지스터(T8)에 의해 방전되어 로우전압을 출력한다. In the sixth section, when the signal of the first clock signal terminal ECLK1 rises to a high voltage in a state where the start signal terminal EVST maintains the high voltage, the first transistor T1 and the second transistor T2 Turn on. Accordingly, the first node N1 and the fourth node N4 are also raised to a high voltage by the first transistor T1. On the other hand, since the second node N2 is discharged by the second transistor T2, the third transistor T3 is turned off and the fourth transistor T4 connected to the first node N1 is turned on. Therefore, the third node N3 and the fifth node N5 are discharged and fall to a low voltage. The first output terminal EMO of the emission control signal output circuit EM outputs a high voltage and the second output terminal SRO of the scan control signal output signal SR is discharged by the eighth transistor T8. And outputs a low voltage.

한편, 제5 트랜지스터(T5)의 제1 전극은 항상 하이전압이 인가되는 고전위전압단(VGH)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제1 전압에서 제2 전압 사이에서 스윙하는 신호가 인가되는 제1 스타트신호단(EVST)에 연결된다. 따라서, 제1 출력단(EMO)이 로우전압에서 특정전압으로 상승하는 속도는 제4 노드(N4)가 로우전압에서 특정전압으로 상승하는 속도보다 빠르다. 따라서, 제4 노드(N4)는 제3 커패시터(C3)에 의해 하이전압보다 높은 부트스트래핑 전압으로 상승한다. 이에 따라 제1 출력단(EMO)은 보다 안정적이고 딜레이가 최소화된 발광제어신호를 출력할 수 있다.On the other hand, the first electrode of the fifth transistor T5 is always connected to the high voltage terminal VGH to which a high voltage is applied, and the first electrode of the first transistor T1 is connected between the first voltage and the second voltage And is connected to a first start signal stage (EVST) to which a swing signal is applied. Accordingly, the rate at which the first output terminal EMO rises from the low voltage to the specific voltage is faster than the rate at which the fourth node N4 rises from the low voltage to the specific voltage. Thus, the fourth node N4 rises to a bootstrapping voltage higher than the high voltage by the third capacitor C3. Accordingly, the first output stage EMO can output a more stable and emission-minimized emission control signal.

제7 구간 동안의 스타트신호단(EVST), 제1 클록신호단(ECLK1), 및 제2 클록신호단(SCLK1)의 신호는 이전 구간과 동일하다. 따라서, 제1 노드(N1) 및 제4 노드(N4) 역시 이전 구간 상태인 하이전압으로 유지되고, 제3 노드(N3) 및 제5 노드(N5) 역시 이전 구간 상태인 로우전압으로 유지된다. 따라서, 발광제어신호 출력회로(EM)의 제1 출력단(EMO) 및 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 이전 구간 상태 그대로 하이전압 및 로우전압을 각각 출력한다. Signals of the start signal stage (EVST), the first clock signal terminal (ECLK1), and the second clock signal terminal (SCLK1) during the seventh section are the same as the previous section. Accordingly, the first node N1 and the fourth node N4 are maintained at the high voltage in the previous section state, and the third node N3 and the fifth node N5 are maintained at the low voltage in the previous section state. Therefore, the first output terminal EMO of the emission control signal output circuit EM and the second output terminal SRO of the scan control signal output circuit SR output a high voltage and a low voltage, respectively, in the previous section state.

이상에서 설명한 통합출력회로(NSD)의 제1 구동모드에서는, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)이 로우전압을 출력하는 동안 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 토글신호를 2회 이상 출력할 수 있다.In the first drive mode of the integrated output circuit NSD described above, while the first output terminal EMO of the emission control signal output circuit EM outputs the low voltage, the second output terminal of the scan control signal output circuit SR (SRO) can output the toggle signal more than once.

도 6에 도시된 제1 클록신호단(ECLK2) 및 제2 클록신호단(SCLK2)은 다른 스테이지에서 사용될 수 있다. 본 발명의 일 실시예에서는 제1 클록신호 및 제2 클록신호가 2상으로 구현되었지만, 반드시 이에 한정하는 것은 아니다.The first clock signal terminal (ECLK2) and the second clock signal terminal (SCLK2) shown in Fig. 6 can be used in other stages. In an embodiment of the present invention, the first clock signal and the second clock signal are implemented in two phases, but the present invention is not limited thereto.

도 5 및 도 7을 참조하여 제2 발광제어신호 및 제2 스캔제어신호를 출력하는 통합출력회로(NSD)의 제2 구동모드에 따른 동작을 설명한다. 통합출력회로(NSD)의 제2 구동모드에서는, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)이 로우전압을 출력하는 동안 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 단 1회의 토글신호를 출력할 수 있다. The operation according to the second driving mode of the integrated output circuit NSD for outputting the second emission control signal and the second scan control signal will be described with reference to FIG. 5 and FIG. In the second drive mode of the integrated output circuit NSD, while the first output terminal EMO of the emission control signal output circuit EM outputs a low voltage, the second output terminal SRO of the scan control signal output circuit SR is turned on, It is possible to output a toggle signal only once.

도 7의 입출력 파형도는 도 6의 입출력 파형도와 거의 유사하므로 반복 설명은 생략한다. 도 7에 도시된 통합출력회로(NSD)의 제2 구동모드에서는 제1 클록신호단(SCLK1)의 신호가 하이전압으로 유지되는 구간이 도 6에 도시된 제1 구동모드에서보다 더 길다. 이와 같이 구현하면, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)이 로우전압을 출력하는 동안, 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 토글신호를 1회 출력하도록 제어할 수 있다.The input / output waveform diagram of FIG. 7 is substantially similar to the input / output waveform diagram of FIG. 6, and thus repetitive description will be omitted. In the second drive mode of the integrated output circuit NSD shown in Fig. 7, a period in which the signal of the first clock signal terminal SCLK1 is held at a high voltage is longer than in the first drive mode shown in Fig. The second output terminal SRO of the scan control signal output circuit SR outputs the toggle signal once while the first output terminal EMO of the emission control signal output circuit EM outputs the low voltage .

도 7을 참조하면, 발광제어신호가 로우전압으로 유지되는 동안, 스캔제어신호가 2회 이상 토글되지 않도록 하기 위하여 제2 클록신호를 4상으로 구현하였지만, 반드시 이에 한정하는 것은 아니다. Referring to FIG. 7, the second clock signal is implemented in four phases to prevent the scan control signal from toggling two or more times while the emission control signal is maintained at the low voltage. However, the present invention is not limited thereto.

도 8은 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.8 is a circuit configuration diagram of an integrated output circuit according to an embodiment of the present invention.

도 8에 도시된 회로는 도 5에 도시된 회로의 신뢰성 및 안정성을 향상시키기 위해 고안되었다. 도 8에 도시된 통합출력회로(NSD)는 제6b 트랜지스터(T6b), 및 제9 내지 제11 트랜지스터(T9 ~ T11)를 제외하고는 도 5에 도시된 통합출력회로(NSD)와 동일하므로 반복 설명은 생략한다.The circuit shown in Fig. 8 is designed to improve the reliability and stability of the circuit shown in Fig. The integrated output circuit NSD shown in Fig. 8 is the same as the integrated output circuit NSD shown in Fig. 5 except for the sixth transistor T6b and the ninth through eleventh transistors T9 through T11, The description is omitted.

도 6 및 도 7을 참조하면, 제4 노드(N4)는 하이전압보다 높은 전압인 부트스트래핑 전압으로 상승하는 부트스트래핑 구간을 포함한다. 앞서 설명한 바와 같이, 제4 노드(N4)의 부트스트래핑은 제5 트랜지스터(T5)를 안정적으로 턴온 되게 하고, 이에 따라 제1 출력단(EMO)의 응답속도가 향상될 수 있다. Referring to Figs. 6 and 7, the fourth node N4 includes a bootstrapping period in which the bootstrapping voltage rises to a voltage higher than the high voltage. As described above, the bootstrapping of the fourth node N4 causes the fifth transistor T5 to be stably turned on, and thus the response speed of the first output stage EMO can be improved.

한편, 제1 출력단(EMO)이 하이전압을 출력할 때, 제1 노드(N1) 및 제4 노드(N4)는 제1 트랜지스터(T1)를 통해 방전될 수 있다. 이를 방지하기 위하여 통합출력회로(NSD)는 제9 트랜지스터(T9)를 더 포함할 수 있다. 제9 트랜지스터(T9)는 제1 노드(N1)와 제4 노드(N4) 사이에 배치되고, 제1 노드(N1)와 제4 노드(N4)를 분리시킬 수 있다. 제9 트랜지스터(T9)의 게이트전극은 고전위전압단(VGH)에, 제1 전극은 제4 노드(N4)에, 그리고 제2 전극은 제1 노드(N1)에 연결된다.On the other hand, when the first output terminal EMO outputs a high voltage, the first node N1 and the fourth node N4 may be discharged through the first transistor T1. In order to prevent this, the integrated output circuit NSD may further include a ninth transistor T9. The ninth transistor T9 is disposed between the first node N1 and the fourth node N4 and can separate the first node N1 and the fourth node N4. The gate electrode of the ninth transistor T9 is connected to the high potential terminal VGH, the first electrode to the fourth node N4, and the second electrode to the first node N1.

제4 노드(N4)가 부트스트래핑 전압으로 유지되는 구간에서, 제4 노드(N4)는 제9 트랜지스터(T9)에 의해 제1 노드(N1)와 분리되므로, 제1 노드(N1)는 부트스트랩 없이 하이전압으로 유지된다. 이에 따라, 제9 트랜지스터(T9)는 턴오프 상태가 되고, 만일 제1 노드(N1)의 신호가 스타트신호단(EVST)으로 방전되더라도 제4 노드(N4)는 부트스트래핑 전압으로 유지될 수 있다. 따라서, 발광제어신호는 보다 안정적으로 출력될 수 있다.The fourth node N4 is separated from the first node N1 by the ninth transistor T9 in a period in which the fourth node N4 is maintained at the bootstrapping voltage, And is maintained at a high voltage. Thus, the ninth transistor T9 is turned off, and even if the signal of the first node N1 is discharged to the start signal stage EVST, the fourth node N4 can be maintained at the bootstrapping voltage . Therefore, the emission control signal can be output more stably.

통합출력회로(NSD)는 제10 트랜지스터(T10)을 더 포함할 수 있다. 제10 트랜지스터(T10)는 제3 노드(N3)와 제5 노드(N5)를 분리시킨다. 앞서 설명한 바와 같이, 제5 노드(N5) 역시 제4 커패시터(C4)에 의해 부트스트래핑 전압으로 상승되는 부트스트래핑 구간이 존재한다. 제7 트랜지스터(T7)의 게이트전극에 인가되는 부트스트래핑 전압의 방전을 최소화하기 위하여, 제5 노드(N5)는 제10 트랜지스터(T10)에 의해 제3 노드(N3)와 분리된다. 따라서, 스캔제어신호는 제7 트랜지스터(T7)에 의해 보다 안정적으로 출력될 수 있다.The integrated output circuit NSD may further include a tenth transistor T10. The tenth transistor T10 separates the third node N3 and the fifth node N5. As described above, there is a bootstrapping period in which the fifth node N5 is also raised to the bootstrapping voltage by the fourth capacitor C4. In order to minimize the discharge of the bootstrapping voltage applied to the gate electrode of the seventh transistor T7, the fifth node N5 is separated from the third node N3 by the tenth transistor T10. Therefore, the scan control signal can be output more stably by the seventh transistor T7.

한편, 유기발광소자가 발광하는 시간을 제어하는 발광제어신호는 일반적으로 하이전압으로 유지되는 시간이 매우 길다. 마찬가지로, 제1 출력단(EMO)을 통해 출력되는 발광제어신호는 하이전압으로 유지되는 구간이 로우전압으로 유지되는 구간보다 상대적으로 길다. 또한, 통합출력회로(NSD)의 제3 노드(N3)는 로우전압으로 유지되는 구간이 하이전압으로 유지되는 구간 보다 상대적으로 더 길다. 따라서, 도 5에 도시된 제6 트랜지스터(T6)는 턴오프 상태로 유지되는 구간이 턴온 상태로 유지되는 구간보다 상대적으로 더 길다. On the other hand, the emission control signal for controlling the emission time of the organic light emitting diode generally has a very long time to be maintained at a high voltage. Likewise, the emission control signal output through the first output stage EMO is relatively longer than a period in which a period in which a high voltage is maintained is maintained in a low voltage. Further, the third node N3 of the integrated output circuit NSD is relatively longer than a period in which the section maintained at the low voltage is maintained at the high voltage. Therefore, the sixth transistor T6 shown in FIG. 5 is relatively longer than the period in which the section in which the sixth transistor T6 is maintained in the turn-off state is maintained in the turn-on state.

트랜지스터는 일반적으로 턴오프 상태일 때, 제1 전극과 제2 전극의 전압차이가 클수록 심한 정션 스트레스(Junction Stress)를 받는다. 도 5에 도시된 제6 트랜지스터(T6)의 게이트 전극은 제3 노드(N3)에, 제1 전극은 제1 출력단(EMO)에, 제2 전극은 저전위전압단(VGL)에 연결된다. 따라서, 제6 트랜지스터(T6)는 통합출력회로(NSD)에 포함된 다른 트랜지스터에 비하여 턴오프 구간이 상대적으로 더 길고, 이에 따라 다른 트랜지스터에 비하여 더 큰 정션 스트레스에 노출된다. 따라서, 제6 트랜지스터(T6)는 열화가 빠르게 진행되어 소자의 특성변화가 발생할 수 있다. 결국 통합출력회로(NSD)의 신뢰성은 약화될 수 있다.When the transistor is in a generally turned off state, the greater the voltage difference between the first electrode and the second electrode, the stronger the junction stress. The gate electrode of the sixth transistor T6 shown in FIG. 5 is connected to the third node N3, the first electrode to the first output terminal EMO, and the second electrode to the low potential voltage terminal VGL. Thus, the sixth transistor T6 is relatively longer in the turn-off interval than the other transistors included in the integrated output circuit NSD, thereby being exposed to a larger junction stress than the other transistors. Therefore, degradation of the sixth transistor T6 may progress rapidly, resulting in a change in characteristics of the device. As a result, the reliability of the integrated output circuit (NSD) can be weakened.

제6 트랜지스터(T6)의 열화를 최소화하기 위하여 제6 트랜지스터(T6)와 저전위전압단(VGL) 사이에 제6b 트랜지스터(T6b)를 더 배치할 수 있다. 이에 따라, 제6 트랜지스터(T6)에 걸리는 정션 스트레스를 분산시킬 수 있다. 제6b 트랜지스터(T6b)의 게이트 전극은 제3 노드(N3) 및 제6 트랜지스터(T6)의 게이트 전극과 공통으로 연결된다. 그리고 제6b 트랜지스터(T6b)의 제1 전극은 제6 트랜지스터(T6)의 제2 전극과 연결되고, 제6b 트랜지스터(T6b)의 제1 전극은 제2 전극은 저전위전압단(VGL)과 연결된다. The sixth transistor T6b may be further disposed between the sixth transistor T6 and the low potential voltage terminal VGL to minimize deterioration of the sixth transistor T6. Thus, the junction stress applied to the sixth transistor T6 can be dispersed. The gate electrode of the sixth transistor T6b is commonly connected to the gate electrode of the third node N3 and the sixth transistor T6. The first electrode of the sixth transistor T6b is connected to the second electrode of the sixth transistor T6 and the second electrode of the sixth transistor T6b is connected to the low potential terminal VGL do.

한편, 통합출력회로(NSD)는 제11 트랜지스터(T11)을 더 포함할 수 있다. 제11 트랜지스터(T11)는 제6 트랜지스터(T6)와 제6b 트랜지스터(T6b) 사이에 특정 전압을 인가하여 제6 트랜지스터(T6)의 정션 스트레스를 인위적으로 저감시킬 수 있다. 제11 트랜지스터(T11)의 게이트전극은 제1 출력단(EMO)에, 제1 전극은 고전위전압단(VGH)에, 그리고 제2 전극은 제6 트랜지스터(T6)의 제2 전극에 연결된다. Meanwhile, the integrated output circuit NSD may further include an eleventh transistor T11. The eleventh transistor T11 can artificially reduce the junction stress of the sixth transistor T6 by applying a specific voltage between the sixth transistor T6 and the sixth transistor T6b. The gate electrode of the eleventh transistor T11 is connected to the first output terminal EMO, the first electrode to the high potential terminal VGH and the second electrode to the second electrode of the sixth transistor T6.

제6 트랜지스터(T6)가 턴오프 상태로 유지되는 구간 동안, 제1 출력단(EMO)과 연결된 제11 트랜지스터(T11)는 제6 트랜지스터(T6)의 제2 전극에 하이전압을 인가한다. 따라서, 제11 트랜지스터(T11)는 제6 트랜지스터(T6)가 정션 스트레스에 최소한으로 노출되도록 제어할 수 있다. 이로써, 제6 트랜지스터(T6)의 소자 열화는 최소한으로 줄어들 수 있고, 통합출력회로(NSD)의 신뢰성은 더욱 향상될 수 있다.The eleventh transistor T11 connected to the first output terminal EMO applies a high voltage to the second electrode of the sixth transistor T6 during the period in which the sixth transistor T6 is kept in the turned off state. Therefore, the eleventh transistor T11 can control the sixth transistor T6 to minimize the junction stress. As a result, the element deterioration of the sixth transistor T6 can be minimized, and the reliability of the integrated output circuit NSD can be further improved.

도 8의 통합출력회로(NSD)는 도 5의 통합출력회로(NSD)과 비교하여 제6b 트랜지스터(T6b), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 및 제11 트랜지스터(T11)가 추가된 것으로 예시되었지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 및 제6b 트랜지스터(T6b) 중 하나 또는 둘 이상의 트랜지스터가 도 5의 통합출력회로(NSD)에 추가되어 구성될 수 있다.The integrated output circuit NSD of FIG. 8 includes the sixth transistor T6b, the ninth transistor T9, the tenth transistor T10 and the eleventh transistor T11 in comparison with the integrated output circuit NSD of FIG. However, the present invention is not limited thereto. For example, one or two or more of the ninth transistor T9, the tenth transistor T10, the eleventh transistor T11, and the sixth transistor T6b may be added to the integrated output circuit NSD of FIG. 5 .

이상 본 발명의 실시예에 따른 통합출력회로(NSD)는 표시패널 구동을 위한 스캔제어신호와 발광제어신호를 동시에 출력할 수 있다. 이에 따라, 베젤 크기를 최소화하여 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진 확보에 유리한 효과가 있다.The integrated output circuit NSD according to the embodiment of the present invention can simultaneously output the scan control signal and the emission control signal for driving the display panel. Accordingly, the bezel size can be minimized, thereby realizing the narrow bezel implementation and advantageous in securing the design margin.

본 명세서의 실시예에 따른 게이트 구동회로 및 표시장치는 다음과 같이 설명될 수 있다.The gate drive circuit and the display device according to the embodiment of the present invention can be described as follows.

본 발명의 일 실시예에 따른 서로 종속적으로 접속된 복수의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수의 스테이지 중 제N번째 스테이지는 스타트신호단 및 제1 클록신호단에 연결되며 제1 노드 및 제2 노드를 제어하는 제1 회로, 제1 노드 및 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로, 및 제3 노드 및 제4 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제3 회로를 포함한다. 제2 회로 및 상기 제3 회로는 제2 노드 및 제3 노드를 교차 공유하도록 구성된다. There is provided a gate drive circuit including a plurality of stages connected to each other in a dependent manner according to an embodiment of the present invention. An Nth stage of the plurality of stages is connected to the start signal stage and the first clock signal stage and includes a first circuit for controlling the first node and the second node, a first circuit connected to the first node and the second node, And a third circuit connected to the third node and the fourth node for outputting a scan control signal to the second output terminal. The second circuit and the third circuit are configured to cross-share the second node and the third node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 회로는 제1 노드를 충전시키는 제1 트랜지스터, 제2 노드를 충전시키는 제2 트랜지스터, 제2 노드를 방전시키는 제3 트랜지스터, 제1 클록신호단과 제5 노드 사이에 배치된 제1 커패시터, 및 제5 노드를 방전시키는 제4 트랜지스터를 포함할 수 있다.In a gate driving circuit according to an embodiment of the present invention, the first circuit includes a first transistor for charging a first node, a second transistor for charging a second node, a third transistor for discharging a second node, A first capacitor disposed between the clock signal stage and the fifth node, and a fourth transistor discharging the fifth node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터의 게이트는 상기 제1 클록신호단에 연결되고, 제2 트랜지스터의 게이트는 제5 노드에 연결되고, 제3 트랜지스터의 게이트는 제1 노드에 연결되고, 제4 트랜지스터의 게이트는 제1 트랜지스터의의 드레인에 연결될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the gate of the first transistor is connected to the first clock signal terminal, the gate of the second transistor is connected to the fifth node, And the gate of the fourth transistor may be coupled to the drain of the first transistor.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제2 회로는 제1 출력단을 충전시키는 제5 트랜지스터, 제1 출력단을 방전시키는 제6 트랜지스터, 및 제3 노드와 제1 출력단 사이에 배치되는 제2 커패시터를 포함할 수 있다.In the gate driving circuit according to an embodiment of the present invention, the second circuit includes a fifth transistor for charging the first output terminal, a sixth transistor for discharging the first output terminal, and a sixth transistor for discharging the first output terminal, And a second capacitor.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제5 트랜지스터의 게이트는 제3 노드에 연결되고, 제6 트랜지스터의 게이트는 제2 노드에 연결될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the gate of the fifth transistor may be connected to the third node, and the gate of the sixth transistor may be connected to the second node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 회로는 제2 클록신호단의 신호를 제2 출력단으로 충전시키는 제7 트랜지스터, 제2 출력단을 방전시키는 제8 트랜지스터, 및 제4 노드와 제2 출력단 사이에 배치되는 제3 커패시터를 포함할 수 있다.In the gate driving circuit according to an embodiment of the present invention, the third circuit may include a seventh transistor for charging the second clock signal terminal to the second output terminal, an eighth transistor for discharging the second output terminal, And a third capacitor disposed between the first output terminal and the second output terminal.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제7 트랜지스터의 게이트는 제4 노드에 연결되고, 제8 트랜지스터의 게이트는 제3 노드에 연결될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the gate of the seventh transistor may be connected to the fourth node, and the gate of the eighth transistor may be connected to the third node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호는 발광제어신호가 로우로 출력되는 동안 제2 클록신호단의 신호와 동기화될 수 있다.In the gate driver circuit according to an embodiment of the present invention, the scan control signal may be synchronized with the signal of the second clock signal terminal while the emission control signal is output to the low level.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 노드와 제3 노드 사이에 배치되는 제9 트랜지스터를 더 포함하고, 제9 트랜지스터는 제1 노드와 제3 노드를 분리하여 제3 노드의 방전 및 발광제어신호의 딜레이가 최소화되도록 제어할 수 있다.The gate driving circuit according to an embodiment of the present invention further includes a ninth transistor disposed between the first node and the third node, wherein the ninth transistor separates the first node and the third node, And the delay of the emission control signal is minimized.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제2 노드와 제4 노드 사이에 배치되는 제10 트랜지스터를 더 포함하고, 제10 트랜지스터는 제2 노드와 제4 노드를 분리하여 제4 노드의 방전 및 스캔제어신호의 딜레이가 최소화되도록 제어할 수 있다.The gate driving circuit according to an embodiment of the present invention further includes a tenth transistor disposed between a second node and a fourth node, wherein the tenth transistor separates the second node and the fourth node, And the delay of the scan control signal can be minimized.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제6 트랜지스터와 제1 출력단 사이에 배치되는 제11 트랜지스터를 더 포함하고, 제11 트랜지스터의 게이트는 제5 트랜지스터의 게이트 및 제2 노드와 공통으로 연결될 수 있다.The gate driving circuit according to an embodiment of the present invention further includes an eleventh transistor disposed between the sixth transistor and the first output terminal, and the gate of the eleventh transistor is common to the gate and the second node of the fifth transistor .

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제6 트랜지스터의 드레인 및 제11 트랜지스터의 소스에 연결되는 제12 트랜지스터를 더 포함하고, 제12 트랜지스터는 제6 트랜지스터의 드레인에 특정 전압을 인가하여, 제6 트랜지스터 또는 제11 트랜지스터의 정션 스트레스가 최소화되도록 제어할 수 있다.The gate driving circuit according to an embodiment of the present invention further includes a drain of the sixth transistor and a twelfth transistor connected to the source of the eleventh transistor, and the twelfth transistor may apply a specific voltage to the drain of the sixth transistor So that the junction stress of the sixth transistor or the eleventh transistor can be minimized.

본 발명의 일 실시예에 따른 게이트 구동회로는 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 제어회로, 및 제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 제어회로가 통합되어 구성된다. 발광제어신호가 제1 전압으로 출력되는 동안 스캔제어신호는 제1 전압보다 높은 제2 전압으로 1회 출력되는 제 1 동작 모드와 발광제어신호가 제1 전압으로 출력되는 동안 스캔제어신호는 제1 전압보다 높은 제2 전압으로 2회 이상 출력되는 제 2 동작 모드를 함께 지원한다.The gate driving circuit according to an embodiment of the present invention includes a scan control signal control circuit for outputting a scan control signal through a first output terminal and a light emission control signal control circuit for outputting a light emission control signal through a second output terminal, do. A first operation mode in which the scan control signal is output once to the second voltage higher than the first voltage while the emission control signal is output to the first voltage and the scan control signal is output to the first operation mode while the emission control signal is output to the first voltage, And a second operation mode in which the voltage is outputted twice or more at a second voltage higher than the voltage.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 제어회로 및 발광제어신호 제어회로는 Q 노드 및 QB 노드를 공유한다.In the gate driver circuit according to an embodiment of the present invention, the scan control signal control circuit and the emission control signal control circuit share the Q node and the QB node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 제어회로는 QB 노드에 연결된 제1 트랜지스터를 포함하고, 제1 트랜지스터는 QB 노드의 신호에 대응하여 제1 출력단으로 제1 클록신호단의 신호가 출력되도록 제어할 수 있다.In a gate driving circuit according to an embodiment of the present invention, a scan control signal control circuit includes a first transistor connected to a QB node, a first transistor corresponding to a signal of a QB node, So that it is possible to control the output of the signal of the stage.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 제어회로는 Q 노드에 연결된 제2 트랜지스터를 포함하고, 제2 트랜지스터는 Q 노드의 신호에 대응하여 제1 출력단을 방전시키도록 제어할 수 있다.In the gate driving circuit according to an embodiment of the present invention, the scan control signal control circuit includes a second transistor connected to the Q node, and the second transistor controls the first output terminal in response to the signal of the Q node can do.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, QB 노드와 제1 출력단 사이에 배치된 제1 커패시터를 더 포함하며, 제1 출력단이 제2 전압을 출력하는 동안 QB 노드는 제1 커패시터에 의해 상기 제2 전압보다 높은 제3 전압으로 상승할 수 있다.The gate driving circuit according to an embodiment of the present invention further includes a first capacitor disposed between the QB node and the first output terminal and the QB node is connected to the first capacitor while the first output terminal outputs the second voltage. To a third voltage higher than the second voltage.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 동작 모드 및 제2 동작 모드에서 스캔제어신호는 발광제어신호가 제1 전압으로 출력되는 동안 제1 클록신호단의 신호와 동기될 수 있다.In the gate driving circuit according to an embodiment of the present invention, in the first operation mode and the second operation mode, the scan control signal may be synchronized with the signal of the first clock signal terminal while the emission control signal is output to the first voltage have.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 발광제어신호 제어회로는 Q 노드에 연결된 제3 트랜지스터를 포함하고, 제3 트랜지스터는 Q 노드의 신호에 대응하여 제2 출력단으로 발광제어신호가 출력되도록 제어할 수 있다.In the gate driving circuit according to an embodiment of the present invention, the emission control signal control circuit includes a third transistor connected to the Q node, and the third transistor corresponds to the signal of the Q node and emits the emission control signal to the second output terminal And the like.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 발광제어신호 제어회로는 QB 노드에 연결된 제4 트랜지스터를 포함하고, 제4 트랜지스터는 QB 노드의 신호에 대응하여 제2 출력단을 방전시키도록 제어할 수 있다.In the gate driving circuit according to an embodiment of the present invention, the emission control signal control circuit includes a fourth transistor connected to the QB node, and the fourth transistor controls the second output terminal in response to the signal of the QB node can do.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, Q 노드와 제2 출력단 사이에 배치된 제2 커패시터를 더 포함하며, 제2 출력단이 제1 전압을 출력하는 동안 Q 노드는 제2 커패시터에 의해 제1 전압보다 높은 제2 전압으로 상승할 수 있다.The gate driving circuit according to an embodiment of the present invention further includes a second capacitor disposed between the Q node and the second output terminal and the Q node is connected to the second capacitor while the second output terminal outputs the first voltage. To a second voltage higher than the first voltage.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 트랜지스터가 턴온 되는 구간동안 제2 출력단은 고전위전압단의 신호를 출력하도록 구성될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the second output terminal may be configured to output a signal of a high potential terminal during a period in which the third transistor is turned on.

본 발명의 일 실시예에 따른 표시장치는 화소들이 있는 표시부, 표시부와 인접한 비표시부, 및 비표시부에 있으며 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함한다. 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 통합된 구조의 회로부가 없는 표시장치에 비하여 비표시부의 영역이 축소된다.A display device according to an embodiment of the present invention includes a display portion having pixels, a non-display portion adjacent to the display portion, and a circuit portion in a non-display portion and outputting control signals related to the operation of the pixels. The circuit portion has a structure in which the scan control signal output circuit and the light emission control signal output circuit are integrated, and the area of the non-display portion is reduced as compared with a display device having no integrated circuit portion.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 제어회로는 제1 출력단을 통해 스캔제어신호를 출력하고, 발광제어신호 제어회로는 제2 출력단을 통해 발광제어신호를 출력할 수 있다. In the gate driving circuit according to an embodiment of the present invention, the scan control signal control circuit outputs a scan control signal through the first output terminal, and the emission control signal control circuit outputs the emission control signal through the second output terminal have.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 제어회로 및 발광제어신호 제어회로는 Q 노드 및 QB 노드를 서로 공유하도록 구성될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the scan control signal control circuit and the emission control signal control circuit may be configured to share the Q node and the QB node with each other.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 출력단을 충전시키는 제1 트랜지스터는 QB 노드를 통해 제2 출력단을 방전시키는 제2 트랜지스터와 연결되고, 제1 출력단을 방전시키는 제3 트랜지스터는 Q 노드를 통해 제2 출력단을 충전시키는 제4 트랜지스터와 연결될 수 있다.In the gate driving circuit according to an embodiment of the present invention, the first transistor for charging the first output terminal is connected to the second transistor for discharging the second output terminal through the QB node, the third transistor for discharging the first output terminal, May be coupled to a fourth transistor that charges the second output through a Q node.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 출력단과 제1 트랜지스터의 게이트 사이에 배치되는 제1 커패시터를 포함하고, 스캔제어신호는 제1 커패시터에 의해 안정적으로 출력되도록 구성할 수 있다.The gate driving circuit according to an embodiment of the present invention may include a first capacitor disposed between the first output terminal and the gate of the first transistor and the scan control signal may be configured to be stably output by the first capacitor. have.

본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제2 출력단과 Q 노드 사이에 배치되는 제2 커패시터를 포함하고, 발광제어신호는 제2 커패시터에 의해 안정적으로 출력되도록 구성할 수 있다.The gate driving circuit according to an embodiment of the present invention may include a second capacitor disposed between the second output terminal and the Q node, and the emission control signal may be stably output by the second capacitor.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140A, 140B: 게이트 구동회로
SR[1], SR[2]: 스캔제어신호 출력회로
EM[1], EM[2]: 발광제어신호 출력회로
NSD: 통합출력회로100: display panel 110: timing controller
120: Data driver 130, 140A, 140B: Gate driver circuit
SR [1], SR [2]: scan control signal output circuit
EM [1], EM [2]: emission control signal output circuit
NSD: Integrated Output Circuit

Claims (28)

복수 개의 스테이지를 포함하는 게이트 구동회로에 있어서,
상기 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는,
스타트신호단 및 제1 클록신호단에 연결되며 제1 노드 및 제2 노드를 제어하는 제1 회로;
상기 제1 노드 및 상기 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로; 및
제3 노드 및 제4 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제3 회로를 포함하며,
상기 제2 회로 및 상기 제3 회로는 상기 제2 노드 및 상기 제3 노드를 교차 공유하도록 구성된, 게이트 구동회로.In a gate drive circuit including a plurality of stages,
And an Nth (N is a positive integer) stage of the plurality of stages,
A first circuit coupled to the start signal stage and the first clock signal stage and controlling the first node and the second node;
A second circuit coupled to the first node and the second node for outputting a light emission control signal to a first output terminal; And
And a third circuit coupled to the third node and the fourth node for outputting a scan control signal to a second output terminal,
Wherein the second circuit and the third circuit are configured to cross-share the second node and the third node. 제1 항에 있어서,
상기 제1 회로는,
제1 노드를 충전시키는 제1 트랜지스터;
상기 제2 노드를 충전시키는 제2 트랜지스터;
상기 제2 노드를 방전시키는 제3 트랜지스터;
상기 제1 클록신호단과 제5 노드 사이에 배치된 제1 커패시터; 및
상기 제5 노드를 방전시키는 제4 트랜지스터를 포함하는, 게이트 구동회로.The method according to claim 1,
The first circuit comprising:
A first transistor for charging a first node;
A second transistor for charging the second node;
A third transistor for discharging the second node;
A first capacitor disposed between the first clock signal terminal and a fifth node; And
And a fourth transistor for discharging the fifth node. 제2 항에 있어서,
상기 제1 트랜지스터의 게이트는 상기 제1 클록신호단에 연결되고,
상기 제2 트랜지스터의 게이트는 상기 제5 노드에 연결되고,
상기 제3 트랜지스터의 게이트는 상기 제1 노드에 연결되고,
상기 제4 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인에 연결된, 게이트 구동회로.3. The method of claim 2,
A gate of the first transistor is connected to the first clock signal terminal,
A gate of the second transistor is connected to the fifth node,
A gate of the third transistor is connected to the first node,
And a gate of the fourth transistor is connected to a drain of the first transistor. 제2 항에 있어서,
상기 제2 회로는,
상기 제1 출력단을 충전시키는 제5 트랜지스터;
상기 제1 출력단을 방전시키는 제6 트랜지스터; 및
상기 제3 노드와 상기 제1 출력단 사이에 배치되는 제2 커패시터를 포함하는, 게이트 구동회로.3. The method of claim 2,
The second circuit comprising:
A fifth transistor for charging the first output terminal;
A sixth transistor for discharging the first output terminal; And
And a second capacitor disposed between the third node and the first output terminal. 제4 항에 있어서,
상기 제5 트랜지스터의 게이트는 상기 제3 노드에 연결되고,
상기 제6 트랜지스터의 게이트는 상기 제2 노드에 연결되는, 게이트 구동회로.5. The method of claim 4,
A gate of the fifth transistor is connected to the third node,
And a gate of the sixth transistor is coupled to the second node. 제4 항에 있어서,
상기 제3 회로는,
제2 클록신호단의 신호를 상기 제2 출력단으로 충전시키는 제7 트랜지스터;
상기 제2 출력단을 방전시키는 제8 트랜지스터; 및
상기 제4 노드와 상기 제2 출력단 사이에 배치되는 제3 커패시터를 포함하는, 게이트 구동회로.5. The method of claim 4,
The third circuit comprising:
A seventh transistor for charging a signal at a second clock signal terminal to the second output terminal;
An eighth transistor for discharging the second output terminal; And
And a third capacitor disposed between the fourth node and the second output terminal. 제6 항에 있어서,
상기 제7 트랜지스터의 게이트는 상기 제4 노드에 연결되고,
상기 제8 트랜지스터의 게이트는 상기 제3 노드에 연결되는, 게이트 구동회로.The method according to claim 6,
A gate of the seventh transistor is connected to the fourth node,
And a gate of the eighth transistor is connected to the third node. 제6 항에 있어서,
상기 스캔제어신호는 상기 발광제어신호가 로우로 출력되는 동안 상기 제2 클록신호단의 신호와 동기화되는, 게이트 구동회로.The method according to claim 6,
Wherein the scan control signal is synchronized with the signal of the second clock signal terminal while the emission control signal is output low. 제6 항에 있어서,
상기 제1 노드와 상기 제3 노드 사이에 배치되는 제9 트랜지스터를 더 포함하고, 상기 제9 트랜지스터는 상기 제1 노드와 상기 제3 노드를 분리하여 상기 제3 노드의 방전 및 상기 발광제어신호의 딜레이가 최소화되도록 제어하는, 게이트 구동회로.The method according to claim 6,
Further comprising a ninth transistor disposed between the first node and the third node, wherein the ninth transistor separates the first node and the third node to generate a discharge of the third node, A gate drive circuit that controls delay to be minimized. 제6 항에 있어서,
상기 제2 노드와 상기 제4 노드 사이에 배치되는 제10 트랜지스터를 더 포함하고, 상기 제10 트랜지스터는 상기 제2 노드와 상기 제4 노드를 분리하여 상기 제4 노드의 방전 및 상기 스캔제어신호의 딜레이가 최소화되도록 제어하는, 게이트 구동회로.The method according to claim 6,
And a tenth transistor disposed between the second node and the fourth node, wherein the tenth transistor separates the second node and the fourth node to generate a discharge of the fourth node and a voltage of the scan control signal A gate drive circuit that controls delay to be minimized. 제3 항에 있어서,
상기 제6 트랜지스터와 상기 제1 출력단 사이에 배치되는 제11 트랜지스터를 더 포함하고, 상기 제11 트랜지스터의 게이트는 상기 제5 트랜지스터의 게이트 및 상기 제2 노드와 공통으로 연결되는, 게이트 구동회로.The method of claim 3,
Further comprising an eleventh transistor disposed between the sixth transistor and the first output terminal, wherein a gate of the eleventh transistor is connected in common with a gate of the fifth transistor and the second node. 제11 항에 있어서,
상기 제6 트랜지스터의 드레인 및 상기 제11 트랜지스터의 소스에 연결되는 제12 트랜지스터를 더 포함하고, 상기 제12 트랜지스터는 상기 제6 트랜지스터의 드레인에 특정 전압을 인가하여, 상기 제6 트랜지스터 또는 상기 제11 트랜지스터의 정션 스트레스가 최소화되도록 제어하는, 게이트 구동회로.12. The method of claim 11,
And a 12th transistor connected to a drain of the sixth transistor and a source of the eleventh transistor, wherein the 12th transistor applies a specific voltage to a drain of the sixth transistor, and the sixth transistor or the 11th transistor A gate drive circuit that controls the junction stress of the transistor to be minimized. 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 제어회로; 및
제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 제어회로가 통합되어 구성되며,
상기 발광제어신호가 제1 전압으로 출력되는 동안 상기 스캔제어신호는 상기 제1 전압보다 높은 제2 전압으로 1회 출력되는 제 1 동작 모드와 상기 발광제어신호가 제1 전압으로 출력되는 동안 상기 스캔제어신호는 상기 제1 전압보다 높은 제2 전압으로 2회 이상 출력되는 제 2 동작 모드를 함께 지원하는, 게이트 구동회로.A scan control signal control circuit for outputting a scan control signal through a first output terminal; And
And a light emission control signal control circuit for outputting a light emission control signal through a second output terminal,
The scan control signal is output to the first voltage at a second voltage higher than the first voltage while the emission control signal is output at the first voltage, and a second operation mode during which the scan control signal And a second operation mode in which the control signal is outputted twice or more at a second voltage higher than the first voltage. 제13 항에 있어서,
상기 스캔제어신호 제어회로 및 상기 발광제어신호 제어회로는 Q 노드 및 QB 노드를 공유하는, 게이트 구동회로.14. The method of claim 13,
Wherein the scan control signal control circuit and the emission control signal control circuit share a Q node and a QB node. 제14 항에 있어서,
상기 스캔제어신호 제어회로는 상기 QB 노드에 연결된 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 QB 노드의 신호에 대응하여 상기 제1 출력단으로 제1 클록신호단의 신호가 출력되도록 제어하는, 게이트 구동회로.15. The method of claim 14,
Wherein the scan control signal control circuit includes a first transistor connected to the QB node and the first transistor controls the first clock signal terminal to output a signal corresponding to the signal of the QB node to the first output terminal, Gate drive circuit. 제15 항에 있어서,
상기 스캔제어신호 제어회로는 상기 Q 노드에 연결된 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 Q 노드의 신호에 대응하여 상기 제1 출력단을 방전시키도록 제어하는, 게이트 구동회로.16. The method of claim 15,
Wherein the scan control signal control circuit includes a second transistor connected to the Q node and the second transistor controls to discharge the first output terminal corresponding to the signal of the Q node. 제15 항에 있어서,
상기 QB 노드와 상기 제1 출력단 사이에 배치된 제1 커패시터를 더 포함하며, 상기 제1 출력단이 상기 제2 전압을 출력하는 동안 상기 QB 노드는 상기 제1 커패시터에 의해 상기 제2 전압보다 높은 제3 전압으로 상승하는, 게이트 구동회로.16. The method of claim 15,
Further comprising a first capacitor disposed between the QB node and the first output terminal, wherein the QB node is coupled to the first capacitor by the first capacitor while the first output terminal outputs the second voltage, A gate drive circuit that rises to three voltages. 제15 항에 있어서,
상기 제1 동작 모드 및 상기 제2 동작 모드에서 상기 스캔제어신호는 상기 발광제어신호가 상기 제1 전압으로 출력되는 동안 상기 제1 클록신호단의 신호와 동기되는, 게이트 구동회로.16. The method of claim 15,
Wherein the scan control signal in the first operation mode and the second operation mode is synchronized with the signal of the first clock signal terminal while the emission control signal is output to the first voltage. 제13 항에 있어서,
상기 발광제어신호 제어회로는 상기 Q 노드에 연결된 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터는 상기 Q 노드의 신호에 대응하여 상기 제2 출력단으로 상기 발광제어신호가 출력되도록 제어하는, 게이트 구동회로.14. The method of claim 13,
Wherein the emission control signal control circuit includes a third transistor connected to the Q node and the third transistor controls the emission control signal to be output to the second output terminal in response to the signal of the Q node, . 제19 항에 있어서,
상기 발광제어신호 제어회로는 상기 QB 노드에 연결된 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 QB 노드의 신호에 대응하여 상기 제2 출력단을 방전시키도록 제어하는, 게이트 구동회로.20. The method of claim 19,
Wherein the emission control signal control circuit includes a fourth transistor coupled to the QB node and the fourth transistor controls to discharge the second output terminal in response to the signal of the QB node. 제19 항에 있어서,
상기 Q 노드와 상기 제2 출력단 사이에 배치된 제2 커패시터를 더 포함하며, 상기 제2 출력단이 제1 전압을 출력하는 동안 상기 Q 노드는 상기 제2 커패시터에 의해 상기 제1 전압보다 높은 제2 전압으로 상승하는, 게이트 구동회로.20. The method of claim 19,
And a second capacitor disposed between the Q node and the second output terminal, wherein the Q node outputs a second voltage higher than the first voltage by the second capacitor while the second output terminal outputs a first voltage, A gate drive circuit that rises to a voltage. 제19 항에 있어서,
상기 제3 트랜지스터가 턴온 되는 구간동안 상기 제2 출력단은 고전위전압단의 신호를 출력하도록 구성된, 게이트 구동회로.20. The method of claim 19,
And the second output terminal is configured to output a signal of a high potential terminal during a period in which the third transistor is turned on. 화소들이 있는 표시부;
상기 표시부와 인접한 비표시부; 및
상기 비표시부에 있으며 상기 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함하고,
상기 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 상기 통합된 구조의 회로부가 없는 표시장치에 비하여 상기 비표시부의 영역이 축소된, 표시장치.A display unit having pixels;
A non-display portion adjacent to the display portion; And
And a circuit section in the non-display section and outputting control signals associated with the operation of the pixels,
Wherein the non-display area of the non-display area is reduced as compared with a display device having no integrated circuit structure. 제23 항에 있어서,
상기 스캔제어신호 제어회로는 제1 출력단을 통해 스캔제어신호를 출력하고, 상기 발광제어신호 제어회로는 제2 출력단을 통해 발광제어신호를 출력하는, 표시장치.24. The method of claim 23,
Wherein the scan control signal control circuit outputs a scan control signal through a first output terminal and the emission control signal control circuit outputs a light emission control signal through a second output terminal. 제24 항에 있어서,
상기 스캔제어신호 제어회로 및 상기 발광제어신호 제어회로는 Q 노드 및 QB 노드를 서로 공유하도록 구성된, 표시장치.25. The method of claim 24,
And the scan control signal control circuit and the emission control signal control circuit are configured to share the Q node and the QB node with each other. 제25 항에 있어서,
상기 제1 출력단을 충전시키는 제1 트랜지스터는 상기 QB 노드를 통해 상기 제2 출력단을 방전시키는 제2 트랜지스터와 연결되고,
상기 제1 출력단을 방전시키는 제3 트랜지스터는 상기 Q 노드를 통해 상기 제2 출력단을 충전시키는 제4 트랜지스터와 연결되는, 표시장치.26. The method of claim 25,
A first transistor for charging the first output terminal is connected to a second transistor for discharging the second output terminal through the QB node,
And a third transistor for discharging the first output terminal is connected to a fourth transistor for charging the second output terminal through the Q node. 제26 항에 있어서,
상기 제1 출력단과 상기 제1 트랜지스터의 게이트 사이에 배치되는 제1 커패시터를 포함하고, 상기 스캔제어신호는 상기 제1 커패시터에 의해 안정적으로 출력될 수 있는, 표시장치.27. The method of claim 26,
And a first capacitor disposed between the first output terminal and the gate of the first transistor, wherein the scan control signal can be stably output by the first capacitor. 제26 항에 있어서,
상기 제2 출력단과 상기 Q 노드 사이에 배치되는 제2 커패시터를 포함하고, 상기 발광제어신호는 상기 제2 커패시터에 의해 안정적으로 출력될 수 있는, 표시장치.27. The method of claim 26,
And a second capacitor disposed between the second output terminal and the Q node, wherein the emission control signal can be stably output by the second capacitor.
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