KR20130081388A - 메모리 장치와 이의 동작 방법 - Google Patents

메모리 장치와 이의 동작 방법 Download PDF

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KR20130081388A
KR20130081388A KR1020120002320A KR20120002320A KR20130081388A KR 20130081388 A KR20130081388 A KR 20130081388A KR 1020120002320 A KR1020120002320 A KR 1020120002320A KR 20120002320 A KR20120002320 A KR 20120002320A KR 20130081388 A KR20130081388 A KR 20130081388A
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Abstract

메모리 장치의 동작 방법은 클락 신호에 응답하여 채널을 통하여 전송된 직렬 데이터와 직렬 CRC 코드를 수신하는 단계와, 상기 직렬 데이터를 병렬 데이터로 변환하고 상기 직렬 CRC 코드를 병렬 CRC 코드로 변환하는 단계와, 상기 병렬 데이터를 이용하여 CRC 코드를 계산하는 단계와, 상기 병렬 CRC 코드와 계산된 CRC 코드를 서로 비교하고, 비교 결과에 따라 상기 채널을 통해 전송된 상기 직렬 데이터의 오류를 검출하는 단계를 포함한다.

Description

메모리 장치와 이의 동작 방법{MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 데이터 전송 과정 중 발생한 오류를 검출하고, 상기 오류가 검출된 경우 메모리 셀 어레이에 상기 데이터를 라이트하는 라이트 동작을 방지할 수 있는 메모리 장치와 상기 메모리 장치의 동작 방법에 관한 것이다.
반도체 장치의 동작 속도는 반도체 시스템이 점차 고속화됨에 따라 상기 반도체 시스템의 성능을 제한하는 요인이 되고 있다. 상기 요인을 해결하기 위해, SDRAM(synchronous dynamic random access memory), DDR SDRAM(double data rate SDRAM) 등과 같이 동작 속도가 향상된 고성능 DRAM이 개발되고 있다.
그러나, 메모리 장치의 동작 속도가 향상됨에 따라, 외부로부터 상기 메모리 장치로 전송되는 데이터에 오류(error)가 발생할 수 있고, 상기 오류가 발생함에 따라, 상기 메모리 장치에 포함된 메모리 코어(memory core)로 전송되는 데이터의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 메모리 장치로 전송된 데이터의 오류를 검출하고, 상기 데이터에서 오류가 검출된 경우 상기 데이터가 메모리 셀 어레이에 라이트되는 라이트 동작을 방지할 수 있는 메모리 장치와 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 클락 신호에 응답하여 채널을 통하여 전송된 직렬 데이터와 직렬 CRC 코드를 수신하는 단계, 상기 직렬 데이터를 병렬 데이터로 변환하고 상기 직렬 CRC 코드를 병렬 CRC 코드로 변환하는 단계, 상기 병렬 데이터를 이용하여 CRC 코드를 계산하는 단계, 및 상기 병렬 CRC 코드와 계산된 CRC 코드를 서로 비교하고, 비교 결과에 따라 상기 채널을 통해 전송된 상기 직렬 데이터의 오류를 검출하는 단계를 포함한다.
상기 병렬 데이터의 출력 시점과 상기 병렬 CRC 코드의 출력 시점과의 차이는 상기 클락 신호의 적어도 한 주기에 대응될 수 있다.
상기 병렬 데이터의 상기 출력 시점은 상기 직렬 데이터가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정되고, 상기 병렬 CRC 코드의 상기 출력 시점은 상기 직렬 CRC 코드가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정될 수 있다.
또한, 상기 병렬 데이터의 상기 출력 시점과 상기 병렬 CRC 코드의 상기 출력 시점 각각은 상기 직렬 CRC 코드가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정될 수 있다.
또한, 상기 메모리 장치의 동작 방법은 상기 오류가 검출될 때 생성된 오류 검출 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이에 라이트하는 라이트 동작을 방지하는 단계를 더 포함할 수 있다.
또한, 상기 메모리 장치의 동작 방법은 상기 오류가 검출될 때 생성된 오류 검출 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이로 전송하기 위한 비트 라인들을 선택하기 위한 컬럼 선택선 신호들을 비활성화시키는 단계를 더 포함할 수 있다.
또한, 상기 메모리 장치의 동작 방법은 상기 오류가 검출될 때 생성된 오류 검출 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이로 전송하기 위한 비트 라인들을 선택하기 위한 컬럼 선택선 신호들의 활성화 타이밍을 제어하는 단계를 더 포함할 수 있다.
또한, 상기 메모리 장치의 동작 방법은 상기 오류가 검출될 때 생성된 오류 검출 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이로 전송하기 위한 글로벌 입출력 라인들과 로컬 입출력 라인들의 접속을 제어하는 단계를 더 포함할 수 있다.
또한, 상기 메모리 장치의 동작 방법은 상기 오류가 검출될 때 생성된 오류 검출 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이로 전송하기 위한 글로벌 입출력 라인들을 구동하는 글로벌 입출력 드라이버를 비활성화시키는 단계를 더 포함할 수 있다.
상기 직렬 데이터는 8-비트들이고, 상기 직렬 CRC 코드는 2-비트들이고, 상기 직렬 데이터의 버스트 길이(burst length)는 4 또는 8일 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 클락 신호에 응답하여 채널을 통하여 전송된 직렬 데이터와 직렬 CRC 코드 각각을 병렬화하고, 병렬 데이터와 병렬 CRC 코드를 출력하는 데이터 병렬화기, 상기 병렬 데이터를 이용하여 CRC 코드를 계산하고, 계산된 CRC 코드와 상기 병렬 CRC 코드를 비교하고, 비교 결과에 따라 상기 직렬 데이터의 오류를 검출하는 CRC 회로, 및 상기 클락 신호와 명령 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이에 라이트하는 라이트 동작을 제어하기 위한 다수의 제어 신호들을 출력하는 제어 회로를 포함하고, 상기 병렬 데이터의 출력 시점과 상기 병렬 CRC 코드의 출력 시점과의 차이는 상기 클락 신호의 적어도 한 주기에 대응할 수 있다.
상기 CRC 회로는 상기 직렬 데이터의 상기 오류를 검출한 때 오류 검출 신호를 출력하고, 상기 제어 회로는 상기 오류 검출 신호에 응답하여 상기 라이트 동작을 방지할 수 있다.
상기 메모리 장치는 컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로를 더 포함하고, 상기 제어 회로는 상기 오류 검출 신호에 응답하여, 비활성화된 상기 컬럼 선택선 신호들을 출력하는 컬럼 선택선 드라이버를 포함할 수 있다.
또한, 상기 메모리 장치는 컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로를 더 포함하고, 상기 제어 회로는 상기 컬럼 선택선 신호들을 출력하는 컬럼 선택선 드라이버, 및 상기 오류 검출 신호에 응답하여, 상기 컬럼 선택선 신호들 각각의 활성화 타이밍을 제어하기 위해 상기 컬럼 선택선 드라이버를 제어하는 컬럼 선택선 인에이블 회로를 포함할 수 있다.
또한, 상기 메모리 장치는, 컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로, 스위칭 신호들에 응답하여, 상기 로컬 입출력 라인들과 글로벌 입출력 라인들을 접속시키기 위한 로컬 글로벌 입출력 게이트 회로, 및 인에이블 신호(PDT)에 응답하여 상기 병렬 데이터를 상기 글로벌 입출력 라인들로 드라이빙하기 위한 글로벌 입출력 드라이버를 더 포함하고, 상기 제어 회로는 상기 오류 검출 신호에 응답하여, 상기 스위칭 신호들과 상기 인에이블 신호 중에서 적어도 하나를 디스에이블시키는 구동 신호 생성 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 상기 메모리 장치로 전송된 데이터의 전송 과정 중에 발생할 수 있는 오류를 검출할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 메모리 장치는 검출된 오류에 기초하여 상기 데이터가 메모리 셀 어레이에 라이트되는 라이트 동작을 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1a, 도 1b, 및 도 1c는 본 발명의 일 실시 예에 따른 메모리 장치로 입력되고 버스트 길이(burst length)가 8인 데이터의 프레임 포맷(frame format)을 도시한다.
도 2a, 도 2b, 및 도 2c는 본 발명의 일 실시 예에 따른 메모리 장치로 입력되고 버스트 길이가 4인 데이터의 프레임 포맷을 도시한다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치의 블럭도이다.
도 4는 도 3에 도시된 메모리 코어를 도시한다.
도 5는 도 4에 도시된 제어 회로의 블럭도이다.
도 6은 도 3에 도시된 메모리 장치의 동작의 일 실시 예를 설명하기 위한 동작 타이밍도이다.
도 7은 도 3에 도시된 메모리 장치의 동작의 다른 실시 예를 설명하기 위한 동작 타이밍도이다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 장치의 블럭도이다.
도 9는 도 8에 도시된 메모리 코어를 도시한다.
도 10은 도 9에 도시된 제어 회로의 블럭도이다.
도 11은 도 8에 도시된 메모리 장치의 동작의 일 실시 예를 설명하기 위한 동작 타이밍도이다.
도 12는 도 8에 도시된 메모리 장치의 동작의 다른 실시 예를 설명하기 위한 동작 타이밍도이다.
도 13은 도 3 또는 도 8에 도시된 메모리 장치를 포함하는 메모리 시스템의 블럭도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1a, 도 1b, 및 도 1c는 본 발명의 일 실시 예에 따른 메모리 장치로 입력되고 버스트 길이(burst length)가 8인 데이터의 프레임 포맷(frame format)을 도시한다.
도 1a를 참조하면, 제1프레임 포맷(FRAME1)은 4개의 행들(row)과 10개의 열들(column)을 포함한다. 각각의 행에 포함된 비트들은 동일한 채널(channel), 즉 다수의 데이터 입력 패드들 중 어느 하나를 통하여 전송된다. 각각의 열에 포함된 비트들은 동일한 시간 간격(unit interval) 내에 전송된다. 즉, 제1프레임 포맷 (FRAME1)은 적어도 4개의 데이터 입력 패드들(DQ0 내지 DQ3)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제8데이터 비트(d7), 제1CRC(cyclic redundancy check) 비트(c0), 및 제5CRC 비트(c4)는 제1데이터 입력 패드(DQ0)를 통하여 입력된다.
제9데이터 비트(d8)부터 제16데이터 비트(d15), 제2CRC 비트(c1), 및 제6 CRC 비트(c5)는 제2데이터 입력 패드(DQ1)를 통하여 입력된다. 제17데이터 비트 (d16)부터 제24데이터 비트(d23), 제3CRC 비트(c2), 및 제7CRC 비트(c6)는 제3데이터 입력 패드(DQ2)를 통하여 입력된다. 제25데이터 비트(d24)부터 제32데이터 비트 (d31), 제4CRC 비트(c3), 및 제8CRC 비트(c7)는 제4데이터 입력 패드(DQ3)를 통하여 입력된다.
제1프레임 포맷(FRAME1)의 버스트 길이는 8이므로, 제1시간 간격(T0)부터 제8시간 간격(T7) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ3) 각각으로부터 데이터 비트들이 전송된다. 또한, 제9시간 간격(T8)과 제10시간 간격(T9) 동안에는, 다수의 데이터 입력 패드들(DQ0 내지 DQ3) 각각으로부터 CRC 비트들이 전송될 수 있다.
도 1b를 참조하면, 제2프레임 포맷(FRAME2)은 8개의 행들과 10개의 열들을 포함한다. 따라서, 제2프레임 포맷(FRAME2)은 적어도 8개의 데이터 입력 패드들 (DQ0 내지 DQ7)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제8데이터 비트(d7), 제1CRC 비트(c0), 및 논리 값 "1"은 제1데이터 입력 패드(DQ0)를 통하여 입력된다.
제2프레임 포맷(FRAME2)의 버스트 길이는 8이므로, 제1시간 간격(T0)부터 제8시간 간격(T7) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ7) 각각으로부터 데이터 비트들이 전송된다. 또한, 제9시간 간격(T8) 동안에는, 각 데이터 입력 패드 (DQ0 내지 DQ7)로부터 각 CRC 비트(c0-c7)가 전송될 수 있다.
실시 예에 따라, 제10시간 간격(T9) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ7) 각각으로부터 논리 값이 "1"인 비트가 전송될 수 있다. 다른 실시 예에 따라, 제10시간 간격(T9) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ7) 각각으로부터 논리 값이 "0"인 비트가 전송될 수도 있다. 제10시간 간격(T9) 동안 전송되는 비트(논리 값 "1" 또는 논리 값 "0")는 메모리 장치의 라이트 동작(write operation) 및/또는 데이터 전송 오류 검출 동작에 사용되지 않는 리던던트 (redundant) 비트일 수 있다.
도 1c를 참조하면, 제3프레임 포맷(FRAME3)은 16개의 행들과 10개의 열들을 포함한다. 따라서, 제3프레임 포맷(FRAME3)은 적어도 16개의 데이터 입력 패드들 (DQ0 내지 DQ15)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제8데이터 비트(d7), 제1CRC 비트(c0), 및 논리 값 "1"은 제1데이터 입력 패드(DQ0)를 통하여 입력된다.
제3프레임 포맷(FRAME3)의 버스트 길이는 8이므로, 제1시간 간격(T0)부터 제8시간 간격(T7) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ15) 각각으로부터 데이터 비트들이 전송된다. 또한, 제9시간 간격(T8) 동안에는, 각 데이터 입력 패드 (DQ0 내지 DQ15)로부터 각 CRC 비트(c0-c15)가 전송될 수 있다.
실시 예에 따라, 제10시간 간격(T9) 동안, 각 데이터 입력 패드(DQ0 내지 DQ15)로부터 논리 값이 "1"인 각 비트가 전송될 수 있다. 다른 실시 예에 따라, 제10시간 간격(T9) 동안, 각 데이터 입력 패드(DQ0 내지 DQ15)로부터 논리 값이 "0"인 각 비트가 전송될 수도 있다. 제10시간 간격(T9) 동안 전송되는 비트(논리 값 "1" 또는 논리 값 "0")는 메모리 장치의 라이트 동작 및/또는 데이터 전송 오류 검출 동작에 사용되지 않는 리던던트(redundant) 비트일 수 있다.
도 2a, 도 2b, 및 도 2c는 본 발명의 일 실시 예에 따른 메모리 장치로 입력되고 버스트 길이가 4인 데이터의 프레임 포맷을 도시한다.
도 2a를 참조하면, 제4프레임 포맷(FRAME4)은 4개의 행들과 10개의 열들을 포함한다. 따라서, 제4프레임 포맷(FRAME4)은 적어도 4개의 데이터 입력 패드들 (DQ0 내지 DQ3)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제4데이터 비트(d3), 제1CRC 비트(c0), 및 제5CRC 비트(c4)는 제1데이터 입력 패드(DQ0)를 통하여 입력된다. 제5시간 간격 (T4)부터 제8시간 간격(T7) 동안에는, 제1데이터 입력 패드(DQ0)를 통하여 논리 값이 "1"인 비트들이 전송된다.
제4프레임 포맷(FRAME4)의 버스트 길이는 4이므로, 제1시간 간격(T0)부터 제4시간 간격(T3) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ3) 각각으로부터 데이터 비트들이 전송된다. 또한, 제5시간 간격(T4)과 제8시간 간격(T7) 동안에는, 다수의 데이터 입력 패드들(DQ0 내지 DQ3) 각각을 통하여 논리 값이 "1"인 비트들이 전송된다. 실시 예에 따라, 논리 값이 "1"인 비트들은 논리 값 "0"인 비트들로 대체될 수 있다.
도 2b를 참조하면, 제5프레임 포맷(FRAME5)은 8개의 행들과 10개의 열들을 포함한다. 따라서, 제5프레임 포맷(FRAME5)은 적어도 8개의 데이터 입력 패드들 (DQ0 내지 DQ7)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제4데이터 비트(d3)와 제1CRC 비트(c0)는 제1데이터 입력 패드(DQ0)를 통하여 입력된다.
제5프레임 포맷(FRAME1)의 버스트 길이는 4이므로, 제1시간 간격(T0)부터 제4시간 간격(T3) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ7) 각각으로부터 데이터 비트들이 전송된다. 제5시간 간격(T4)부터 제8시간 간격(T7) 동안, 다수의 데이터 입력 패드들(DQ0 내지 DQ7) 각각으로부터 논리 값이 "1"인 비트들이 전송된다. 제9시간 간격(T8) 동안에는, 각 데이터 입력 패드(DQ0 내지 DQ7)로부터 각 CRC 비트(c0-c7)가 수신되고, 제10시간 간격(T9) 동안 각 데이터 입력 패드(DQ0 내지 DQ7)로부터 논리 값이 "1"인 비트가 수신될 수 있다. 실시 예에 따라, 논리 값이 "1"인 비트는 논리 값 "0"인 비트로 대체될 수 있다.
도 2c를 참조하면, 제6프레임 포맷(FRAME6)은 16개의 행들과 10개의 열들을 포함한다. 따라서, 제6프레임 포맷(FRAME6)은 적어도 16개의 데이터 입력 패드들 (DQ0 내지 DQ15)을 포함하는 메모리 장치에서 이용될 수 있다.
예컨대, 제1데이터 비트(d0)부터 제4데이터 비트(d3)와 제1CRC 비트(c0)는 제1데이터 입력 패드(DQ0)를 통하여 입력된다.
제6프레임 포맷(FRAME6)의 버스트 길이는 4이므로, 제1시간 간격(T0)부터 제4시간 간격(T3) 동안 다수의 데이터 입력 패드들(DQ0 내지 DQ15) 각각으로부터 데이터 비트들이 전송된다. 제5시간 간격(T4)부터 제8시간 간격(T7) 동안 다수의 데이터 입력 패드들(DQ0 내지 DQ15) 각각으로부터 논리 값이 "1"인 비트들이 수신된다. 제9시간 간격(T8) 동안에는, 각 데이터 입력 패드(DQ0 내지 DQ15)로부터 각 CRC 비트(c0-c15)가 전송되고, 제10시간 간격(T9) 동안 각 데이터 입력 패드(DQ0 내지 DQ15)로부터 논리 값이 "1"인 비트가 수신될 수 있다. 실시 예에 따라, 논리 값이 "1"인 비트는 논리 값 "0"인 비트로 대체될 수 있다.
도 1a부터 도 2c를 참조하여 설명된 데이터 입력 패드의 개수는 4, 8, 또는 16이다. 그러나, 본 발명의 기술적 사상은 데이터 입력 패드의 개수에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치의 블럭도이다.
본 명세서에서 설명되는 본 발명의 실시 예에 따른 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치를 포함한다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.
상기 휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM(PoRAM)), 나노 부유 게이트 메모리(Nano Floating Gate Memory(NFGM)), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다.
도 3을 참조하면, 메모리 장치(10)는 데이터 입력 버퍼(100), 데이터 병렬화기(data parallel circuit or serial-to-parallel converting circuit; 200), CRC 회로(300), 및 메모리 코어(memory core; 400)를 포함한다.
메모리 장치(10)는 SDRAM(synchronous dynamic random access memory), DDR SDRAM(double data rate SDRAM)일 수 있다.
데이터 입력 버퍼(100)는 다수의 데이터 입력 패드들(DQ0 내지 DQk; k는 자연수)을 통하여 호스트로부터 전송된 데이터를 버퍼링한다.
데이터 병렬화기(200)는 데이터 입력 버퍼(100)로부터 출력된 직렬 데이터와 직렬 CRC 코드 각각을 병렬 데이터와 병렬 CRC 코드 각각으로 변환할 수 있다.
CRC 회로(300)는 데이터 병렬화기(200)로부터 출력된 상기 병렬 데이터를 이용하여 CRC 코드를 계산한다. 또한, CRC 회로(300)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드를 서로 비교하고, 비교 결과에 기초하여 상기 직렬 데이터의 오류를 검출할 수 있다. 상기 직렬 데이터의 오류는 상기 직렬 데이터가 채널을 통하여 호스트로부터 전송되는 과정에서 발생할 수 있는 오류를 의미할 수 있다.
상기 직렬 데이터로부터 상기 오류가 검출된 경우, CRC 회로(300)는 오류 검출 신호(ERR)를 상기 호스트로 출력할 수 있다. 상기 호스트는 오류 검출 신호 (ERR)에 응답하여, 도 1a부터 도 2c 중의 어느 하나에 도시된 프레임 포멧 (FRAME1~FRAME6)을 갖는 직렬 데이터를 메모리 장치(10)로 재전송할 수 있다.
메모리 코어(400)는 상기 호스트로부터 출력된 명령 신호, 예컨대 라이트 명령 신호에 응답하여, 데이터 병렬화기(200)로부터 출력된 병렬 데이터를 메모리 코어에 포함된 메모리 셀 어레이의 다수의 메모리 셀들 각각에 라이트하는 라이트 동작을 수행할 수 있다.
도 4는 도 3에 도시된 메모리 코어를 도시한다.
도 3과 도 4를 참조하면, 메모리 코어(400)는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이(memory cell array; 410), 비트 라인 센스 앰프(bit line sense amplifier; 420), 컬럼 선택 회로(column selection circuit; 440), 로컬-글로벌 입출력 게이트 회로(local-global input/output gate circuit; 450), 프리차지 회로(precharge circuit; 460), 글로벌 입출력 드라이버(global input/output driver; 480), 및 제어 회로(control circuit; 500)를 포함한다.
메모리 셀 어레이(410)는 매트릭스(matrix) 형태로 배열된 다수의 메모리 셀들(MC)을 포함한다. 메모리 셀(MC)은 비트 라인(BL) 또는 상보 비트 라인 (complementary bit line; BLB)과 워드 라인(WL) 사이에 접속된다. 메모리 셀(MC)에 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)가 라이트될 수 있다.
도 4에서는 설명의 편의를 위하여, 워드 라인(WL)과 비트 라인(BL) 또는 상보 비트 라인(BLB) 사이에 접속된 하나의 메모리 셀 (MC)을 도시한다.
비트 라인 센스 앰프(420)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차이 또는 전류 차이를 증폭함으로써 메모리 셀(MC)에 저장된 데이터를 증폭한다.
컬럼 선택 회로(440)는 비트 라인(BL)과 로컬 입출력 라인(LIO) 사이, 및/또는 상보 비트 라인(BLB)과 상보 로컬 입출력 라인(LIOB) 사이에 접속된다. 컬럼 선택 회로(440)는 컬럼 선택선 신호(column selection line signal; CSL)에 응답하여 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이의 접속을 제어한다.
즉, 제어 회로(500)로부터 출력된 컬럼 선택선 신호(CSL)가 활성화되면, 컬럼 선택 회로(440)는, 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이에서, 병렬 데이터(ADATA)가 전송되도록 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이의 접속을 제어할 수 있다. 예컨대, 컬럼 선택 회로(440)가 적어도 하나의 NMOS 트랜지스터로 구현될 때, 컬럼 선택선 신호(CSL)는 하이 레벨(high level)로 활성화될 수 있다.
로컬-글로벌 입출력 게이트 회로(450)는 로컬 입출력 라인(LIO)과 글로벌 입출력 라인(GIO) 사이, 및/또는 상보 로컬 입출력 라인(LIOB)과 상보 글로벌 입출력 라인(GIOB) 사이에 접속된다. 로컬-글로벌 입출력 게이트 회로(450)는 제어 회로 (500)로부터 출력된 로컬-글로벌 입출력 선택 신호(PMUXON)에 응답하여 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이의 접속을 제어할 수 있다.
즉, 제어 회로(500)로부터 출력된 로컬-글로벌 입출력 선택 신호(PMUXON)가 활성화되면, 로컬-글로벌 입출력 게이트(450)는 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이에서 병렬 데이터(ADATA)가 전송되도록 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이의 접속을 제어할 수 있다.
프리차지 회로(460)는 제어 회로(500)로부터 출력된 프리차지 신호(PRE)에 응답하여 글로벌 입출력 라인(GIO)과 상보 글로벌 입출력 라인(GIOB)을 소정의 프리차지 전압 레벨로 프리차지한다.
글로벌 입출력 드라이버(480)는 라이트 동작시 데이터 병렬화기(200)로부터 출력되는 병렬 데이터(ADATA)와 제어 회로(500)로부터 출력되는 인에이블 신호 (PDT)에 응답하여 프라차지 회로(460)를 통하여 글로벌 입출력 라인 쌍(GIO/GIOB)을 구동한다.
외부로부터 입력되는 어드레스 신호(ADDR)와 명령 신호(CMD)에 응답하여 제어 회로(500)는 선택된 워드 라인(WL)을 구동하고, 컬럼 선택선 신호(CSL), 로컬-글로벌 입출력 선택 신호(PMUXON), 프리차지 신호(PRE), 및 인에이블 신호(PDT)를 출력할 수 있다.
도 5는 도 4에 도시된 제어 회로의 블럭도이다.
도 3 내지 도 5를 참조하면, 제어 회로(500)는 커맨드 버퍼(command buffer; 520), 컬럼 선택선 인에이블 회로(column selection line enable circuit; 540), 컬럼 선택선 디스에이블 회로(column selection line disable circuit; 550), 컬럼 선택선 드라이버(column selection line driver; 560), 및 구동 신호 생성 회로 (driving signal generation circuit; 580)를 포함한다.
커맨드 버퍼(520)는 클럭 신호(CLK)와 명령 신호(CMD), 예컨대 라이트 명령 신호에 응답하여, 라이트 동작을 수행하기 위한 라이트 활성화 신호(PWAX)를 출력한다. 실시 예에 따라, 커맨드 버퍼(520)는 어드레스 신호(ADDR)에 대응하는 워드 라인(WL)을 구동하기 위한 제어 신호를 출력할 수도 있다. 예컨대, 명령 신호(CMD)는 어드레스 신호(ADDR)를 포함할 수 있다. 따라서, 도 5에서는 어드레스 신호(ADDR)를 별도로 도시하지 않는다.
컬럼 선택선 인에이블 회로(540)는 라이트 활성화 신호(PWAX)에 응답하여, 컬럼 선택선 드라이버(560)의 출력 신호인 컬럼 선택선 신호(CSL)의 활성화 타이밍 (activation timing)을 제어하기 위한 컬럼 선택선 인에이블 신호(PCSLE)를 출력할 수 있다.
컬럼 선택선 디스에이블 회로(550)는 라이트 활성화 신호(PWAX)에 응답하여, 컬럼 선택선 신호(CSL)의 비활성화 타이밍(deactivation timing)을 제어하기 위한 컬럼 선택선 디스에이블 신호(PCSLD)를 출력한다.
컬럼 선택선 드라이버(560)는 라이트 활성화 신호(PWAX)에 응답하여, 상기 라이트 동작이 수행될 메모리 셀(MC)에 대응하는 비트 라인쌍(BL/BLB)을 선택하기 위한 컬럼 선택선 신호(CSL)를 출력한다.
컬럼 선택선 신호(CSL)의 활성화 타이밍은 컬럼 선택선 인에이블 신호 (PCSLE)에 따라 결정되고 컬럼 선택선 신호(CSL)의 비활성화 타이밍은 컬럼 선택선 디스에이블 신호(PCSLD)에 따라 결정된다.
구동 신호 생성 회로(580)는 라이트 활성화 신호(PWAX)에 응답하여, 로컬-글로벌 입출력 선택 신호(PMUXON)와 인에이블 신호(PDT)를 출력한다.
로컬-글로벌 입출력 선택 신호(PMUXON)는 글로벌 입출력 라인 쌍(GIO/GIOB)으로부터 로컬 입출력 라인 쌍(LIO/LIOB)으로 병렬 데이터(ADATA)의 전송 동작을 제어하기 위한 제어 신호이다. 인에이블 신호(PDT)는 입출력 라인 드라이버(480)를 인에이블 시키기 위한 제어 신호이다.
도 6은 도 3에 도시된 메모리 장치의 동작의 일 실시 예를 설명하기 위한 동작 타이밍도이다.
도 3부터 도 6을 참조하면, 데이터 입력 버퍼(100)는 클럭 신호(CLK)에 따라 입력되는 직렬 데이터(D0~D7)와 직렬 CRC 코드(C0와 C1)를 수신한다. 예컨대, 직렬 데이터(D0~D7)는 8-비트들이고, CRC 코드(C0와 C1)는 2-비트들일 수 있다.
즉, 직렬 데이터(D0~D7)에 포함된 제1데이터 비트(D0)는 클럭 신호(CLK)의 제1주기(P1)의 상승 에지에 따라 입력되고, 제2데이터 비트(D1)는 제1주기(P1)의 하강 에지에 응답하여 입력된다.
제3데이터 비트(D2)는 제2주기 (P2)의 상승 에지에 따라 입력되고, 제4데이터 비트(D3)는 제2주기(P2)의 하강 에지에 응답하여 입력된다. 제5데이터 비트(D4)는 제3주기(P3)의 상승 에지에 따라 입력되고, 제6데이터 비트(D5)는 제3주기(P3)의 하강 에지에 따라 입력된다. 제7데이터 비트(D6)는 제4주기(P4)의 상승 에지에 따라 입력되고, 제8데이터 비트(D7)는 제4주기(P4)의 하강 에지에 따라 입력된다.
직렬 CRC 코드에 포함된 제1CRC 비트(C0)는 제5주기(P5)의 상승 에지에 따라 입력되고, 제2CRC 비트(C1)는 제5주기(P5)의 하강 에지에 따라 입력된다.
데이터 병렬화기(200)는 데이터 입력 버퍼(100)의 출력 신호를 병렬화할 수 있다. 즉, 데이터 병렬화기(200)는 직렬 데이터(D0~D7)와 직렬 CRC 코드(C0와 C1)를 병렬화하고, 병렬 데이터(ADATA)와 병렬 CRC 코드(ACRC)를 출력할 수 있다.
병렬 데이터(ADATA)의 출력 시점은 제5주기(P5)의 상승 에지에 따라 결정되고, 병렬 CRC 코드(ACRC)의 출력 시점은 제6주기(P6)의 상승 에지에 따라 결정된다. 이때, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드(ACRC)의 출력 시점 사이의 시간 차이(Tc)는 클럭 신호(CLK)의 적어도 한 주기에 대응될 수 있다. 예컨대, 시간 차이(Tc)는 클럭 신호(CLK)의 한 주기보다 크거나 같고 클럭 신호(CLK)의 두 주기보다 작거나 같을 수 있다.
시간 차이(Tc)는 CRC 회로(300)가 CRC 코드를 계산하기 위해 필요한 최소 시간을 보장할 수 있다. 따라서, CRC 회로(300)는 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)에 기초하여 CRC 코드를 계산할 수 있다.
또한, CRC 회로(300)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드(ACRC)를 서로 비교하고, 비교 결과에 따라 직렬 데이터(D0~D7)의 오류를 검출할 수 있다. 직렬 데이터(D0~D7)에서 오류가 검출된 때, CRC 회로 (300)는 활성화 구간을 갖는 오류 검출 신호(ERR)를 출력할 수 있다.
CRC 회로(300)에 의해 생성된 오류 검출 신호(ERR)는 호스트로 전송될 수 있다. 따라서, 호스트는 오류 검출 신호(ERR)에 응답하여 직렬 데이터(D0~D7)를 메모리 장치(10)로 재전송할 수 있다.
도 7은 도 3에 도시된 메모리 장치의 동작의 다른 실시 예를 설명하기 위한 동작 타이밍도이다.
도 3부터 도 5, 및 도 7을 참조하면, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드(ACRC)의 출력 시점 모두는 클럭 신호(CLK)의 제6주기(P6)의 상승 에지에 따라 결정될 수 있다. 이때, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드 (ACRC)의 출력 시점 사이의 시간 차이(Tc)는 클럭 신호(CLK)의 적어도 한 주기에 대응될 수 있다. 예컨대, 시간 차이(Tc)는 클럭 신호(CLK)의 한 주기보다 크거나 같고 클럭 신호(CLK)의 두 주기보다 작거나 같을 수 있다.
CRC 회로(300)는 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)에 기초하여 CRC 코드를 계산할 수 있다. 또한, CRC 회로(300)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드(ACRC)를 서로 비교하고, 비교 결과에 따라 직렬 데이터(D0~D7)의 오류를 검출할 수 있다. 직렬 데이터(D0~D7)에서 오류가 검출된 때, CRC 회로(300)는 활성화 구간을 갖는 오류 검출 신호(ERR)를 호스트로 출력할 수 있다. 이때, 상기 호스트는 오류 검출 신호(ERR)에 응답하여 직렬 데이터(D0~D7)를 메모리 장치(10)로 재전송할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 장치의 블럭도이다.
도 3과 도 8을 참조하면, 메모리 장치(20)는 데이터 입력 버퍼(100), 데이터 병렬화기(200), CRC 회로(301), 메모리 코어(401), 및 데이터 마스킹 회로(data masking circuit; 600)를 포함한다.
데이터 입력 버퍼(100)는 다수의 데이터 입력 패드들(DQ0 내지 DQk; k는 자연수)을 통하여 호스트로부터 전송된 직렬 데이터와 직렬 CRC 코드를 버퍼링한다.
데이터 병렬화기(200)는 데이터 입력 버퍼(100)로부터 출력된 직렬 데이터와 직렬 CRC 코드 각각을 병렬 데이터와 병렬 CRC 코드 각각으로 변환할 수 있다.
CRC 회로(301)는 데이터 병렬화기(200)로부터 출력된 상기 병렬 데이터를 이용하여 CRC 코드를 계산한다. 또한, CRC 회로(301)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드를 서로 비교하고, 비교 결과에 기초하여 상기 직렬 데이터의 오류를 검출할 수 있다.
상기 직렬 데이터로부터 오류가 검출된 경우, CRC 회로(301)는 오류 검출 신호(ERR)를 호스트와 메모리 코어(401)로 출력할 수 있다. 상기 호스트는 오류 검출 신호(ERR)에 응답하여 상기 직렬 데이터를 메모리 장치(20)로 재전송할 수 있다.
메모리 코어(401)는 상기 호스트로부터 수신된 명령 신호, 예컨대 라이트 명령 신호에 응답하여, 데이터 병렬화기(200)로부터 출력된 병렬 데이터를 메모리 코어에 포함된 메모리 셀 어레이의 다수의 메모리 셀들 각각에 라이트하는 라이트 동작을 수행할 수 있다. 또한, 메모리 코어(401)는 오류 검출 신호(ERR)에 응답하여, 상기 라이트 동작을 방지(block)할 수 있다.
데이터 마스킹 회로(600)는 다수의 데이터 마스킹 패드들(DQM0 내지 DQMk; k는 자연수) 각각을 통하여 전송된 마스킹 신호들을 수신하고, 메모리 코어(401)에 대한 라이트 동작 도중에 원치 않는 데이터가 라이트되는 것을 방지하기 위한 다수의 제어 신호들(CTRL)을 출력할 수 있다.
도 9는 도 8에 도시된 메모리 코어를 도시한다.
도 8과 도 9를 참조하면, 메모리 코어(401)는 다수의 메모리 셀들(MC)을 포함하는 메모리 셀 어레이(410), 비트 라인 센스 앰프(420), 컬럼 선택 회로(440), 로컬-글로벌 입출력 게이트 회로(450), 프리차지 회로(460), 글로벌 입출력 드라이버(480), 및 제어 회로(501)를 포함한다.
메모리 셀 어레이(410)는 매트릭스 형태로 배열된 다수의 메모리 셀들을 포함한다. 메모리 셀(MC)은 비트 라인(BL)(또는, 상보 비트 라인(BLB))과 워드 라인 (WL) 사이에 접속된다. 라이트 동작 동안, 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)는 메모리 셀(MC)에 라이트될 수 있다.
비트 라인 센스 앰프(420)는 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차이 또는 전류 차이를 감지하고 증폭함으로써 메모리 셀(MC)에 저장된 데이터를 감지 증폭한다.
컬럼 선택 회로(440)는 비트 라인(BL)과 로컬 입출력 라인(LIO) 사이, 및/또는 상보 비트 라인(BLB)과 상보 로컬 입출력 라인(LIOB) 사이에 접속된다. 컬럼 선택 회로(440)는 컬럼 선택선 신호(CSL)에 응답하여 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이의 접속을 제어한다.
즉, 제어 회로(501)로부터 출력된 컬럼 선택선 신호(CSL)가 활성화되면, 컬럼 선택 회로(440)는 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이에서 병렬 데이터(ADATA)가 전송되도록 비트 라인 쌍(BL/BLB)과 로컬 입출력 라인 쌍(LIO/LIOB) 사이의 접속을 제어할 수 있다.
로컬-글로벌 입출력 게이트 회로(450)는 로컬 입출력 라인(LIO)과 글로벌 입출력 라인(GIO) 사이, 및/또는 상보 로컬 입출력 라인(LIOB)과 상보 글로벌 입출력 라인(GIOB) 사이에 접속된다. 로컬-글로벌 입출력 게이트 회로(450)는 제어 회로 (501)로부터 출력된 로컬-글로벌 입출력 선택 신호(PMUXON)에 응답하여 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이의 접속을 제어할 수 있다.
즉, 제어 회로(501)로부터 출력된 로컬-글로벌 입출력 선택 신호(PMUXON)가 활성화되면, 로컬-글로벌 입출력 게이트(450)는 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이에서 병렬 데이터(ADATA)가 전송되도록 로컬 입출력 라인 쌍(LIO/LIOB)과 글로벌 입출력 라인 쌍(GIO/GIOB) 사이의 접속을 제어할 수 있다.
프리차지 회로(460)는 제어 회로(500)로부터 출력되는 프리차지 신호(PRE)에 응답하여 글로벌 입출력 라인(GIO)과 상보 글로벌 입출력 라인(GIOB)을 소정의 프리차지 전압 레벨로 프리차지한다.
글로벌 입출력 드라이버(480)는 라이트 동작시 데이터 병렬화기(200)로부터 출력되는 병력 데이터(ADATA)와 제어 회로(500)로부터 출력되는 인에이블 신호 (PDT)에 응답하여 프리차지 회로(460)를 통하여 글로벌 입출력 라인 쌍(GIO/GIOB)을 구동한다.
외부로부터 입력되는 어드레스 신호(ADDR)와 명령 신호(CMD)에 응답하여 제어 회로(501)는 선택된 워드 라인(WL)을 구동하고, 컬럼 선택선 신호(CSL), 로컬-글로벌 입출력 선택 신호(PMUXON), 프리차지 신호(PRE), 및 인에이블 신호(PDT)를 출력할 수 있다.
또한, 제어 회로(501)는 데이터 마스킹 회로(600)로부터 출력된 제어 신호들 (CTRL)에 응답하여, 비활성화된 컬럼 선택선 신호(CSL)를 출력할 수 있다. 제어 회로(501)는 CRC 회로(301)로부터 출력된 오류 검출 신호(ERR)에 응답하여 라이트 동작을 방지할 수 있다.
도 10은 도 9에 도시된 제어 회로의 블럭도이다.
도 8부터 도 10을 참조하면, 제어 회로(501)는 커맨드 버퍼(520), 컬럼 선택선 인에이블 회로(540), 컬럼 선택선 디스에이블 회로(550), 컬럼 선택선 드라이버(560), 및 구동 신호 생성 회로(580)를 포함한다.
커맨드 버퍼(520)는 클럭 신호(CLK)와 명령 신호(CMD), 예컨대 라이트 명령 신호에 응답하여, 라이트 동작을 수행하기 위한 라이트 활성화 신호(PWAX)를 출력한다. 실시 예에 따라, 커맨드 버퍼(520)는 어드레스 신호(ADDR)에 대응하는 워드 라인(WL)을 구동하기 위한 제어 신호를 출력할 수도 있다. 어드레스 신호(ADDR)는 명령 신호(CMD)에 포함될 수 있다.
컬럼 선택선 인에이블 회로(540)는 라이트 활성화 신호(PWAX)에 응답하여, 컬럼 선택선 드라이버(560)의 출력 신호인 컬럼 선택선 신호(CSL)의 활성화 타이밍을 제어하기 위한 컬럼 선택선 인에이블 신호(PCSLE)를 출력할 수 있다.
컬럼 선택선 디스에이블 회로(550)는 라이트 활성화 신호(PWAX)에 응답하여, 컬럼 선택선 신호(CSL)의 비활성화 타이밍을 제어하기 위한 컬럼 선택선 디스에이블 신호(PCSLD)를 출력한다.
컬럼 선택선 드라이버(560)는 라이트 활성화 신호(PWAX)에 응답하여, 라이트 동작이 수행될 메모리 셀(MC)에 대응하는 비트 라인 쌍(BL/BLB)을 선택하기 위한 컬럼 선택선 신호(CSL)를 출력한다. 컬럼 선택선 신호(CSL)의 활성화 타이밍은 컬럼 선택선 인에이블 신호(PCSLE)에 따라 결정되고, 컬럼 선택선 신호(CSL)의 비활성화 타이밍은 컬럼 선택선 디스에이블 신호(PCSLD)에 따라 결정된다. 또한 컬럼 선택선 드라이버(560)는 데이터 마스킹 회로(600)로부터 출력된 제어 신호들(CTRL)에 응답하여, 비활성화된 컬럼 선택선 신호(CSL)를 출력할 수 있다.
구동 신호 생성 회로(580)는 라이트 활성화 신호(PWAX)에 응답하여, 로컬-글로벌 입출력 선택 신호(PMUXON), 프리차지 신호(PRE), 및 인에이블 신호(PDT)를 출력한다.
실시 예에 따라, 컬럼 선택선 드라이버(560)는 오류 검출 신호(ERR)에 응답하여, 비활성화된 컬럼 선택선 신호(CSL)를 출력함으로써, 메모리 코어(401)의 라이트 동작을 방지할 수 있다(CASE 1).
다른 실시 예에 따라, 컬럼 선택선 인에이블 회로(540)는 오류 검출 신호 (ERR)에 응답하여, 비활성화된 컬럼 선택선 인에이블 신호(PCSLE)를 출력함으로써, 메모리 코어(401)의 상기 라이트 동작을 방지할 수 있다(CASE 2).
또 다른 실시 예에 따라, 구동 신호 생성 회로(580)는 오류 검출 신호(ERR)에 응답하여, 비활성화된 로컬-글로벌 입출력 선택 신호(PMUXON) 또는 비활성화된 인에이블 신호(PDT)를 출력함으로써, 메모리 코어(401)의 라이트 동작을 방지할 수 있다(CASE 3).
도 10에 도시된 바와 같이, 실시 예에 따라 오류 검출 신호(ERR)는 컬럼 선택선 인에이블 회로(540), 컬럼 선택선 드라이버(560), 및 구동 신호 생성 회로(580) 중에서 적어도 하나로 입력될 수 있다.
도 11은 도 8에 도시된 메모리 장치의 동작의 일 실시 예를 설명하기 위한 동작 타이밍도이다.
도 8부터 도 11을 참조하면, 데이터 입력 버퍼(100)는 클럭 신호(CLK)에 기초하여 입력되는 직렬 데이터(D0~D7)와 직렬 CRC 코드(C0와 C1)를 수신한다. 이때, 직렬 데이터(D0~D7)는 8-비트들이고, CRC 코드(C0와 C1)는 2-비트들일 수 있다.
즉, 직렬 데이터(D0~D7)에 포함된 제1데이터 비트(D0)는 클럭 신호(CLK)의 제1주기(P1)의 상승 에지에 동기되어 입력되고, 제2데이터 비트(D1)는 제1주기(P1)의 하강 에지에 동기되어 입력된다. 제3데이터 비트(D2)는 제2주기(P2)의 상승 에지에 동기되어 입력되고, 제4데이터 비트(D3)는 제2주기(P2)의 하강 에지에 동기되어 입력된다. 제5데이터 비트(D4)는 제3주기(P3)의 상승 에지에 동기되어 입력되고, 제6데이터 비트(D5)는 제3주기(P3)의 하강 에지에 동기되어 입력된다. 제7데이터 비트(D6)는 제4주기(P4)의 상승 에지에 동기되어 입력되고, 제8데이터 비트(D7)는 제4주기(P4)의 하강 에지에 동기되어 입력된다.
직렬 CRC 코드에 포함되는 제1CRC 비트(C0)는 제5주기(P5)의 상승 에지에 동기되어 입력되고, 제2CRC 비트(C1)는 제5주기(P5)의 하강 에지에 동기되어 입력된다.
데이터 마스킹 패드(DQM0)를 통하여 수신된 데이터 마스킹 신호는 제1주기 (P1)의 상승 에지에 대응되는 구간 동안 활성화 구간을 갖는다. 따라서, 데이터 마스킹 회로(600)는 제1데이터 비트(D0)가 라이트될 메모리 셀에 라이트되는 것을 방지하기 위한 제어 신호를 출력한다. 이때, 컬럼 선택선 드라이버(560)는 상기 제어 신호에 응답하여, 제1데이터 비트(D0)가 라이트될 메모리 셀에 접속된 비트 라인을 선택하기 위한 컬럼 선택선 신호(CSL)를 비활성화할 수 있다. 따라서, 제1데이터 비트(D0)는 메모리 셀에 라이트되지 않는다.
예컨대, 마스킹 신호의 활성화 구간이 제1주기의 하강 에지에 대응되는 경우, 제2 데이터 비트(D1)은 메모리 셀에 라이트되지 않는다.
데이터 병렬화기(200)는 데이터 입력 버퍼(100)의 출력 신호를 병렬화할 수 있다. 즉, 데이터 병렬화기(200)는 직렬 데이터(D0~D7)와 직렬 CRC 코드(C0와 C1)를 병렬화하고, 병렬 데이터(ADATA)와 병렬 CRC 코드(ACRC)를 출력할 수 있다.
병렬 데이터(ADATA)의 출력 시점은 제5주기(P5)의 상승 에지에 따라 결정되고, 병렬 CRC 코드(ACRC)의 출력 시점은 제6주기(P6)의 상승 에지에 따라 결정된다. 이때, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드(ACRC)의 출력 시점 간의 시간 차이(Tc)는 클럭 신호(CLK)의 적어도 한 주기에 대응될 수 있다. 예컨대, 시간 차이(Tc)는 클럭 신호(CLK)의 한 주기보다 크거나 같고 클럭 신호(CLK)의 두 주기보다 작거나 같을 수 있다.
시간 차이(Tc)는 CRC 회로(300)가 CRC 코드를 계산하기 위해 필요한 최소 시간을 의미할 수 있다. 따라서, CRC 회로(300)는 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)에 기초하여 CRC 코드를 계산할 수 있다.
또한, CRC 회로 (300)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드(ACRC)를 서로 비교하고, 비교 결과에 따라 직렬 데이터(D0~D7)의 오류를 검출할 수 있다. 직렬 데이터(D0~D7)에서 오류가 검출된 때, CRC 회로 (300)는 활성화 구간을 갖는 오류 검출 신호(ERR)를 호스트로 출력할 수 있다. 이때, 호스트는 오류 검출 신호(ERR)에 응답하여 직렬 데이터(D0~D7)를 메모리 장치(20)로 재전송할 수 있다.
실시 예에 따라, 컬럼 선택선 드라이버(560)는 오류 검출 신호(ERR)에 응답하여 비활성화된 컬럼 선택선 신호(CSL)를 출력할 수 있다(CASE1). 따라서, 직렬 데이터(D0~D7)가 메모리 셀 어레이에 라이트되는 것이 방지된다.
다른 실시 예에 따라, 컬럼 선택선 인에이블 회로(540)는 오류 검출 신호 (ERR)에 응답하여 비활성화된 컬럼 선택선 인에이블 신호(PCSLE)를 출력할 수 있다 (CASE 2). 따라서, 직렬 데이터(D0~D7)가 상기 메모리 셀 어레이에 라이트되는 것이 방지된다.
또 다른 실시 예에 따라, 구동 신호 생성 회로(580)는 오류 검출 신호(ERR)에 응답하여, 비활성화된 로컬 글로벌 입출력 선택 신호(PMUXON)를 출력하거나 비활성화된 인에이블 신호(PDT)를 출력할 수 있다(CASE 3). 따라서, 직렬 데이터(D0 내지D7)가 상기 메모리 셀 어레이에 라이트되는 것이 방지된다.
도 12는 도 8에 도시된 메모리 장치의 동작의 다른 실시 예를 설명하기 위한 동작 타이밍도이다.
도 8부터 도 10, 및 도 12를 참조하면, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드(ACRC)의 출력 시점 모두는 클럭 신호(CLK)의 제6주기(P6)의 상승 에지에 따라 결정될 수 있다. 이때, 병렬 데이터(ADATA)의 출력 시점과 병렬 CRC 코드(ACRC)의 출력 시점 사이의 시간 차이(Tc)는 클럭 신호(CLK)의 적어도 한 주기에 대응될 수 있다. 예컨대, 시간 차이(Tc)는 클럭 신호(CLK)의 한 주기보다 크거나 같고 클럭 신호(CLK)의 두 주기보다 작거나 같을 수 있다.
CRC 회로(300)는 데이터 병렬화기(200)로부터 출력된 병렬 데이터(ADATA)에 기초하여 CRC 코드를 계산할 수 있다. 또한, CRC 회로(300)는 계산된 CRC 코드와 데이터 병렬화기(200)로부터 출력된 병렬 CRC 코드(ACRC)를 서로 비교하고, 비교 결과에 따라 직렬 데이터(D0 내지 D7)의 오류를 검출할 수 있다.
직렬 데이터(D0~D7)에서 오류가 검출된 때, CRC 회로(300)는 활성화 구간을 갖는 오류 검출 신호(ERR)를 호스트로 출력할 수 있다. 이때, 호스트는 오류 검출 신호(ERR)에 응답하여 직렬 데이터(D0~D7)를 메모리 장치(20)로 재전송할 수 있다.
실시 예에 따라 컬럼 선택선 드라이버(560)는 오류 검출 신호(ERR)에 응답하여, 비활성화된 컬럼 선택선 신호(CSL)를 출력할 수 있다(CASE1). 따라서, 직렬 데이터(D0 내지 D7)가 메모리 셀 어레이에 라이트되는 것이 방지된다.
다른 실시 예에 따라, 컬럼 선택선 인에이블 회로(540)는 오류 검출 신호 (ERR)에 응답하여, 불활성화된 컬럼 선택선 인에이블 신호(PCSLE)를 출력할 수 있다(CASE 2). 따라서, 직렬 데이터(D0 내지 D7)가 상기 메모리 셀 어레이에 라이트되는 것이 방지된다.
또 다른 실시 예에 따라, 구동 신호 생성 회로(580)는 오류 검출 신호(ERR)에 응답하여, 비활성화된 로컬 글로벌 입출력 선택 신호(PMUXON)를 출력하거나 비활성화된 인에이블 신호(PDT)를 출력할 수 있다(CASE 3). 따라서, 직렬 데이터(D0 내지D7)가 상기 메모리 셀 어레이에 라이트되는 것이 방지된다.
도 13은 도 3 또는 도 8에 도시된 메모리 장치를 포함하는 메모리 시스템의 블럭도이다.
도 3, 도 8, 및 도 13을 참조하면, 메모리 시스템(30)은 PC(personal computer), 데이터 서버(data server)와 같은 스토리지(storage), 또는 휴대용 장치(portable device)로 구현될 수 있다.
휴대용 장치는 이동 전화기(mobile phone), 스마트 폰(smart phone), 태블릿 PC, 또는 무선 인터넷 장치 등으로 구현될 수 있다.
메모리 시스템(30)은 메모리 장치(10 또는 20), 메모리 장치(10 또는 20)의 데이터 처리 동작을 제어할 수 있는 CPU(32), CPU(32)의 제어 하에 메모리 장치(10 또는 20)에 대한 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(34)를 포함한다.
메모리 장치(10 또는 20)에 저장된 데이터는 CPU(32) 또는 메모리 컨트롤러 (34)의 제어 하에 디스플레이(36)를 통하여 디스플레이될 수 있다.
무선 송수신기(37)는 안테나(38)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(37)는 안테나(38)를 통하여 수신된 무선 신호를 CPU(32)가 처리할 수 있는 신호로 변환할 수 있다. 따라서, CPU(32)는 무선 송수신기(37)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(34)를 통하여 메모리 장치(10 또는 20)에 저장하거나 디스플레이(36)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(37)는 CPU(32)로부터 출력된 신호를 무선 신호로 변환하고 상기 무선 신호를 안테나(38)를 통하여 외부로 출력할 수 있다.
입력 장치(39)는 CPU(32)의 동작을 제어하기 위한 제어 신호 또는 CPU(32)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다.
CPU(32)는 메모리 장치(10 또는 20)로부터 출력된 데이터, 무선 송수신기(37)로부터 출력된 데이터 또는 입력 장치(39)로부터 출력된 데이터가 디스플레이(36)를 통하여 디스플레이될 수 있도록 디스플레이(36)의 동작을 제어할 수 있다.
실시 예에 따라, 다수의 메모리 장치들(10 또는 20)은 서로 적층(stacked)되어, 데이터 입출력 버퍼(100)를 공유할 수 있다. 이때, 다수의 메모리 장치들(10 또는 20)은 TSV(through-silicon via)와 같은 수직적 전기적 접속 (비아) (vertical electrical connection (via))를 통하여 접속될 수 있다.
서로 적층된 다수의 메모리 장치들(10 또는 20)은 하나의 패키지에 패키징될 수 있다. 이 경우, 상기 패키지는 도 13의 메모리 장치(10 또는 20)와 대체될 수 있다.
실시 예에 따라, 호스트로부터 메모리 장치(10 또는 20)로 전송되는 신호는 전기적인 신호 라인(electrical signal line) 또는 광학적 신호 라인(optical signal line)을 통하여 전송될 수 있다.
이 경우, 데이터 입출력 버퍼(100)는 광-전 변환(optical-to-electrical conversion)을 수행할 수 있는 회로 블록 및/또는 전-광 변환(electrical-to-optical conversion)을 수행할 수 있는 회로 블록을 포함할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 20 : 메모리 장치
30 : 메모리 시스템
100 : 데이터 입력 버퍼
200 : 데이터 병렬화기
300 : CRC 회로
400, 401 : 메모리 코어
410 : 메모리 셀 어레이
420 : 비트 라인 센스 앰프
440 : 컬럼 선택 회로
450 : 로컬 글로벌 입출력 게이트 회로
460 : 프리차지 회로
480 : 글로벌 입출력 드라이버
500, 501 : 제어 회로
520 : 커맨드 버퍼
540 : 컬럼 선택선 인에이블 회로
550 : 컬럼 선택선 디스에이블 회로
560 : 컬럼 선택선 드라이버
580 : 구동 신호 생성 회로

Claims (10)

  1. 클락 신호에 응답하여 채널을 통하여 전송된 직렬 데이터와 직렬 CRC(cyclic redundancy check) 코드를 수신하는 단계;
    상기 직렬 데이터를 병렬 데이터로 변환하고 상기 직렬 CRC 코드를 병렬 CRC 코드로 변환하는 단계;
    상기 병렬 데이터를 이용하여 CRC 코드를 계산하는 단계; 및
    상기 병렬 CRC 코드와 계산된 CRC 코드를 서로 비교하고, 비교 결과에 따라 상기 채널을 통해 전송된 상기 직렬 데이터의 오류를 검출하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 병렬 데이터의 출력 시점과 상기 병렬 CRC 코드의 출력 시점과의 차이는 상기 클락 신호의 적어도 한 주기에 대응되는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 병렬 데이터의 상기 출력 시점은 상기 직렬 데이터가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정되고,
    상기 병렬 CRC 코드의 상기 출력 시점은 상기 직렬 CRC 코드가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정되는 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 병렬 데이터의 상기 출력 시점과 상기 병렬 CRC 코드의 상기 출력 시점 각각은 상기 직렬 CRC 코드가 모두 수신된 직후의 상기 클락 신호의 첫 번째 상승 에지에 따라 결정되는 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 직렬 데이터는 8-비트들이고, 상기 직렬 CRC 코드는 2-비트들이고,
    상기 직렬 데이터의 버스트 길이(burst length)는 4 또는 8인 메모리 장치의 동작 방법.
  6. 클락 신호에 응답하여 채널을 통하여 전송된 직렬 데이터와 직렬 CRC 코드 각각을 병렬화하고, 병렬 데이터와 병렬 CRC(cyclic redundancy check) 코드를 출력하는 데이터 병렬화기;
    상기 병렬 데이터를 이용하여 CRC 코드를 계산하고, 계산된 CRC 코드와 상기 병렬 CRC 코드를 비교하고, 비교 결과에 따라 상기 직렬 데이터의 오류를 검출하는 CRC 회로; 및
    상기 클락 신호와 명령 신호에 응답하여, 상기 병렬 데이터를 메모리 셀 어레이에 라이트하는 라이트 동작을 제어하기 위한 다수의 제어 신호들을 출력하는 제어 회로를 포함하고,
    상기 병렬 데이터의 출력 시점과 상기 병렬 CRC 코드의 출력 시점과의 차이는 상기 클락 신호의 적어도 한 주기에 대응되는 메모리 장치.
  7. 제6항에 있어서,
    상기 CRC 회로는, 상기 직렬 데이터의 상기 오류를 검출한 때, 오류 검출 신호를 출력하고,
    상기 제어 회로는 상기 오류 검출 신호에 응답하여 상기 라이트 동작을 방지하는 메모리 장치.
  8. 제7항에 있어서,
    컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로를 더 포함하고,
    상기 제어 회로는,
    상기 오류 검출 신호에 응답하여, 비활성화된 상기 컬럼 선택선 신호들을 출력하는 컬럼 선택선 드라이버를 포함하는 메모리 장치.
  9. 제7항에 있어서,
    컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로를 더 포함하고,
    상기 제어 회로는,
    상기 컬럼 선택선 신호들을 출력하는 컬럼 선택선 드라이버; 및
    상기 오류 검출 신호에 응답하여, 상기 컬럼 선택선 신호들 각각의 활성화 타이밍을 제어하기 위해 상기 컬럼 선택선 드라이버를 제어하는 컬럼 선택선 인에이블 회로를 포함하는 메모리 장치.
  10. 제7항에 있어서,
    컬럼 선택선 신호들에 응답하여, 상기 병렬 데이터가 저장될 메모리 셀들에 접속된 비트 라인들과 상기 병렬 데이터를 전송하는 로컬 입출력 라인들을 접속시키기 위한 컬럼 선택 회로;
    스위칭 신호들에 응답하여, 상기 로컬 입출력 라인들과 글로벌 입출력 라인들을 접속시키기 위한 로컬 글로벌 입출력 게이트 회로; 및
    인에이블 신호에 응답하여 상기 병렬 데이터를 상기 글로벌 입출력 라인들로 드라이빙하기 위한 글로벌 입출력 드라이버를 더 포함하며,
    상기 제어 회로는,
    상기 오류 검출 신호에 응답하여, 상기 스위칭 신호들과 상기 인에이블 신호 중에서 적어도 하나를 디스에이블시키는 구동 신호 생성 회로를 포함하는 메모리 장치.
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