KR20190107233A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 기판 위에 위치하는 반도체층, 반도체층과 중첩하는 게이트 절연막 및 층간 절연막, 상기 게이트 절연막 및 상기 층간 절연막을 관통하는 접촉 구멍, 상기 접촉 구멍을 통해 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 드레인 전극과 연결되는 발광 소자, 그리고 상기 접촉 구멍에서 상기 소스 전극과 상기 층간 절연막 사이, 그리고 상기 드레인 전극과 상기 층간 절연막 사이에 위치하는 제1 스페이서 및 제2 스페이서를 포함한다.

Description

표시 장치 및 이의 제조 방법 {DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 이의 제조 방법에 관한 것이다.
발광 소자는 양극(anode)으로부터 공급되는 정공(hole)과 음극(cathode)으로부터 공급되는 전자(electron)가 양극과 음극 사이에 형성된 발광층 내에서 결합하여 엑시톤(exciton)을 형성하고, 엑시톤이 안정화되면서 광을 방출하는 소자이다.
발광 소자는 넓은 시야각, 빠른 응답 속도, 얇은 두께, 낮은 소비 전력 등의 여러 가지 장점들을 가지기 때문에 텔레비전, 모니터, 휴대폰 등의 다양한 전기 및 전자 장치들에 널리 적용되고 있다.
한편 고해상도 구조로 갈수록 화소의 크기는 작아진다. 이때 설비 스펙 및 사진 식각 공정 능력의 한계로 인해 공정 디자인 룰(Design Rule)에 제한이 있을 수 있다.
실시예들은 크기가 작은 접촉 구멍을 포함하는 표시 장치를 제공하기 위한 것이다. 또한 이러한 표시 장치의 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판 위에 위치하는 반도체층, 반도체층과 중첩하는 게이트 절연막 및 층간 절연막, 상기 게이트 절연막 및 상기 층간 절연막을 관통하는 접촉 구멍, 상기 접촉 구멍을 통해 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 드레인 전극과 연결되는 발광 소자, 그리고 상기 접촉 구멍에서 상기 소스 전극과 상기 층간 절연막 사이, 그리고 상기 드레인 전극과 상기 층간 절연막 사이에 위치하는 제1 스페이서 및 제2 스페이서를 포함한다.
상기 접촉 구멍에서 상기 층간 절연막을 기준으로 제1 스페이서 및 상기 제2 스페이서 순으로 위치할 수 있다.
상기 제1 스페이서는, 상기 접촉 구멍의 외주면을 둘러싸는 수직부 및 상기 수직부에 연결되며 상기 반도체층과 접하는 하단부를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 하단부를 관통할 수 있다.
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 제2 스페이서의 내측면 및 상기 제1 스페이서의 하단부의 내측면과 접할 수 있다.
상기 제1 스페이서, 상기 제2 스페이서 및 상기 층간 절연막의 상면은 실질적으로 동일 면을 이룰 수 있다.
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 중첩하는 상기 반도체층의 일면은 평탄하지 않을 수 있다.
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 중첩하는 상기 반도체층의 일면은 계단 형태를 포함할 수 있다.
상기 제1 스페이서의 두께는 상기 제2 스페이서의 두께 보다 얇을 수 있다.
상기 제1 스페이서를 이루는 물질과 상기 제2 스페이서를 이루는 물질 사이의 식각 비는 1:1 내지 1:3 일 수 있다.
상기 층간 절연막은 산화지르코늄을 포함할 수 있다.
상기 하단부의 상면은 상기 소스 전극 또는 상기 드레인 전극과 접촉할 수 있다.
상기 반도체층은 상기 제1 스페이서를 통해 상기 소스 전극 및 상기 드레인 전극과 전기적으로 접촉할 수 있다.
상기 제1 스페이서는 티타늄(Ti), 몰리브덴(Mo), ITO, IZO 및 GZO 중 적어도 하나를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 제1 스페이서와 동일한 물질을 포함할 수 있다.
상기 제1 스페이서의 끝단과 상기 소스 전극의 끝단 또는 상기 제1 스페이서의 끝단과 상기 드레인 전극의 끝단이 정렬될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 반도체층을 형성하는 단계, 상기 반도체층과 중첩하는 게이트 절연막 및 층간 절연막을 형성하는 단계, 상기 게이트 절연막 및 상기 층간 절연막을 관통하는 접촉 구멍을 형성하는 단계, 상기 기판 전면에 제1 스페이서 물질층 및 제2 스페이서 물질층을 형성하는 단계, 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하여 상기 층간 절연막을 노출시키는 단계, 상기 층간 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 드레인 전극과 연결되는 발광 소자를 형성하는 단계를 포함한다.
상기 제1 스페이서 및 상기 제2 스페이서 각각은 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 이방성 식각하여 형성될 수 있다.
상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하는 단계에서 상기 반도체층의 일부가 노출될 수 있다.
상기 제1 스페이서 물질층을 이루는 물질과 상기 제2 스페이서 물질층을 이루는 물질 사이의 식각 비는 1:1 내지 1:3 일 수 있다.
실시예들에 따르면 접촉 구멍의 크기가 작은 표시 장치를 제공할 수 있다. 이에 따라 고해상도 표시 장치를 제공할 수 있다. 또한 반도체층 및 층간 절연막에 가해지는 손상을 방지하여 신뢰성이 향상된 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 일 실시예에 따른 도 1의 A의 확대도이다.
도 3 및 도 4 각각은 도 1의 변형 실시예에 따른 표시 장치의 단면도이다.
도 5, 도 6, 도 7 및 도 8은 표시 장치의 제조 방법에 따른 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 및 도 2를 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 1은 일 실시예에 따른 표시 장치의 단면도이고, 도 2는 일 실시예에 따른 도 1의 A의 확대도이다.
일 실시예에 따른 표시 장치는 기판(110)을 포함한다. 기판(110)은 가요성을 가질 수 있다.
기판(110) 위에 버퍼층(111)이 위치할 수 있으며 실시예에 따라 버퍼층(111)은 생략될 수 있다. 버퍼층(111)은 산화규소, 질화규소 등과 같은 무기 물질을 포함할 수 있다. 버퍼층(111)은 단일층이거나 복수층일 수 있다.
버퍼층(111)은 기판(110)의 일면을 평탄하게 하거나 후술할 반도체층(154)의 특성을 열화시키는 불순물의 확산을 방지하고 수분 등의 침투를 방지할 수 있다.
버퍼층(111) 위에 트랜지스터(Tr)의 반도체층(154)이 위치한다. 반도체층(154)은 채널 영역(152)과 채널 영역(152)의 양측에 위치하며 불순물이 도핑되어 있는 소스 영역(153) 및 드레인 영역(155)을 포함한다.
반도체층(154)은 폴리 실리콘 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 또는 이들의 복합 산화물 중 어느 하나를 포함할 수 있다.
도시되지 않았으나 기판(110)과 반도체층(154) 사이에는 차광 전극이 위치할 수 있다. 차광 전극은 외부 광이 반도체층(154)에 도달하는 것을 차단하여 반도체층(154)의 특성 저하를 막고 트랜지스터(Tr)의 누설 전류를 최소화할 수 있다.
반도체층(154) 및 버퍼층(111) 위에는 게이트 절연막(141)이 위치한다. 게이트 절연막(141)은 기판(110)의 전면과 중첩하며 위치할 수 있다.
게이트 절연막(141)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 산화규소 또는 질화규소를 포함할 수 있다. 게이트 절연막(141)은 단일막 또는 다층막일 수 있다.
게이트 절연막(141) 위에는 트랜지스터(Tr)의 게이트 전극(124)을 포함하는 게이트 도전체가 위치한다. 게이트 전극(124)은 반도체층(154)의 채널 영역(152)과 중첩하도록 위치한다.
게이트 도전체는 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다. 게이트 도전체는 단일막 또는 다중막일 수 있다.
게이트 전극(124) 위에 층간 절연막(160)이 위치한다. 층간 절연막(160)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 산화규소, 질화규소를 포함할 수 있다. 층간 절연막(160)은 단일막 또는 이들이 적층된 다층막일 수 있다.
층간 절연막(160) 위에는 트랜지스터(Tr)의 소스 전극(173) 및 드레인 전극(175), 데이터선(도시되지 않음), 구동 전압선(도시되지 않음) 등을 포함하는 데이터 도전체가 위치한다.
소스 전극(173) 및 드레인 전극(175)은 층간 절연막(160) 및 게이트 절연막(141)이 가지는 접촉 구멍(63, 65)들을 통해 반도체층(154)의 소스 영역(153) 및 드레인 영역(155) 각각에 연결될 수 있다.
일 실시예에 따른 접촉 구멍(63, 65) 각각에는 제1 스페이서(161) 및 제2 스페이서(163)가 위치할 수 있다. 접촉 구멍(63, 65)에서 소스 전극(173)과 층간 절연막(160) 사이, 그리고 드레인 전극(175)과 층간 절연막(160) 사이에 제1 스페이서(161) 및 제2 스페이서(163)가 위치할 수 있다. 층간 절연막(160)의 내측면을 기준으로 제1 스페이서(161) 및 제2 스페이서(163)가 차례로 적층될 수 있다.
제1 스페이서(161)는 층간 절연막(160) 및 게이트 절연막(141)의 내측면과 직접 접촉할 수 있다. 제1 스페이서(161)는 접촉 구멍(63, 65)이 형성된 층간 절연막(160) 및 게이트 절연막(141)의 내측면을 둘러싸는 형태를 가질 수 있다. 다시 말해 제1 스페이서(161)는 접촉 구멍(63, 65)의 외주면을 둘러싸는 형태를 가질 수 있다.
제1 스페이서(161)는 제2 방향(D2)을 따라 연장된 마카로니 형태의 수직부 및 수직부의 하단으로부터 제1 방향(D1)을 따라 연장된 하단부(161a)를 포함할 수 있다. 제1 스페이서(161)의 하단부(161a)은 반도체층(154)의 일면과 직접 접촉할 수 있다. 제1 스페이서(161)의 하단부(161a)은 소스 영역(153) 또는 드레인 영역(155)의 일면과 직접 접촉할 수 있다.
제2 스페이서(163)는 소스 전극(173) 또는 드레인 전극(175)의 외주면을 둘러싸는 형태를 가질 수 있다. 제2 스페이서(163)는 제1 스페이서(161)와 직접 접촉하면서 소스 전극(173) 또는 드레인 전극(175)과 직접 접촉할 수 있다. 제2 스페이서(163)는 제2 방향(D2)을 따라 연장된 마카로니 형태 또는 파이프 형태를 가질 수 있다. 소스 전극(173) 및 드레인 전극(175)은 제2 스페이서(163) 및 제1 스페이서(161)를 관통하여 반도체층(154)과 직접 접촉할 수 있다. 특히 소스 전극(173) 및 드레인 전극(175) 각각은 제1 스페이서(161)의 하단부(161a)를 관통하여 반도체층(154)의 소스 영역(153) 및 드레인 영역(155) 각각에 연결될 수 있다.
제2 스페이서(163)는 소스 영역(153) 또는 드레인 영역(155)과 중첩할 수 있다. 제2 스페이서(163)의 하부면과 소스 영역(153) 사이, 또는 제2 스페이서(163)의 하부면과 드레인 영역(155)의 사이에는 제1 스페이서(161)의 하단부(161a)가 위치할 수 있다. 제2 스페이서(163)는 반도체층(154)과 직접 접촉하지 않을 수 있다.
제1 스페이서(161)의 하단부(161a)의 일면과 제2 스페이서(163)의 일면은 실질적으로 동일 면을 이룰 수 있다. 동일 면을 이루는 제1 스페이서(161)의 하단부(161a)의 일면 및 제2 스페이서(163)의 일면은 소스 전극(173) 또는 드레인 전극(175)과 접할 수 있다.
또한 제1 스페이서(161)의 상부면, 제2 스페이서(163)의 상부면 및 층간 절연막(160)의 상부면은 실질적으로 동일 면을 이룰 수 있다. 동일 면을 이루는 제1 스페이서(161)의 상부면, 제2 스페이서(163)의 상부면 및 층간 절연막(160)의 상부면 위에 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다.
제1 스페이서(161)와 제2 스페이서(163)는 기판(110)을 향해 갈수록 폭이 좁아지는 형태를 가질 수 있다. 기판(110)을 향해 갈수록 제2 스페이서(163)의 내측면에 위치하는 소스 전극(173) 및 드레인 전극(175)의 폭이 작아질 수 있다.
제1 스페이서(161)는 산화물을 포함할 수 있으며 일 예로 산화규소를 포함할 수 있다. 제2 스페이서(163)는 질화물을 포함할 수 있으며 일 예로 질화규소를 포함할 수 있다. 제2 스페이서(163)는 층간 절연막(160)과 동일한 물질을 포함할 수 있으며, 일 예로 복수의 층으로 이루어진 층간 절연막(160)에서 최상단에 위치하는 층과 동일한 물질을 포함할 수 있다.
제1 스페이서(161)의 두께(t1)는 제2 스페이서(163)의 두께(t2) 보다 작을 수 있다. 제2 스페이서(163)는 제1 스페이서(161) 보다 두꺼울 수 있다. 일 예로 제1 스페이서(161)와 제2 스페이서(163)의 두께 비는 1:1 내지 1:20일 수 있다. 이러한 두께 비는 제1 스페이서(161)와 제2 스페이서(163)를 이루는 물질 사이의 식각비에 의해 결정될 수 있다. 일 예로 제1 스페이서(161)를 이루는 물질과 제2 스페이서(163)를 이루는 물질 사이의 식각 비는 1:1 내지 1:3 일 수 있다.
일 실시예에 따라 제1 스페이서(161) 및 소스 전극(173)과 접하는 소스 영역(153), 또는 제1 스페이서(161) 및 드레인 전극(175)과 접하는 드레인 영역(155)은 계단 형태의 일면(155a, 155b)을 포함할 수 있다.
층간 절연막(160) 및 게이트 절연막(141)을 형성하는 공정에서 반도체층(154)의 일부 식각될 수 있으며, 제1 스페이서(161) 및 제2 스페이서(163)를 형성하는 공정에서 반도체층(154)의 일부 식각될 수 있다. 이와 같이 2차례에 걸쳐 일부 식각된 반도체층(154), 특히 드레인 영역(155) 또는 소스 영역(153)의 일면은 도 2에 도시된 바와 같이 계단 형태의 일면(155a, 155b)을 포함할 수 있다. 이에 제한되는 것은 아니며 반도체층(154)의 두께가 상당히 얇거나 공정 중에 식각되는 정도가 상당히 미미한 경우, 도 2와 같은 계단 형태가 아니라 평탄하지 않은 정도의 일면이 제공될 수도 있다.
데이터 도전체는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있다. 데이터 도전체는 단일층 또는 다중층(예컨대, Ti/Al/Ti, Mo/Al/Mo, Mo/Cu/Mo 등)일 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)과 함께 트랜지스터(Tr)를 이룬다. 도시된 트랜지스터는 발광 표시 장치의 화소에서 구동 트랜지스터일 수 있다. 도시된 트랜지스터는 게이트 전극(124)이 반도체층(154)보다 위에 위치하므로 탑 게이트형(top-gate) 트랜지스터로 불릴 수 있다. 트랜지스터의 구조는 이에 한정되는 것은 아니고 다양하게 바뀔 수 있으며, 예컨대, 게이트 전극이 반도체 아래 위치하는 바텀 게이트형(bottom-gate) 트랜지스터일 수도 있다.
도시한 실시예에서는 화소의 구동 박막 트랜지스터만을 도시하였지만, 화소에 포함되어 있는 신호선 및 유기 발광 소자는 해당 기술 분야의 전문가가 용이하게 변형 실시할 수 있는 범위 내에서 다양한 구조로 형성될 수 있다. 표시 장치는 박막 트랜지스터의 개수, 축전 소자의 개수 및 배선의 개수가 이에 한정되지 않는다.
층간 절연막(160) 및 데이터 도전체 위에 평탄화층(180)이 위치한다. 평탄화층(180)은 그 위에 형성될 발광 소자의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 할 수 있다. 평탄화층(180)은 트랜지스터(Tr)를 덮을 수 있다.
평탄화층(180)은 일 예로 유기 절연 물질을 포함할 수 있다. 유기 절연 물질은 폴리이미드(polyimide), 폴리아미드(polyamide), 폴리아크릴레이트(polyacrylate), 폴리페닐렌 에테르(polyphenylene ether), 폴리페닐렌 설파이드(polyphenylene sulfide), 불포화 폴리에스터(unsaturated polyester), 에폭시 수지, 페놀 수지 등을 포함할 수 있으며 이에 제한되지 않는다.
평탄화층(180) 위에 화소 전극(191)이 위치한다. 화소 전극(191)은 평탄화층(180)이 가지는 접촉 구멍(81)을 통해 트랜지스터(Tr)의 드레인 전극(175)에 연결되어 있다.
화소 전극(191)은 반사성 도전 물질 또는 반투과성 도전 물질을 포함하거나 투명한 도전 물질을 포함할 수 있다. 일 예로 화소 전극(191)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질, 리튬(Li), 칼슘(Ca), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 및 금(Au) 같은 금속 중 적어도 하나를 포함할 수 있다.
평탄화층(180) 및 화소 전극(191) 위에는 화소 정의층(360)이 위치한다. 화소 정의층(360)은 화소 전극(191)의 일부분과 중첩하는 개구부(91)를 가진다. 화소 정의층(360)의 개구부(91)는 화소에 대응하는 영역을 한정할 수 있다.
화소 정의층(360)은 폴리이미드, 폴리아크릴레이트, 폴리아미드 같은 유기 절연 물질 또는 실리카 계열의 무기 물질을 포함할 수 있다.
화소 전극(191) 위에는 발광층(370)이 위치한다. 발광층(370)은 발광 영역을 포함하고, 추가적으로 정공 주입 영역, 정공 수송 영역, 전자 주입 영역 및 전자 수송 영역 중 적어도 하나를 포함할 수 있다.
발광층(370)은 적색, 녹색 및 청색 등의 기본 색의 광을 고유하게 내는 유기 물질로 만들어질 수도 있고, 서로 다른 색의 광을 내는 복수의 유기 물질이 적층된 구조를 가질 수도 있다.
발광층(370) 위에는 공통 전압을 전달하는 공통 전극(270)이 위치한다. 공통 전극(270)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질을 포함할 수 있다. 공통 전극(270)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 금속을 얇게 적층하여 광 투과성을 가지도록 형성될 수도 있다.
각 화소의 화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 다이오드인 발광 소자(LED)를 이룬다. 화소 전극(191)은 정공 주입 전극인 애노드(anode)일 수 있고, 공통 전극(270)은 전자 주입 전극인 캐소드(cathode)일 수 있다. 이와 반대로, 화소 전극(191)이 캐소드일 수 있고, 공통 전극(270)이 애노드일 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하게 된다.
발광 소자(LED)가 빛을 방출하는 방향에 따라서 표시 장치는 전면 표시형, 배면 표시형 및 양면 표시형 중 어느 한 구조를 가질 수 있다.
도시하지 않았으나 공통 전극(270) 위에 박막 봉지층이 위치할 수 있다. 박막 봉지층은 복수의 무기층을 포함하거나 무기층과 유기층이 교번하여 적층된 구조를 포함할 수 있다. 발광 소자에 대한 투습 등을 방지할 수 있다.
전술한 실시예에 따르면 소스 전극 또는 드레인 전극이 위치하는 접촉 구멍은 제1 스페이서 및 제2 스페이서에 의해 상당히 작은 크기로 제공될 수 있다. 고해상도 표시 장치를 제공하기 위해서는 지름 1.5 μm 이하의 접촉 구멍이 제공되어야 한다. 노광 공정을 사용하여 작은 크기의 접촉 구멍을 제공하는 데에는 한계가 있다. 본 발명의 일 실시예에 따른 경우 노광 공정을 이용하여 접촉 구멍을 제공하고, 접촉 구멍에 소정의 두께를 가지는 제1 스페이서 및 제2 스페이서를 위치시킴으로써, 제1 스페이서와 제2 스페이서의 증착 두께의 2배 가까이 접촉 구멍의 크기를 감소시킬 수 있다. 이에 따라 고해상도 표시 장치를 제공할 수 있다.
또한 제1 스페이서는 제2 스페이서와 제1 스페이서를 식각하는 공정에서 층간 절연막이 과다하게 손실되거나 얇은 두께의 반도체층이 손실되는 것을 방지하는 에치 스타퍼로써 기능할 수 있다. 신뢰성이 보다 향상된 표시 장치를 제공할 수 있다.
이하에서는 도 3 및 도 4를 참조하여 변형 실시예에 따른 표시 장치를 설명한다. 도 3 및 도 4 각각은 도 1의 변형 실시예에 따른 표시 장치의 단면도이다. 이하에서 전술한 실시예에서 설명한 구성요소와 동일 유사한 구성요소에 대한 설명은 생략하기로 한다.
우선 도 3을 참조하면, 일 실시예에 따른 층간 절연막(160)은 제1 층간 절연막(160a) 및 제2 층간 절연막(160b)을 포함할 수 있다. 본 명세서는 이중층으로 이루어진 층간 절연막을 도시하였으나 이에 제한되지 않고 2 이상의 층을 포함하는 다층 층간 절연막일 수 있다.
제1 층간 절연막(160a)은 게이트 전극(124) 및 게이트 절연막(141) 위에 위치한다. 제1 층간 절연막(160a)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 산화규소, 질화규소를 포함하는 단일막 또는 이들이 적층된 다층막일 수 있다.
제2 층간 절연막(160b)은 제1 층간 절연막(160a)과 평탄화층(180) 사이에 위치한다. 제2 층간 절연막(160b)은 하이-k (high-k) 물질을 포함할 수 있으며 일 예로 산화지르코늄(ZrOx) 또는 산화하프늄(HfOx)을 포함할 수 있다.
제2 층간 절연막(160b)은 제1 스페이서(161) 및 제2 스페이서(163)를 형성하는 공정에서 층간 절연막(160)이 과도하게 식각되는 것을 방지할 수 있다. 제2 층간 절연막(160b)은 에치 스타퍼로 기능할 수 있다.
제1 스페이서(161)의 상부면, 제2 스페이서(163)의 상부면 및 제2 층간 절연막(160b)의 상부면은 실질적으로 동일 면을 이룰 수 있다. 동일 면을 이루는 제1 스페이서(161)의 상부면, 제2 스페이서(163)의 상부면 및 제2 층간 절연막(160b)의 상부면 위에 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다.
다음 도 4를 참조하면 일 실시예에 따른 접촉 구멍(63, 65) 각각에는 제1 스페이서(161) 및 제2 스페이서(163)가 위치할 수 있다. 접촉 구멍(63, 65)에서 소스 전극(173)과 층간 절연막(160) 사이, 그리고 드레인 전극(175)과 층간 절연막(160) 사이에 제1 스페이서(161) 및 제2 스페이서(163)가 위치할 수 있다. 층간 절연막(160)의 내측면을 기준으로 제1 스페이서(161) 및 제2 스페이서(163)가 차례로 적층될 수 있다.
제1 스페이서(161)은 컵(cup) 형태를 가질 수 있다. 제1 스페이서(161)는 접촉 구멍(63, 65)의 외주면을 둘러싸는 파이프 형태의 수직부와 반도체층(154)의 일면과 접촉하는 하단부(161a)를 포함할 수 있다. 일 실시예에 따른 제1 스페이서(161)는 하단부(161a)가 막힌 형태를 가질 수 있다.
제1 스페이서(161)의 하단부(161a)의 상면과 소스 전극(173), 그리고 제1 스페이서(161)의 하단부(161a)의 상면과 드레인 전극(175)은 접할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)에 직접 접촉하지 않고 제1 스페이서(161)를 통해 반도체층(154)과 전기적으로 연결될 수 있다.
제1 스페이서(161)는 반도체층(154)과 전기적으로 연결될 수 있는 물질을 포함할 수 있다. 제1 스페이서(161)는 오믹 컨택이 가능한 물질을 포함할 수 있으며, 일 예로 티타늄(Ti), 몰리브덴(Mo), ITO, IZO, GZO 중 적어도 하나를 포함할 수 있다.
또는 실시예에 따라 제1 스페이서(161)는 소스 전극(173) 및 드레인 전극(175)이 포함하는 물질 중 어느 하나를 포함할 수 있다. 이 경우 소스 전극(173) 및 드레인 전극(175)을 형성하는 공정에서 제1 스페이서(161)가 형성될 수 있다.
제1 스페이서(161)의 끝단과 소스 전극(173)의 끝단은 정렬될 수 있다. 또한 제1 스페이서(161)의 끝단과 드레인 전극(175)의 끝단은 정렬될 수 있다. 제1 스페이서(161)와 데이터 도전체가 동일한 공정을 통해 형성되는 경우 제1 스페이서(161)와 데이터 도전체는 동일한 가장자리를 포함할 수 있다.
이하에서는 도 5 내지 도 8을 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 도 5, 도 6, 도 7 및 도 8은 표시 장치의 제조 방법에 따른 단면도이다. 전술한 구성요소와 동일 유사한 구성요소에 대한 구체적인 설명은 생략하기로 한다.
우선 도 5에 도시된 바와 같이 기판(110) 위에 위치하는 버퍼층(111)을 형성한다. 버퍼층(111) 위에는 채널 영역(152)과 채널 영역(152) 양 옆에 위치하는 소스 영역(153) 및 드레인 영역(155)을 포함하는 반도체층(154)이 형성된다. 반도체층(154)과 버퍼층(111) 위에는 기판(110) 전면과 중첩하는 게이트 절연 물질층(141i)이 형성된다. 게이트 절연 물질층(141i) 위에는 채널 영역(152)과 중첩하는 게이트 전극(124)이 형성된다. 게이트 전극(124)과 게이트 절연 물질층(141i) 위에는 기판(110) 전면과 중첩하는 층간 절연 물질층(160i)이 형성된다.
다음 도 6에 도시된 바와 같이 소스 영역(153)을 드러내는 접촉 구멍(63) 및 드레인 영역(155)을 드러내는 접촉 구멍(65)을 포함하는 층간 절연막(160) 및 게이트 절연막(141)을 형성한다. 도 5에 도시된 게이트 절연 물질층(141i) 및 층간 절연 물질층(160i)을 식각하여 형성할 수 있다.
그리고 나서 도 7에 도시된 바와 같이 기판(110) 전면에 제1 스페이서 물질층(161i) 및 제2 스페이서 물질층(163i)을 형성한다.
다음 제1 스페이서 물질층(161i) 및 제2 스페이서 물질층(163i)을 식각하여 도 8에 도시된 바와 같이 제1 스페이서(161) 및 제2 스페이서(163)를 형성한다.
제1 스페이서(161) 및 제2 스페이서(163)는 제1 스페이서 물질층(161i) 및 제2 스페이서 물질층(163i)을 이방성 식각하여 형성될 수 있다. 층간 절연막(160) 위에 위치하는 제1 스페이서 물질층(161i) 및 제2 스페이서 물질층(163i)은 층간 절연막(160)이 드러날 때까지 식각한다. 이와 동시에 반도체층(154)의 소스 영역(153) 및 드레인 영역(155)이 드러나도록 제1 스페이서 물질층(161i) 및 제2 스페이서 물질층(163i)을 식각한다.
이러한 식각 공정에서 제2 스페이서 물질층(163i)과 제1 스페이서 물질층(161i) 사이의 식각 비(ratio)는 상이할 수 있다. 일 예로 제2 스페이서 물질층(163i)과 제1 스페이서 물질층(161i) 사이의 식각 비는 1:1 내지 3:1일 수 있다. 제2 스페이서 물질층(163i)의 식각 정도가 제1 스페이서 물질층(161i)의 식각 정도 보다 클 수 있다.
식각 비에 따라 제2 스페이서 물질층(163i)과 제1 스페이서 물질층(161i)의 두께가 결정될 수 있다. 제2 스페이서 물질층(163i)은 제1 스페이서 물질층(161i) 보다 두껍게 형성될 수 있으며 일 예로 제2 스페이서 물질층(163i)과 제1 스페이서 물질층(161i)의 두께비는 1:1 내지 20:1 일 수 있다.
제2 스페이서 물질층(163i)과 제1 스페이서 물질층(161i)은 서로 다른 물질을 포함할 수 있고, 제1 스페이서 물질층(161i)과 층간 절연막(160)은 서로 다른 물질을 포함할 수 있다.
서로 다른 물질을 포함함으로써 서로 다른 식각률을 가지는 제1 스페이서 물질층(161i)은 제2 스페이서 물질층(163i)을 식각하는 공정에서 에치 스타퍼로 기능할 수 있다. 또한 제2 스페이서 물질층(163i)을 식각하는 공정에서 층간 절연막(160)이 에치 스타퍼로 기능할 수 있다.
각각의 층이 식각 공정에서 에치 스타퍼로 기능함에 따라 층간 절연막(160) 또는 반도체층(154)의 손상을 방지할 수 있다.
본 명세서는 도시 하지 않았으나 도 3과 같이 층간 절연막이 산화지르코늄을 포함하는 실시예의 경우, 제1 스페이서 물질층(161i)을 식각하는 공정에서 제1 스페이서 물질층(161i)과 층간 절연막(160) 사이의 식각 선택비가 클 수 있다. 층간 절연막(160)의 손상을 최소화하면서 스페이서를 형성할 수 있다.
또는 도 4와 같이 제1 스페이서(161)가 오믹 컨택이 가능한 물질을 포함하는 경우 제1 스페이서 물질층(161i)은 소스 전극(173) 및 드레인 전극(175)을 형성하는 공정에서 식각되어 제1 스페이서(161)를 형성할 수 있다.
전술한 실시예에 따라 표시 장치를 제조하는 경우 소스 전극 또는 드레인 전극이 위치하는 접촉 구멍은 제1 스페이서 및 제2 스페이서에 의해 상당히 작은 크기로 제공될 수 있다. 일 실시예에 따른 경우 노광 공정을 이용하여 접촉 구멍을 제공하고, 접촉 구멍에 소정의 두께를 가지는 제1 스페이서 및 제2 스페이서를 위치시킴으로써, 제1 스페이서와 제2 스페이서의 증착 두께의 2배 가까이 접촉 구멍의 크기를 감소시킬 수 있다. 이에 따라 고해상도 표시 장치를 제공할 수 있다.
또한 제1 스페이서는 제2 스페이서와 제1 스페이서를 식각하는 공정에서 층간 절연막이 과다하게 손실되거나 얇은 두께의 반도체층이 손실되는 것을 방지하는 에치 스타퍼로써 기능할 수 있다. 신뢰성이 보다 향상된 표시 장치를 제공할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
141: 게이트 절연막
154: 반도체층
160: 층간 절연막
161: 제1 스페이서
163: 제2 스페이서
173: 소스 전극
175: 드레인 전극
63, 65: 접촉 구멍
LED: 발광 소자

Claims (20)

  1. 기판 위에 위치하는 반도체층,
    반도체층과 중첩하는 게이트 절연막 및 층간 절연막,
    상기 게이트 절연막 및 상기 층간 절연막을 관통하는 접촉 구멍,
    상기 접촉 구멍을 통해 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극,
    상기 드레인 전극과 연결되는 발광 소자, 그리고
    상기 접촉 구멍에서 상기 소스 전극과 상기 층간 절연막 사이, 그리고 상기 드레인 전극과 상기 층간 절연막 사이에 위치하는 제1 스페이서 및 제2 스페이서를 포함하는 표시 장치.
  2. 제1항에서,
    상기 접촉 구멍에서 상기 층간 절연막을 기준으로 상기 제1 스페이서 및 상기 제2 스페이서 순으로 위치하는 표시 장치.
  3. 제1항에서,
    상기 제1 스페이서는,
    상기 접촉 구멍의 외주면을 둘러싸는 수직부 및
    상기 수직부에 연결되며 상기 반도체층과 접하는 하단부를 포함하는 표시 장치.
  4. 제3항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 하단부를 관통하는 표시 장치.
  5. 제3항에서
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는,
    상기 제2 스페이서의 내측면 및 상기 제1 스페이서의 하단부의 내측면과 접하는 표시 장치.
  6. 제1항에서,
    상기 제1 스페이서, 상기 제2 스페이서 및 상기 층간 절연막의 상면은 실질적으로 동일 면을 이루는 표시 장치.
  7. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 중첩하는 상기 반도체층의 일면은 평탄하지 않은 표시 장치.
  8. 제7항에서,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 중첩하는 상기 반도체층의 일면은 계단 형태를 포함하는 표시 장치.
  9. 제1항에서,
    상기 제1 스페이서의 두께는 상기 제2 스페이서의 두께 보다 얇은 표시 장치.
  10. 제1항에서,
    상기 제1 스페이서를 이루는 물질과 상기 제2 스페이서를 이루는 물질 사이의 식각 비는 1:1 내지 1:3 인 표시 장치.
  11. 제1항에서,
    상기 층간 절연막은 산화지르코늄을 포함하는 표시 장치.
  12. 제3항에서,
    상기 하단부의 상면은 상기 소스 전극 또는 상기 드레인 전극과 접촉하는 표시 장치.
  13. 제12항에서,
    상기 반도체층은 상기 제1 스페이서를 통해 상기 소스 전극 및 상기 드레인 전극과 전기적으로 연결되는 표시 장치.
  14. 제13항에서,
    상기 제1 스페이서는 티타늄(Ti), 몰리브덴(Mo), ITO, IZO 및 GZO 중 적어도 하나를 포함하는 표시 장치.
  15. 제14항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 스페이서와 동일한 물질을 포함하는 표시 장치.
  16. 제13항에서,
    상기 제1 스페이서의 끝단과 상기 소스 전극의 끝단 또는 상기 제1 스페이서의 끝단과 상기 드레인 전극의 끝단이 정렬되는 표시 장치.
  17. 기판 위에 반도체층을 형성하는 단계,
    상기 반도체층과 중첩하는 게이트 절연막 및 층간 절연막을 형성하는 단계,
    상기 게이트 절연막 및 상기 층간 절연막을 관통하는 접촉 구멍을 형성하는 단계,
    상기 기판 전면에 제1 스페이서 물질층 및 제2 스페이서 물질층을 형성하는 단계,
    상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하여 상기 층간 절연막을 노출시키는 단계,
    상기 층간 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 그리고
    상기 드레인 전극과 연결되는 발광 소자를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17항에서,
    제1 스페이서 및 제2 스페이서 각각은 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 이방성 식각하여 형성되는 표시 장치의 제조 방법.
  19. 제17항에서,
    상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하는 단계에서 상기 반도체층의 일부가 노출되는 표시 장치의 제조 방법.
  20. 제17항에서,
    상기 제1 스페이서 물질층을 이루는 물질과 상기 제2 스페이서 물질층을 이루는 물질 사이의 식각 비는 1:1 내지 1:3 인 표시 장치의 제조 방법.
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