KR20190070092A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

메모리 시스템은 컨트롤러; 및 메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들에 대해 리드 동작을 수행하도록 구성된 비휘발성 메모리 장치를 포함하되, 상기 컨트롤러는 상기 메모리 유닛들 각각의 내부 리드 시간에 근거하여 상기 메모리 유닛들의 처리 순서를 리오더링하고, 상기 처리 순서에 따라 상기 리드 동작을 제어한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 리드 동작의 성능이 향상된 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 컨트롤러; 및 메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들에 대해 리드 동작을 수행하도록 구성된 비휘발성 메모리 장치를 포함하되, 상기 컨트롤러는 상기 메모리 유닛들 각각의 내부 리드 시간에 근거하여 상기 메모리 유닛들의 처리 순서를 리오더링하고, 상기 처리 순서에 따라 상기 리드 동작을 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 컨트롤러; 및 메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들에 대해 리드 동작을 수행하도록 구성된 비휘발성 메모리 장치를 포함하되, 상기 컨트롤러는, 상기 메모리 유닛들 각각의 레벨에 근거하여 상기 메모리 유닛들의 처리 순서를 리오더링하고, 상기 처리 순서에 따라 상기 리드 동작을 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 컨트롤러; 및 메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들을 병렬적으로 동시에 리드 액세스하고 상기 메모리 유닛들로부터 리드된 데이터를 출력 순서에 근거하여 상기 컨트롤러로 출력하도록 구성된 비휘발성 메모리 장치를 포함하되, 상기 컨트롤러는 상기 메모리 유닛들의 레벨들이 상이할 때, 상기 출력 순서를 상기 레벨들에 근거하여 결정할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 리드 동작을 항샹된 성능으로 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따른 도1의 비휘발성 메모리 장치의 세부적인 구성을 도시한 블록도,
도3은 본 발명의 실시 예에 따른 메모리 유닛의 구조를 간략하게 설명하기 위한 도면,
도4는 본 발명의 실시 예에 따른 메모리 셀들의 문턱 전압 분포들을 도시한 도면,
도5는 본 발명의 실시 예에 따라 도1의 리오더링부가 처리 순서를 리오더링하는 방법을 설명하기 위한 도면,
도6은 본 발명의 실시 예에 따라 비휘발성 메모리 장치가 컨트롤러에 의해 결정된 처리 순서에 근거하여 리드 동작을 수행하는 방법을 도시하는 도면,
도7은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 도시한 순서도,
도8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 리드 동작 방법을 도시한 순서도,
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 요청을 처리하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 비휘발성 메모리 장치(120)로의 액세스는 라이트 액세스 및 리드 액세스를 포함할 수 있다. 즉, 컨트롤러(110)는 비휘발성 메모리 장치(120)의 라이트 동작 및 리드 동작을 제어함으로써 비휘발성 메모리 장치(120)를 액세스할 수 있다.
컨트롤러(110)는, 비휘발성 메모리 장치(120)의 메모리 유닛들(MU1~MU4)에 대해 처리 순서를 결정하고, 비휘발성 메모리 장치(120)가 메모리 유닛들(MU1~MU4)에 대해 결정된 처리 순서에 따라 리드 동작을 수행하도록 제어할 수 있다. 처리 순서는 비휘발성 메모리 장치(120)가 메모리 유닛들(MU1~MU4)로부터 리드된 데이터를 컨트롤러(110)로 출력하는 순서일 수 있다. 즉, 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)로부터 리드된 데이터를 컨트롤러(110)가 정해준 처리 순서에 따라 컨트롤러(110)로 출력할 수 있다. 컨트롤러(110)는 비휘발성 메모리 장치(120)로 메모리 유닛들(MU1~MU4)의 어드레스들을 결정된 처리 순서에 따라 순차적으로 전송함으로써 비휘발성 메모리 장치(120)가 처리 순서를 인식하도록 제어할 수 있다.
후술될 바와 같이, 메모리 유닛들(MU1~MU4)의 처리 순서는 리오더링부(115)에 의해 리오더링될 수 있다. 리오더링부(115)의 리오더링이 없을 때, 처리 순서는, 예를 들어, 호스트 장치로부터 리드 요청된 순서에 따를 수 있다. 다른 예로서, 처리 순서는 비휘발성 메모리 장치(120)의 관리를 위해서 메모리 유닛들(MU1~MU4) 사이에 미리 정해진 순서에 따를 수 있다. 다른 예로서, 처리 순서는 메모리 유닛들(MU1~MU4)의 빠른 어드레스들의 순서에 따를 수 있다. 후술될 바와 같이, 리오더링부(115)는 리드 동작의 성능 또는 호스트 응답 속도의 향상이 요구될 때, 이러한 처리 순서를 리오더링할 수 있다.
컨트롤러(110)는 리오더링부(115)를 포함할 수 있다. 리오더링부(115)는 메모리 유닛들(MU1~MU4) 각각의 내부 리드 시간에 근거하여 메모리 유닛들(MU1~MU4)의 처리 순서를 리오더링할 수 있다. 메모리 유닛의 내부 리드 시간은 해당 메모리 유닛으로부터 데이터 버퍼(DBF)로 데이터가 리드되는데 걸리는 시간일 수 있다. 리오더링부(115)는 짧은 내부 리드 시간부터 긴 내부 리드 시간의 순서로 처리 순서를 리오더링할 수 있다.
실시 예에 따라, 리오더링부(115)는 메모리 유닛들(MU1~MU4) 각각의 레벨에 근거하여 메모리 유닛들(MU1~MU4)의 처리 순서를 리오더링할 수 있다. 메모리 유닛의 레벨은, 단일의 메모리 셀에 저장된 멀티 레벨의 비트들 중 해당 메모리 유닛에 저장된 비트의 레벨에 따라 결정될 수 있다. 이때, 메모리 유닛의 내부 리드 시간은 해당 메모리 유닛의 레벨에 따라 상이할 수 있다. 따라서, 리오더링부(115)는 메모리 유닛들(MU1~MU4) 각각의 내부 리드 시간에 따라 처리 순서를 리오더링하기 위해, 메모리 유닛들(MU1~MU4)의 레벨들을 판단하고, 레벨들에 근거하여 처리 순서를 리오더링할 수 있다. 즉, 리오더링부(115)는 메모리 유닛들(MU1~MU4)의 레벨들에 근거하여 내부 리드 시간이 짧은 순서로 처리 순서를 리오더링할 수 있다.
비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4) 및 데이터 버퍼(DBF)를 포함할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 메모리 유닛들(MU1~MU4)에 대해 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)에 의해 결정된 처리 순서에 근거하여 메모리 유닛들(MU1~MU4)에 대해 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)로부터 리드 명령과 함께 전송된 메모리 유닛들(MU1~MU4)의 어드레스들을 처리 순서로 인식할 수 있다.
구체적으로, 리드 동작을 수행할 때, 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)을 병렬적으로 리드 액세스할 수 있다. 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)을 동시에 리드 액세스할 수 있다. 메모리 유닛들(MU1~MU4)에 저장된 데이터는 데이터 버퍼(DBF)에 저장될 수 있다. 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)로부터 리드된 데이터, 즉, 데이터 버퍼(DBF)에 저장된 데이터를 처리 순서에 따라 컨트롤러(110)로 순차적으로 출력할 수 있다.
상술한 바와 같이, 어떤 메모리 유닛의 내부 리드 시간은 해당 메모리 유닛으로부터 데이터 버퍼(DBF)로 데이터가 리드되는데 걸리는 시간일 수 있다. 메모리 유닛의 내부 리드 시간은 메모리 유닛의 레벨에 따라 결정될 수 있다. 메모리 유닛의 내부 리드 시간은 리드 동작에서 메모리 유닛으로 인가되는 리드 전압들의 개수에 따라 결정될 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 메모리 시스템(100)이 1개의 비휘발성 메모리 장치(120)를 포함하는 것으로 도시하나, 메모리 시스템(100)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
또한, 도1은 비휘발성 메모리 장치(120)가 4개의 메모리 유닛들(MU1~MU4)을 포함하는 것으로 도시하나, 비휘발성 메모리 장치(120)에 포함되는 메모리 유닛들의 개수는 이에 제한되지 않는다.
또한, 비휘발성 메모리 장치(120)는 4개의 메모리 유닛들(MU1~MU4)을 병렬적으로 액세스하는 것으로 도시하나, 비휘발성 메모리 장치(120)가 병렬적으로 액세스할 수 있는 메모리 유닛들의 개수는 이에 제한되지 않는다. 따라서, 리오더링부(115)에 의해 처리 순서가 리오더링되는 메모리 유닛들의 개수도 4개로 제한되지 않는다.
본 발명에 따르면, 컨트롤러(110)는 메모리 유닛들(MU1~MU4)의 처리 순서를 리오더링함으로써 메모리 유닛들(MU1~MU4)로부터 데이터 버퍼(DBF)로 리드된 데이터의 출력 완료 시점을 앞당길 수 있다. 따라서, 리드 동작의 성능 및 호스트 장치에 대한 응답 속도가 개선될 수 있다.
도2는 본 발명의 실시 예에 따른 도1의 비휘발성 메모리 장치(120)의 세부적인 구성을 도시한 블록도이다.
도2를 참조하면, 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4) 및 데이터 버퍼(DBF)를 포함할 수 있다.
메모리 유닛들(MU1~MU4)은 비휘발성 메모리 장치(120)의 구조로서 서로 다른 메모리 블록들 또는 서로 다른 플래인들에 각각 포함될 수 있다. 메모리 유닛들(MU1~MU4)은 데이터 라인들(DL1~DL4)을 통해 데이터 버퍼(DBF)와 각각 연결되므로 병렬적으로 액세스될 수 있다.
데이터 버퍼(DBF)는 버퍼 유닛들(BU1~BU4)을 포함할 수 있다. 버퍼 유닛들(BU1~BU4)은 메모리 유닛들(MU1~MU4)과 데이터 라인들(DL1~DL4)을 통해 각각 개별적으로 연결될 수 있다. 버퍼 유닛들(BU1~BU4)은 컨트롤러(110)와 글로벌 데이터 라인(GDL)을 통해 연결될 수 있다.
비휘발성 메모리 장치(120)가 메모리 유닛들(MU1~MU4)에 대해 리드 동작을 수행하는 방법은 아래와 같다.
비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)을 병렬적으로 리드 액세스할 수 있다. 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)을 동시에 리드 액세스할 수 있다. 메모리 유닛들(MU1~MU4)로부터 리드된 데이터는 데이터 라인들(DL1~DL4)을 통해 버퍼 유닛들(BU1~BU4)에 각각 저장될 수 있다.
버퍼 유닛들(BU1~BU4)에 저장된 데이터는 글로벌 데이터 라인(GDL)을 통해 컨트롤러(110)로 순차적으로 전송될 수 있다. 상술한 바와 같이, 비휘발성 메모리 장치(120)는 컨트롤러(110)에 의해 결정된 처리 순서에 따라 버퍼 유닛들(BU1~BU4)에 저장된 데이터를 컨트롤러(110)로 순차적으로 전송할 수 있다.
한편, 메모리 유닛의 내부 리드 시간은 해당 메모리 유닛으로부터 대응하는 버퍼 유닛으로 데이터가 리드되는데 걸리는 시간일 수 있다. 각각의 메모리 유닛들(MU1~MU4)의 내부 리드 시간들은 후술될 이유에 따라 상이할 수 있다. 따라서, 리드 동작이 수행될 때, 메모리 유닛들(MU1~MU4)이 병렬적으로 동시에 액세스되더라도 버퍼 유닛들(BU1~BU4)에 데이터가 완전히 저장되는 시점들은 상이할 수 있다.
도3은 본 발명의 실시 예에 따른 메모리 유닛의 구조를 간략하게 설명하기 위한 도면이다.
도3을 참조하면, 비휘발성 메모리 장치(120)는 데이터가 실질적으로 저장되는 메모리 셀들(MC1~MCn)을 포함할 수 있다. 메모리 셀들(MC1~MCn)은 워드라인(WL)에 공통으로 연결되고 비트라인들(BL1~BLn)에 각각 연결될 수 있다. 메모리 셀들(MC1~MCn)은 비트라인들(BL1~BLn)을 통해 대응하는 버퍼 유닛(BUT)과 연결될 수 있다. 한편, 실시 예에 따라서, 메모리 셀들(MC1~MCn)과 비트라인들(BL1~BLn) 사이에는 다른 메모리 셀들 및 제어 트랜지스터들을 더 포함할 수 있지만, 도3은 구조를 간략하게 설명하기 위해 이들을 생략하여 도시한다.
버퍼 유닛(BUT)은 도2의 버퍼 유닛들(BU1~BU4) 중 어느 하나일 수 있다. 비트라인들(BL1~BLn)은 도2의 데이터 라인들(DL1~DL4) 중 어느 하나를 구성할 수 있다.
메모리 셀들(MC1~MCn)은 공통의 워드라인(WL)이 활성화됨으로써 동시에 액세스될 수 있다. 메모리 셀들(MC1~MCn)은 비트 라인들(BL1~BLn)을 통해 버퍼 유닛(BUT)과 데이터를 주고받을 수 있다.
단일의 메모리 셀은 멀티 레벨의 비트들, 예를 들어 도시된 바와 같이, 3개 레벨의 비트들을 저장할 수 있다. 예를 들어, 메모리 셀(MC1)은 최하위 레벨의 비트 "0", 중간 레벨의 비트 "0" 및 최상위 레벨의 비트 "1"을 저장할 수 있다. 최하위 레벨의 비트, 중간 레벨의 비트, 및 최상위 레벨의 비트는 각각 이하에서 LSB, CSB, 및 MSB로 언급된다.
메모리 셀에 저장된 LSB, CSB, 및 MSB는 서로 구분되는 논리적인 메모리 유닛들(MU_LSB, MU_CSB, MU_MSB)에 각각 저장될 수 있다. 예를 들어, LSB는 최하위 레벨의 메모리 유닛(MU_LSB)에 저장되고, CSB는 중간 레벨의 메모리 유닛(MU_CSB)에 저장되고, MSB는 최상위 레벨의 메모리 유닛(MU_MSB)에 저장될 수 있다. 메모리 유닛의 레벨은 자신에 저장된 비트의 레벨에 따라 결정될 수 있다. 메모리 셀들(MC1~MCn)에 함께 걸쳐있는 메모리 유닛들(MU_LSB, MU_CSB, MU_MSB)은 서로 다른 레벨들로 구분될 수 있다.
메모리 유닛은, 예를 들어, 비휘발성 메모리 장치(120)의 메모리 단위로서 잘 알려진 "페이지"에 대응할 수 있다.
한편, 메모리 셀 당 저장되는 비트들의 개수는 도3에 도시된 것처럼 3비트로 제한되지 않는다. 메모리 셀 당 i개의 비트들이 저장될 때, i개의 비트들은 i개의 서로 다른 레벨의 메모리 유닛들에 각각 저장될 수 있다.
메모리 유닛들(MU_LSB, MU_CSB, MU_MSB) 각각은 대응하는 어드레스를 통해 액세스될 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)로부터 전송된 어드레스에 근거하여 메모리 유닛을 선택하고, 메모리 유닛에 저장된 데이터를 리드하여 버퍼 유닛(BUT)에 저장할 수 있다. 예를 들어, 메모리 유닛(MU_CSB)이 선택될 때, 메모리 셀들(MC1~MCn)에 저장된 CSB들이 리드되고 버퍼 유닛(BUT)에 저장될 수 있다. 메모리 유닛들(MU_LSB, MU_CSB, MU_MSB)의 내부 리드 시간들은 후술될 바와 같이 상이할 수 있다.
도4는 본 발명의 실시 예에 따른 메모리 셀들의 문턱 전압 분포들(VD1~VD8)을 도시한 도면이다. 문턱 전압 분포들(VD1~VD8)은, 예를 들어, 도3의 메모리 셀들(MC1~MCn)이 형성할 수 있다. 도4에서, 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(Cell #)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다.
도3 및 도4를 참조하면, 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(VD1~VD8)을 형성할 수 있다. 메모리 셀은, 저장될 3비트의 데이터에 따라, 8개의 문턱 전압 분포들(VD1~VD8) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, 데이터 "111"이 저장된 메모리 셀은 문턱 전압 분포(VD1)에 대응하는 문턱 전압을 가질 수 있다. 데이터 "011"이 저장된 메모리 셀은 문턱 전압 분포(VD2)에 대응하는 문턱 전압을 가질 수 있다.
한편, 메모리 셀 당 저장되는 비트들의 개수는 도4에 도시된 것처럼 3비트로 제한되지 않는다. 메모리 셀 당 i개의 비트들이 저장될 때 메모리 셀들은 2^i개의 문턱 전압 분포들을 형성할 수 있다.
메모리 셀은, 워드라인(WL)을 통해 소정의 리드 전압이 인가될 때, 자신의 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 리드 전압이 인가되면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 리드 전압이 인가되면 턴오프될 수 있다.
이러한 경우, 비휘발성 메모리 장치(120)는, 메모리 셀이 턴온/턴오프될 때 형성되는 커런트를 센싱함으로써 메모리 셀의 문턱 전압이 리드 전압보다 높은지 또는 낮은지를 판단할 수 있다. 따라서, 문턱 전압 분포들(VD1~VD8)의 사이에 위치하는 리드 전압들(R1~R7)을 메모리 셀로 인가하면, 비휘발성 메모리 장치(120)는 메모리 셀의 문턱 전압이 각각의 리드 전압들(R1~R7)보다 높은지 또는 낮은지를 판단할 수 있다. 다른 말로 하면, 비휘발성 메모리 장치(120)는 리드 전압들(R1~R7)을 사용하여 메모리 셀들이 위치하는 문턱 전압 분포를 판단할 수 있고, 결과적으로 메모리 셀들에 저장된 데이터를 리드할 수 있다.
예를 들어, 비휘발성 메모리 장치(120)는 최하위 레벨의 메모리 유닛(MU_LSB)에 대해 리드 동작을 수행할 때, 메모리 셀들(MC1~MCn) 각각으로 리드 전압들(R3, R7)을 인가하고, 턴온/턴오프된 메모리 셀에 의해 형성된 커런트를 센싱함으로써 메모리 셀의 문턱 전압과 리드 전압들(R3, R7)을 비교할 수 있다. 비휘발성 메모리 장치(120)는, 메모리 셀의 문턱 전압이 리드 전압(R3)보다 작을 때 메모리 셀에 저장된 LSB는 "1"이고, 메모리 셀의 문턱 전압이 리드 전압(R3)보다 크고 리드 전압(R7)보다 작을 때 메모리 셀에 저장된 LSB는 "0"이고, 메모리 셀의 문턱 전압이 리드 전압(R7)보다 클 때 메모리 셀에 저장된 LSB는 "1"이라고 판단할 수 있다.
예를 들어, 비휘발성 메모리 장치(120)는 중간 레벨의 메모리 유닛(MU_CSB)에 대해 리드 동작을 수행할 때, 메모리 셀들(MC1~MCn) 각각으로 리드 전압들(R2, R4, R6)을 인가하고, 턴온/턴오프된 메모리 셀에 의해 형성된 커런트를 센싱함으로써 해당 메모리 셀의 문턱 전압과 리드 전압들(R2, R4, R6)을 비교할 수 있다. 비휘발성 메모리 장치(120)는, 메모리 셀의 문턱 전압이 리드 전압(R2)보다 작을 때 메모리 셀에 저장된 CSB는 "1"이고, 메모리 셀의 문턱 전압이 리드 전압(R2)보다 크고 리드 전압(R4)보다 작을 때 메모리 셀에 저장된 CSB는 "0"이고, 메모리 셀의 문턱 전압이 리드 전압(R4)보다 크고 리드 전압(R6)보다 작을 때 메모리 셀에 저장된 CSB는 "1"이고, 메모리 셀의 문턱 전압이 리드 전압(R6)보다 클 때 메모리 셀에 저장된 CSB는 "0"이라고 판단할 수 있다.
예를 들어, 비휘발성 메모리 장치(120)는 최상위 레벨의 메모리 유닛(MU_MSB)에 대해 리드 동작을 수행할 때, 메모리 셀들(MC1~MCn) 각각으로 리드 전압들(R1, R5)을 인가하고, 턴온/턴오프된 메모리 셀에 의해 형성된 커런트를 센싱함으로써 해당 메모리 셀의 문턱 전압과 리드 전압들(R1, R5)을 비교할 수 있다. 비휘발성 메모리 장치(120)는, 메모리 셀의 문턱 전압이 리드 전압(R1)보다 작을 때 메모리 셀에 저장된 MSB는 "1"이고, 메모리 셀의 문턱 전압이 리드 전압(R1)보다 크고 리드 전압(R5)보다 작을 때 메모리 셀에 저장된 MSB는 "0"이고, 메모리 셀의 문턱 전압이 리드 전압(R5)보다 클 때 메모리 셀에 저장된 MSB는 "1"이라고 판단할 수 있다.
이와 같이, 리드 동작에서 사용되는 리드 전압들의 개수는 메모리 유닛의 레벨에 따라 상이할 수 있다. 메모리 유닛으로부터 데이터 버퍼(DBF)로 데이터가 리드되는데 걸리는 내부 리드 시간은 리드 전압들의 개수가 증가할수록 증가할 수 있다.
따라서, 3개의 리드 전압들(R2, R4, R6)을 사용하는 중간 레벨의 메모리 유닛(MU_CSB)은 2개의 리드 전압들을 사용하는 최하위 레벨의 메모리 유닛(MU_LSB) 또는 최상위 레벨의 메모리 유닛(MU_MSB)보다 더 긴 내부 리드 시간을 가질 수 있다.
내부 리드 시간은 리드 전압의 개수 이외에 회로 구조 등 다양한 원인들에 의해서도 영향을 받을 수 있고, 그 결과 메모리 유닛들은 레벨에 따라 상이한 내부 리드 시간들을 가질 수 있다. 서로 다른 레벨의 메모리 유닛들의 내부 리드 시간들은 실험을 통해 미리 측정될 수 있다. 예를 들어, 최하위 레벨의 메모리 유닛(MU_LSB)은 최상위 레벨의 메모리 유닛(MU_MSB)보다 상대적으로 짧은 내부 리드 시간을 가질 수 있다. 이러한 경우, 3개 레벨의 메모리 유닛들(MU_LSB, MU_CSB, MU_MSB)을 짧은 내부 리드 시간의 순서로 정렬하면, 최하위 레벨의 메모리 유닛(MU_LSB), 최상위 레벨의 메모리 유닛(MU_MSB), 그리고, 중간 레벨의 메모리 유닛(MU_CSB)의 순서로 정렬될 수 있다.
도5는 본 발명의 실시 예에 따라 도1의 리오더링부(115)가 처리 순서를 리오더링하는 방법을 설명하기 위한 도면이다.
도1 및 도5를 참조하면, 컨트롤러(110)는 호스트 장치로부터, 예를 들어, 메모리 유닛들(MU1~MU4)의 순서로 리드 요청들을 수신할 수 있다. 메모리 유닛들(MU1~MU4)의 레벨은 도시된 바와 같이 모두 일치하지 않을 수 있다.
이때, 메모리 유닛들(MU1~MU4)의 내부 리드 시간들은 상이할 수 있다. 도시된 바와 같이, 최하위 레벨의 메모리 유닛, 최상위 레벨의 메모리 유닛, 그리고, 중간 레벨의 메모리 유닛의 순서로 내부 리드 시간이 짧을 수 있다.
리오더링부(115)는 메모리 유닛들(MU1~MU4)의 처리 순서를 리오더링할 수 있다. 리오더링부(115)는 짧은 내부 리드 시간의 순서로 처리 순서를 리오더링할 수 있다. 즉, 최하위 레벨의 메모리 유닛들(MU3, MU4)은 상대적으로 짧은 내부 리드 시간을 가지므로 처리 순서에서 앞설 수 있다. 중간 레벨의 메모리 유닛(MU1)은 상대적으로 긴 내부 리드 시간을 가지므로 처리 순서에서 마지막일 수 있다.
도6은 본 발명의 실시 예에 따라 비휘발성 메모리 장치(120)가 컨트롤러(110)에 의해 결정된 처리 순서에 근거하여 리드 동작을 수행하는 방법을 도시하는 도면이다.
도6을 참조하면, 제1 상황(RD1)은, 비휘발성 메모리 장치(120)가 도5에서 리오더링된 처리 순서에 근거하여 리드 동작을 수행하는 경우이다. 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 메모리 유닛들(MU1~MU4)을 병렬적으로 동시에 액세스할 수 있다. 그러나, 내부 리드 시간은 메모리 유닛의 레벨에 따라 서로 다르므로, 데이터가 데이터 버퍼(DBF)에 완전히 저장되는 시점은 상이할 수 있다.
리오더링된 처리 순서에 따르면 상대적으로 짧은 내부 리드 시간에 대응하는 데이터가 먼저 출력될 수 있다. 따라서, 비휘발성 메모리 장치(120)는 메모리 유닛들(MU3, MU4)로부터 리드된 데이터(DT3, DT4)를 먼저 출력할 수 있다. 데이터(DT3)의 출력은 상대적으로 긴 내부 리드 시간의 메모리 유닛들(MU1, MU2)에 대한 리드 액세스와 오버랩될 수 있다. 결과적으로, 오버랩된 시간만큼 리드 동작의 수행 시간이 단축될 수 있다.
제2 상황(RD2)은, 비휘발성 메모리 장치(120)가 리오더링되지 않은 처리 순서에 근거하여 리드 동작을 수행하는 경우이다. 예를 들어, 제2 상황(RD2)의 처리 순서는 호스트 장치로부터 메모리 유닛들(MU1~MU4)에 대한 리드 요청들을 수신한 순서와 일치할 수 있다.
이 경우에도 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 메모리 유닛들(MU1~MU4)을 병렬적으로 동시에 액세스할 수 있다. 그러나, 비휘발성 메모리 장치(120)는 리오더링되지 않은 처리 순서에 근거하여 메모리 유닛들(MU1~MU4)로부터 리드된 데이터(DT1~DT4)를 순차적으로 출력할 수 있다. 결과적으로, 리드 동작의 수행 시간은 제1 상황(RD1)에서보다 길 수 있다.
도7은 본 발명의 실시 예에 따른 메모리 시스템(100)의 동작 방법을 도시한 순서도이다.
도1 및 도7을 참조하면, 단계(S110)에서, 컨트롤러(110)는 메모리 유닛들(MU1~MU4)의 처리 순서를 리오더링할 수 있다. 컨트롤러(110)는 메모리 유닛들(MU1~MU4) 각각의 내부 리드 시간에 근거하여 처리 순서를 리오더링할 수 있다. 내부 리드 시간은 메모리 유닛으로부터 데이터 버퍼(DBF)로 데이터가 리드되는데 걸리는 시간일 수 있다. 컨트롤러(110)는 짧은 내부 리드 시간부터 긴 내부 리드 시간의 순서로 처리 순서를 리오더링할 수 있다.
한편, 메모리 유닛의 내부 리드 시간은 메모리 유닛의 레벨에 따라 결정될 수 있다. 따라서, 컨트롤러(110)는 메모리 유닛들(MU1~MU4) 각각의 레벨에 근거하여 처리 순서를 짧은 내부 리드 시간의 순서로 리오더링할 수 있다.
단계(S120)에서, 컨트롤러(110)는 리오더링된 처리 순서에 따라 비휘발성 메모리 장치(120)의 리드 동작을 제어할 수 있다. 컨트롤러(110)는 메모리 유닛들(MU1~MU4)의 어드레스들을 리오더링된 처리 순서에 따라 비휘발성 메모리 장치(120)로 전송함으로써 비휘발성 메모리 장치(120)의 리드 동작을 제어할 수 있다.
도8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(120)의 리드 동작 방법을 도시한 순서도이다.
도8을 참조하면, 단계(S210)에서, 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라 메모리 유닛들(MU1~MU4)을 병렬적으로 리드 액세스할 수 있다. 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)을 동시에 리드 액세스할 수 있다. 메모리 유닛들(MU1~MU4)로부터 리드된 데이터는 데이터 버퍼(DBF)에 저장될 수 있다.
단계(S220)에서, 비휘발성 메모리 장치(120)는 메모리 유닛들(MU1~MU4)로부터 리드된 데이터를 컨트롤러(110)에 의해 결정된 처리 순서에 따라 컨트롤러(110)로 순차적으로 출력할 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 11를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 9의 SSD(1200), 도 10의 메모리 시스템(2200), 도 11의 메모리 시스템(3200)으로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 13을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
115: 리오더링부
120: 비휘발성 메모리 장치
MU1~MU4: 메모리 유닛들
DBF: 데이터 버퍼

Claims (21)

  1. 컨트롤러; 및
    메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들에 대해 리드 동작을 수행하도록 구성된 비휘발성 메모리 장치를 포함하되,
    상기 컨트롤러는 상기 메모리 유닛들 각각의 내부 리드 시간에 근거하여 상기 메모리 유닛들의 처리 순서를 리오더링하고, 상기 처리 순서에 따라 상기 리드 동작을 제어하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 데이터 버퍼를 더 포함하고,
    상기 내부 리드 시간은 메모리 유닛으로부터 상기 데이터 버퍼로 데이터가 리드되는데 걸리는 시간인 메모리 시스템.
  3. 제1항에 있어서,
    상기 내부 리드 시간은 상기 리드 동작이 수행될 때 메모리 유닛으로 인가되는 리드 전압들의 개수가 작을수록 짧은 메모리 시스템.
  4. 제1항에 있어서,
    상기 컨트롤러는 짧은 내부 리드 시간부터 긴 내부 리드 시간의 순서로 상기 처리 순서를 리오더링하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 컨트롤러는, 상기 메모리 유닛들의 어드레스들을 상기 처리 순서에 따라 상기 비휘발성 메모리 장치로 전송함으로써 상기 리드 동작을 제어하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리드 동작을 수행할 때, 상기 메모리 유닛들을 병렬적으로 리드 액세스하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 상기 메모리 유닛들로부터 리드된 데이터를 상기 처리 순서에 따라 상기 컨트롤러로 순차적으로 출력하는 메모리 시스템.
  8. 컨트롤러; 및
    메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들에 대해 리드 동작을 수행하도록 구성된 비휘발성 메모리 장치를 포함하되,
    상기 컨트롤러는, 상기 메모리 유닛들 각각의 레벨에 근거하여 상기 메모리 유닛들의 처리 순서를 리오더링하고, 상기 처리 순서에 따라 상기 리드 동작을 제어하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 레벨은, 메모리 셀에 저장된 멀티 레벨의 비트들 중 대응하는 메모리 유닛에 저장된 비트의 레벨에 따라 결정되는 메모리 시스템.
  10. 제8항에 있어서,
    상기 컨트롤러는 상기 레벨에 근거하여 짧은 내부 리드 시간의 순서로 상기 처리 순서를 리오더링하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 비휘발성 메모리 장치는 데이터 버퍼를 더 포함하고,
    상기 내부 리드 시간은 메모리 유닛으로부터 상기 데이터 버퍼로 데이터가 리드되는데 걸리는 시간인 메모리 시스템.
  12. 제10항에 있어서,
    상기 내부 리드 시간은 상기 리드 동작이 수행될 때 메모리 유닛으로 인가되는 리드 전압들의 개수가 작을수록 짧은 메모리 시스템.
  13. 제8항에 있어서,
    상기 컨트롤러는, 상기 메모리 유닛들의 어드레스들을 상기 처리 순서에 따라 상기 비휘발성 메모리 장치로 전송함으로써 상기 리드 동작을 제어하는 메모리 시스템.
  14. 제8항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리드 동작을 수행할 때, 상기 메모리 유닛들을 병렬적으로 리드 액세스하는 메모리 시스템.
  15. 제8항에 있어서,
    상기 비휘발성 메모리 장치는 상기 메모리 유닛들로부터 리드된 데이터를 상기 처리 순서에 따라 상기 컨트롤러로 순차적으로 출력하는 메모리 시스템.
  16. 컨트롤러; 및
    메모리 유닛들을 포함하고, 상기 컨트롤러의 제어에 따라 상기 메모리 유닛들을 병렬적으로 동시에 리드 액세스하고 상기 메모리 유닛들로부터 리드된 데이터를 출력 순서에 근거하여 상기 컨트롤러로 출력하도록 구성된 비휘발성 메모리 장치를 포함하되,
    상기 컨트롤러는 상기 메모리 유닛들의 레벨들이 상이할 때, 상기 출력 순서를 상기 레벨들에 근거하여 리오더링하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 레벨들 각각은, 메모리 셀에 저장된 멀티 레벨의 비트들 중 대응하는 메모리 유닛에 저장된 비트의 레벨에 따라 결정되는 메모리 시스템.
  18. 제16항에 있어서,
    상기 컨트롤러는 상기 레벨에 근거하여 짧은 내부 리드 시간의 순서로 상기 출력 순서를 리오더링하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 비휘발성 메모리 장치는 데이터 버퍼를 더 포함하고,
    상기 내부 리드 시간은 메모리 유닛으로부터 상기 데이터 버퍼로 데이터가 리드되는데 걸리는 시간인 메모리 시스템.
  20. 제18항에 있어서,
    상기 내부 리드 시간은 메모리 유닛을 리드 액세스할 때, 상기 메모리 유닛으로 인가되는 리드 전압들의 개수가 작을수록 짧은 메모리 시스템.
  21. 제16항에 있어서,
    상기 컨트롤러는, 상기 메모리 유닛들의 어드레스들을 상기 출력 순서에 따라 상기 비휘발성 메모리 장치로 전송함으로써 상기 비휘발성 메모리 장치에게 상기 출력 순서를 강제하는 메모리 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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US11126369B1 (en) 2020-02-28 2021-09-21 Western Digital Technologies, Inc. Data storage with improved suspend resume performance

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
US7225293B2 (en) * 2003-06-16 2007-05-29 Hitachi Global Storage Technologies Netherlands B.V. Method, system, and program for executing input/output requests
KR100685532B1 (ko) * 2005-03-15 2007-02-22 주식회사 하이닉스반도체 독출속도를 향상시키기 위한 버퍼 메모리를 갖는 불휘발성메모리 장치
US7870351B2 (en) * 2007-11-15 2011-01-11 Micron Technology, Inc. System, apparatus, and method for modifying the order of memory accesses
US8793556B1 (en) * 2012-05-22 2014-07-29 Pmc-Sierra, Inc. Systems and methods for reclaiming flash blocks of a flash drive
KR101939234B1 (ko) * 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20140031515A (ko) * 2012-09-03 2014-03-13 삼성전자주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
US9811453B1 (en) * 2013-07-31 2017-11-07 Juniper Networks, Inc. Methods and apparatus for a scheduler for memory access
JP2015056190A (ja) * 2013-09-11 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
US20150261446A1 (en) * 2014-03-12 2015-09-17 Futurewei Technologies, Inc. Ddr4-onfi ssd 1-to-n bus adaptation and expansion controller
KR20160075174A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작방법
KR102435027B1 (ko) * 2015-11-09 2022-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US10339991B2 (en) * 2016-05-16 2019-07-02 SK Hynix Inc. Memory system having optimal threshold voltage and operating method thereof
US20170371559A1 (en) * 2016-06-28 2017-12-28 Sandisk Technologies Llc Systems and Methods for Optimizing Media Read Times

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