KR20230019716A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

메모리 시스템은 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및 상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요하다고 판단될 때 선택된 메모리 영역에 대해 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하고, 상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 긴급 파인 프로그램 동작을 수행하도록 구성된 컨트롤러를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 데이터 신뢰성을 보장하면서 메모리 공간 활용도를 향상시킬 수 있는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및 상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요하다고 판단될 때 선택된 메모리 영역에 대해 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하고, 상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 긴급 파인 프로그램 동작을 수행하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및 상기 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 수행되지 않은 데이터 중에서 타겟 데이터를 선택하고, 상기 메모리 블록에 타겟 데이터를 저장하기 위한 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 메모리 시스템의 동작 방법은 상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요한지 여부를 결정하는 단계; 메모리에 저장된 데이터 중에서 긴급 싱글 레벨 셀(SLC) 프로그램 동작의 타겟 데이터를 선택하는 단계; 상기 메모리 블록에서 선택된 메모리 영역에 상기 타겟 데이터를 저장함으로써 상기 긴급 SLC 프로그램 동작을 수행하는 단계; 및 상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 메모리 영역에 대해 상기 긴급 파인 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 데이터 신뢰성을 보장하면서 메모리 공간 활용도를 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2a 및 도2b는 도1의 메모리 블록의 세부적인 구성을 도시한 도면들,
도3은 본 발명의 실시 예에 따라 도1의 컨트롤러가 메모리 영역에 데이터를 저장하는 방법을 설명하기 위한 도면,
도4는 본 발명의 실시 예에 따라 각 메모리 블록에 포함된 메모리 영역들에 대한 프로그램 순서를 나타내는 표,
도5는 본 발명의 실시 예에 따른 도1의 컨트롤러의 동작 방법을 설명하기 위한 도면,
도6은 본 발명의 실시 예에 따른 도1의 컨트롤러의 동작 방법을 설명하기 위한 도면,
도7은 본 발명의 실시 예에 따른 도1의 컨트롤러의 동작 방법을 설명하기 위한 도면,
도8은 본 발명의 실시 예에 따른 도1의 컨트롤러의 동작 방법을 설명하기 위한 도면,
도9는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 도시한 순서도,
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 지시에 따라 포그라운드 동작을 수행하기 위해 비휘발성 메모리 장치(120)를 제어할 수 있다. 포그라운드 동작은 호스트 장치의 지시, 즉, 라이트 요청 및 리드 요청에 따라 비휘발성 메모리 장치(120)에 데이터를 라이트하고 비휘발성 메모리 장치(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 호스트 장치와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(120)를 제어할 수 있다. 백그라운드 동작은 비휘발성 메모리 장치(120)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작, 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 비휘발성 메모리 장치(120)에 데이터를 라이트하고 비휘발성 메모리 장치(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
컨트롤러(110)는 메모리(111)를 포함할 수 있다. 메모리(111)는 동작 메모리, 버퍼 메모리 또는 캐시 메모리 등의 기능을 수행할 수 있다. 메모리(111)는 동작 메모리로서 컨트롤러(110)에 의해 구동되는 소프트웨어 프로그램 및 각종 프로그램 데이터를 저장할 수 있다. 메모리(111)는 버퍼 메모리로서 외부 장치 및 비휘발성 메모리 장치(120) 간에 전송되는 데이터를 버퍼링할 수 있다. 메모리(111)는 캐시 메모리로서 캐시 데이터를 임시 저장할 수 있다. 메모리(111)는 휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 포함할 수 있다.
컨트롤러(110)는 비휘발성 메모리 장치(120)의 메모리 영역에 포기-파인 프로그램 방식으로 데이터를 저장할 수 있다. 포기-파인 프로그램 방식은 도3을 참조하여 자세하게 설명될 것이다.
컨트롤러(110)는 비휘발성 메모리 장치(120)의 어떤 메모리 블록의 어떤 워드라인, 예를 들어, 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요하다고 판단될 때 선택된 메모리 영역에 대해 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하고, 긴급 SLC 프로그램 동작이 완료된 뒤 긴급 파인 프로그램 동작을 수행할 수 있다. 선택된 메모리 영역은 제1 워드라인에 후속하는 제2 워드라인에 연결되고 긴급 파인 프로그램 동작이 수행될 메모리 영역에 인접한 메모리 영역일 수 있다. 선택된 메모리 영역은 소정의 프로그램 순서에서 긴급 파인 프로그램 동작이 수행될 메모리 영역보다 먼저 프로그램되어야하는 메모리 영역일 수 있다.
컨트롤러(110)는 해당 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터 중에서 타겟 데이터를 선택하고, 긴급 SLC 프로그램 동작을 통해 선택된 메모리 영역에 타겟 데이터를 저장할 수 있다. 실시 예에 따라, 타겟 데이터는, 해당 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터 중에서 가장 최근에 포기 프로그램 동작이 수행된 데이터를 포함할 수 있다.
컨트롤러(110)는 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터를, 해당 데이터에 대해 파인 프로그램 동작이 완료될 때까지 메모리(111)에 유지할 수 있다. 따라서, 컨트롤러(110)는 메모리(111)에 유지된 데이터 중에서 타겟 데이터를 선택하고, 타겟 데이터를 메모리(111)로부터 비휘발성 메모리 장치(120)로 전송할 수 있다.
타겟 데이터가 저장되어 있는 메모리 영역은 타겟 메모리 영역으로 언급될 수 있다. 즉, 타겟 메모리 영역은 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 메모리 영역으로서, 포기 프로그램 동작에 의해 타겟 데이터를 저장하고 있는 메모리 영역일 수 있다. 실시 예에 따라, 컨트롤러(110)는 타겟 메모리 영역에 저장된 모든 데이터가 하나 이상의 긴급 SLC 프로그램 동작들의 타겟 데이터로 선택되고 상기 하나 이상의 긴급 SLC 프로그램 동작들이 완료될 때, 타겟 메모리 영역에 대한 파인 프로그램 동작을 스킵할 수 있다. 컨트롤러(110)는 파인 프로그램 동작을 스킵할 것으로 결정할 때, 타겟 메모리 영역에 저장된 모든 데이터를 무효 데이터로 업데이트하고 하나 이상의 긴급 SLC 프로그램 동작들을 통해 하나 이상의 선택된 메모리 영역들에 저장된 타겟 데이터를 유효 데이터로 업데이트할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다. 비휘발성 메모리 장치(120)는 복수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 메모리 블록은 비휘발성 메모리 장치(120)가 소거 동작을 수행하는 단위일 수 있다. 다시 말해, 단일의 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 복수의 메모리 블록들(MB1~MBk) 각각은 복수의 메모리 영역들(MR1~MRn)을 포함할 수 있다. 메모리 영역은 비휘발성 메모리 장치(120)가 프로그램 동작 및 리드 동작을 수행하는 단위일 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
비휘발성 메모리 장치(120)는 하나 이상의 플래인(Plane)들, 하나 이상의 메모리 칩들, 하나 이상의 메모리 다이들, 또는 하나 이상의 메모리 패키지들을 포함할 수 있다.
한편, 도1은 메모리 시스템(100)이 1개의 비휘발성 메모리 장치(120)를 포함하는 것으로 도시하나, 메모리 시스템(100)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도2a 및 도2b는 도1의 메모리 블록(MB1)의 세부적인 구성을 도시한 도면들이다. 도1의 메모리 블록들(MB1~MBk)은 도2a 또는 도2b의 메모리 블록(MB1)과 동일하게 구성될 수 있다.
도2a를 참조하면, 메모리 블록(MB1)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열된 워드라인들(WL1~WLn)에 연결될 수 있다. 메모리 블록(MB1)은 스트링들(ST1~STm)을 포함할 수 있다. 비트라인들(BL1~BLm)은 스트링들(ST1~STm)에 각각 연결되고, 소스 라인(SL)은 스트링들(ST1~STm)에 공통으로 연결될 수 있다. 스트링들(ST1~STm)은 서로 동일하게 구성될 수 있으므로, 비트라인(BL1)에 연결된 스트링(ST1)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST1)은 소스 라인(SL)과 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST1), 다수의 메모리 셀들(MC11~MCn1) 및 드레인 셀렉트 트랜지스터(DST1)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST1)의 소스는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST1)의 드레인은 비트라인(BL1)에 연결될 수 있다. 메모리 셀들(MC11~MCn1)은 소스 셀렉트 트랜지스터(SST1)와 드레인 셀렉트 트랜지스터(DST1) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST1~STm)에 포함된 소스 셀렉트 트랜지스터들(SST~SSTm)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST1~DSTm)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC11~MC1m, MCn1~MCnm)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있다. 메모리 셀들(MC11~MC1m, MCn1~MCnm) 중에서 동일한 워드라인에 연결된 메모리 셀들은 동시에 프로그램될 수 있다. 메모리 셀들(MC11~MC1m, MCn1~MCnm) 중에서 동일한 워드라인에 연결된 메모리 셀들은 단일의 메모리 영역을 구성할 수 있다.
메모리 셀들(MC11~MC1m, MCn1~MCnm) 각각에는 하나 이상의 비트들이 저장될 수 있다. 각 메모리 셀은 1개의 비트, 2개의 비트, 3개의 비트, 4개의 비트를 저장할 때, 각각 SLC(Single-Level Cell), MLC(Multi-Level Cell), TLC(Triple-Level Cell), QLC(Quadruple-Level Cell)로 언급될 수 있다.
도2b를 참조하면, 메모리 블록(MB11)은 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 스트링들(ST11~ST1m, ST21~ST2m) 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(MB11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도2b에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
스트링들(ST11~ST1m, ST21~ST2m)은 동일하게 구성될 수 있다. 예를 들어, 스트링(ST11)은 소스 라인(SL)과 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC1~MCn), 그리고 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소스 셀렉트 트랜지스터(SST)의 소스는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인은 비트라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.
동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들의 게이트들은 동일한 소스 셀렉트 라인에 연결될 수 있다. 예를 들어, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
동일한 행에 배열된 스트링들의 드레인 셀렉트 트랜지스터들의 게이트들은 동일한 드레인 셀렉트 라인에 연결될 수 있다. 예를 들어, 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
동일한 열에 배열된 스트링들은 동일한 비트라인에 연결될 수 있다. 예를 들어, 제1 열의 스트링들(ST11, ST21)은 비트라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 비트라인(BLm)에 연결될 수 있다.
수직 방향으로 동일한 위치에 있는 메모리 셀들의 게이트들은 동일한 워드라인에 연결될 수 있다. 예를 들어, 스트링들(ST11~ST1m, ST21~ST2m)에서 메모리 셀(MC1)과 수직 방향으로 동일한 위치에 있는 메모리 셀들은 워드라인(WL1)에 연결될 수 있다.
메모리 블록(MB1)의 메모리 셀들 중에서 동일한 행에서 동일한 워드라인에 연결된 메모리 셀들은 단일의 메모리 영역을 구성할 수 있다. 예를 들어, 제1 행에서 워드라인(WL1)에 연결된 메모리 셀들은 메모리 영역(MR11)을 구성할 수 있다. 제2 행에서 워드라인(WL1)에 연결된 메모리 셀들은 메모리 영역(MR12)을 구성할 수 있다. 행의 개수에 따라 각 워드라인은 복수의 메모리 영역들에 연결될 수 있다. 단일의 메모리 영역을 구성하는 메모리 셀들은 동시에 프로그램될 수 있다.
도3은 본 발명의 실시 예에 따라 도1의 컨트롤러(110)가 메모리 영역에 데이터를 저장하는 방법을 설명하기 위한 도면이다. 도3의 상태들(31~33)에서 가로축(VTH)은 메모리 셀의 문턱 전압을 의미하고, 세로축(#)은 가로축의 문턱 전압을 가진 메모리 셀들의 개수를 의미할 수 있다. 도3은 각 메모리 셀이 MLC로 동작하는 경우를 가정한다.
도3을 참조하면, 상태(31)를 참조하면, 단일의 메모리 영역을 구성하는 메모리 셀들은 소거된 상태에서 문턱 전압 분포(D1)를 형성할 수 있다.
상태(32)를 참조하면, 메모리 영역에 대해 포기 프로그램 동작이 수행된 뒤, 메모리 셀들은 문턱 전압 분포들(D11~D14)을 형성할 수 있다. 메모리 셀 당 2비트가 저장되므로, 메모리 셀들은 4개의 문턱 전압 분포들(D11~D14)을 형성할 수 있다. 각 메모리 셀은 자신이 위치한 문턱 전압 분포에 대응하는 2비트를 저장할 수 있다. 다만, 문턱 전압 분포들(D11~D14)의 간격이 비교적 좁기 때문에, 메모리 셀들에 저장된 데이터는 불안정한 상태에 있을 수 있다.
상태(33)를 참조하면, 메모리 영역에 대해 파인 프로그램 동작이 수행된 뒤, 메모리 셀들은 문턱 전압 분포들(D11, D22~D24)을 구성할 수 있다. 즉, 파인 프로그램 동작을 통해 문턱 전압 분포(D12)는 문턱 전압 분포(D22)로 이동하고, 문턱 전압 분포(D13)는 문턱 전압 분포(D23)로 이동하고, 문턱 전압 분포(D14)는 문턱 전압 분포(D24)로 이동할 수 있다. 따라서, 문턱 전압 분포들(D11, D22~D24) 간의 간격이 문턱 전압 분포들(D11~D14)의 간격보다 확장되므로, 데이터 신뢰성이 증가될 수 있다. 다시 말해, 포기 프로그램 동작으로만 저장된 데이터는 파인 프로그램 동작까지 완료되어야 비로소 안정해질 수 있다.
실시 예에 따라, 메모리 셀 당 k비트들이 저장될 때 메모리 셀들은 2^k개의 문턱 전압 분포들을 구성할 수 있다. 이 경우에도 포기 프로그램 동작 및 파인 프로그램 동작은 도3에 도시된 바와 유사하게 수행될 수 있다. 즉, 2^k개의 문턱 전압 분포들이 포기 프로그램 동작을 통해 좁은 간격으로 형성되고, 파인 프로그램 동작을 통해 넓고 안정된 간격으로 형성될 수 있다.
도4는 본 발명의 실시 예에 따라 각 메모리 블록에 포함된 메모리 영역들에 대한 프로그램 순서를 나타내는 표(T41)이다. 이하의 설명에서, 하나의 메모리 블록은 4개의 워드라인들에 연결되고, 각 워드라인은 4개의 메모리 영역들에 연결된 것으로 가정한다. 이하의 설명에서 각 메모리 블록은 도2b에 도시된 바와 같은 3D 구조를 가지는 것으로 가정할 것이지만, 메모리 블록이 도2a에 도시된 바와 같은 2D 구조를 가지더라도 이하의 설명은 그대로 적용될 수 있다.
도4를 참조하면, 표(T41)의 제1 열은 메모리 블록의 4개의 제1 내지 제4 워드라인들(WL1~WL4)을 의미할 수 있다. 제1 내지 제4 워드라인들(WL1~WL4)은, 예를 들어, 도2b의 Z 방향의 순서대로 나열될 수 있다.
표(T41)의 제2 열은 제1 내지 제4 워드라인들(WL1~WL4)에 각각 연결된 제1 내지 제16 메모리 영역들(MR1~MR16)을 의미할 수 있다. 제1 내지 제4 워드라인들(WL1~WL4) 각각에 연결된 4개의 메모리 영역들은, 예를 들어, 도2b의 Y 방향의 순서대로 나열될 수 있다.
표(T41)의 제3 열 및 제4 열은 포기 프로그램 동작 및 파인 프로그램 동작이 수행되는 순서, 즉, 프로그램 순서를 의미할 수 있다. 다시 말해, 프로그램 순서는 제1 프로그램 동작(즉, 제1 메모리 영역(MR1)에 대한 포기 프로그램 동작)부터 제32 프로그램 동작(즉, 제16 메모리 영역(MR16)에 대한 파인 프로그램 동작)까지의 순서로 진행될 수 있다.
프로그램 순서를 구체적으로 설명하면, 메모리 블록의 최초 워드라인, 즉, 제1 워드라인(WL1)에 연결된 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 포기 프로그램 동작들은 제1 내지 제4 프로그램 동작들로서 연속적인 프로그램 순서로 수행될 수 있다.
제5 내지 제16 메모리 영역들(MR5~MR16)에 대한 포기 프로그램 동작들은 제5 내지 제16 메모리 영역들(MR5~MR16)의 순서대로 수행될 수 있다. 그리고, 제1 내지 제12 메모리 영역들(MR1~MR12)에 대한 파인 프로그램 동작들은 소정 규칙에 따라 수행될 수 있다. 구체적으로, 어떤 메모리 영역에 대한 파인 프로그램 동작은, 후속하는 워드라인에 연결된 인접 메모리 영역에 대한 포기 프로그램 동작이 수행된 뒤에, 수행될 수 있다. 어떤 메모리 영역에 대해서 후속하는 워드라인에 연결된 인접 메모리 영역이란, 도2b에서 어떤 메모리 영역에 대해서 Z 방향으로 인접한 메모리 영역을 의미할 수 있다. 예를 들어, 제1 워드라인(WL1)에 연결된 제1 메모리 영역(MR1)에 대한 파인 프로그램 동작(즉, 제6 프로그램 동작)은, 후속하는 워드라인(즉, 제2 워드라인(WL2))에 연결되고 제1 메모리 영역(MR1)에 인접한 제5 메모리 영역(MR5)에 대한 포기 프로그램 동작(즉, 제5 프로그램 동작)을 수행한 뒤에, 수행될 수 있다. 제5 프로그램 동작이 완료된 뒤, 제6 프로그램 동작은 다른 프로그램 동작보다 먼저 수행될 수 있다.
그리고, 메모리 블록의 마지막 워드라인, 즉, 제4 워드라인(WL4)에 연결된 제13 내지 제16 메모리 영역들(MR13~MR16)에 대한 파인 프로그램 동작들은 제29 내지 제32 프로그램 동작들로서 연속적인 프로그램 순서로 수행될 수 있다.
상술된 프로그램 순서를 정리하면, 메모리 영역들(MR1~MR16)에 대한 포기 프로그램 동작들은 메모리 영역들(MR1~MR16)의 순서대로 수행될 수 있다. 다만, 어떤 메모리 영역에 대한 파인 프로그램 동작이 후속하는 워드라인의 인접 메모리 영역에 대한 포기 프로그램 동작이 수행된 뒤에 바로(즉, 다른 프로그램 동작보다 먼저) 수행될 수 있다. 모든 포기 프로그램 동작들이 완료된 뒤에 남은 파인 프로그램 동작들은 순차적으로 수행될 수 있다.
상술된 프로그램 순서는 프로그램 동작에 의한 간섭 효과를 최소화하기 위한 것일 수 있다. 구체적으로, 만일 표(T41)와 같은 프로그램 순서와 다르게 제6 프로그램 동작이 수행된 뒤 제5 프로그램 동작이 수행된다면, 제5 프로그램 동작은 이미 파인 프로그램 동작까지 완료된 제1 메모리 영역(MR1)에 간섭 효과를 일으킴으로써 제1 메모리 영역(MR1)에 저장된 데이터를 손상시킬 수 있다. 그러나, 표(T41)와 같이 제5 프로그램 동작이 수행된 뒤 제6 프로그램 동작이 수행된다면, 제6 프로그램 동작은 제5 프로그램 동작에 의해 제1 메모리 영역(MR1)에 미친 간섭 효과를 제거할 수 있다. 따라서, 표(T41)의 프로그램 순서는 프로그램 동작에 의한 간섭 효과를 최소화하여 데이터 신뢰성을 향상시킬 수 있다.
도5는 본 발명의 실시 예에 따른 도1의 컨트롤러(110)의 동작 방법을 설명하기 위한 도면이다.
도5를 참조하면, 표(T51)는 제1 내지 제4 프로그램 동작들(즉, 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 포기 프로그램 동작들)까지만 완료된 상황을 나타낸다. 제1 내지 제4 메모리 영역들(MR1~MR4)에 저장되어 있는 불안정한 데이터는 제1 내지 제4 메모리 영역들(MR1~MR4)에 대해 파인 프로그램 동작들이 완료되면 안정해질 것이다. 다만, 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 파인 프로그램 동작들은 표(T41)의 프로그램 순서에 따라 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 포기 프로그램 동작들 각각이 완료될 때마다 수행될 수 있다.
문제는, 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장될 데이터가 아직 호스트 장치로부터 전송되지 않았음에도, 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 파인 프로그램 동작들이 즉시 수행되어야만 하는 경우가 있을 수 있다. 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장될 데이터가 아직 호스트 장치로부터 전송되지 않았다는 것은 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 포기 프로그램 동작들을 즉시 수행할 수 없음을 의미할 수 있다.
제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 파인 프로그램 동작들이 즉시 수행되어야만 하는 경우는, 예를 들어, 제1 내지 제4 프로그램 동작들이 완료된 때로부터 경과된 시간이 임계 시간을 초과할 때를 포함할 수 있다. 다른 예로서, 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 파인 프로그램 동작들이 즉시 수행되어야만 하는 경우는, 제1 내지 제4 프로그램 동작들까지만 완료된 뒤 정상적인 또는 비정상적인 파워 오프가 발생할 때를 포함할 수 있다. 상술한 경우에 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 파인 프로그램 동작들은 긴급 파인 프로그램 동작들로 언급될 수 있다. 즉, 긴급 파인 프로그램 동작이란, 후속하는 워드라인의 인접 메모리 영역에 저장될 데이터가 아직 호스트 장치로부터 전송되지 않은 상황에서, 해당 메모리 영역에 대해 즉시 완료되어야 할 파인 프로그램 동작을 의미할 수 있다.
표(T52)는 본 발명에 따라 프로그램 동작들이 수행된 결과를 도시한다. 컨트롤러(110)는 소정 조건에 따라 선택된 타겟 데이터를 긴급 SLC 프로그램 동작들을 통해 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장할 수 있다. 긴급 SLC 프로그램 동작은 어떤 메모리 영역에 대해 긴급 파인 프로그램 동작이 수행되어야 할 때, 후속하는 워드라인의 인접 메모리 영역에 대해 수행되는 SLC 프로그램 동작일 수 있다. 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 긴급 SLC 프로그램 동작들은 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 포기 프로그램 동작들 대신 수행될 수 있다. 즉, 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 긴급 SLC 프로그램 동작들은 제5 내지 제8 메모리 영역들(MR5~MR8)에 대한 포기 프로그램 동작들의 프로그램 순서대로 수행될 수 있다. 따라서, 어떤 메모리 영역에 대한 긴급 파인 프로그램 동작은, 후속하는 워드라인의 인접 메모리 영역에 대한 긴급 SLC 프로그램 동작이 수행된 뒤에, 바로(즉, 다른 프로그램 동작보다 먼저) 수행될 수 있다. 긴급 파인 프로그램 동작들이 모두 완료된 뒤 남은 제9 내지 제16 메모리 영역들(MR9~MR16)에 대한 프로그램 순서는 도4의 표(T41)를 참조하여 설명한 프로그램 순서에 따를 수 있다.
긴급 SLC 프로그램 동작들을 통해 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장되는 타겟 데이터는 해당 메모리 블록에서 포기 프로그램 동작까지만 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터 중에서 선택될 수 있다. 포기 프로그램 동작까지만 수행된 데이터는 파인 프로그램 동작을 완료하기 전까지 메모리(111)에 유지될 수 있으므로, 타겟 데이터로 선택될 수 있다. 즉, 컨트롤러(110)는 긴급 SLC 프로그램 동작을 수행하기 위해서, 메모리(111)에서 타겟 데이터를 선택하고 타겟 데이터를 메모리(111)로부터 비휘발성 메모리 장치(120)로 전송할 수 있다. 예를 들어, 타겟 데이터는 도시된 바와 같이 가장 최근에 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터(즉, 제4 메모리 영역(MR4)에 저장된 데이터)일 수 있다. 그러나, 실시 예에 따라, 타겟 데이터는 제1 내지 제3 메모리 영역들(MR1~MR3) 중 어느 하나에 저장된 데이터일 수도 있다.
또한, 타겟 데이터는 긴급 SLC 프로그램 동작들이 수행될 메모리 영역들의 개수(즉, 도5의 상황에서는 4개)에 대응하여 선택될 수 있다. 예를 들어, 제4 메모리 영역(MR4)이 QLC로 동작할 때, 제5 내지 제8 메모리 영역들(MR5~MR8)에 각각 저장될 타겟 데이터는 제4 메모리 영역(MR4)에 저장된 LSB(Least Significant Bit), CSB(Central Significant Bit), USB(Upper Significant Bit), 및 MSB(Most Significant Bit) 데이터일 수 있다.
제4 메모리 영역(MR4)은 타겟 메모리 영역으로 언급될 수 있다. 즉, 타겟 메모리 영역은 포기 프로그램 동작에 의해 타겟 데이터를 저장하고 있는 메모리 영역일 수 있다. 실시 예에 따라, 긴급 SLC 프로그램 동작들이 완료된 이후, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 대해 긴급 파인 프로그램 동작(즉, 제12 프로그램 동작)이 스킵(또는 생략)될 수 있다. 그 이유는, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 모든 데이터가 제5 내지 제8 메모리 영역들(MR5~MR8)에서 SLC 메모리 셀들에 저장되어 있으므로, 보다 빠르고 높은 신뢰성으로 제5 내지 제8 메모리 영역들(MR5~MR8)로부터 리드될 수 있기 때문이다. 따라서, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 불안정한 타겟 데이터는 사용될 필요가 없고, 제4 메모리 영역(MR)에 대한 긴급 파인 프로그램 동작은 더 이상 필요하지 않으므로 스킵될 수 있다. 이러한 경우, 컨트롤러(110)는 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 불안정한 타겟 데이터를 무효 데이터로 업데이트하고, 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장된 타겟 데이터를 유효 데이터로 업데이트할 수 있다. 컨트롤러(110)는 무효 데이터 및 유효 데이터로의 업데이트를 논리 어드레스들와 물리 어드레스들 사이의 맵핑 정보를 포함하는 맵핑 테이블에서 수행할 수 있다.
실시 예에 따라, 컨트롤러(110)는 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 대한 긴급 파인 프로그램 동작(즉, 제12 프로그램 동작)을 스킵하지 않고 수행할 수 있다. 이 경우, 제4 메모리 영역(MR4)에 저장된 타겟 데이터는 더욱 안정해질 수 있다. 제5 내지 제8 메모리 영역들(MR5~MR8)에 저장된 타겟 데이터는 제4 메모리 영역(MR4)에 저장된 타겟 데이터의 백업 데이터로 사용될 수 있다.
정리하면, 본 발명은, 어떤 메모리 영역에 대한 긴급 파인 프로그램 동작을 위해서 후속하는 워드라인의 인접 메모리 영역에 대해 긴급 SLC 프로그램 동작을 먼저 수행하여 간섭 효과를 최소화할 수 있다. 이때, 본 발명은 긴급 SLC 프로그램 동작의 타겟 데이터를 보다 의미있는 데이터 중에서 선택할 수 있다. 그 결과, 본 발명은 후속하는 워드라인의 인접 메모리 영역을 무용하게 낭비하지 않을 수 있다. 또한, 타겟 데이터는 후속하는 워드라인의 인접 메모리 영역에 보다 안정적으로 저장되어 이후 빠른 속도로 리드될 수 있다.
도6은 본 발명의 실시 예에 따른 도1의 컨트롤러(110)의 동작 방법을 설명하기 위한 도면이다.
도6을 참조하면, 표(T61)는 제1 내지 제6 프로그램 동작들(즉, 제1 내지 제5 메모리 영역들(MR1~MR5)에 대한 포기 프로그램 동작들 및 제1 메모리 영역(MR1)에 대한 파인 프로그램 동작)까지만 완료된 상황을 나타낸다. 이러한 상황에서 제2 내지 제5 메모리 영역들(MR2~MR5)에 대해 긴급 파인 프로그램 동작들이 요구될 수 있다.
표(T62)는 본 발명에 따라 프로그램 동작들이 수행된 결과를 도시한다. 표(T62)의 결과는 도5의 표(T52)의 결과와 유사할 수 있다. 다만, 긴급 SLC 프로그램 동작들은 제6 내지 제9 메모리 영역들(MR6~MR9)에 대해 수행될 수 있다. 타겟 데이터는 가장 최근에 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터(즉, 제5 메모리 영역(MR5)에 저장된 데이터)일 수 있다. 타겟 메모리 영역(즉, 제5 메모리 영역(MR5))이 QLC로 동작할 때, 제6 내지 제9 메모리 영역들(MR6~MR9)에 각각 저장될 타겟 데이터는 타겟 메모리 영역(즉, 제5 메모리 영역(MR5))에 저장된 LSB, CSB, USB, 및 MSB 데이터일 수 있다. 실시 예에 따라, 긴급 SLC 프로그램 동작들이 완료된 이후, 타겟 메모리 영역(즉, 제5 메모리 영역(MR5))에 대한 긴급 파인 프로그램 동작(즉, 제14 프로그램 동작)이 스킵될 수 있다.
도7은 본 발명의 실시 예에 따른 도1의 컨트롤러(110)의 동작 방법을 설명하기 위한 도면이다.
도7을 참조하면, 표(T71)의 상황은 도5의 표(T51)의 상황과 동일할 수 있다. 따라서, 표(T72)의 프로그램 순서는 도5의 표(T52)의 프로그램 순서와 동일할 수 있다.
다만, 도5의 예시와 달리, 제1 내지 제4 메모리 영역들(MR1~MR4)은 MLC로 동작할 수 있다. 타겟 데이터는 긴급 SLC 프로그램 동작들이 수행될 메모리 영역들의 개수(즉, 도7의 상황에서는 4개)에 대응하여 선택되어야 하므로, 타겟 데이터는 제3 메모리 영역(MR3)에 저장된 LSB 및 MSB 데이터와 제4 메모리 영역(MR4)에 저장된 LSB 및 MSB 데이터일 수 있다.
한편, 도7에서도 최근에 포기 프로그램 동작이 수행된 순서대로 타겟 데이터가 선택되지만, 본 발명의 실시 예는 이에 한정되지 않고, 예를 들어, 제1 및 제2 메모리 영역들(MR1, MR2)에 저장된 데이터가 타겟 데이터로 선택될 수도 있다.
도8은 본 발명의 실시 예에 따른 도1의 컨트롤러(110)의 동작 방법을 설명하기 위한 도면이다.
도8을 참조하면, 표(T81)는 제1 내지 제4 프로그램 동작들(즉, 제1 내지 제4 메모리 영역들(MR1~MR4)에 대한 포기 프로그램 동작들)까지만 완료된 상황을 나타낸다. 이러한 상황에서, 제1 및 제2 메모리 영역들(MR1, MR2)에 대해서만 긴급 파인 프로그램 동작들이 필요한 경우가 있을 수 있다.
표(T82)는 본 발명에 따라 프로그램 동작들이 수행된 결과를 도시한다. 긴급 SLC 프로그램 동작들은 제5 및 제6 메모리 영역들(MR5, MR6)에 대해 수행될 수 있다. 타겟 데이터는 가장 최근에 포기 프로그램 동작이 수행된 데이터(즉, 제4 메모리 영역(MR4)에 저장된 데이터) 중에서 선택될 수 있다. 예를 들어, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))이 QLC로 동작할 때, 제5 및 제6 메모리 영역들(MR5, MR6)에 각각 저장될 타겟 데이터는 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 LSB 및 CSB 데이터일 수 있다. 다른 예로서, 도시된 바와 달리, 제5 및 제6 메모리 영역들(MR5, MR6)에 각각 저장될 타겟 데이터는 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 USB 및 MSB 데이터일 수도 있다. 제1 및 제2 메모리 영역들(MR1, MR2)에 대한 긴급 파인 프로그램 동작들이 모두 완료된 뒤, 다른 포기 및 파인 프로그램 동작들의 프로그램 순서는 도4의 표(T41)를 참조하여 설명한 프로그램 순서에 따를 수 있다.
한편, 긴급 SLC 프로그램 동작들이 완료된 이후, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 USB 및 MSB 데이터는 안정한 상태가 되어야 하므로, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 대한 파인 프로그램 동작(즉, 제12 프로그램 동작)은 스킵되지 않고 수행될 수 있다. 다시 말해, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 저장된 모든 데이터 중에서 일부에 대해서만 긴급 SLC 프로그램 동작들이 완료된 경우, 타겟 메모리 영역(즉, 제4 메모리 영역(MR4))에 대한 파인 프로그램 동작(즉, 제12 프로그램 동작)은 스킵되지 않고 수행될 수 있다.
도9는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 도시한 순서도이다.
도9를 참조하면, 단계(S110)에서, 컨트롤러(110)는 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요한지 여부를 결정할 수 있다. 긴급 파인 프로그램 동작이 필요하지 않은 것으로 결정될 때 절차는 종료될 수 있다. 긴급 파인 프로그램 동작이 필요한 것으로 결정될 때 절차는 단계(S120)로 진행될 수 있다.
단계(S120)에서, 컨트롤러(110)는 긴급 SLC 프로그램 동작의 타겟 데이터를 선택할 수 있다. 타겟 데이터는 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터를 포함할 수 있다. 타겟 데이터는 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터 중에서 가장 최근에 포기 프로그램 동작이 수행된 데이터를 포함할 수 있다.
단계(S130)에서, 컨트롤러(110)는 선택된 메모리 영역에 타겟 데이터를 저장함으로써 긴급 SLC 프로그램 동작을 수행할 수 있다. 선택된 메모리 영역은 제1 워드라인에 후속하는 제2 워드라인에 연결되고 긴급 파인 프로그램 동작이 수행될 메모리 영역에 인접한 메모리 영역일 수 있다.
단계(S140)에서, 컨트롤러(110)는 긴급 파인 프로그램 동작을 수행할 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 도1의 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 10에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 13을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 10의 SSD(1200), 도 11의 메모리 시스템(2200), 도 12의 메모리 시스템(3200)으로 구성될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 14를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
120: 비휘발성 메모리 장치
MB1~MBk: 메모리 블록들
MR1~MRn: 메모리 영역들

Claims (20)

  1. 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요하다고 판단될 때 선택된 메모리 영역에 대해 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하고, 상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 긴급 파인 프로그램 동작을 수행하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터 중에서 타겟 데이터를 선택하고, 상기 긴급 SLC 프로그램 동작을 통해 상기 선택된 메모리 영역에 상기 타겟 데이터를 저장하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 타겟 데이터는, 상기 데이터 중에서 가장 최근에 상기 포기 프로그램 동작이 수행된 데이터를 포함하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 컨트롤러는 메모리를 포함하고, 상기 데이터에 대해 상기 파인 프로그램 동작이 완료될 때까지 상기 데이터를 상기 메모리에 유지하고,
    상기 컨트롤러는 상기 긴급 SLC 프로그램 동작을 위해, 상기 메모리에 유지된 데이터 중에서 상기 타겟 데이터를 선택하고 상기 타겟 데이터를 상기 메모리로부터 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  5. 제2항에 있어서,
    상기 컨트롤러는, 타겟 메모리 영역에 저장된 모든 데이터가 하나 이상의 긴급 SLC 프로그램 동작들의 타겟 데이터로 선택되고 상기 하나 이상의 긴급 SLC 프로그램 동작들이 완료될 때, 상기 타겟 메모리 영역에 대해 상기 파인 프로그램 동작을 스킵하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는 상기 파인 프로그램 동작을 스킵할 것으로 결정할 때, 상기 타겟 메모리 영역에 저장된 상기 모든 데이터를 무효 데이터로 업데이트하고 상기 하나 이상의 긴급 SLC 프로그램 동작들을 통해 하나 이상의 선택된 메모리 영역들에 저장된 상기 타겟 데이터를 유효 데이터로 업데이트하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 선택된 메모리 영역은 상기 제1 워드라인에 후속하는 제2 워드라인에 연결되고 상기 메모리 영역에 인접한 메모리 영역인 메모리 시스템.
  8. 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 수행되지 않은 데이터 중에서 타겟 데이터를 선택하고, 상기 메모리 블록에 타겟 데이터를 저장하기 위한 긴급 싱글 레벨 셀(SLC) 프로그램 동작을 수행하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 타겟 데이터는, 상기 데이터 중에서 가장 최근에 상기 포기 프로그램 동작이 수행된 데이터를 포함하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 컨트롤러는 메모리를 포함하고, 상기 데이터에 대해 상기 파인 프로그램 동작이 완료될 때까지 상기 데이터를 상기 메모리에 유지하고,
    상기 컨트롤러는 상기 긴급 SLC 프로그램 동작을 위해, 상기 메모리에 유지된 데이터 중에서 상기 타겟 데이터를 선택하고 상기 타겟 데이터를 상기 메모리로부터 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  11. 제8항에 있어서,
    상기 컨트롤러는 타겟 메모리 영역에 저장된 모든 데이터가 하나 이상의 긴급 SLC 프로그램 동작들의 타겟 데이터로 선택되고 상기 하나 이상의 긴급 SLC 프로그램 동작들이 완료될 때, 상기 타겟 메모리 영역에 대해 상기 파인 프로그램 동작을 스킵하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 컨트롤러는 상기 파인 프로그램 동작을 스킵할 것으로 결정할 때, 상기 타겟 메모리 영역에 저장된 상기 모든 데이터를 무효 데이터로 업데이트하고 상기 하나 이상의 긴급 SLC 프로그램 동작들을 통해 하나 이상의 선택된 메모리 영역들에 저장된 상기 타겟 데이터를 유효 데이터로 업데이트하는 메모리 시스템.
  13. 제8항에 있어서,
    상기 컨트롤러는 상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요하다고 판단될 때 상기 긴급 SLC 프로그램 동작을 수행하고, 상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 메모리 영역에 대해 상기 긴급 파인 프로그램 동작을 수행하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 컨트롤러는 상기 제1 워드라인에 후속하는 제2 워드라인에 연결되고 상기 메모리 영역에 인접하는 메모리 영역에 대해 상기 긴급 SLC 프로그램 동작을 수행하는 메모리 시스템.
  15. 복수의 메모리 영역들을 포함하는 메모리 블록을 포함하는 메모리 시스템의 동작 방법으로서,
    상기 메모리 블록의 제1 워드라인에 연결된 메모리 영역에 대해 긴급 파인 프로그램 동작이 필요한지 여부를 결정하는 단계;
    메모리에 저장된 데이터 중에서 긴급 싱글 레벨 셀(SLC) 프로그램 동작의 타겟 데이터를 선택하는 단계;
    상기 메모리 블록에서 선택된 메모리 영역에 상기 타겟 데이터를 저장함으로써 상기 긴급 SLC 프로그램 동작을 수행하는 단계; 및
    상기 긴급 SLC 프로그램 동작이 완료된 뒤 상기 메모리 영역에 대해 상기 긴급 파인 프로그램 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 선택된 메모리 영역은 상기 제1 워드라인에 후속하는 제2 워드라인에 연결되고 상기 메모리 영역에 인접한 메모리 영역인 메모리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 타겟 데이터는 상기 메모리 블록에서 포기 프로그램 동작이 수행되고 파인 프로그램 동작은 아직 수행되지 않은 데이터를 포함하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 타겟 데이터는, 상기 데이터 중에서 가장 최근에 상기 포기 프로그램 동작이 수행된 데이터를 포함하는 메모리 시스템의 동작 방법.
  19. 제17항에 있어서,
    타겟 메모리 영역에 저장된 모든 데이터가 하나 이상의 긴급 SLC 프로그램 동작들의 타겟 데이터로 선택되고 상기 하나 이상의 긴급 SLC 프로그램 동작들이 완료될 때, 상기 타겟 메모리 영역에 대해 상기 파인 프로그램 동작을 스킵할 것으로 결정하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 파인 프로그램 동작을 스킵할 것으로 결정될 때, 상기 타겟 메모리 영역에 저장된 상기 모든 데이터를 무효 데이터로 업데이트하고 상기 하나 이상의 긴급 SLC 프로그램 동작들을 통해 하나 이상의 선택된 메모리 영역들에 저장된 상기 타겟 데이터를 유효 데이터로 업데이트하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
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