KR20190062913A - 반도체 메모리 장치 - Google Patents

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Abstract

테스트 진입 신호, 테스트 코드 및 액티브 신호에 응답하여 노멀 디코딩 인에이블 신호, 리던던시 디코딩 인에이블 신호 및 더미 디코딩 인에이블 신호를 생성하는 테스트 디코딩 선택 회로; 어드레스 및 상기 노멀 디코딩 인에이블 신호에 응답하여 노멀 라인을 선택적으로 인에이블시키는 노멀 라인 디코딩 회로; 상기 어드레스 및 상기 리던던시 디코딩 인에이블 신호에 응답하여 리던던시 라인을 선택적으로 인에이블시키는 리던던시 라인 디코딩 회로; 및 상기 어드레스 및 상기 더미 디코딩 인에이블 신호에 응답하여 더미 라인을 선택적으로 인에이블시키는 더미 라인 디코딩 회로를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 어드레스가 지정하는 위치에 데이터를 저장하고, 어드레스가 지정한 위치에 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치는 어드레스에 응답하여 비트라인과 워드라인을 선택함으로써, 데이터가 저장될 위치를 지정하거나 저장된 데이터의 위치를 지정하는 동작을 수행한다.
반도체 메모리 장치는 비트라인과 워드라인이 불량일 경우 이를 대체할 리던던시 라인을 배치한다. 또한 반도체 메모리 장치는 전기적으로 취약한 곳에 더미 라인을 배치한다. 이때, 리던던시 라인은 비트라인을 대체할 수 있는 라인과 워드라인을 대체할 수 있는 라인을 포함하고, 더미 라인 또한 비트라인 측에 배치된 라인과 워드라인 측에 배치된 라인을 포함한다.
반도체 메모리 장치는 많은 개수의 라인들이 전기적으로 연결되어 있어, 라인 불량이 발생하면 어느 라인에서 불량이 발생했는지 알기 쉽지 않다.
본 발명은 노멀 라인, 리던던시 라인 및 더미 라인 중 하나의 라인을 선택하여 테스트 동작을 수행할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 진입 신호, 테스트 코드 및 액티브 신호에 응답하여 노멀 디코딩 인에이블 신호, 리던던시 디코딩 인에이블 신호 및 더미 디코딩 인에이블 신호를 생성하는 테스트 디코딩 선택 회로; 어드레스 및 상기 노멀 디코딩 인에이블 신호에 응답하여 노멀 라인을 선택적으로 인에이블시키는 노멀 라인 디코딩 회로; 상기 어드레스 및 상기 리던던시 디코딩 인에이블 신호에 응답하여 리던던시 라인을 선택적으로 인에이블시키는 리던던시 라인 디코딩 회로; 및 상기 어드레스 및 상기 더미 디코딩 인에이블 신호에 응답하여 더미 라인을 선택적으로 인에이블시키는 더미 라인 디코딩 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치는 여러 종류의 라인을 구분하여 테스트를 수행할 수 있어, 불량 분석에 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 도 2의 테스트 디코딩 선택 회로의 구성도,
도 4는 도 3의 디코딩 선택 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 데이터 저장 영역(100)을 포함할 수 있다.
상기 데이터 저장 영역(100)은 복수개의 비트라인(D_BL, R_BL, N_BL)과 복수개의 워드라인(D_WL, R_WL, N_WL)을 포함할 수 있다. 또한 상기 데이터 저장 영역(100)은 비트라인과 워드라인 사이에 전기적으로 연결되는 메모리 셀들을 포함할 수 있다. 이와 같이 구성된 상기 데이터 저장 영역(100)은 각각 선택된 비트라인과 워드라인 사이에 연결된 메모리 셀에 데이터를 저장하거나 메모리 셀에 저장된 데이터를 출력할 수 있다. 이때, 상기 복수개의 비트라인은 더미 비트라인(D_BL), 리던던시 비트라인(R_BL) 및 노멀 비트라인(N_BL)을 포함할 수 있다. 상기 복수개의 워드라인은 더미 워드라인(D_WL), 리던던시 워드라인(R_WL) 및 노멀 워드라인(N_WL)을 포함할 수 있다. 상기 노멀 비트라인(N_BL) 및 상기 노멀 워드라인(N_WL)은 반도체 메모리 장치의 데이터 저장 및 데이터 출력에 관련된 동작을 수행할 수 있는 라인들일 수 있다. 상기 리던던시 비트라인(R_BL) 및 상기 리던던시 워드라인(R_WL)은 불량인 상기 노멀 비트라인(N_BL) 및 상기 노멀 워드라인(N_WL)을 대체하기 위한 라인들일 수 있다. 상기 더미 비트라인(D_BL) 및 상기 더미 워드라인(D_WL)은 실제로 동작하지는 않지만 공정 또는 설계에서 필요에 의해 배치될 수 있는 라인들일 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 상기 노멀 비트라인, 상기 리던던시 비트라인 및 상기 더미 비트라인 중 하나를 선택하여 테스트를 수행할 수 있다. 또한 본 발명의 실시예에 따른 반도체 메모리 장치는 상기 노멀 워드라인, 상기 리던던시 워드라인 및 상기 더미 워드라인 중 하나를 선택하여 테스트를 수행할 수 있다. 이하, 상기 노멀 비트라인과 상기 노멀 워드라인은 노멀 라인으로, 상기 리던던시 비트라인과 상기 리던던시 워드라인은 리던던시 라인으로, 상기 더미 비트라인과 상기 더미 워드라인은 더미 라인으로 대체하여 설명한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 테스트 디코딩 선택 회로(200), 노멀 라인 디코딩 회로(300), 리던던시 라인 디코딩 회로(400) 및 더미 라인 디코딩 회로(500)를 포함할 수 있다.
상기 테스트 디코딩 선택 회로(200)는 테스트 진입 신호(TM_entry), 테스트 코드(TM_code) 및 액티브 신호(ACTB)에 응답하여 노멀 디코딩 인에이블 신호(N_en), 리던던시 디코딩 인에이블 신호(R_en) 및 더미 디코딩 인에이블 신호(D_en)를 생성할 수 있다. 예를 들어, 상기 테스트 디코딩 선택 회로(200)는 상기 테스트 진입 신호(TM_entry), 테스트 코드(TM_code) 및 액티브 신호(ACTB)에 응답하여 노멀 디코딩 인에이블 신호(N_en), 리던던시 디코딩 인에이블 신호(R_en) 및 더미 디코딩 인에이블 신호(D_en) 중 하나를 인에이블시킬 수 있다.
상기 노멀 라인 디코딩 회로(300)는 상기 노멀 디코딩 인에이블 신호(N_en) 및 어드레스(ADD)에 응답하여 복수개의 노멀 라인(N_L<0:k>)을 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 노멀 라인 디코딩 회로(300)는 상기 노멀 디코딩 인에이블 신호(N_en)가 인에이블되면 상기 어드레스(ADD)를 디코딩하여 상기 복수개의 노멀 라인(N_L<0:k>) 중 하나를 인에이블시킬 수 있다.
상기 리던던시 라인 디코딩 회로(400)는 상기 리던던시 디코딩 인에이블 신호(R_en) 및 상기 어드레스(ADD)에 응답하여 복수개의 리던던시 라인(R_L<0:m>)을 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 리던던시 라인 디코딩 회로(400)는 상기 리던던시 디코딩 인에이블 신호(R_en)가 인에이블되면 상기 어드레스(ADD)를 디코딩하여 상기 복수개의 리던던시 라인(R_L<0:m>) 중 하나를 인에이블시킬 수 있다.
상기 더미 라인 디코딩 회로(500)는 상기 더미 디코딩 인에이블 신호(D_en) 및 상기 어드레스(ADD)에 응답하여 복수개의 더미 라인(D_L<0:n>)을 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 더미 라인 디코딩 회로(500)는 상기 더미 디코딩 인에이블 신호(D_en)가 인에이블되면 상기 어드레스(ADD)를 디코딩하여 상기 복수개의 더미 라인(D_L<0:n>) 중 하나를 인에이블시킬 수 있다.
상기 테스트 디코딩 선택 회로(200)는 도 3에 도시된 바와 같이, 테스트 선택 회로(210) 및 디코딩 선택 회로(220)를 포함할 수 있다.
상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry), 상기 테스트 코드(TM_code) 및 리셋 신호(RST)에 응답하여 리던던시 테스트 신호(T_R) 및 더미 테스트 신호(T_D)를 생성할 수 있다. 예를 들어, 상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry), 상기 테스트 코드(TM_code) 및 상기 리셋 신호(RST)에 응답하여 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 하나를 인에이블시키거나 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 모두 디스에이블시킬 수 있다. 또한 상기 테스트 선택 회로(210)는 상기 리셋 신호(RST)가 인에이블되면 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 디스에이블시킬 수 있다. 더욱 상세히 설명하면, 상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry)가 인에이블되면 상기 테스트 코드(TM_code)에 응답하여 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 하나를 인에이블시킬 수 있다. 상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry)가 인에이블되면 상기 테스트 코드(TM_code)에 응답하여 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_R)를 모두 디스에이블시킬 수 있다. 또한 상기 테스트 선택 회로(210)는 상기 리셋 신호(RST)가 인에이블되면 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 디스에이블시킬 수 있다.
상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R), 상기 더미 테스트 신호(T_D) 및 상기 액티브 신호(ACTB)에 응답하여 상기 노멀 디코딩 인에이블 신호(N_en), 상기 리던던시 디코딩 인에이블 신호(R_en) 및 상기 더미 디코딩 인에이블 신호(D_en)를 생성할 수 있다. 예를 들어, 상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)가 모두 디스에이블되고 상기 액티브 신호(ACTB)가 인에이블되면 상기 노멀 디코딩 인에이블 신호(N_en)를 인에이블시킬 수 있다. 상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 상기 리던던시 테스트 신호(T_R)가 인에이블되고 상기 액티브 신호(ACTB)가 인에이블되면 상기 리던던시 디코딩 인에이블 신호(R_en)를 인에이블시킬 수 있다. 상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 상기 더미 테스트 신호(T_D)가 인에이블되고 상기 액티브 신호(ACTB)가 인에이블되면 상기 더미 디코딩 인에이블 신호(D_en)를 인에이블시킬 수 있다.
상기 디코딩 선택 회로(220)는 도 4에 도시된 바와 같이, 테스트 판단 회로(221), 노멀 디코딩 인에이블 신호 출력 회로(222), 리던던시 디코딩 인에이블 신호 출력 회로(223) 및 더미 디코딩 인에이블 신호 출력 회로(224)를 포함할 수 있다.
상기 테스트 판단 회로(221)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)에 응답하여 테스트 판단 신호(Dis_N)를 생성할 수 있다. 예를 들어, 상기 테스트 판단 회로(221)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 하나라도 하이 레벨로 인에이블되면 상기 테스트 판단 신호(Dis_N)를 하이 레벨로 인에이블시킬 수 있다. 상기 테스트 판단 회로(221)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)가 모두 로우 레벨로 디스에이블되면 상기 테스트 판단 신호(Dis_N)를 로우 레벨로 디스에이블시킬 수 있다.
상기 테스트 판단 회로(221)는 제 1 노어 게이트(NOR1) 및 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 노어 게이트(NOR1)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 노어 게이트(NOR1)의 출력 신호를 입력 받아 상기 테스트 판단 신호(Dis_N)를 출력한다.
상기 노멀 디코딩 인에이블 신호 출력 회로(222)는 상기 테스트 판단 신호(Dis_N) 및 상기 액티브 신호(ACTB)에 따라 상기 노멀 디코딩 인에이블 신호(N_en)를 생성하여 출력할 수 있다. 예를 들어, 상기 노멀 디코딩 인에이블 신호 출력 회로(222)는 상기 테스트 판단 신호(Dis_N)가 로우 레벨로 디스에이블되고 상기 액티브 신호(ACTB)가 로우 레벨로 인에이블되면 상기 노멀 디코딩 인에이블 신호(N_en)를 하이 레벨로 인에이블시킬 수 있다.
상기 노멀 디코딩 인에이블 신호 출력 회로(222)는 제 2 노어 게이트(NOR2)를 포함할 수 있다. 상기 제 2 노어 게이트(NOR2)는 상기 테스트 판단 신호(Dis_N) 및 상기 액티브 신호(ACTB)를 입력 받아 상기 노멀 디코딩 인에이블 신호(N_en)를 출력한다.
상기 리던던시 디코딩 인에이블 신호 출력 회로(223)는 상기 테스트 판단 신호(Dis_N), 상기 리던던시 테스트 신호(T_R) 및 상기 액티브 신호(ACTB)에 따라 상기 리던던시 디코딩 인에이블 신호(R_en)를 생성하여 출력할 수 있다. 예를 들어, 상기 리던던시 디코딩 인에이블 신호 출력 회로(223)는 상기 테스트 판단 신호(Dis_N) 및 상기 리던던시 테스트 신호(T_R)가 모두 하이 레벨로 인에이블되고 상기 액티브 신호(ACTB)가 로우 레벨로 인에이블되면 상기 리던던시 디코딩 인에이블 신호(R_en)를 하이 레벨로 인에이블시킬 수 있다.
상기 리던던시 디코딩 인에이블 신호 출력 회로(223)는 제 1 및 제 2 낸드 게이트(ND1, ND2) 및 제 2 내지 제 4 인버터(IV2, IV3, IV4)를 포함할 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 테스트 판단 신호(Dis_N) 및 상기 리던던시 테스트 신호(T_R)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 액티브 신호(ACTB)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 2 및 제 3 인버터(IV2, IV3)의 출력 신호를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 리던던시 디코딩 인에이블 신호(R_en)를 출력한다.
상기 더미 디코딩 인에이블 신호 출력 회로(224)는 상기 테스트 판단 신호(Dis_N), 상기 더미 테스트 신호(T_D) 및 상기 액티브 신호(ACTB)에 따라 상기 더미 디코딩 인에이블 신호(D_en)를 생성하여 출력할 수 있다. 예를 들어, 상기 더미 디코딩 인에이블 신호 출력 회로(224)는 상기 테스트 판단 신호(Dis_N) 및 상기 더미 테스트 신호(T_D)가 모두 하이 레벨로 인에이블되고 상기 액티브 신호(ACTB)가 로우 레벨로 인에이블되면 상기 더미 디코딩 인에이블 신호(D_en)를 하이 레벨로 인에이블시킬 수 있다.
상기 더미 디코딩 인에이블 신호 출력 회로(224)는 제 3 및 제 4 낸드 게이트(ND3, ND4) 및 제 5 내지 제 7 인버터(IV5, IV6, IV7)를 포함할 수 있다. 상기 제 3 낸드 게이트(ND3)는 상기 테스트 판단 신호(Dis_N) 및 상기 더미 테스트 신호(T_D)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 액티브 신호(ACTB)를 입력 받는다. 상기 제 4 낸드 게이트(ND4)는 상기 제 5 및 제 6 인버터(IV5, IV6)의 출력 신호를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받아 상기 더미 디코딩 인에이블 신호(D_en)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 2의 테스트 디코딩 선택 회로(200)는 테스트시 즉, 테스트 진입 신호(TM_entry)가 인에이블되면 테스트 코드(TM_code) 및 액티브 신호(ACTB)에 응답하여 노멀 디코딩 인에이블 신호(N_en), 리던던시 디코딩 인에이블 신호(R_en) 및 더미 디코딩 인에이블 신호(D_en)를 생성할 수 있다.
상기 테스트 디코딩 선택 회로(200)는 상기 테스트 진입 신호(TM_entry)가 인에이블되고 상기 액티브 신호(ACTB)가 인에이블되면 상기 테스트 코드(TM_code)에 응답하여 상기 노멀 디코딩 인에이블 신호(N_en), 상기 리던던시 디코딩 인에이블 신호(R_en) 및 상기 더미 디코딩 인에이블 신호(D_en) 중 하나를 인에이블시킬 수 있다.
상기 테스트 디코딩 선택 회로(200)의 동작을 도 3을 참조하여 더욱 상세히 설명하면 다음과 같다.
상기 테스트 디코딩 선택 회로(200)는 테스트 선택 회로(210) 및 디코딩 선택 회로(220)를 포함한다.
상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry)가 인에이블되면 상기 테스트 코드(TM_code)에 응답하여 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 생성할 수 있다. 예를 들어, 상기 테스트 선택 회로(210)는 상기 테스트 진입 신호(TM_entry)가 인에이블되면 상기 테스트 코드(TM_code)에 응답하여 상기 리던던시 테스트 신호(T_R)를 인에이블시키거나 상기 더미 테스트 신호(T_D)를 인에이블시키거나 상기 리던던시 테스트시 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 모두 디스에이블시킬 수 있다. 또한 상기 테스트 선택 회로(210)는 리셋 신호(RST)가 인에이블되면 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)를 모두 디스에이블시킨다.
상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R), 상기 더미 테스트 신호(T_D) 및 상기 액티브 신호(ACTB)에 응답하여 상기 노멀 디코딩 인에이블 신호(N_en), 상기 리던던시 디코딩 인에이블 신호(R_en) 및 상기 더미 디코딩 인에이블 신호(D_en)를 생성할 수 있다. 예를 들어, 상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R), 상기 더미 테스트 신호(T_D) 및 상기 액티브 신호(ACTB)에 응답하여 상기 노멀 디코딩 인에이블 신호(N_en), 상기 리던던시 디코딩 인에이블 신호(R_en) 및 상기 더미 디코딩 인에이블 신호(D_en) 중 하나를 인에이블시킬 수 있다.
상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D)가 모두 디스에이블되었을 때 상기 액티브 신호(ACTB)가 인에이블되면 상기 노멀 디코딩 인에이블 신호(N_en)를 인에이블시킬 수 있다.
상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 상기 리던던시 테스트 신호(T_R)가 인에이블되었을 때 상기 액티브 신호(ACTB)가 인에이블되면 상기 리던던시 디코딩 인에이블 신호(R_en)를 인에이블시킬 수 있다.
상기 디코딩 선택 회로(220)는 상기 리던던시 테스트 신호(T_R) 및 상기 더미 테스트 신호(T_D) 중 상기 더미 테스트 신호(T_D)가 인에이블되었을 때 상기 액티브 신호(ACTB)가 인에이블되면 상기 더미 디코딩 인에이블 신호(D_en)를 인에이블시킬 수 있다.
상기 노멀 디코딩 인에이블 신호(N_en)가 인에이블되면 도 2의 노멀 라인 디코딩 회로(300)는 어드레스(ADD)를 디코딩하여 노멀 라인(N_L<0:k>)을 선택적으로 인에이블시킬 수 있다.
상기 리던던시 디코딩 인에이블 신호(R_en)가 인에이블되면 도 2의 리던던시 라인 디코딩 회로(400)는 상기 어드레스(ADD)를 디코딩하여 리던던시 라인(R_L<0:m>)을 선택적으로 인에이블시킬 수 있다.
상기 더미 디코딩 인에이블 신호(D_en)가 인에이블되면 도 2의 더미 라인 디코딩 회로(500)는 상기 어드레스(ADD)를 디코딩하여 더미 라인(D_L<0:n>)을 선택적으로 인에이블시킬 수 있다.
이와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 동작시 노멀 라인, 리던던시 라인 및 더미 라인을 어드레스에 응답하여 선택적으로 인에이블시킬 수 있어, 반도체 메모리 장치에 불량이 발생하였을 경우 노멀 라인, 리던던시 라인 및 더미 라인 중 어떤 라인에 불량이 발생하였는지 테스트하기 용이하다. 이때, 노멀 라인은 도 1의 노멀 비트라인(N_BL) 및 노멀 워드라인(N_WL)을 통합하는 용어로서 해석되고, 리던던시 라인은 도 1의 리던던시 비트라인(R_BL) 및 리던던시 워드라인(R_WL)을 통합하는 용어로서 해석되며, 더미 라인은 도 1의 더미 비트라인(D_BL) 및 더미 워드라인(D_WL)을 통합하는 용어로서 해석될 수 있어, 본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인과 워드라인에 각각 적용 가능한 것임을 밝혀둔다. 또한 비트라인과 워드라인이 아니더라도 어드레스에 응답하여 선택되는 라인 중 노멀 라인, 리던던시 라인 및 더미 라인을 포함하고 있는 라인에 적용 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 테스트 진입 신호, 테스트 코드 및 액티브 신호에 응답하여 노멀 디코딩 인에이블 신호, 리던던시 디코딩 인에이블 신호 및 더미 디코딩 인에이블 신호를 생성하는 테스트 디코딩 선택 회로;
    어드레스 및 상기 노멀 디코딩 인에이블 신호에 응답하여 노멀 라인을 선택적으로 인에이블시키는 노멀 라인 디코딩 회로;
    상기 어드레스 및 상기 리던던시 디코딩 인에이블 신호에 응답하여 리던던시 라인을 선택적으로 인에이블시키는 리던던시 라인 디코딩 회로; 및
    상기 어드레스 및 상기 더미 디코딩 인에이블 신호에 응답하여 더미 라인을 선택적으로 인에이블시키는 더미 라인 디코딩 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 디코딩 선택 회로는
    상기 테스트 진입 신호가 인에이블되면 상기 테스트 코드 및 상기 액티브 신호에 응답하여 상기 노멀 디코딩 인에이블 신호, 상기 리던던시 디코딩 인에이블 신호 및 상기 더미 디코딩 인에이블 신호 중 하나를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 디코딩 선택 회로는
    상기 테스트 진입 신호 및 상기 테스트 코드에 응답하여 리던던시 테스트 신호 및 더미 테스트 신호를 생성하는 테스트 선택 회로 및
    상기 리던던시 테스트 신호, 상기 더미 테스트 신호 및 상기 액티브 신호에 응답하여 상기 노멀 디코딩 인에이블 신호, 상기 리던던시 디코딩 인에이블 신호 및 상기 더미 디코딩 인에이블 신호를 생성하는 디코딩 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 테스트 선택 회로는
    상기 테스트 진입 신호가 인에이블되면 상기 테스트 코드에 응답하여 상기 리던던시 테스트 신호 및 상기 더미 테스트 신호 중 하나를 인에이블시키거나 상기 리던던시 테스트 신호 및 상기 더미 테스트 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 테스트 선택 회로는
    리셋 신호에 응답하여 상기 리던던시 테스트 신호 및 상기 더미 테스트 신호를 모두 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 디코딩 선택 회로는
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호가 모두 인에이블되었을 경우 상기 액티브 신호가 인에이블되면 상기 노멀 디코딩 인에이블 신호를 인에이블시키고,
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호 중 상기 리던던시 테스트 신호가 인에이블되었을 경우 상기 액티브 신호가 인에이블되면 상기 리던던시 디코딩 인에이블 신호를 인에이블시키며,
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호 중 상기 더미 테스트 신호가 인에이블되었을 경우 상기 액티브 신호가 인에이블되면 상기 더미 디코딩 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 디코딩 선택 회로는
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호에 응답하여 테스트 판단 신호를 생성하는 테스트 판단 회로,
    상기 테스트 판단 신호 및 상기 액티브 신호에 응답하여 상기 노멀 디코딩 인에이블 신호를 생성하는 노멀 디코딩 인에이블 신호 출력 회로,
    상기 테스트 판단 신호, 상기 액티브 신호 및 상기 리던던시 테스트 신호에 응답하여 상기 리던던시 디코딩 인에이블 신호를 생성하는 리던던시 디코딩 인에이블 신호 출력 회로,
    상기 테스트 판단 신호, 상기 액티브 신호 및 상기 더미 테스트 신호에 응답하여 상기 더미 디코딩 인에이블 신호를 생성하는 더미 디코딩 인에이블 신호 출력 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 테스트 판단 회로는
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호가 모두 디스에이블되면 상기 테스트 판단 신호를 디스에이블시키고,
    상기 리던던시 테스트 신호 및 상기 더미 테스트 신호 중 하나라도 인에이블되면 상기 테스트 판단 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 노멀 디코딩 인에이블 신호 출력 회로는
    상기 테스트 판단 신호가 디스에이블되고 상기 액티브 신호가 인에이블되면 상기 노멀 디코딩 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 리던던시 디코딩 인에이블 신호 출력 회로는
    상기 테스트 판단 신호, 상기 리던던시 테스트 신호 및 상기 액티브 신호가 모두 인에이블되면 상기 리던던시 디코딩 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 더미 디코딩 인에이블 신호 출력 회로는
    상기 테스트 판단 신호, 상기 더미 테스트 신호 및 상기 액티브 신호가 모두 인에이블되면 상기 더미 디코딩 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 노멀 라인 디코딩 회로는
    상기 노멀 디코딩 인에이블 신호가 인에이블되면 상기 어드레스에 응답하여 상기 노멀 라인을 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 리던던시 라인 디코딩 회로는
    상기 리던던시 디코딩 인에이블 신호가 인에이블되면 상기 어드레스에 응답하여 상기 리던던시 라인을 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 더미 라인 디코딩 회로는
    상기 더미 디코딩 인에이블 신호가 인에이블되면 상기 어드레스에 응답하여 상기 더미 라인을 선택적으로 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 노멀 라인은 노멀 비트라인 및 노멀 워드라인을 포함하며,
    상기 리던던시 라인은 리던던시 비트라인 및 리던던시 워드라인을 포함하며,
    상기 더미 라인은 더미 비트라인 및 더미 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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