KR101477603B1 - 입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법 - Google Patents

입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법 Download PDF

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Abstract

입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법이 게시된다. 본 발명의 반도체 메모리 장치는 행과 열로 이루어지는 매트릭스 구조 상에 배열되는 다수개의 메모리 셀들을 포함하는 메모리 블락; 복수개의 테스트 데이터 비트들을 포함하여 구성되는 테스트 데이터 그룹을 상기 메모리 블락에 제공하는 테스트 데이터 제공 블락으로서, 상기 테스트 데이터 비트들은, 압축 인에이블 신호의 활성화에 따라, 시드 데이터 그룹의 복수개의 시드 데이터 비트들에 상응하는 데이터 값을 가지는 상기 테스트 데이터 제공 블락; 및 상기 메모리 블락으로부터 독출 데이터 그룹을 독출하여, 상기 테스트 데이터 그룹의 정상 기입 여부를 판정하는 패스 판정 블락을 구비한다. 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에서는, 하나의 테스트 비트에 의하여 복수개의 비트에 대한 데이터의 기입 및 테스트가 진행될 수 있다. 이에 따라, 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에 의하면 테스트 능률이 향상된다.

Description

입력 테스트 비트 수를 감소하는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법{SEMICONDUCTOR MEMORY DEVICE REDUCING THE NUMBER OF INPUT TEST BIT AND TEST DATA WRITING METHOD THEREFOR}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 적은 수의 테스트 비트를 입력하면서도, 많은 수의 비트에 대하여 병렬 테스트를 진행할 수 있는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에 관한 것이다.
반도체 메모리 장치의 테스트를 행하는 경우, 반도체 메모리 장치를 테스트 장치에 접속하여 데이터의 기록 및 데이터의 판독을 실행한다. 그리고, 판독한 데이터가 기록 데이터와 일치하는지 여부에 따라서 반도체 메모리 장치의 불량 또는 양호를 판정한다.
오늘날 반도체 메모리 장치는 생산원가의 감소 효과를 위해, 그리고 고객들의 요구에 대응하기 위해 계속해서 고집적화되고 있다. 이때, 고집적화로 얻어지는 생산원가의 감소는 테스트 비용의 감소를 의미하지는 않는다. 실제로 고집적화로 웨이퍼(wafer) 당 다이(die)의 수는 증가하므로, 웨이퍼 당 테스트 비용은 오히려 증가하게 된다. 이러한 테스트 비용의 증가를 해결하기 위해, 병렬 비트 테스트시 기입되는 데이터 비트의 수를 증가시키는 방안이 제안되고 있다.
그러나, 테스트 장치의 테스트 핀의 수에는 한계가 있으므로, 입력되는 테스트 데이터 비트 수에도 한계가 있다. 그러므로, 적은 수의 테스트 비트를 입력하면서도, 많은 수의 비트에 대하여 병렬 테스트를 진행할 수 있는 반도체 메모리 장치가 요구된다.
본 발명은 상기의 필요성을 감안하여 창출된 것으로, 적은 수의 테스트 비트를 입력하면서도, 많은 수의 비트에 대하여 병렬 테스트를 진행할 수 있는 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 행과 열로 이루어지는 매트릭스 구조 상에 배열되는 다수개의 메모리 셀들을 포함하는 메모리 블락; 복수개의 테스트 데이터 비트들을 포함하여 구성되는 테스트 데이터 그룹을 상기 메모리 블락에 제공하는 테스트 데이터 제공 블락으로서, 상기 복수개의 테스트 데이터 비트들은, 압축 인에이블 신호의 활성화 여부에 따라, 시드 데이터 그룹의 복수개의 시드 데이터 비트들에 상응하는 데이터 값 또는 외부에서 입력되는 입력 데이터 그룹의 입력 데이터 비트들에 상응하는 데이터 값을 가지는 상기 테스트 데이터 제공 블락; 및 상기 메모리 블락으로부터 독출 데이터 그룹을 독출하여, 상기 테스트 데이터 그룹의 정상 기입 여부를 나타내는 패스 판정 신호를 발생하는 패스 판정 블락을 구비한다. 상기 테스트 데이터 제공 블락에서 제공되는 상기 복수개의 테스트 데이터 비트들은 극성 선택 신호의 활성화시에 상기 복수개의 시드 데이터 비트들과 동일한 데이터값을 가지며, 상기 극성 선택 신호의 비활성화시에 상기 복수개의 시드 데이터 비트들에 상반된 데이터값을 가진다.
상기의 목적을 달성하기 위한 본 발명의 다른 일면은 반도체 메모리 장치의 테스트 데이터 기입 방법에 관한 것이다. 본 발명의 테스트 데이터 기입 방법은 복수개의 시드 데이터를 가지는 시드 데이터 그룹을 제공하는 시드 데이터 제공 단계; 극성 선택 신호의 활성화 여부에 따라 상기 시드 데이터 그룹 또는 반전 시드 데이터 그룹 중의 어느 하나를 내부 데이터 그룹으로 발생하는 내부 데이터 생성 단계로서, 상기 반전 시드 데이터 그룹은 상기 시드 데이터 그룹의 시드 데이터 비트들을 반전하여 형성되는 반전 시드 데이터 비트들을 포함하는 상기 내부 데이터 생성 단계; 압축 인에이블 신호의 활성화에 따라, 내부 데이터 그룹을 테스트 데이터 그룹으로서 발생하는 테스트 데이터 발생 단계; 및 상기 테스트 데이터 그룹을 메모리 블락의 복수개의 메모리 셀들에 기입하는 기입 단계를 구비한다.
상기와 같은 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에서는, 하나의 테스트 비트에 의하여 복수개의 비트에 대한 데이터의 기입 및 테스트가 진행될 수 있으며, 극성 선택 신호에 따라 2가지 종류의 테스트 패턴들 중의 어느 하나를 선택하여 테스트할 수 있다. 이에 따라, 본 발명의 반도체 메모리 장치에 의하면, 적은 수의 테스트 비트를 입력하면서도, 많은 수의 비트에 대하여 병렬 테스트를 진행할 수 있게 된다. 그리고, 본 발명의 반도체 메모리 장치에서는, 필요에 따라 자유로운 패턴의 입력 데이터 그룹이 테스트 데이터 그룹으로서 제공될 수 있으므로, 다양한 패턴의 테스트가 가능하게 된다. 또한, 본 발명의 반도체 메모리 장치에서는, 1비트의 상기 패스 판정 신호의 논리상태로 복수개의 비트들에 대한 테스트 결과에 따른 정상 동작 여부가 판단될 수 있다. 이에 따라, 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에 의하면, 테스트 능률이 향상된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 테스트 데이터 제공 블락을 구체적으로 나타내는 도면이다.
도 3은 도 1의 패스 판정 블락을 자세히 나타내는 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 테스트 데이터 기입 방법을 나타내는 순서도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 블락(100), 테스트 데이터 제공 블락(200) 및 패스 판정 블락(300)을 구비한다.
상기 메모리 블락(100)은 워드라인(WL)으로 특정되는 행과 비트라인(BL)으로 특정되는 열로 이루어지는 매트릭스 구조상에 배열되는 다수개의 메모리 셀들(MC)을 포함한다. 상기 메모리 블락(100)은 구체적으로 메모리 어레이(110)와 데이터 입출력부(120)를 구비한다. 이때, 상기 메모리 어레이(110)는 상기 메모리 셀들(MC)을 포함하며, 상기 데이터 입출력부(120)는 선택되는 상기 비트라인(BL)을 통하여 테스트 데이터(TDAT)를 상기 메모리 어레이(110)에 제공하며, 상기 메모리 어레이(110)로부터 독출 데이터(RDAT)를 독출한다.
상기 테스트 데이터 제공 블락(200)은 복수개의 테스트 데이터 비트(TDAT1~TDAT8)을 포함하여 구성되는 테스트 데이터 그룹(GTDAT)을 상기 메모리 블락(100)에 제공한다. 이때, 상기 테스트 데이터 비트들(TDAT1~TDAT8)은 압축 인에이블 신호(XENCP)가 활성화에 따라, 시드 데이터 그룹(GSDAT)의 복수개의 시드 데이터 비트들(SDAT1~SDAT8)에 상응하는 데이터 값을 가진다.
도 2는 도 1의 테스트 데이터 제공 블락(200)을 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 테스트 데이터 제공 블락(200)은 내부 데이터 제공부(210) 및 압축 선택부(220)를 구비한다.
상기 내부 데이터 제공부(210)는 내부 데이터 비트들(IDAT1~IDAT8)을 포함하는 내부 데이터 그룹(GIDAT)을 제공한다. 이때, 상기 내부 데이터 비트들(IDAT1~IDAT8)은 상기 시드 데이터 그룹(GSDAT)의 상기 시드 데이터 비트들(SDAT1~SDAT8)에 상응하는 데이터 값을 가진다.
상기 압축 선택부(220)는 상기 압축 인에이블 신호(XENCP)의 활성화 여부에 따라 상기 내부 데이터 그룹(GIDAT) 또는 입력 데이터 그룹(GPDAT)을 상기 테스트 데이터 그룹(GTDAT)으로서 제공한다. 이때, 상기 입력 데이터 그룹(GPDAT)에는, 복수개의 입력 데이터 비트들(PDAT1~PDAT8)이 포함된다.
구체적으로 기술하면, 상기 압축 인에이블 신호(XENCP)가 활성화되는 경우에는, 상기 내부 데이터 그룹(GIDAT)이 상기 테스트 데이터 그룹(GTDAT)으로서 제공된다. 이 경우에는, 1비트의 상기 압축 인에이블 신호(XENCP)를 이용하여, 복수개의 비트들로 상기 테스트 데이터 그룹(GTDAT)을 제공할 수 있게 된다. 이에 따라, 본 발명의 반도체 메모리 장치에서는, 테스트 장치의 데이터 입력 핀의 수가 감소될 수 있으며, 테스트 속도가 향상되는 효과가 발생될 수 있다.
반면에, 상기 압축 인에이블 신호(XENCP)가 비활성화되는 경우에는, 외부에서 입력되는 상기 입력 데이터 그룹(GPDAT)이 상기 테스트 데이터 그룹(GTDAT)으로서 제공된다. 이에 따라, 본 발명의 반도체 메모리 장치에서는, 필요에 따라 자유로운 패턴의 상기 입력 데이터 그룹(GPDAT)이 상기 테스트 데이터 그룹(GTDAT)으로서 제공될 수 있으므로, 다양한 패턴의 테스트가 가능하게 된다.
계속 도 2를 참조하면, 상기 내부 데이터 제공부(210)는 더욱 구체적으로 시드 데이터 제공수단(211), 반전 수단(213) 및 시드 선택 수단(215)을 구비한다.
상기 시드 데이터 제공 수단(211)은 상기 시드 데이터 그룹(GSDAT)을 제공한다. 이때, 상기 시드 데이터 제공 수단(211)은 상기 시드 데이터 그룹(GSDAT)의 시드 데이터 비트들(SDAT1~SDAT8)을 저장하도록 구성될 수 있다. 또한, 상기 시드 데이터 제공 수단(211)은 하나의 기준 데이터 비트(FDAT)를 저장하고, 이를 이용하여 복수개의 상기 시드 데이터 비트들(SDAT1~SDAT8)을 제공하도록 구성될 수도 있다.
상기 반전 수단(213)은 상기 시드 데이터 그룹(GSDAT)의 상기 시드 데이터 비트들(SDAT1~SDAT8)을 반전하여 형성되는 반전 시드 데이터 비트들(SDATB1~SDATB8)을 포함하는 반전 시드 데이터 그룹(GSDATB)으로서 출력한다.
그리고, 상기 시드 선택 수단(215)은 극성 선택 신호(XPOL)에 따라 상기 시드 데이터 그룹(GSDAT) 및 상기 반전 시드 데이터 그룹(GSDATB) 중의 어느 하나를 상기 내부 데이터 그룹(GIDAT)으로서 출력한다. 이에 따라, 본 발명의 반도체 메모리 장치에서는, 상기 극성 선택 신호(XPOL)에 따라 2가지 종류의 테스트 패턴들 중의 어느 하나를 선택하여 테스트할 수 있는 효과가 발생된다.
본 실시예에서, 상기 극성 선택 신호(XPOL)는 외부로부터 입력되는 1비트의 신호일 수 있다. 또한, 상기 극성 선택 신호(XPOL)는 메모리 어레이(110)의 메모리셀(MC)을 특정하는 어드레스에 종속되어 극성이 결정되는 내부 신호로 구현될 수도 있다.
다시 도 1을 참조하면, 상기 패스 판정 블락(300)은 상기 메모리 블락(100)으로부터 독출 데이터 그룹(GRDAT)을 독출하여, 상기 테스트 데이터 그룹(GTDAT)의 정상 기입 여부를 판정한다. 이때, 상기 독출 데이터 그룹(GRDAT)에는, 복수개의 독출 데이터 비트들(RDAT1~RDAT8)이 포함될 수 있다.
도 3은 도 1의 패스 판정 블락(300)을 자세히 나타내는 도면이다. 도 3을 참조하면, 상기 패스 판정 블락(300)은 패턴 발생부(310) 및 비교부(330)를 구비한다.
상기 패턴 발생부(310)는 상기 압축 인에이블 신호(XENCP) 및 상기 극성 선택 신호(XPOL)의 활성화 여부에 대응하는 확인 데이터 그룹(GCDAT)을 발생한다. 이에 따라, 상기 확인 데이터 그룹(GCDAT)은 상기 테스트 데이터 비트들(TDAT1~TDAT8)에 대응하는 패턴을 가지는 확인 데이터 비트들(CDAT1~CDAT8)을 포함한다.
상기 비교부(330)는 상기 독출 데이터 그룹(GRDAT)과 상기 확인 데이터 그룹(GCDAT)을 비교하여, 상기 테스트 데이터 그룹(GTDAT)의 정상 기입 여부를 나타내는 패스 판정 신호(XPAS)를 발생한다.
즉, 본 발명의 반도체 메모리 장치에서는, 1비트의 상기 패스 판정 신호(XPAS)의 논리상태로 복수개의 비트들에 대한 테스트 결과에 따른 정상 동작 여부가 판단될 수 있다.
계속하여, 본 발명의 반도체 메모리 장치에서의 테스트 데이터 기입 방법이 정리된다. 도 4는 본 발명의 반도체 메모리 장치의 테스트 데이터 기입 방법을 나타내는 순서도이다.
도 4를 도 1 내지 도 3과 함께 참조하면, 본 발명의 테스트 데이터 기입 방법은 시드 데이터 제공 단계(S10), 내부 데이터 생성 단계(S20), 테스트 데이터 발생 단계(S30) 및 기입 단계(S40)을 구비한다.
상기 시드 데이터 제공 단계(S10)에서는, 복수개의 시드 데이터(SDAT1~SDAT8)를 가지는 시드 데이터 그룹(GSDAT)이 제공된다.
상기 내부 데이터 생성 단계(S20)에서는, 극성 선택 신호(XPOL)의 활성화 여부에 따라 상기 시드 데이터 그룹(GSDAT) 또는 반전 시드 데이터 그룹(GSDATB) 중의 어느 하나가 내부 데이터 그룹(GIDAT)으로 발생된다.
상기 테스트 데이터 발생 단계(S30)에서는, 압축 인에이블 신호(XENCP)의 활성화에 따라, 내부 데이터 그룹(GIDAT)이 테스트 데이터 그룹(GTDAT)으로서 발생된다.
그리고, 상기 기입 단계(S40)에서는, 상기 테스트 데이터 그룹(GTDAT)이 메모리 블락의 복수개의 메모리 셀들에 기입된다.
상기와 같은 본 발명의 테스트 데이터 기입 방법에 의하면, 하나의 비트의 압축 인에이블 신호(XENCP)를 이용하여 복수개의 비트들로 구성되는 테스트 데이터 그룹(GTDAT)이 메모리 블락의 복수개의 메모리 셀들에 기입되는 효과가 발생된다.
상기와 같은 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에서는, 하나의 테스트 비트에 의하여 복수개의 비트에 대한 데이터의 기입 및 테스트가 진행될 수 있다. 이에 따라, 본 발명의 반도체 메모리 장치 및 이에 대한 테스트 데이터 기입 방법에 의하면 테스트 능률이 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (5)

  1. 반도체 메모리 장치에 있어서,
    행과 열로 이루어지는 매트릭스 구조 상에 배열되는 다수개의 메모리 셀들을 포함하는 메모리 블락;
    복수개의 테스트 데이터 비트들을 포함하여 구성되는 테스트 데이터 그룹을 상기 메모리 블락에 제공하는 테스트 데이터 제공 블락으로서, 상기 복수개의 테스트 데이터 비트들은, 압축 인에이블 신호의 활성화 여부에 따라, 시드 데이터 그룹의 복수개의 시드 데이터 비트들에 상응하는 데이터 값 또는 외부에서 입력되는 입력 데이터 그룹의 입력 데이터 비트들에 상응하는 데이터 값을 가지는 상기 테스트 데이터 제공 블락; 및
    상기 메모리 블락으로부터 독출 데이터 그룹을 독출하여, 상기 테스트 데이터 그룹의 정상 기입 여부를 나타내는 패스 판정 신호를 발생하는 패스 판정 블락을 구비하며,
    상기 테스트 데이터 제공 블락에서 제공되는 상기 복수개의 테스트 데이터 비트들은
    극성 선택 신호의 활성화시에 상기 복수개의 시드 데이터 비트들과 동일한 데이터값을 가지며,
    상기 극성 선택 신호의 비활성화시에 상기 복수개의 시드 데이터 비트들에 상반된 데이터값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 테스트 데이터 제공 블락은
    내부 데이터 비트들을 포함하는 내부 데이터 그룹을 제공하는 내부 데이터 제공부로서, 상기 내부 데이터 비트들은 상기 시드 데이터 그룹의 상기 시드 데이터 비트들에 상응하는 데이터 값을 가지는 상기 내부 데이터 제공부; 및
    상기 압축 인에이블 신호의 활성화에 따라 상기 내부 데이터 그룹을 상기 테스트 데이터 그룹으로서 제공하며, 상기 압축 인에이블 신호의 비활성화에 따라 상기 입력 데이터 비트들을 포함하는 상기 입력 데이터 그룹을 상기 테스트 데이터 그룹으로서 제공하는 압축 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 내부 데이터 제공부는
    상기 시드 데이터 그룹을 제공하는 시드 데이터 제공수단;
    상기 시드 데이터 그룹의 상기 시드 데이터 비트들을 반전하여 형성되는 반전 시드 데이터 비트들을 포함하는 반전 시드 데이터 그룹으로서 출력하는 반전 수단; 및
    상기 극성 선택 신호에 따라, 상기 시드 데이터 그룹 및 상기 반전 시드 데이터 그룹 중의 어느 하나를 상기 내부 데이터 그룹으로서 제공하는 시드 선택수단을 구비하는 것을 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 패스 판정 블락은
    상기 압축 인에이블 신호의 활성화에 따라 확인 데이터 그룹을 발생하는 패턴 발생부로서, 상기 확인 데이터 그룹은 상기 테스트 데이터 비트들에 대응하는 패턴을 가지는 확인 데이터 비트들을 포함하는 상기 패턴 발생부; 및
    상기 독출 데이터 그룹과 상기 확인 데이터 그룹을 비교하여, 상기 테스트 데이터 그룹의 정상 기입 여부를 나타내는 상기 패스 판정 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
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