KR20190052971A - 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000005684 electric field Effects 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 230000000116 mitigating effect Effects 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 20
- 238000009413 insulation Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 10
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
본 발명은 반도체 소자의 신뢰성을 향상시킬 수 있으며, 낮은 온 저항과 고 내압을 유지할 수 있는 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자에 관한 것이다.
일례로, 제 1 도전형의 SiC 서브스트레이트를 준비하는 단계; 상기 SiC 서브스트레이트에 제 1 도전형의 SiC 에피텍셜층을 형성하는 단계; 상기 SiC 에피텍셜층의 내부에 제 1 도전형 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 도전형 영역의 하부에 제 2 도전형 베이스 영역을 형성하는 단계; 상기 SiC 에피텍셜층에 대해 제 1 트랜치를 형성하고, 상기 제 1 트랜치에 제 2 도전형 웰 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 트랜치와 이격된 부분에 제 2 트랜치를 형성하고, 상기 제 2 트랜치에 전계 집중 완화층을 형성하는 단계; 상기 전계 집중 완화층의 상부에 게이트 영역을 형성하는 단계; 상기 게이트 영역의 상부를 덮는 절연층과, 상기 제 1 도전형 영역과 제 2 도전형 웰 영역을 노출시키는 컨텍 영역을 형성하는 단계; 및 상기 컨텍 영역에 소스 전극을 형성하고, 상기 SiC 서브스트레이트의 하부에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법을 개시한다.
일례로, 제 1 도전형의 SiC 서브스트레이트를 준비하는 단계; 상기 SiC 서브스트레이트에 제 1 도전형의 SiC 에피텍셜층을 형성하는 단계; 상기 SiC 에피텍셜층의 내부에 제 1 도전형 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 도전형 영역의 하부에 제 2 도전형 베이스 영역을 형성하는 단계; 상기 SiC 에피텍셜층에 대해 제 1 트랜치를 형성하고, 상기 제 1 트랜치에 제 2 도전형 웰 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 트랜치와 이격된 부분에 제 2 트랜치를 형성하고, 상기 제 2 트랜치에 전계 집중 완화층을 형성하는 단계; 상기 전계 집중 완화층의 상부에 게이트 영역을 형성하는 단계; 상기 게이트 영역의 상부를 덮는 절연층과, 상기 제 1 도전형 영역과 제 2 도전형 웰 영역을 노출시키는 컨텍 영역을 형성하는 단계; 및 상기 컨텍 영역에 소스 전극을 형성하고, 상기 SiC 서브스트레이트의 하부에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법을 개시한다.
Description
본 발명은 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자에 관한 것이다.
일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 따라서, 고전력 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드 오프 관계가 있으며, 고전력 반도체 소자의 설계시에 이러한 점을 고려해야 한다.
본 발명은 소스와 드레인간의 역방향 전압 인가시 게이트 산화막 아래 전계가 집중하는 현상을 완화시켜 반도체 소자의 신뢰성을 향상시킬 수 있으며, 낮은 온 저항과 고 내압을 유지할 수 있는 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자를 제공한다.
본 발명에 의한 전력 반도체 소자의 제조 방법은 제 1 도전형의 SiC 서브스트레이트를 준비하는 단계; 상기 SiC 서브스트레이트에 제 1 도전형의 SiC 에피텍셜층을 형성하는 단계; 상기 SiC 에피텍셜층의 내부에 제 1 도전형 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 도전형 영역의 하부에 제 2 도전형 베이스 영역을 형성하는 단계; 상기 SiC 에피텍셜층에 대해 제 1 트랜치를 형성하고, 상기 제 1 트랜치에 제 2 도전형 웰 영역을 형성하는 단계; 상기 SiC 에피텍셜층에서 상기 제 1 트랜치와 이격된 부분에 제 2 트랜치를 형성하고, 상기 제 2 트랜치에 전계 집중 완화층을 형성하는 단계; 상기 전계 집중 완화층의 상부에 게이트 영역을 형성하는 단계; 상기 게이트 영역의 상부를 덮는 절연층과, 상기 제 1 도전형 영역과 제 2 도전형 웰 영역을 노출시키는 컨텍 영역을 형성하는 단계; 및 상기 컨텍 영역에 소스 전극을 형성하고, 상기 SiC 서브스트레이트의 하부에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 트랜치는 상기 제 1 도전형 영역 및 상기 제 2 도전형 베이스 영역의 일부를 에칭하여 형성될 수 있다.
상기 제 2 도전형 웰 영역은 상기 제 2 도전형 베이스 영역의 상부로부터 상기 SiC 에피텍셜층의 상부까지 형성될 수 있다.
상기 제 2 트랜치는 상기 제 1 도전형 영역, 상기 제 2 도전형 베이스 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성될 수 있다.
상기 전계 집중 완화층은 상기 제 2 트랜치에서 상기 SiC 에피텍셜층의 내부에 형성될 수 있다.
상기 게이트 영역은 상기 전계 집중 완화층의 상부에 형성되며 상기 제 2 트랜치의 내측벽에 형성된 게이트 절연막과, 상기 게이트 절연막의 내측에 폴리 실리콘을 증착하여 형성된 게이트 전극을 포함할 수 있다.
상기 컨텍 영역에는 상기 제 1 도전형 영역과 상기 제 2 도전형 웰 영역의 상부에 형성된 배리어 메탈이 형성되고, 상기 소스 전극은 상기 배리어 메탈과 상기 절연층의 상부를 덮도록 형성될 수 있다.
상기 제 2 도전형 베이스 영역은 상기 제 1 도전형 영역의 하부에 서로 이격되며 한 쌍으로 이루어질 수 있다.
상기 제 2 트랜치는 상기 한 쌍의 제 2 도전형 베이스 영역의 내측에 위치할 수 있다.
상기 제 2 트랜치는 상기 제 1 도전형 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성될 수 있다.
또한, 본 발명에 따른 전력 반도체 소자는 제 1 도전형의 SiC 서브스트레이트; 상기 SiC 서브스트레이트의 상부에 형성된 제 1 도전형의 SiC 에피텍셜층; 상기 SiC 에피텍셜층의 상부에 형성된 제 1 도전형 영역; 상기 제 1 도전형 영역과 상기 SiC 에피텍셜층 사이에 형성된 제 2 도전형 베이스 영역; 상기 제 1 도전형 영역의 상면에서 상기 제 2 도전형 베이스 영역의 상부까지 에칭된 제 1 트랜치에 형성된 제 2 도전형 웰 영역; 상기 제 1 트랜치와 이격된 부분에 위치한 제 2 트랜치에 형성된 전계 집중 완화층; 상기 제 2 트랜치의 내부에 형성되며 상기 전계 집중 완화층의 상부에 형성된 게이트 영역; 상기 게이트 영역의 상부를 덮는 절연층; 상기 제 1 도전형 영역과 상기 제 2 도전형 웰 영역의 표면에 형성된 소스 전극; 및 상기 SiC 서브스트레이트의 하부에 형성된 드레인 전극;을 포함하는 것을 특징으로 한다.
상기 제 2 도전형 웰 영역은 상기 제 2 도전형 베이스 영역의 상부로부터 상기 SiC 에피텍셜층의 상부까지 형성될 수 있다.
상기 제 2 트랜치는 상기 제 1 도전형 영역, 상기 제 2 도전형 베이스 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성될 수 있다.
상기 전계 집중 완화층은 상기 제 2 트랜치에서 상기 SiC 에피텍셜층의 내부에 형성될 수 있다.
상기 게이트 영역은 상기 제 2 트랜치의 내측벽에 형성된 게이트 절연막과, 상기 게이트 절연막의 내측에 폴리 실리콘을 증착하여 형성된 게이트 전극을 포함할 수 있다.
상기 제 2 도전형 베이스 영역은 상기 제 1 도전형 영역의 하부에 서로 이격되며 한 쌍으로 이루어질 수 있다.
상기 제 2 트랜치는 상기 한 쌍의 제 2 도전형 베이스 영역의 내측에 위치하며, 상기 제 1 도전형 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성될 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법 및 그에 따른 반도체 소자는 제 1 도전형 영역 및 제 2 도전형 베이스 영역을 관통하는 제 1 트랜치에 제 2 도전형 웰 영역을 형성하고, 게이트 산화막의 하부에 전계 집중 완화층을 형성함으로써, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막 아래 전계가 집중하는 현상을 완화시킬 수 있다. 이에 따라, 전력 반도체 소자의 신뢰성을 향상시킬 수 있으며, 낮은 온 저항과 고 내압을 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다.
도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
이하에서는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법에 대하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다. 도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 서브스트레이트 준비 단계(S1), 에피텍셜층 형성 단계(S2), 제 1 도전형 영역 형성 단계(S3), 제 2 도전형 베이스 영역 형성 단계(S4), 제 2 도전형 웰 영역 형성 단계(S5), 전계 집중 완화층 형성 단계(S6), 게이트 영역 형성 단계(S7), 절연층 형성 단계(S8) 및 전극 형성 단계(S9)를 포함한다.
도 2a에 도시된 바와 같이, 서브스트레이트 준비 단계(S1)에서는 제 1 도전형의 SiC 서브스트레이트(110)를 준비한다. 상기 SiC 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 상기 SiC 서브스트레이(110)는, 일례로, SiC 기판에 5족 원소인 질소(N), 인(P) 등의 불순물이 고농도로 주입되어 형성된 N+형 SiC 기판일 수 있다.
도 2a에 도시된 바와 같이, 에피텍셜층 형성 단계(S2)에서, 상기 SiC 서브스트레이트(110)의 상면에 제 1 도전형의 SiC 에피텍셜층(120)이 형성된다. 일례로, 600~2000℃의 고온에서 SiC 서브스트레이트(110)의 상면에 모노메틸실란 또는 실란 및 프로판 등의 탄화수소계를 함유하는 가스와 5가 원소인 질소(N), 인(P) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 SiC 서브스트레이트(110)의 표면에 N-형의 SiC 에피텍셜층(120)이 증착되도록 할 수 있다.
도 2b에 도시된 바와 같이, 제 1 도전형 영역 형성 단계(S3)에서, SiC 에피텍셜층(120)의 내부에 제 1 도전형 영역(130)이 형성된다. 상기 제 1 도전형 영역(130)은 상기 SiC 에피텍셜층(120)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 상기 제 1 도전형 영역(130)은 상기 SiC 에피텍셜층(120)의 상면을 모두 덮도록 형성될 수 있다. 더불어, SiC 에피텍셜층(120)에 제 1 도전형 영역(130)을 형성할 때, 상기 제 1 도전형 영역(130)의 표면에는 산화막(131)이 형성될 수 있다. 상기 산화막(131)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
이러한, 제 1 도전형 영역(130)은 SiC 에피텍셜층(120)에 질소(N), 인(P) 등의 불순물을 직접 이온주입 하는 공정을 통해 N+형을 갖도록 형성할 수 있다. 또한, 상기 제 1 도전형 영역(130)은 MOSFET에서 소스 영역으로 불릴 수 있다.
도 2c에 도시된 바와 같이, 제 2 도전형 베이스 영역 형성 단계(S4)에서, SiC 에피텍셜층(120)의 내부에 제 2 도전형 베이스 영역(141)이 형성된다. 상기 제 2 도전형 베이스 영역(141)은 상기 제 1 도전형 영역(130)의 하부에 형성되며, SiC 에피텍셜층(120)의 상면으로부터 내부를 향해 일정 깊이로 형성된다. 다시 말해, 상기 제 2 도전형 베이스 영역(141)은 제 1 도전형 영역(130)과 SiC 에피텍셜층(120) 사이에 위치한다. 더불어, 상기 제 2 도전형 베이스 영역(141)은 SiC 에피텍셜층(120)의 상면 전체를 덮도록 형성된다.
이러한 제 2 도전형 베이스 영역(141)은 SiC 에피텍셜층(120)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 P-형을 갖도록 형성할 수 있다. 더불어, 상기 제 2 도전형 베이스 영역(141)이 형성된 후에는 상기 제 1 도전형 영역(130)의 표면에 형성된 산화막(131)이 제거될 수 있다.
도 2d에 도시된 바와 같이, 제 2 도전형 웰 영역 형성 단계(S5)에서, 제 1 도전형 영역(130)과 제 2 도전형 베이스 영역(141)의 일부를 관통하는 제 1 트랜치(142a)가 형성되고, 상기 제 1 트랜치(142a)에 제 2 도전형 웰 영역(142)이 형성된다.
먼저, 제 1 도전형 영역(130)의 상부에서 제 2 도전형 웰 영역(142)이 형성될 이외의 영역에 마스크(10)를 형성하고, 상기 제 1 도전형 영역(130) 및 제 2 도전형 베이스 영역(141)의 일부를 에칭하여 제 1 트랜치(142a)를 형성한다. 상기 제 1 트랜치(142a)에 의해 제 2 도전형 베이스 영역(141)의 상부가 외부로 노출된다. 그리고 나서, 상기 제 1 트랜치(142a)가 형성된 제 2 도전형 베이스 영역(141)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 제 2 도전형 웰 영역(142)을 형성한다. 상기 제 2 도전형 웰 영역(142)은 P+형으로 이루어질 수 있으며, 상기 제 2 도전형 베이스 영역(141)의 상면으로부터 SiC 에피텍셜층(120)의 일부를 관통하도록 형성된다. 여기서, 상기 제 1 트랜치(142a)는 한 쌍으로 이루어지며, 상기 제 1 트랜치(142a)에 형성되는 제 2 도전형 웰 영역(142)도 한 쌍으로 이루어질 수 있다.
이러한 제 2 도전형 웰 영역(142)은 후술되는 전계 집중 완화층(143)과 함께, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막(151) 아래 전계가 집중하는 현상을 완화시킬 수 있다.
도 2e에 도시된 바와 같이, 전계 집중 완화층 형성 단계(S6)에서, 제 1 도전형 영역(130)과 제 2 도전형 베이스 영역(141) 및 SiC 에피텍셜층(120)의 일부를 관통하는 제 2 트랜치(143a)가 형성되고, 상기 제 2 트랜치(143a)에 전계 집중 완화층(143)이 형성된다.
먼저, 제 1 도전형 영역(130)의 상부에서 전계 집중 완화층(143)이 형성될 이외의 영역에 마스크(10)를 형성하고, 제 1 도전형 영역(130)과 제 2 도전형 베이스 영역(141) 및 SiC 에피텍셜층(120)의 일부를 에칭하여 제 2 트랜치(143a)를 형성한다. 상기 제 2 트랜치(143a)에 의해 SiC 에피텍셜층(120)의 상부가 외부로 노출된다. 여기서, 상기 제 2 트랜치(143a)는 한 쌍의 제 1 트랜치(142a)의 내측에 위치한다. 그리고 나서, 상기 제 2 트랜치(143a)가 형성된 SiC 에피텍셜층(120)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 P+형 전계 집중 완화층(143)을 형성한다. 여기서, 전계 집중 완화층(143)은 제 2 트랜치(143a)가 형성된 SiC 에피텍셜층(120)의 표면으로부터 일정 깊이로 형성된다. 이러한 전계 집중 완화층(143)은 후술되는 게이트 산화막(151) 아래 형성되어, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막(151) 아래 전계가 집중하는 현상을 완화시킬 수 있다.
더불어, 도 2f에 도시된 바와 같이, 전계 집중 완화층 형성 단계(S6)에서는 상기 전계 집중 완화층(143)을 형성한 뒤에 마스크(10)를 제거하고, 상기 SiC 에피텍셜층(120)의 상부에 캐핑 레이어(capping layer)(20)를 형성하고 고온으로 어닐링(annealing)하는 공정을 더 포함할 수 있다. 이와 같은 어닐링(annealing) 공정 후에, 상기 캐핑 레이어(capping layer)(20)는 제거된다.
도 2g에 도시된 바와 같이, 게이트 영역 형성 단계(S7)에서, 상기 제 2 트랜치(143a)에 게이트 절연막(151)과 게이트 전극(152)이 형성된다. 먼저, 상기 제 2 트랜치(143a)의 내측벽에 일정 두께의 게이트 절연막(151)을 형성한다. 따라서, 상기 전계 집중 완화층(143)의 상부에 게이트 절연막(151)이 형성된다. 상기 게이트 절연막(151)은 규소 산화막, 질소 산화막, PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 나서, 게이트 절연막(151)이 형성된 제 2 트랜치(143a)에 폴리 실리콘을 증착하여 게이트 전극(152)을 형성한다.
도 2h에 도시된 바와 같이, 절연층 형성 단계(S8)에서, 게이트 절연막(151) 및 게이트 전극(152)의 상부에 절연층(160)이 형성된다. 또한, 상기 절연층(160)은 제 1 도전형 영역(130)의 일부를 덮도록 연장되게 형성된다. 더불어, 절연층 형성 단계(S8)에서는 상기 제 2 도전형 웰 영역(142)과 제 1 도전형 영역(130)의 일부를 외부로 노출시켜, 컨텍 영역(160a)을 형성한다. 상기 절연층(160)은 규소 산화막, 질소 산화막, PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 2i 및 도 2j에 도시된 바와 같이, 전극 형성 단계(S9)에서, 상기 컨텍 영역(160a)에 소스 전극(170)이 형성되고 상기 SiC 서브스트레이트(110)의 하부에 드레인 전극(180)이 형성된다.
먼저, 상기 전극 형성 단계(S9)에서는, 도 2i에 도시된 바와 같이, 상기 컨텍 영역(160a)에 상대적으로 얇은 두께의 배리어 메탈(170a)을 형성한다. 상기 배리어 메탈(170a)은 제 1 도전형 영역(130)과 제 2 도전형 웰 영역(142)의 상부에 형성된다. 이때, 상기 배리어 메탈(170a)은 제 2 도전형 베이스 영역(141)의 측부에도 형성될 수 있다. 따라서, 상기 배리어 메탈(170a)과 제 1 도전형 영역(130) 및 제 2 도전형 웰 영역(142) 사이에는 오믹 접합층이 형성된다. 또한, 상기 SiC 서브스트레이트(110)의 하부에 드레인 전극(180)(또는 드레인 메탈)을 형성한다.
그리고 나서, 도 2j에 도시된 바와 같이, 상기 배리어 메탈(170a)에 소스 전극(170)(또는 소스 메탈)을 형성함으로써, 본 발명의 일 실시예에 따른 전력 반도체 소자를 완성할 수 있다. 여기서, 상기 소스 전극(170)은 상기 배리어 메탈(170a) 및 절연층(160)을 모두 덮도록 형성된다.
이와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 제 1 도전형 영역(130) 및 제 2 도전형 베이스 영역(141)을 관통하는 제 1 트랜치(142a)에 제 2 도전형 웰 영역(142)을 형성하고, 게이트 산화막의 하부에 전계 집중 완화층(143)을 형성함으로써, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막 아래 전계가 집중하는 현상을 완화시킬 수 있다. 이에 따라, 전력 반도체 소자의 신뢰성을 향상시킬 수 있으며, 낮은 온 저항과 고 내압을 유지할 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다. 도 4a 내지 도 4j는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법은 서브스트레이트 준비 단계(S1), 에피텍셜층 형성 단계(S2), 제 1 도전형 영역 형성 단계(S3), 제 2 도전형 베이스 영역 형성 단계(S14), 제 2 도전형 웰 영역 형성 단계(S5), 전계 집중 완화층 형성 단계(S16), 게이트 영역 형성 단계(S7), 절연층 형성 단계(S8) 및 전극 형성 단계(S9)를 포함한다.
여기서, 도 3에 도시된 전력 반도체 소자의 제조 방법은 도 1에 도시된 전력 반도체 소자의 제조 방법과 거의 동일하되, 제 2 도전형 베이스 영역 형성 단계(S14), 전계 집중 완화층 형성 단계(S16)만 상이하다. 따라서, 이하에서는 그 차이점을 위주로 설명하기로 한다.
도 4a에 도시된 바와 같이, 서브스트레이트 준비 단계(S1)에서는 제 1 도전형의 SiC 서브스트레이트(110)를 준비하고, 에피텍셜층 형성 단계(S2)에서는 상기 SiC 서브스트레이트(110)의 상면에 제 1 도전형의 SiC 에피텍셜층(120)을 형성한다.
도 4b에 도시된 바와 같이, 제 1 도전형 영역 형성 단계(S3)에서, SiC 에피텍셜층(120)의 내부에 제 1 도전형 영역(130)이 형성된다. 상기 제 1 도전형 영역(130)은 상기 SiC 에피텍셜층(120)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 더불어, SiC 에피텍셜층(120)에 제 1 도전형 영역(130)을 형성할 때, 상기 제 1 도전형 영역(130)의 표면에는 산화막(131)이 형성될 수 있다.
도 4c에 도시된 바와 같이, 제 2 도전형 베이스 영역 형성 단계(S14)에서, SiC 에피텍셜층(120)의 내부에 제 2 도전형 베이스 영역(241)이 형성된다.
먼저, 제 1 도전형 영역(130)의 상부에서 제 2 도전형 베이스 영역(241)이 형성될 이외의 영역에 마스크(10)를 형성하고, 상기 SiC 에피텍셜층(120)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 P-형 베이스 영역(241)을 형성할 수 있다.
상기 제 2 도전형 베이스 영역(241)은 상기 제 1 도전형 영역(130)의 하부에 형성되며, SiC 에피텍셜층(120)의 상면으로부터 내부를 향해 일정 깊이로 형성된다. 더불어, 상기 제 2 도전형 베이스 영역(241)은 서로 이격되어 형성되며, 한 쌍으로 이루어질 수 있다. 다시 말해, 도 4c에 도시된 제 2 도전형 베이스 영역(241)은 도 2c에 도시된 제 2 도전형 베이스 영역(141)과 달리, SiC 에피텍셜층(120)의 상면 전체에 형성된 것이 아니라, SiC 에피텍셜층(120)의 일부에만 형성된다. 따라서, SiC 에피텍셜층(120)에서 제 2 도전형 베이스 영역(241)이 형성되지 않은 부분은 제 1 도전형 영역(130)과 직접적으로 접촉하게 된다.
도 4d에 도시된 바와 같이, 제 2 도전형 웰 영역 형성 단계(S5)에서, 제 1 도전형 영역(130)과 제 2 도전형 베이스 영역(241)의 일부를 관통하는 제 1 트랜치(142a)가 형성되고, 상기 제 1 트랜치(142a)에 제 2 도전형 웰 영역(142)이 형성된다.
먼저, 제 1 도전형 영역(130)의 상부에서 제 2 도전형 웰 영역(142)이 형성될 이외의 영역에 마스크(10)를 형성하고, 상기 제 1 도전형 영역(130) 및 제 2 도전형 베이스 영역(241)의 일부를 에칭하여 제 1 트랜치(142a)를 형성한다. 그리고 나서, 상기 제 1 트랜치(142a)가 형성된 제 2 도전형 베이스 영역(241)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 제 2 도전형 웰 영역(142)을 형성한다. 상기 제 2 도전형 웰 영역(142)은 P+형으로 이루어질 수 있으며, 상기 제 2 도전형 베이스 영역(241)의 상면으로부터 SiC 에피텍셜층(120)의 일부를 관통하도록 형성된다. 이러한 제 2 도전형 웰 영역(142)은 후술되는 전계 집중 완화층(243)과 함께, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막(151) 아래 전계가 집중하는 현상을 완화시킬 수 있다.
도 4e에 도시된 바와 같이, 전계 집중 완화층 형성 단계(S16)에서, 제 1 도전형 영역(130) 및 SiC 에피텍셜층(120)의 일부를 관통하는 제 2 트랜치(243a)가 형성되고, 상기 제 2 트랜치(243a)에 전계 집중 완화층(243)이 형성된다.
먼저, 제 1 도전형 영역(130)의 상부에서 전계 집중 완화층(243)이 형성될 이외의 영역에 마스크(10)를 형성하고, 제 1 도전형 영역(130) 및 SiC 에피텍셜층(120)의 일부를 에칭하여 제 2 트랜치(243a)를 형성한다. 여기서, 상기 제 2 트랜치(243a)는 상기 한 쌍의 제 2 도전형 베이스 영역(241)의 내측에 위치한다. 그리고 나서, 상기 제 2 트랜치(243a)가 형성된 SiC 에피텍셜층(120)에 알루미늄(Al) 불순물을 직접 이온주입 하는 공정을 통해 P+형 전계 집중 완화층(243)을 형성한다. 여기서, 전계 집중 완화층(243)은 제 2 트랜치(243a)가 형성된 SiC 에피텍셜층(120)의 표면으로부터 일정 깊이로 형성된다. 이러한 전계 집중 완화층(243)은 후술되는 게이트 산화막(151) 아래 형성되어, 소스와 드레인간의 역방향 전압 인가시 게이트 산화막(151) 아래 전계가 집중하는 현상을 완화시킬 수 있다.
더불어, 도 4f에 도시된 바와 같이, 전계 집중 완화층 형성 단계(S16)에서는 상기 전계 집중 완화층(243)을 형성한 뒤에 마스크(10)를 제거하고, 상기 SiC 에피텍셜층(120)의 상부에 캐핑 레이어(capping layer)(20)를 형성하고 고온으로 어닐링(annealing)하는 공정을 더 포함할 수 있다. 이와 같은 어닐링(annealing) 공정 후에, 상기 캐핑 레이어(capping layer)(20)는 제거된다.
도 4g에 도시된 바와 같이, 게이트 영역 형성 단계(S7)에서, 상기 제 2 트랜치(243a)에 게이트 절연막(151)과 게이트 전극(152)이 형성된다. 먼저, 상기 제 2 트랜치(243a)의 내측벽에 일정 두께의 게이트 절연막(151)을 형성한다. 따라서, 상기 전계 집중 완화층(243)의 상부에 게이트 절연막(151)이 형성된다. 그리고 나서, 게이트 절연막(151)이 형성된 제 2 트랜치(243a)에 폴리 실리콘을 증착하여 게이트 전극(152)을 형성한다.
도 4h에 도시된 바와 같이, 절연층 형성 단계(S8)에서, 게이트 절연막(151) 및 게이트 전극(152)의 상부에 절연층(160)이 형성된다. 또한, 상기 절연층(160)은 제 1 도전형 영역(130)의 일부를 덮도록 연장되게 형성된다. 더불어, 절연층 형성 단계(S8)에서는 상기 제 2 도전형 웰 영역(142)과 제 1 도전형 영역(130)의 일부를 외부로 노출시켜, 컨텍 영역(160a)을 형성한다.
도 4i 및 도 4j에 도시된 바와 같이, 전극 형성 단계(S9)에서, 상기 컨텍 영역(160a)에 소스 전극(170)이 형성되고 상기 SiC 서브스트레이트(110)의 하부에 드레인 전극(180)이 형성된다.
먼저, 도 4i에 도시된 바와 같이, 상기 컨텍 영역(160a)에 상대적으로 얇은 두께의 배리어 메탈(170a)을 형성한다. 상기 배리어 메탈(170a)은 제 1 도전형 영역(130)과 제 2 도전형 웰 영역(142)의 상부에 형성된다. 따라서, 상기 배리어 메탈(170a)과 제 1 도전형 영역(130) 및 제 2 도전형 웰 영역(142) 사이에는 오믹 접합층이 형성된다. 또한, 상기 SiC 서브스트레이트(110)의 하부에 드레인 전극(180)을 형성한다.
그리고 나서, 도 2j에 도시된 바와 같이, 상기 배리어 메탈(170a)에 소스 전극(170)을 형성함으로써, 본 발명에 따른 전력 반도체 소자를 완성할 수 있다. 상기 소스 전극(170)은 상기 배리어 메탈(170a) 및 절연층(160)을 모두 덮도록 형성된다.
이상에서 설명한 것은 본 발명에 의한 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: SiC 서브스트레이트
120: SiC 에피텍셜층
130: 제 1 도전형 영역 141: 제 2 도전형 베이스 영역
142: 제 2 도전형 웰 영역 143: 전계 집중 완화층
151: 게이트 절연막 152: 게이트 전극
160: 절연층 170: 소스 전극
180: 드레인 전극
130: 제 1 도전형 영역 141: 제 2 도전형 베이스 영역
142: 제 2 도전형 웰 영역 143: 전계 집중 완화층
151: 게이트 절연막 152: 게이트 전극
160: 절연층 170: 소스 전극
180: 드레인 전극
Claims (17)
- 제 1 도전형의 SiC 서브스트레이트를 준비하는 단계;
상기 SiC 서브스트레이트에 제 1 도전형의 SiC 에피텍셜층을 형성하는 단계;
상기 SiC 에피텍셜층의 내부에 제 1 도전형 영역을 형성하는 단계;
상기 SiC 에피텍셜층에서 상기 제 1 도전형 영역의 하부에 제 2 도전형 베이스 영역을 형성하는 단계;
상기 SiC 에피텍셜층에 대해 제 1 트랜치를 형성하고, 상기 제 1 트랜치에 제 2 도전형 웰 영역을 형성하는 단계;
상기 SiC 에피텍셜층에서 상기 제 1 트랜치와 이격된 부분에 제 2 트랜치를 형성하고, 상기 제 2 트랜치에 전계 집중 완화층을 형성하는 단계;
상기 전계 집중 완화층의 상부에 게이트 영역을 형성하는 단계;
상기 게이트 영역의 상부를 덮는 절연층과, 상기 제 1 도전형 영역과 제 2 도전형 웰 영역을 노출시키는 컨텍 영역을 형성하는 단계; 및
상기 컨텍 영역에 소스 전극을 형성하고, 상기 SiC 서브스트레이트의 하부에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 트랜치는 상기 제 1 도전형 영역 및 상기 제 2 도전형 베이스 영역의 일부를 에칭하여 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 제 2 도전형 웰 영역은 상기 제 2 도전형 베이스 영역의 상부로부터 상기 SiC 에피텍셜층의 상부까지 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 트랜치는 상기 제 1 도전형 영역, 상기 제 2 도전형 베이스 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 전계 집중 완화층은 상기 제 2 트랜치에서 상기 SiC 에피텍셜층의 내부에 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 4 항에 있어서,
상기 게이트 영역은 상기 전계 집중 완화층의 상부에 형성되며 상기 제 2 트랜치의 내측벽에 형성된 게이트 절연막과, 상기 게이트 절연막의 내측에 폴리 실리콘을 증착하여 형성된 게이트 전극을 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 컨텍 영역에는 상기 제 1 도전형 영역과 상기 제 2 도전형 웰 영역의 상부에 형성된 배리어 메탈이 형성되고,
상기 소스 전극은 상기 배리어 메탈과 상기 절연층의 상부를 덮도록 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 도전형 베이스 영역은 상기 제 1 도전형 영역의 하부에 서로 이격되며 한 쌍으로 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 2 트랜치는 상기 한 쌍의 제 2 도전형 베이스 영역의 내측에 위치하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 2 트랜치는 상기 제 1 도전형 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성된 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 1 도전형의 SiC 서브스트레이트;
상기 SiC 서브스트레이트의 상부에 형성된 제 1 도전형의 SiC 에피텍셜층;
상기 SiC 에피텍셜층의 상부에 형성된 제 1 도전형 영역;
상기 제 1 도전형 영역과 상기 SiC 에피텍셜층 사이에 형성된 제 2 도전형 베이스 영역;
상기 제 1 도전형 영역의 상면에서 상기 제 2 도전형 베이스 영역의 상부까지 에칭된 제 1 트랜치에 형성된 제 2 도전형 웰 영역;
상기 제 1 트랜치와 이격된 부분에 위치한 제 2 트랜치에 형성된 전계 집중 완화층;
상기 제 2 트랜치의 내부에 형성되며 상기 전계 집중 완화층의 상부에 형성된 게이트 영역;
상기 게이트 영역의 상부를 덮는 절연층;
상기 제 1 도전형 영역과 상기 제 2 도전형 웰 영역의 표면에 형성된 소스 전극; 및
상기 SiC 서브스트레이트의 하부에 형성된 드레인 전극;을 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 11 항에 있어서,
상기 제 2 도전형 웰 영역은 상기 제 2 도전형 베이스 영역의 상부로부터 상기 SiC 에피텍셜층의 상부까지 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 11 항에 있어서,
상기 제 2 트랜치는 상기 제 1 도전형 영역, 상기 제 2 도전형 베이스 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 13 항에 있어서,
상기 전계 집중 완화층은 상기 제 2 트랜치에서 상기 SiC 에피텍셜층의 내부에 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 11 항에 있어서,
상기 게이트 영역은 상기 제 2 트랜치의 내측벽에 형성된 게이트 절연막과, 상기 게이트 절연막의 내측에 폴리 실리콘을 증착하여 형성된 게이트 전극을 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 11 항에 있어서,
상기 제 2 도전형 베이스 영역은 상기 제 1 도전형 영역의 하부에 서로 이격되며 한 쌍으로 이루어진 것을 특징으로 하는 전력 반도체 소자. - 제 16 항에 있어서,
상기 제 2 트랜치는 상기 한 쌍의 제 2 도전형 베이스 영역의 내측에 위치하며, 상기 제 1 도전형 영역 및 상기 SiC 에피텍셜층의 일부를 에칭하여 형성된 것을 특징으로 하는 전력 반도체 소자.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170148869A KR102056356B1 (ko) | 2017-11-09 | 2017-11-09 | 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170148869A KR102056356B1 (ko) | 2017-11-09 | 2017-11-09 | 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20190052971A true KR20190052971A (ko) | 2019-05-17 |
KR102056356B1 KR102056356B1 (ko) | 2019-12-16 |
Family
ID=66678415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170148869A KR102056356B1 (ko) | 2017-11-09 | 2017-11-09 | 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102056356B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220025508A (ko) * | 2020-08-24 | 2022-03-03 | 주식회사 케이이씨 | 전력 반도체 소자의 제조 방법 및 그에 따른 전력 반도체 소자 |
CN114512531A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 碳化硅器件 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099670A (ja) * | 2011-02-02 | 2014-05-29 | Rohm Co Ltd | 半導体装置およびその製造方法 |
US9024379B2 (en) * | 2012-02-13 | 2015-05-05 | Maxpower Semiconductor Inc. | Trench transistors and methods with low-voltage-drop shunt to body diode |
TW201503366A (zh) * | 2013-07-08 | 2015-01-16 | Anpec Electronics Corp | 溝渠式功率半導體元件及其製作方法 |
JP6536377B2 (ja) * | 2015-11-24 | 2019-07-03 | 株式会社豊田自動織機 | 半導体装置 |
-
2017
- 2017-11-09 KR KR1020170148869A patent/KR102056356B1/ko active IP Right Grant
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN114512531A (zh) * | 2020-11-16 | 2022-05-17 | 苏州东微半导体股份有限公司 | 碳化硅器件 |
KR20220067531A (ko) * | 2020-11-16 | 2022-05-24 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 실리콘 카바이드 소자 |
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Publication number | Publication date |
---|---|
KR102056356B1 (ko) | 2019-12-16 |
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