KR102416435B1

KR102416435B1 - 표시장치

Info

Publication number: KR102416435B1
Application number: KR1020170108807A
Authority: KR
Inventors: 서영완; 조강문; 신경주; 이안수; 채종철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-08-28
Filing date: 2017-08-28
Publication date: 2022-07-04
Also published as: KR20190025093A

Abstract

표시장치가 제공된다. 표시장치는 제1방향을 따라 연장된 초기화 전원선, 상기 제1방향을 따라 연장되고 상기 제1방향과 교차하는 제2방향을 따라 상기 초기화 전원선과 이격된 주사선; 상기 제1방향을 따라 연장되고 상기 제2방향을 따라 상기 주사선과 이격된 제어신호선; 상기 초기화 전원선, 상기 주사선 및 상기 제어신호선과 절연되고 상기 제2방향을 따라 연장된 데이터선 및 구동전압선; 상기 구동전압선과 연결된 제1전극, 상기 초기화 전원선과 중첩하는 제1게이트 전극 및 제2전극을 포함하는 제1스위칭 소자; 제3전극, 상기주사선과 연결된 제2게이트 전극 및 상기 제1게이트 전극과 연결된 제4전극을 포함하는 제2스위칭 소자; 상기 제3전극과 연결된 제5전극, 상기 주사선과 연결된 제3게이트 전극 및 상기 제2전극과 연결된 제6전극을 포함하는 제3스위칭 소자; 및 상기 제2전극과 전기적으로 연결된 발광소자; 를 포함하고, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 주사선 간의 이격 거리는, 상기 제2방향을 따라 측정한 상기 제1게이트전극과 상기 제어신호선 간의 이격 거리 보다 크다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 트랜지스터 및 스토리지 커패시터(Storage capacitor)가 형성되어 있다.

상기 복수개의 트랜지스터는 상기 유기 발광 소자를 구동하는 구동 트랜지스터를 포함한다. 상기 구동 트랜지스터의 게이트 전극에 연결된 노드의 전압 변화는 유기 발광 소자에 흐르는 전류를 변경시키며, 이에 따라 휘도 변화를 발생시키는 크로스톡(Crosstalk) 현상이 발생할 수 있다.

본 발명이 해결하고자 하는 과제는 고해상도 구조에서 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 제1방향을 따라 연장된 초기화 전원선; 상기 제1방향을 따라 연장되고 상기 제1방향과 교차하는 제2방향을 따라 상기 초기화 전원선과 이격된 주사선; 상기 제1방향을 따라 연장되고 상기 제2방향을 따라 상기 주사선과 이격된 제어신호선; 상기 초기화 전원선, 상기 주사선 및 상기 제어신호선과 절연되고 상기 제2방향을 따라 연장된 데이터선 및 구동전압선; 상기 구동전압선과 연결된 제1전극, 상기 초기화 전원선과 중첩하는 제1게이트 전극 및 제2전극을 포함하는 제1스위칭 소자; 제3전극, 상기주사선과 연결된 제2게이트 전극 및 상기 제1게이트 전극과 연결된 제4전극을 포함하는 제2스위칭 소자; 상기 제3전극과 연결된 제5전극, 상기 주사선과 연결된 제3게이트 전극 및 상기 제2전극과 연결된 제6전극을 포함하는 제3스위칭 소자; 및 상기 제2전극과 전기적으로 연결된 발광소자; 를 포함하고, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 주사선 간의 이격 거리는, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 제어신호선 간의 이격 거리 보다 크다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 주사선과 상기 제1게이트 전극 사이에는 제1기생 커패시턴스가 형성되고, 상기 주사선과 상기 제3전극 사이에는 상기 제1기생 커패시턴스보다 크거나 같은 제2기생 커패시턴스가 형성될 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제3전극과 연결되고 상기 데이터선과 중첩하는 도전 패턴을 더 포함하고, 상기 제2기생 커패시턴스는 상기 주사선과 상기 도전 패턴 사이에 더 형성될 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 도전 패턴과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 초기화 전원선과 상기 제1게이트 전극 사이에는 제1커패시턴스가 형성되고, 상기 도전 패턴과 상기 데이터선 사이에는 제2커패시턴스가 형성될 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 제2커패시턴스는 상기 제1커패시턴스보다 클 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 제2전극과 연결된 연결 패턴을 더 포함하고, 상기 발광소자는 상기 연결 패턴을 매개로 상기 제2전극과 전기적으로 연결될 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 연결 패턴과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 상기 제4전극과 상기 제1게이트 전극을 연결하는 브릿지 패턴을 더 포함하고, 상기 브릿지 패턴, 상기 초기화 전원선, 상기 주사선 및 상기 제어신호선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시장치에 있어서, 상기 주사선 및 상기 제어신호선과 절연되고 상기 제2방향을 따라 연장되고 상기 초기화 전원선과 연결된 상부 초기화 신호선을 더 포함하고, 상기 상부 초기화 신호선과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 기판; 상기 기판 상에 위치하고 제1부분, 제2부분 및 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함하는 반도체층; 상기 반도체층 상에 위치하는 제1절연층; 상기 제1절연층 상에 위치하고 상기 제1부분과 중첩하는 제1게이트 전극, 상기 제2부분과 중첩하는 제2게이트 전극 및 상기 제3부분과 중첩하는 제3게이트 전극을 포함하는 제1도전층; 상기 제1도전층 상에 위치하는 제2절연층; 상기 제2절연층 상에 위치하고, 제1방향을 따라 연장되고 상기 제1게이트 전극과 중첩하는 초기화 전원선, 상기 제1방향을 따라 연장되고 상기 제2게이트 전극과 연결된 주사선 및 상기 제1방향을 따라 연장되고 상기 제3게이트 전극과 연결된 제어신호선을 포함하는 제2도전층; 을 포함하고, 상기 제1방향과 교차하는 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 주사선 간의 이격 거리는, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 제어신호선 간의 이격 거리보다 클 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제2도전층은, 상기 제2부분의 일측 및 상기 제1게이트 전극과 연결된 브릿지 패턴을 더 포함할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 상기 제2도전층 상에 위치하는 제3절연층; 상기 제3절연층 상에 위치하고 상기 제2방향을 따라 연장된 데이터선을 포함하는 제3도전층; 상기 제3도전층 상에 위치하는 제4절연층; 및 상기 제4절연층 상에 위치하고, 상기 제2방향을 따라 연장되고 상기 제1부분의 일측과 연결된 구동전압선을 포함하는 제4도전층; 을 더 포함할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제4도전층은, 상기 제1부분의 타측과 연결된 연결 패턴을 더 포함할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는, 상기 제4도전층 상에 위치하는 제5절연층; 및 상기 제5절연층 상에 위치하고 상기 연결 패턴과 연결된 발광소자를 더 포함할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제4도전층은, 상기 제2부분의 일측과 연결되고 상기 데이터선과 중첩하는 도전 패턴을 더 포함할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 도전 패턴은, 상기 제1게이트 전극과 비중첩할 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치에 있어서, 상기 제4도전층은, 상기 제2방향을 따라 연장되고 상기 초기화 전원선과 연결된 상부 초기화 전원선을 더 포함할 수 있다.

상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시장치는, 제1노드에 연결된 제1게이트 전극, 제1전원이 제공되는 제1전원선에 연결된 제1전극 및 제3노드에 연결된 제2전극을 포함하는 제1스위칭소자; 주사선에 연결된 제2게이트 전극, 상기 제1노드에 연결된 제3전극 및 제2노드에 연결된 제4전극을 포함하는 제2스위칭소자; 제어신호선에 연결된 제3게이트 전극, 상기 제2노드에 연결된 제5전극 및 상기 제3노드에 연결된 제6전극을 포함하는 제3스위칭소자; 상기 제3노드에 연결된 발광소자; 상기 제1노드와 초기화 전원 사이에 연결된 제1커패시터; 상기 제2노드와 데이터선 사이에 연결된 제2커패시터; 상기 주사선과 상기 제1노드 사이에 연결된 제1기생 커패시터; 및 상기 주사선과 상기 제2노드 사이에 연결되고 상기 제1기생 커패시터의 커패시턴스보다 크거나 같은 커패시턴스를 갖는 제2기생 커패시터를 포함한다.

상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시장치에 있어서, 상기 제2커패시터의 커패시턴스는, 상기 제1커패시터의 커패시턴스보다 클 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 따르면, 고해상도를 구현할 수 있는 표시 장치를 제공할 수 있다.

또한 본 발명의 실시예들에 따르면, 고해상도 구조에서 크로스톡의 시인을 최소화함으로써 표시 품질을 향상시킬 수 있는 표시 장치를 제공할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 한 화소의 등가 회로도이다.
도 3은 도 2의 화소가 구동되는 일 예를 나타내는 도면이다.
도 4는 도 1에 도시된 한 화소의 레이아웃도이다.
도 5는 도 4의 반도체층, 제1도전층 및 제2도전층의 레이아웃도이다.
도 6은 도 4의 X1-X1'선을 따라 절단한 단면도이다.
도 7은 도 6의 Q부분을 확대한 도면이다.
도 8은 도 4의 X3-X3'선을 따라 절단한 단면도이다.
도 9는 도 4의 X5-X5'선을 따라 절단한 단면도이다.
도 10은 도 4의 X7-X7'선을 따라 절단한 단면도이다.
도 11은 도 4의 X9-X9'선을 따라 절단한 단면도이다.
도 12는 도 4의 X11-X11'선을 따라 절단한 단면도이다.
도 13은 도 4의 X13-X13'선을 따라 절단한 단면도이다.
도 14는 도 4의 X15-X15'선을 따라 절단한 단면도이다.
도 15는 비교예에 따른 표시 장치에서 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면이다.
도 16은 일 실시예에 따른 표시 장치에서 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.

도 1은 일 실시예에 표시장치의 개략적인 블록도이다.

도 1을 참조하면, 표시 장치(1)는 복수의 화소(PX)들을 포함하는 표시 패널(10) 및 표시 패널(10)을 구동하는 패널 구동부를 포함할 수 있다.

일 실시예에서 상기 패널 구동부는 화소(PX)들이 발광하지 않는 비발광 구간 및 화소(PX)들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 표시 패널(10)을 구동할 수 있다. 일 실시예에서, 상기 패널 구동부는 주사 구동부(20), 데이터 구동부(30), 전원 공급부(40), 및 타이밍 제어부(50)를 포함할 수 있다.

표시 패널(10)은 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(10)은 제1 내지 제n(단, n은 1보다 큰 정수) 주사 선들(SL1 내지 SLn) 및 제1 내지 제m(단, m은 1보다 큰 정수) 데이터선들(DL1 내지 DLm)의 교차부마다 위치되는 n*m개의 화소(PX)들을 포함할 수 있다. 화소(PX)는 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD) 및 초기화 전원(VINT)에 연결되어 동시 발광 방식으로 구동될 수 있다. 화소(PX)의 구조 및 구동 방법에 대해서는 후술한다.

주사 구동부(20)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 주사 선들(SL1 내지 SLn)을 통해 화소(PX)들에 주사 신호를 제공할 수 있다.

데이터 구동부(30)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환하고, 데이터 신호를 제1 내지 제m 데이터선들(DL1 내지 DLm)을 통해 화소(PX)들에 데이터 신호를 제공할 수 있다.

전원 공급부(40)는 제3 제어 신호(CNT3)에 기초하여 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)을 화소(PX)들에 제공할 수 있다. 예를 들어, 전원 공급부(40)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터 및 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)에 각각에 대한 전압 레벨을 설정하기 위해 제3 제어 신호(CNT3)에 기초하여 출력 전압들을 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)로서 선택하는 스위치들을 포함할 수 있다.

타이밍 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 전원 공급부(40)를 제어할 수 있다. 예를 들어, 타이밍 제어부(50)는 시스템 보드와 같은 외부 회로로부터 제어 신호(CNT)를 수신할 수 있다. 타이밍 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 전원 공급부(40)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 주사 구동부(20)를 제어하기 위한 제1 제어 신호(CTL1)는 주사 개시 신호, 주사 클럭 신호 등을 포함할 수 있다. 데이터 구동부(30)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터 등을 포함할 수 있다. 전원 공급부(40)를 제어하기 위한 제3 제어 신호(CTL3)는 구동전압(ELVDD), 공통전압(ELVSS), 및 초기화 전원(VINT)의 전압 레벨을 제어하기 위한 스위치 제어 신호 등을 포함할 수 있다. 타이밍 제어부(50)는 입력 영상 데이터에 기초하여 표시 패널(10)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 데이터 구동부(30)에 제공할 수 있다.

표시 장치(1)는 구동 트랜지스터의 문턱 전압을 보상하고 동시 발광 방식으로 구동되는 화소들을 포함함으로써 표시 품질을 향상시킬 수 있다. 예를 들어, 두부 장착 표시 장치(Head Mounted Display; HMD)는 사용자의 머리에 장착되고, 렌즈를 이용하여 영상(즉, 표시 패널에서 출력되는 영상)을 확대하며, 사용자의 눈 앞에 직접 영상을 제공할 수 있다. 이에 따라, 표시 패널이 순차 발광 방식으로 구동되는 경우, 화면 끌림, 색번짐 등이 사용자에게 시인될 수 있다. 표시 장치(1)는 상대적으로 간단한 구조를 갖는 화소들을 동시 발광 방식으로 구동하므로, 높은 표시 품질을 제공하는 고해상도 표시 장치가 구현될 수 있다.

도 2는 도 1에 도시된 한 화소의 등가회로도이다.

도 2를 참조하면, 화소(PX)는 발광 소자(OLED), 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3), 제1 커패시터(Cst), 제2 커패시터(Cpr), 제1기생 커패시터(Ca) 및 제2기생 커패시터(Cb)를 포함할 수 있다. 화소(PX)는 제i 화소행 및 제j 화소열에 위치할 수 있다.

제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3)는 박막 트랜지스터일 수 있다. 몇몇 실시예에서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 각각은 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 이외에도 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3)는 NMOS 트랜지스터일 수도 있으며, 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 중 일부는 NMOS 트랜지스터 이고, 다른 일부는 PMOS 트랜지스터일 수도 있다. 이하에서는 설명의 편의를 위해 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3 스위칭 소자(T3) 각각이 PMOS 트랜지스터인 경우를 예시로 설명한다.

제1 스위칭 소자(T1)는 제1 노드(N1)에 연결된 게이트 전극, 구동전압 (ELVDD)이 제공되는 구동전압선에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 스위칭 소자(T2)는 제i 주사선으로부터 제i 주사 신호(GW[i])를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제3 전극 및 제2 노드(N2)에 연결된 제4 전극을 포함할 수 있다. 제3 스위칭 소자(T3)는 제어신호선으로부터 공통 제어 신호(GC)를 수신하는 게이트 전극, 제2 노드(N2)에 연결된 제5 전극 및 제3 노드(N3)에 연결된 제6 전극을 포함할 수 있다.

제1 스위칭 소자(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 스위칭 소자(T1)는 제1 노드(N1)에 연결된 제1게이트 전극, 구동전압 (ELVDD)이 제공되는 구동전압선에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.

제2 스위칭 소자(T2)는 제i 주사신호(GW[i])에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결할 수 있다. 일 실시예에서, 제2 스위칭 소자(T2)는 주사선으로부터 제i 주사 신호(GW[i])를 수신하는 제2게이트 전극, 제1 노드(N1)에 연결된 제3 전극 및 제2 노드(N2)에 연결된 제4 전극을 포함할 수 있다.

제3 스위칭 소자(T3)는 공통 제어 신호(GC)에 응답하여 제2 노드(N2) 및 제3 노드(N3)를 연결할 수 있다. 일 실시예에서, 제3 스위칭 소자(T3)는 제어신호선으로부터 공통 제어 신호(GC)를 수신하는 제3게이트 전극, 제2 노드(N2)에 연결된 제5 전극 및 제3 노드(N3)에 연결된 제6 전극을 포함할 수 있다.

제1 커패시터(Cst)는 초기화 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 일 실시예에서, 제1 커패시터(Cst)는 초기화 전원(VINT)이 제공되는 초기와 전원선에 연결된 제1 용량전극 및 제1 노드(N1)에 연결된 제2 용량전극을 포함할 수 있다. 몇몇 실시예에서 제1 커패시터(Cst)는 유지 커패시터일 수 있다.

제2 커패시터(Cpr)는 데이터선 및 제3 노드(N3) 사이에 위치할 수 있다. 일 실시예에서, 제2 커패시터(Cpr)는 상기 데이터선으로부터 데이터 신호(D[j])를 수신하는 제3 용량전극 및 제3 노드(N3)에 연결된 제4 용량전극을 포함할 수 있다. 몇몇 실시예에서 제2 커패시터(Cpr)는 휘도 보상 커패시터 일 수 있으며, 제2 커패시터(Cpr)의 커패시턴스는, 제1 커패시터(Cst)의 커패시턴스보다 클 수 있다.

발광 소자(OLED)는 제1 스위칭 소자(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 발광 소자(OLED)는 제3 노드(N3)에 연결된 제1소자전극 및 공통전압(ELVSS)이 제공되는 공통전원 연결된 제2소자전극을 포함할 수 있다.

도 2에 개시된 화소(PX)는 제2 스위칭 소자(T2)의 제4 전극과 유기 발광 소자(OLED)의 상기 제1소자전극 사이에 제3 스위칭 소자(T3)가 위치한다. 이에 따라, 제3 스위칭 소자(T3)에 의해 제2 노드(N2)와 제3 노드(N3)가 분리될 수 있으므로, 데이터 신호(D[j])가 제1 스위칭 소자(T1)의 제1게이트 전극(즉, 제1 노드(N1))에 기입되는 동안 제1 스위칭 소자(T1)를 통해 구동전압(ELVDD)이 제공되는 구동전압선로부터 제3 노드(N3)로 흐르는 누설 전류가 발생하는 경우에도 제1 스위칭 소자(T1)의 게이트 전극에 기입되는 데이터 신호(D[j])가 영향을 받지 않으므로 표시 품질이 향상될 수 있다.

아울러, 제2 커패시터(Cpr)가 상기 데이터선 및 제3 노드(N3) 사이에 위치하는 바, 제1 노드(N1) 또는 제1 노드(N1)에 연결된 제1 스위칭 소자(T1)와 타 구성들 간 기생 커패시터에 의해 발광 소자의 휘도가 감소하는 것을 보상할 수 있다. 이에 따라 표시 품질이 더욱 향상될 수 있다.

제1 기생 커패시터(Ca)는 상기 주사선과 제1 노드(N1) 사이에 위치할 수 있으며, 제2 기생 커패시터(Cb)는 상기 주사선과 제2 노드(N2) 사이에 위치할 수 있다. 일 실시예에서, 제2 기생 커패시터(Cb)의 제2 기생 커패시턴스는 제1 기생 커패시터(Ca)의 제1 기생 커패시턴스보다 클 수 있다.

앞서 언급한 바와 같이 제2 커패시터(Cpr)는 제1 커패시터(Cst)보다 클 수 있으며, 제2 커패시터(Cpr)는 발광 소자의 휘도 감소를 보상할 수 있다. 다만 이러한 경우에도 제1 기생 커패시터(Ca)에 의해 제2 커패시터(Cpr)의 휘도 보상기능이 저하되어 표시 품질이 저하될 수 있다. 일 실시예에 의하는 경우, 상기 주사선과 제1 노드(N2) 사이에 제1 기생 커패시터(Ca) 대비 크거나 같은 커패시턴스를 갖는 제2 기생 커패시터(Cb)를 형성함으로써, 표시 품질을 더욱 향상시킬 수 있다. 또한, 상기 주사선에 제공되는 주사신호가 온(On) 레벨에서 오프(Off) 레벨로 변경되는 경우, 제1노드(N1)에 킥백전압이 발생하더라도, 제1노드(N1)의 전압 레벨을 제2노드(N2)의 전압레벨 이상으로 유지할 수 있어 크로스톡 불량 시인을 최소화할 수 있다.

도 3은 도 2의 화소가 구동되는 일 예를 나타내는 도면으로서, 보다 구체적으로 화소다 동시 발광 방식으로 구동되는 예들을 나타낸 도면이다.

도 1 내지 도 3을 참조하면, 패널 구동부는 화소들이 발광하지 않는 비발광 구간(PA1 내지 PA4) 및 화소들이 동시에 발광하는 발광 구간(PA5)을 포함하는 동시 발광 방식으로 표시 패널(10)을 구동할 수 있다. 비발광 구간은 발광 소자(OLED)의 제1소자전극의 전압이 초기화되는 제1 초기화 구간(PA1), 제1 스위칭 소자(T1)의 상기 제1게이트 전극이 초기화되는 제2 초기화 구간(PA2), 제1 스위칭 소자(T1)가 발광 소자(OLED)와 연결되는 문턱 전압 보상 구간(PA3), 및 데이터 신호가 화소들에 기입되는 데이터 기입 구간(PA4)을 순차적으로 포함할 수 있다.

화소들은 일 프레임 주기 내에서 변동되는 전압 레벨(즉, AC전압)을 갖는 구동전압(ELVDD)이 제공되는 구동전압선 및 초기화 전원(VINT)이 제공되는 초기화 전원선과 연결될 수 있다. 예를 들어, 구동전원(ELVDD)은 제1 전압 레벨(ELVDD_L), 제1 전압 레벨(ELVDD_L)보다 큰 제2 전압 레벨(ELVDD_M), 및 제2 전압 레벨(ELVDD_M)보다 큰 제3 전압 레벨(ELVDD_H) 중 하나를 가질 수 있다. 초기화 전원(VINT)은 제4 전압 레벨(VINT_L) 및 제4 전압 레벨(VINT_L)보다 큰 제5 전압 레벨(VINT_H) 중 하나를 가질 수 있다. 공통 전압(ELVSS)의 전압 레벨은 일정하게 유지될 수 있다. 예를 들어, 공통 전압(ELVSS)은 접지 전압 레벨(GND)을 가질 수 있다. 또한, 데이터 기입 구간(PA4) 이외에서 데이터선에 기준 전압(VREF)이 인가되고, 데이터 기입 구간(PA4)에서 데이터선에는 계조를 표현하기 위한 데이터 신호가 제공될 수 있다.

표시 패널(10)에 포함된 모든 화소행에 동일한 공통 제어 신호(GC)가 제공될 수 있다. 공통 제어 신호(GC)는 제2 초기화 구간(PA2) 및 문턱 전압 보상 구간(PA3)에서 온 레벨을 가질 수 있으며, 제1 초기화 구간(PA1) 및 데이터 기입 구간(PA4)에서 오프 레벨을 가질 수 있다.

도 3에 도시된 바와 같이, 제1 초기화 구간(PA1)에서, 구동전압(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 초기화 전원(VINT)은 제2 전압 레벨(ELVDD_M)보다 큰 제5 전압 레벨(VINT_H)을 가지며, 주사신호(GW[i]) 및 공통 제어 신호(GC)는 오프 레벨을 가질 수 있다. 이에 따라, 제3 노드(N3)로부터 제1 스위칭 소자(T1)를 통해 구동전압(ELVDD)이 제공되는 구동전압선 측으로 전류가 흐르고, 제3 노드(N3)의 전압은 제2 전압 레벨(ELVDD_M)로 설정될 수 있다. 즉, 발광 소자(OLED)의 제1소자전극의 전압이 초기화될 수 있다.

제2 초기화 구간(PA2)에서, 구동전압(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 초기화 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 주사신호(GW[i]) 및 공통 제어 신호(GC)는 온 레벨을 가질 수 있다. 이에 따라, 제1 스위칭 소자(T1)의 제1게이트 전극과 제1 스위칭 소자(T1)의 제2 전극은 턴-온된 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 의해 연결될 수 있다. 따라서, 제1 노드(N1)의 전압 및 제3 노드(N3)의 전압은 제2 전압 레벨(ELVDD_M)에 제1 스위칭 소자(T1)의 문턱 전압(Vth)을 합산한 전압(즉, ELVDD_M + Vth)에 상응할 수 있다. 즉, 발광 소자(OLED)의 제1소자 전극의 전압과 제1 스위칭 소자(T1)의 제1 게이트 전극의 전압이 초기화될 수 있다.

문턱 전압 보상 구간(PA3)에서, 구동전압(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 초기화 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 주사신호(GW[i]) 및 공통 제어 신호(GC)는 온 레벨을 가질 수 있다. 이에 따라, 제1 노드(N1)의 전압 및 제3 노드(N3)의 제1 전압 레벨(ELVDD_L)에 제1 스위칭 소자(T1)의 문턱 전압(Vth)을 합산한 전압(즉, ELVDD_L + Vth)에 상응할 수 있다.

데이터 기입 구간(PA4)에서, 구동전압(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 초기화 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 공통 제어 신호(GC)는 오프 레벨을 가질 수 있다. 패널 구동부는 데이터 신호(D[j])가 화소들에 기입되도록 온 레벨을 갖는 주사신호(GW[1] 내지 GW[n])를 주사선들에 순차적으로 제공할 수 있다.

데이터 기입 구간(PA4) 시작 시점(즉, 제1 시점)에서 제i 화소행 및 제j 화소열에 위치하는 화소에 포함된 제1 커패시터(Cst), 제2 커패시터(Cpr), 및 발광 소자(OLED)의 커패시터(즉, 다이오드 커패시터)에 저장된 전하량은 하기 [수학식 1] 내지 [수학식 3]에 따라 산출될 수 있다.

[수학식 1]

Qst1 = (ELVDD_L + Vth - VINT_L) x Cst

[수학식 2]

Qpr1 = (ELVDD_L + Vth - Vref) x Cpr

[수학식 3]

Qoled1 = (ELVDD_L + Vth - ELVSS) x Coled

여기서, Qst1, Qpr1, Qoled1은 각각 제1 시점에서 제1 커패시터, 제2 커패시터, 발광 소자의 커패시터 각각에 저장된 전하량을 나타낼 수 있다. ELVDD_L은 구동전압의 제1 전압 레벨, Vth는 제1 스위칭 소자의 문턱 전압, VINT_L은 초기화 전원의 제4 전압 레벨, Vref은 기준 전압, ELVSS은 공통전압의 전압 레벨, Cst, Cpr, Coled 각각은 제1 커패시터, 제2 커패시터, 발광 소자의 커패시터 각각의 커패시턴스를 나타낸다.

또한, 데이터 기입 구간(PA4) 중 온 레벨을 갖는 제i 주사신호(GW[i])가 제i 화소행에 제공된 직후(즉, 제2 시점), 제i 화소행 및 제j 화소열에 위치하는 화소에 포함된 제1 커패시터(Cst), 제2 커패시터(Cpr), 및 발광 소자(OLED)의 커패시터에 저장된 전하량은 하기 [수학식 4] 내지 [수학식 6]에 따라 산출될 수 있다.

[수학식 4]

Qst2 = (Vgate - VINT_L) x Cst

[수학식 5]

Qpr2 = (Vgate - Vdata(i,j)) x Cpr

[수학식 6]

Qoled2 = (Vgate - ELVSS) x Coled

여기서, Qst2, Qpr2, Qoled2은 제2 시점에서 제1 커패시터, 제2 커패시터, 발광 소자의 커패시터 각각에 저장된 전하량을 나타낼 수 있다. Vgate는 제1 스위칭 소자의 제1게이트 전극의 전압, VINT_L은 초기화 전원의 제4 전압 레벨, Vdata(i,j)는 데이터 신호의 전압, ELVSS는 공통전압의 전압 레벨, Cst, Cpr, Coled는 제1 커패시터, 제2 커패시터, 발광 소자의 커패시터 각각의 커패시턴스를 나타낸다.

제1 시점 및 제2 시점 사이에 화소에 포함된 제1스위칭 소자의 제1게이트 전극과 제1스위칭 소자의 제2 전극의 전류 경로가 존재하지 않으므로, 제1 시점 및 제2 시점의 총 전하량은 동일(즉, Qst1 + Qpr1 + Qoled1 = Qst2 + Qpr2 + Qoled2)할 수 있다. [수학식 1 내지 6]에 기초하여 데이터 기입 구간(PA4)에서 화소에 포함된 제1스위칭 소자의 제1게이트 전극의 전압은 하기 [수학식 7]로 산출될 수 있다.

[수학식 7]

따라서, 구동 트랜지스터인 제1스위칭 소자의 제1게이트 전극의 전압은 다른 타이밍의 데이터 신호의 전압과는 무관하게 설정될 수 있다.

발광 구간(PA5)에서 구동전압(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 초기화 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 주사 신호(GW[i])는 오프 레벨을 가질 수 있다. 즉, 발광 구간(PA5)에서 초기화 전원(VINT)이 제4 전압 레벨(VINT_L)에서 제5 전압 레벨(VINT_H)으로 상승하고, 제1 노드(N1)의 전압(즉, 제1게이트 전극의 전압)은 초기화 전원(VINT)의 변화량(즉, VINT_H - VINT_L)에 상응하여 상승할 수 있다. 이에 따라, 제1 스위칭 소자(T1)의 제1게이트 전극과 제2 전극의 전압 차이에 따른 구동 전류(I_OLED)가 발생하고, 제1 스위칭 소자(T1)를 통해 발광 소자(OLED)로 구동 전류(I_OLED)가 흐르므로, 화소들이 동시에 발광할 수 있다.

비록, 도 3에서 화소들은 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 구동전압(ELVDD) 및 초기화 전원(VINT)을 이용하여 화소가 구동되는 일 예를 도시하였으나, 화소들은 다양한 방법으로 구동될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 데이터 기입 구간(PA4)에서, 구동전압(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 초기화 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 패널 구동부는 데이터 신호가 화소들에 기입되도록 온 레벨을 갖는 주사신호(GW[1] 내지 GW[n])를 주사선들에 순차적으로 제공할 수 있다.

즉, 도 3에 개시된 화소의 구동 방법과는 달리, 데이터 기입 구간(PA4)에서, 구동전압(ELVDD)을 제2 전압 레벨(ELVDD_M)로 설정함으로써 데이터 기입 구간(PA4) 동안 제1 스위칭 소자(T1)를 통해 구동전압(ELVDD)이 제공되는 구동전압선으로부터 제3 노드(N3)로 누설 전류가 흐르는 것을 방지할 수 있다. 즉, 제1 스위칭 소자(T1)의 제1 전극의 전압을 제1 전압 레벨(ELVDD_L)과 제3 제1 전압 레벨(ELVDD_H) 사이의 전압(예를 들어, 제2 전압 레벨(ELVDD_M))로 설정함으로써 누설 전류 경로를 제거할 수 있다. 이에 따라, 누설 전류에 의해 화소에 기입되는 데이터 신호의 변화를 방지하고, 화소들 간 휘도 편차에 의한 표시 품질 저하(예를 들어, 얼룩 시인)를 방지할 수 있다.

한편, 데이터 기입 구간(PA4) 이후 주사 신호(GW[i])가 온 레벨에서 오프 레벨로 변경시, 킥백에 의해 제1 노드(N1)와 제2 노드(N2) 사이에 전위차가 발생할 수 있다. 아울러, 제1 커패시터(Cst) 대비 제2 커패시터(Cpr)의 커패시턴스가 더 큰 바, 제1 노드(N1)의 전압 레벨이 제2 노드(N2)의 전압 레벨보다 더 낮아질 수 있고, 이에 따라 제2 노드(N2)에서 제1 노드(N1)를 향하는 방향 또는 제2 노드(N2)에서 제1 스위칭 소자(T1)의 제1게이트 전극을 향하는 방향으로 전류가 흐를 수 있다. 이러한 경우 종래 시인되지 않던 크로스톡이 상대적으로 보다 명확히 시인될 수 있다.

반면, 일 실시예에 의하는 경우 주사신호(GW[i])가 제공되는 주사선과 제2 노드(N2) 사이에 제2기생 커패시터(Cb)가 위치하고, 상기 주사선과 제1 노드(N!) 사이에 제1기생 커패시터(Ca)가 위치하되, 제2기생 커패시터(Cb)의 제2 기생 커패시턴스가 제1기생 커패시터(Ca)의 제1 기생 커패시턴스보다 상대적으로 크거나 같다. 이에 따라 데이터 기입 구간(PA4) 이후 주사 신호(GW[i])가 온 레벨에서 오프 레벨로 변경시, 킥백에 의해 제1 노드(N1)와 제2 노드(N2) 사이에 전위차가 발생하더라도, 제1 노드(N1)의 전압 레벨을 제2 노드(N2)의 전압 레벨보다 실질적으로 더 크게 유지할 수 있다. 이에 따라 전위차에 의한 전류 흐름이 발생하더라도, 상기 전류의 방향을 제1 노드(N2)에서 제2 노드(N2)를 향하는 방향 또는 제1 스위칭 소자(T1)의 제1게이트 전극에서 제2 노드(N2)를 향하는 방향으로 유지할 수 있다. 이에 따라 크로스톡의 시인을 보다 감소시킬 수 있다.

도 4는 도 1에 도시된 한 화소의 레이아웃도, 도 5는 도 4의 반도체층, 제1도전층 및 제2도전층의 레이아웃도, 도 6은 도 4의 X1-X1'선을 따라 절단한 단면도, 도 7은 도 6의 Q부분을 확대한 도면, 도 8은 도 4의 X3-X3'선을 따라 절단한 단면도, 도 9는 도 4의 X5-X5'선을 따라 절단한 단면도, 도 10은 도 4의 X7-X7'선을 따라 절단한 단면도, 도 11은 도 4의 X9-X9'선을 따라 절단한 단면도, 도 12는 도 4의 X11-X11'선을 따라 절단한 단면도, 도 13은 도 4의 X13-X13'선을 따라 절단한 단면도, 도 14는 도 4의 X15-X15'선을 따라 절단한 단면도이다. 이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.

도 4 내지 도 14를 더 참조하면, 상술한 바와 같이 화소는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제3스위칭 소자(T3), 제1 커패시터(Cst), 제2 커패시터(Spr), 제1 기생 커패시터(Ca), 제2 기생 커패시터(Cb)를 포함한다.

이하 표시 장치의 각 화소의 적층 구조에 대해 설명한다.

기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(100)은 금속 재질의 물질을 포함할 수도 있다.

기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.

기판(100) 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(100)의 전체 면 상에 배치될 수 있다. 버퍼층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(111)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(111)은 기판(100)의 종류나 공정 조건 등에 따라 생략될 수도 있다.

버퍼층(111) 상에는 반도체층(150)이 위치할 수 있다.

반도체층(150)은 제1부분(151), 제2부분(153) 및 제3부분(155)을 포함한다. 제1부분(151)은 제1 스위칭 소자(T1)의 채널부(151a), 제1전극(151b) 및 제2전극(151c)을 포함하고, 제2부분(153)은 제2 스위칭 소자(T2)의 채널부(153a), 제3전극(153b) 및 제4전극(153c)을 포함한다. 제3부분(155)은 제3 스위칭 소자(T3)의 채널부(155a), 제5전극(155b) 및 제6전극(155c)을 포함한다.

제1부분(151), 제2부분(153) 및 제3부분(155)은 서로 동일한 층에 위치하고 서로 동일한 물질을 포함할 수 있다. 이하에서 서로 동일한 층에 배치된다는 의미는, 서로 동일한 레벨에 위치한다는 의미를 포함한다. 서로 동일한 층에 배치된다는 의미는, 해당 구성 바로 아래에 위치하는 층이 서로 동일하다는 의미, 또는 동일 공정 내에서 동시에 형성되었다는 의미를 포함한다.

제1전극(151b)은 채널부(151a)의 일단과 연결되고, 제2전극(151c)은 채널부(151a)의 타단과 연결될 수 있다. 즉, 제1부분(151)의 일측은 제1전극(151b)이고, 제1부분(151)의 타측은 제2전극(151c)일 수 있다. 유사하게 제3전극(153b)은 채널부(153a)의 일단과 연결되고 제4전극(153c)은 채널부(153a)의 타단과 연결될 수 있다. 즉, 제2부분(153)의 일측은 제3전극(153b)이고, 제2부분(153)의 타측은 제4전극(153c)일 수 있다. 제5전극(155b)은 채널부(155a)의 일단과 연결되고 제6전극(155c)은 채널부(155a)의 타단과 연결될 수 있다. 즉, 제3부분(155)의 일측은 제5전극(155b)이고, 제3부분(155)의 타측은 제6전극(155c)일 수 있다.

이하에서 연결된다는 의미는 두개의 구성이 서로 물리적으로 연결되는 경우를 의미한다. 또한 전기적으로 연결된다는 의미는 두개의 구성이 물리적으로 연결되는 경우뿐만 아니라 두개의 구성이 물리적으로 연결되지 않더라도 다른 도전체 등을 매개로 전기적으로 접속되는 경우를 포함하는 개념이다.

제3부분(155)은 제1부분(151)에서 연장되고 제1부분(151)과 일체로 이루어질 수 있다. 보다 구체적으로 제3부분(155)의 제6전극(155c)은 제1부분(151)의 제2전극(151c)에서 연장되어 제2전극(151c)과 연결될 수 있다.

제2부분(153)은 제3부분(155)의 일단에서 연장되고 제3부분(155)과 일체로 이루어질 수 있다. 보다 구체적으로 제2부분(153)의 제3전극(153b)은 제3부분(155)의 제5전극(155b)에서 연장되어 제5전극(155b)과 연결될 수 있다.

반도체층(150)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(150)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만 이에 한정되는 것은 아니며, 다른 실시예에서 반도체층(150)은 산화물 반도체를 포함할 수 있다. 예를 들어, 다른 실시예에서 반도체층(150)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 예시적으로 반도체층(150)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.

반도체층(150)에서 제1전극(151b), 제2전극(151c), 제3전극(153b), 제4전극(153c), 제5전극(155b), 제6전극(155c)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. dPtlwjrdmfh 붕소(B) 등 3가 도펀트가 상기 p형 불순물 이온으로 사용될 수 있다.

반도체층(150) 상에는 제1 절연층(131)이 위치할 수 있다. 제1 절연층(131)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(131)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.

제1 절연층(131)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(131)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.

제1 절연층(131) 상에는 제1 도전층(120)이 위치할 수 있다.

제1 도전층(120)은 제1 스위칭 소자(T1)의 제1 게이트 전극(121), 제2 스위칭 소자(T2)의 제2 게이트 전극(123), 제3 스위칭 소자(T3)의 제3 게이트 전극(125)을 포함할 수 있다.

제1 게이트 전극(121), 제2 게이트 전극(123) 및 제3 게이트 전극(125)은 서로 동일한 층에 위치하고 서로 동일한 물질을 포함할 수 있다.

제1 게이트 전극(121), 제2 게이트 전극(123) 및 제3 게이트 전극(125)은 서로 이격되어 배치될 수 있다. 제1 게이트 전극(121)은 반도체층(150)의 제1부분(151) 중 채널부(151a)와 중첩할 수 있으며, 제1전극(151b) 및 제2전극(151c)과는 비중첩할 수 있다. 유사하게 제2 게이트 전극(123)은 반도체층(150)의 제2부분(153) 중 채널부(153a)와 중첩할 수 있으며 제3전극(153b) 및 제4전극(153c)과 비중첩할 수 있다. 또한, 제3 게이트 전극(125)은 반도체층(150)의 제3부분(155) 중 채널부(155a)와 중첩할 수 있으며 제5전극(155b) 및 제6전극(155c)과 비중첩할 수 있다.

제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.

제2 절연층(133)은 제1 도전층(120)과 제2 도전층(200)을 절연시키는 역할을 한다. 제2 절연층(133)은 제1 도전층(120) 상에 배치되고, 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(133)은 층간 절연막일 수 있다.

제2 절연층(133)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(133)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.

제2 도전층(200)은 제2 절연층(133) 상에 배치된다. 제2 도전층(200)은 초기화 전원(도 2의 VINT)을 전달하는 초기화 전원선(250), 주사신호(도 2의 GW[i])를 전달하는 주사선(210), 공통 제어 신호(도 2의 GC)를 전달하는 제어신호선(230)을 포함할 수 있으며, 브릿지 패턴(220)을 더 포함할 수 있다.

초기화 전원선(250), 주사선(210), 제어신호선(230) 및 브릿지 패턴(220)은 서로 동일한 층에 위치하고 서로 동일한 물질을 포함할 수 있다.

초기화 전원선(250), 제어신호선(230) 및 주사선(210)은 각각 행방향 또는 제1방향(DR1)을 따라 연장될 수 있으며, 열방향 또는 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 서로 이격될 수 있다. 몇몇 실시예에서 제어신호선(250)은 제2방향(DR2)을 따라 초기화 전원선(250)과 주사선(210) 사이에 위치할 수 있다.

초기화 전원선(250)은 제2 절연층(133)을 사이에 두고 하부의 제1 스위칭 소자(T1)의 제1 게이트 전극(121)과 중첩하도록 배치되어 제1 커패시터(Cst)를 이룬다. 제1스위칭 소자(T1)의 제1 게이트 전극(121)은 제1 커패시터(Cst)의 제1 용량전극이 되고, 그에 중첩된 초기화 전원선(250)은 제1 커패시터(Cst)의 제2 용량전극이 되고, 이들 사이에 개재된 제2 절연층(133)은 제1 커패시터(Cst)의 유전체가 될 수 있다.

제어신호선(230)은 제2 절연층(133)을 사이에 두고 하부의 제3 스위칭 소자(T3)의 제3 게이트 전극(125)과 중첩하도록 배치될 수 있으며, 제2 절연층(133)을 관통하는 제5 컨택홀(CNT5)을 통해 제3 게이트 전극(125)과 직접 접촉하고 연결될 수 있다.

주사선(210)은 제2 절연층(133)을 사이에 두고 하부의 제2 스위칭 소자(T2)의 제2 게이트 전극(123)과 중첩하도록 배치될 수 있으며, 제2 절연층(133)을 관통하는 제7 컨택홀(CNT7)을 통해 제2 게이트 전극(123)과 직접 접촉하고 연결될 수 있다.

주사선(210)과 제1 게이트 전극(121)은 제1기생 커패시터(Ca)를 이룰 수 있다. 제1스위칭 소자(T1)의 제1 게이트 전극(121)은 제1 기생 커패시터(Ca)의 제1 기생용량전극이 되고, 주사선(210)은 제1 기생 커패시터(Ca)의 제2 기생용량전극이 되고, 이들 사이에 개재된 제2 절연층(133)은 제1 기생 커패시터(Ca)의 유전체가 될 수 있다.

주사선(210)과 제3전극(153b) 또는 주사선(210)과 제5전극(155b)은 제2기생 커패시터(Cb)를 이룰 수 있다. 주사선(210)은 제2 기생 커패시터(Cb)의 제1 기생용량전극이 되고, 제3전극(153b) 또는 제5전극(155b)은 제2 기생 커패시터(Cb)의 제2 기생용량전극이 되고 이들 사이에 개재된 제1 절연층(131) 및 제2 절연층(133)은 제2 기생 커패시터(Cb)의 유전체가 될 수 있다.

제2방향(DR2)을 따라 측정한 제1 게이트 전극(121)과 주사선(210) 간의 이격 거리(D2)는, 제2방향(DR2)을 따라 측정한 제1 게이트 전극(121)과 제어신호선(230) 간의 이격 거리(D1)보다 클 수 있다. 즉, 주사선(210)은 제1 게이트 전극(121)과는 상대적으로 멀리 배치되고 제3전극(153b) 또는 제5전극(155b)과는 상대적으로 인접하게 배치될 수 있다. 이에 따라 제2 기생 커패시터(Cb)의 커패시턴스를 제1 기생 커패시터(Ca)의 커패시턴스보다 상대적으로 크거나 같게 형성할 수 있다.

몇몇 실시예에서 제2 기생 커패시터(Cb)의 제2 기생 커패시턴스를 보다 증가시키기 위해, 주사선(210)에는 제3전극(153b) 또는 제5전극(155b)을 향해 돌출된 확장부(210a)가 형성될 수 있다.

브릿지 패턴(220)은 제2 스위칭 소자(T2)의 제4전극(153c) 및 제1 스위칭 소자(T1)의 제1 게이트 전극(121)과 전기적으로 연결될 수 잇다. 몇몇 실시예에서 브릿지 패턴(220)은 제2 스위칭 소자(T2)의 제4전극(153c) 및 제1 스위칭 소자(T1)의 제1 게이트 전극(121)과 중첩하도록 배치될 수 있다. 제1 절연층(131) 및 제2 절연층(133)에는 제4전극(153c) 및 제1 게이트 전극(121)을 부분적으로 노출하는 제8 컨택홀(CNT8)이 형성될 수 있으며, 브릿지 패턴(220)은 제8 컨택홀(CNT8)을 통해 제4전극(153c) 및 제1 게이트 전극(121)과 직접 접촉하고 연결될 수 있다. 이에 따라 제4전극(153c)과 제1 게이트 전극(121)은 브릿지 패턴(220)을 매개로 전기적으로 연결될 수 있다.

제2 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.

제2 도전층(200) 상에는 제3 절연층(135)이 위치할 수 있다. 제3 절연층(135)은 제2 도전층(200)을 덮는다. 제3 절연층(135)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제3 절연층(135)은 제1 절연층(131)과 동일한 물질을 포함하거나, 제1 절연층(131)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.

제3 절연층(135) 상에는 제3 도전층(300)이 위치할 수 있다. 제3 도전층은 데이터 신호(도 2의 D[j])를 전달하는 데이터선(310)을 포함할 수 있다.

데이터선(310)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있다. 데이터선(310)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 몇몇 실시예에서 데이터선(310)은 선폭이 확장된 부분을 포함할 수 있다.

제3 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(300)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.

제3 도전층(300) 상에는 제4 절연층(137)이 위치할 수 있다. 제4 절연층(137)은 제3 도전층(300)을 덮는다. 제4 절연층(137)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제4 절연층(137)은 유기물을 포함하는 유기 절연층 일 수 있다. 상기 유기물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.

제4 절연층(137) 상에는 제4 도전층(500)이 위치할 수 있다. 제4 도전층(500)은 구동전압(도 2의 ELVDD)을 전달하는 구동전압선(530)을 포함할 수 있으며, 초기화 전원선(250)에 초기화 전원(도 2의 VINT)을 전달하는 상부 초기화 전원선(510), 도전 패턴(533) 및 연결 패턴(551)을 더 포함할 수 있다.

구동전압선(530), 상부 초기화 전원선(510), 도전 패턴(533) 및 연결 패턴(551)은 서로 동일한 층에 위치하고 서로 동일한 물질을 포함할 수 있다.

구동전압선(530)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있다. 구동전압선(530)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 구동전압선(530)은 제1부분(151)의 제1전극(151b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 구동전압선(530)은 제1전극(151b)과 중첩할 수 있으며, 제1 절연층(131), 제2 절연층(133), 제3 절연층(135) 및 제4 절연층(137)을 관통하는 제1 컨택홀(CNT1)을 통해 제1전극(151b)과 연결될 수 있다.

상부 초기화 전원선(510)은 열 방향인 제2방향(DR2)을 따라 연장될 수 있으며, 구동전압선(530)과 이격될 수 있다. 상부 초기화 전원선(510)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 상부 초기화 전원선(510)은 초기화 전원선(250)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 상부 초기화 전원선(510)은 초기화 전원선(250)과 중첩할 수 있으며, 제3 절연층(135) 및 제4 절연층(137)을 관통하는 제4 컨택홀(CNT4)을 통해 초기화 전원선(250)과 연결될 수 있다.

연결 패턴(551)은 상부 초기화 전원선(510) 및 구동전압선(530)과 이격될 수 있다. 연결 패턴(551)은 제1스위칭 소자(T1)의 제2전극(151c)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 연결 패턴(551)은 제1스위칭 소자(T1)의 제2전극(151c)과 중첩할 수 있으며, 제1 절연층(131), 제2 절연층(133), 제3 절연층(135) 및 제4 절연층(137)을 관통하는 제2 컨택홀(CNT2)을 통해 제2전극(151c)과 연결될 수 있다.

도전 패턴(553)은 연결 패턴(551), 상부 초기화 전원선(510) 및 구동전압선(530)과 이격 배치될 수 있다. 도전 패턴(553)은 제3스위칭 소자(T3)의 제5 전극(155b) 또는 제2스위칭 소자(T2)의 제3전극(153b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 연결 패턴(551)은 제3스위칭 소자(T1)의 제5 전극(155b) 과 중첩할 수 있으며, 제1 절연층(131), 제2 절연층(133), 제3 절연층(135) 및 제4 절연층(137)을 관통하는 제6 컨택홀(CNT6)을 통해 제5 전극(155b)과 연결될 수 있다.

도전 패턴(553)은 제3 절연층(135) 및 제4 절연층(137)을 사이에 두고 하부의 데이터선(310)과 중첩하도록 배치되어 제2 커패시터(Cpr)를 이룬다. 도전 패턴(553)은 제2 커패시터(Cpr)의 제1 용량전극이 되고, 그에 중첩된 데이터선(310)은 제2 커패시터(Cpr)의 제2 용량전극이 되고, 이들 사이에 개재된 제3 절연층(135) 및 제4 절연층(137)은 제2 커패시터(Cpr)의 유전체가 될 수 있다. 휘도 보상을 위해 제2 커패시터(Cpr)의 커패시턴스는 제1 커패시터(Cst)의 커패시턴스보다 클 수 있다. 몇몇 실시예에서 데이터선(310)이 선폭이 확장된 부분을 포함하는 경우, 도전 패턴(553)은 데이터선(310)이 선폭이 확장된 부분과 더 중첩할 수 있으며, 이에 따라 제2 커패시터(Cpr)의 커패시턴스를 증가시킬 수 있다.

몇몇 실시예에서 주사선(210)과 도전 패턴(553)은 제2기생 커패시터(Cb)를 더 이룰 수 있다. 주사선(210)은 제2 기생 커패시터(Cb)의 제1 기생용량전극이 되고, 도전 패턴(553)은 제2 기생 커패시터(Cb)의 제2 기생용량전극이 되고 이들 사이에 개재된 제3 절연층(135) 및 제4 절연층(137)은 제2 기생 커패시터(Cb)의 유전체가 될 수 있다.

도전 패턴(553)과 제1 게이트 전극(121) 사이에 발생할 수 있는 기생 커패시턴스를 감소시키기 위해, 도전 패턴(553)과 제1 게이트 전극(121)은 서로 비중첩할 수 있다.

제4 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.

제4 도전층(500) 상에는 제5 절연층(139)이 위치할 수 있다. 제5 절연층(139)은 제4 도전층(500)을 덮는다. 제5 절연층(139)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다. 몇몇 실시예에서 제5 절연층(139)은 제4 절연층(137)과 동일한 물질을 포함하거나, 제4 절연층(137)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.

제5 절연층(139) 상에는 제1소자전극(810)이 위치할 수 있다. 제1소자전극(810)은 발광 소자(OLED)의 애노드 전극일 수 있다. 제1소자전극(810)은 제5 절연층(139)을 관통하는 제3 컨택홀(CNT3)을 통해 연결 패턴(551)과 연결될 수 있다. 이에 따라 제1소자전극(810)은 연결 패턴(551)을 매개로 제1 스위칭 소자(T1)의 제1전극(151b)과 전기적으로 연결될 수 있다.

제1소자전극(810)이 형성된 제5 절연층(139) 상에는 발광 영역을 구획하는 화소 정의막(141)이 위치할 수 있다. 화소 정의막(141)은 제1소자전극(810)의 상면을 노출하는 개구를 가질 수 있다. 화소 정의막(141)은 예컨대 폴리이미드 등과 같은 유기물 또는 HMDSO(hexamethyldisiloxane)를 포함할 수 있다.

화소 정의막(141)에 의해 둘러싸인 영역에서 제1소자전극(810) 상에는 발광층(830)이 위치할 수 있다. 몇몇 실시예에서 발광층(830)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어질 수 있다. 또한, 발광층(830)은 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 더 포함하는 다중막일 수 있다. 발광층(830) 상에는 제2소자전극(850)이 위치할 수 있다. 몇몇 실시예에서 제2소자전극(850)은 캐소드 전극일 수 있다.

제1소자전극(810), 발광층(830) 및 제2소자전극(850)은 발광 소자(OLED)를 이룬다.

도 15는 비교예에 따른 표시 장치에서 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면, 도 16은 일 실시예에 따른 표시 장치에서 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면이다.

비교예에 따른 표시 장치의 경우, 일 실시예와는 달리, 제1 게이트 전극과 주사선 간의 이격 거리가, 제1게이트 전극과 제어신호선 간의 이격 거리보다 짧다.

도 15 및 16을 참조하면, 크로스톡을 유발하는 크로스톡 테스트 패턴을 표시하고 이를 장시간 구동하면, 블랙을 표시하는 사각 형태의 중앙부(A1)의 상부(A2) 및 하부(A3)에는 그레이로 표시되는 수직 크로스톡 결함이 발생할 수 있다. 그리고 상부(A2)의 색은 기생 커피시터 등의 영향으로 하부(A3)의 색에 비해 상대적으로 어두울 수 있다.

비교예의 경우, 제1 게이트 전극과 주사선 간의 이격 거리가, 제1게이트 전극과 제어신호선 간의 이격 거리보다 짧은 바, 제1기생 커패시터(도 2의 Ca)의 커패시턴스가 제2기생 커패시터(도 2의 Cb)보다 클 가능성이 높다. 이러한 경우, 데이터 기입 구간(도 4의 PA4) 이후 주사 신호(도 2의 GW[i])가 온 레벨에서 오프 레벨로 변경시, 킥백에 의해 제1 노드(도 2의 N1)와 제2 노드(도 2의 N2) 사이에 전위차가 발생할 수 있으며, 제1 노드(도 2의 N1)의 전압 레벨이 제2 노드(도 2의 N2)의 전압 레벨보다 더 낮아질 수 있다. 이에 따라 제2 노드(도 2의 N2)에서 제1 노드(도 2의 N1)를 향하는 방향 또는 제2 노드(도 2의 N2)에서 제1 스위칭 소자(도 2의 T1)의 제1게이트 전극을 향하는 방향으로 전류가 흐를 수 있다. 이러한 경우 화이트 색상이 표시되어야 하는 중앙부(A1)의 양측부(A4, A5)에 그레이로 표시되는 수직 크로스톡 결함이 발생할 수 있으며, 특히 도면을 기준으로 양측부(A4, A5)의 상측부분이 하측부분 대비 상대적으로 밝을 수 있다. 즉 도 15의 화살표 방향을 따라 점차적으로 밝아질 수 있다. 이에 따라 하부(A3) 대비 상대적으로 어두운 상부(A2)는 양측부(A4, A5) 중 밝은 부분 옆에 위치하고 상부(A2) 대비 상대적으로 밝은 하부(A3)는 양측부(A4, A5) 중 어두운 부분옆에 위치하는 바, 크로스톡이 상대적으로 보다 명확히 시인될 수 있다.

반면, 일 실시예에 의하는 경우 제1 게이트 전극과 주사선 간의 이격 거리가, 제1게이트 전극과 제어신호선 간의 이격 거리보다 긴 바, 제2기생 커패시터(도 2의 Cb)의 커패시턴스가 제1기생 커패시터(도 2의 Ca)의 커패시턴스보다 클 수 있다. 이에 따라 데이터 기입 구간(도 4의 PA4) 이후 주사 신호(도 2의 GW[i])가 온 레벨에서 오프 레벨로 변경시, 킥백에 의해 제1 노드(도 2의 N1)와 제2 노드(도 2의 N2) 사이에 전위차가 발생하더라도, 제1 노드(도 2의 N1)의 전압 레벨을 제2 노드(도 2의 N2)의 전압 레벨보다 실질적으로 더 크게 유지할 수 있다. 이에 따라 전위차에 의한 전류 흐름이 발생하더라도, 상기 전류의 방향을 제1 노드(N1)에서 제2 노드(N2)를 향하는 방향 또는 제1 스위칭 소자(T1)의 제1게이트 전극에서 제2 노드(N2)를 향하는 방향으로 유지할 수 있다. 이러한 경우 화이트 색상이 표시되어야 하는 중앙부(A1)의 양측부(A4, A5)에 그레이로 표시되는 수직 크로스톡 결함이 하더라도, 도면을 기준으로 양측부(A4, A5)의 상측부분이 하측부분 대비 상대적으로 어두울 수 있다. 즉, 도 16의 화살표 방향을 따라 점진적으로 밝아질 수 있다. 이에 따라 하부(A3) 대비 상대적으로 어두운 상부(A2)는 양측부(A4, A5) 중 어두운 부분 옆에 위치하고 상부(A2) 대비 상대적으로 밝은 하부(A3)는 양측부(A4, A5) 중 밝은 부분 옆에 위치하는 바, 크로스톡이 시인되는 것을 최소화할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

제1방향을 따라 연장된 초기화 전원선;
상기 제1방향을 따라 연장되고 상기 제1방향과 교차하는 제2방향을 따라 상기 초기화 전원선과 이격된 주사선;
상기 제1방향을 따라 연장되고 상기 제2방향을 따라 상기 주사선과 이격된 제어신호선;
상기 초기화 전원선, 상기 주사선 및 상기 제어신호선과 절연되고 상기 제2방향을 따라 연장된 데이터선 및 구동전압선;
상기 구동전압선과 연결된 제1전극, 상기 초기화 전원선과 중첩하는 제1게이트 전극 및 제2전극을 포함하는 제1스위칭 소자;
제3전극, 상기주사선과 연결된 제2게이트 전극 및 상기 제1게이트 전극과 연결된 제4전극을 포함하는 제2스위칭 소자;
상기 제3전극과 연결된 제5전극, 상기 제어신호선과 연결된 제3게이트 전극 및 상기 제2전극과 연결된 제6전극을 포함하는 제3스위칭 소자; 및
상기 제2전극과 전기적으로 연결된 발광소자; 를 포함하고,
상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 주사선 간의 이격 거리는, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 제어신호선 간의 이격 거리보다 큰 표시장치.
제1 항에 있어서,
상기 주사선과 상기 제1게이트 전극 사이에는 제1기생 커패시턴스가 형성되고,
상기 주사선과 상기 제3전극 사이에는 상기 제1기생 커패시턴스보다 크거나 같은 제2기생 커패시턴스가 형성된 표시장치.
제2 항에 있어서,
상기 제3전극과 연결되고 상기 데이터선과 중첩하는 도전 패턴을 더 포함하고,
상기 제2기생 커패시턴스는 상기 주사선과 상기 도전 패턴 사이에 더 형성된 표시장치.
제3 항에 있어서,
상기 도전 패턴과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
제3 항에 있어서,
상기 초기화 전원선과 상기 제1게이트 전극 사이에는 제1커패시턴스가 형성되고,
상기 도전 패턴과 상기 데이터선 사이에는 제2커패시턴스가 형성된 표시장치.
제5 항에 있어서,
상기 제2커패시턴스는 상기 제1커패시턴스보다 큰 표시장치.
제1 항에 있어서,
상기 제2전극과 연결된 연결 패턴을 더 포함하고,
상기 발광소자는 상기 연결 패턴을 매개로 상기 제2전극과 전기적으로 연결된 표시장치.
제7 항에 있어서,
상기 연결 패턴과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
제1 항에 있어서,
상기 제4전극과 상기 제1게이트 전극을 연결하는 브릿지 패턴을 더 포함하고,
상기 브릿지 패턴, 상기 초기화 전원선, 상기 주사선 및 상기 제어신호선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
제1 항에 있어서,
상기 주사선 및 상기 제어신호선과 절연되고 상기 제2방향을 따라 연장되고 상기 초기화 전원선과 연결된 상부 초기화 신호선을 더 포함하고,
상기 상부 초기화 신호선과 상기 구동전압선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
기판;
상기 기판 상에 위치하고 제1부분, 제2부분 및 상기 제1부분과 상기 제2부분을 연결하는 제3부분을 포함하는 반도체층;
상기 반도체층 상에 위치하는 제1절연층;
상기 제1절연층 상에 위치하고 상기 제1부분과 중첩하는 제1게이트 전극, 상기 제2부분과 중첩하는 제2게이트 전극 및 상기 제3부분과 중첩하는 제3게이트 전극을 포함하는 제1도전층;
상기 제1도전층 상에 위치하는 제2절연층;
상기 제2절연층 상에 위치하고, 제1방향을 따라 연장되고 상기 제1게이트 전극과 중첩하는 초기화 전원선, 상기 제1방향을 따라 연장되고 상기 제2게이트 전극과 연결된 주사선 및 상기 제1방향을 따라 연장되고 상기 제3게이트 전극과 연결된 제어신호선을 포함하는 제2도전층; 을 포함하고,
상기 제1방향과 교차하는 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 주사선 간의 이격 거리는, 상기 제2방향을 따라 측정한 상기 제1게이트 전극과 상기 제어신호선 간의 이격 거리보다 큰 표시장치.
제 11항에 있어서,
상기 제2도전층은,
상기 제2부분의 일측 및 상기 제1게이트 전극과 연결된 브릿지 패턴을 더 포함하는 표시장치.
제11 항에 있어서,
상기 제2도전층 상에 위치하는 제3절연층;
상기 제3절연층 상에 위치하고 상기 제2방향을 따라 연장된 데이터선을 포함하는 제3도전층;
상기 제3도전층 상에 위치하는 제4절연층; 및
상기 제4절연층 상에 위치하고, 상기 제2방향을 따라 연장되고 상기 제1부분의 일측과 연결된 구동전압선을 포함하는 제4도전층; 을 더 포함하는 표시장치.
제13 항에 있어서,
상기 제4도전층은,
상기 제1부분의 타측과 연결된 연결 패턴을 더 포함하는 표시장치.
제14 항에 있어서,
상기 제4도전층 상에 위치하는 제5절연층; 및
상기 제5절연층 상에 위치하고 상기 연결 패턴과 연결된 발광소자를 더 포함하는 표시장치.
제13 항에 있어서,
상기 제4도전층은,
상기 제2부분의 일측과 연결되고 상기 데이터선과 중첩하는 도전 패턴을 더 포함하는 표시장치.
제16 항에 있어서,
상기 도전 패턴은, 상기 제1게이트 전극과 비중첩하는 표시장치.
제13 항에 있어서,
상기 제4도전층은,
상기 제2방향을 따라 연장되고 상기 초기화 전원선과 연결된 상부 초기화 전원선을 더 포함하는 표시장치.
제1노드에 연결된 제1게이트 전극, 제1전원이 제공되는 제1전원선에 연결된 제1전극 및 제3노드에 연결된 제2전극을 포함하는 제1스위칭소자;
주사선에 연결된 제2게이트 전극, 상기 제1노드에 연결된 제3전극 및 제2노드에 연결된 제4전극을 포함하는 제2스위칭소자;
제어신호선에 연결된 제3게이트 전극, 상기 제2노드에 연결된 제5전극 및 상기 제3노드에 연결된 제6전극을 포함하는 제3스위칭소자;
상기 제3노드에 연결된 발광소자;
상기 제1노드와 초기화 전원 사이에 연결된 제1커패시터;
상기 제2노드와 데이터선 사이에 연결된 제2커패시터;
상기 주사선과 상기 제1노드 사이에 연결된 제1기생 커패시터; 및
상기 주사선과 상기 제2노드 사이에 연결되고 상기 제1기생 커패시터의 커패시턴스보다 크거나 같은 커패시턴스를 갖는 제2기생 커패시터;
를 포함하는 표시장치.
제19 항에 있어서,
상기 제2커패시터의 커패시턴스는, 상기 제1커패시터의 커패시턴스보다 큰 표시장치.