KR20190033683A - 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는 색 화소별로 구동 트랜지스터의 소스 전극에 연결된 안정화 커패시터의 대향 전극들의 면적 조절에 의한 용량 제어를 통해 온 바이어스 전압을 차등화한다.

Description

표시장치{Display apparatus}
본 발명의 실시예들은 표시장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함하는 어레이 기판을 포함한다. 어레이 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 표시장치에 대한 요구가 증가함에 따라, 표시장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치, 연결 구조, 구동 방식 및 구현되는 화상의 품질 개선에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 색끌림 현상을 방지할 수 있는 표시장치를 제공한다.
본 발명의 일 실시에에 따른 표시장치는, 기판 상의 제1 화소 영역에 배치된, 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 반도체층 및 제1 게이트 전극을 포함하는 제1 구동 트랜지스터; 상기 기판 상의 상기 제1 화소 영역에 인접한 제2 화소 영역에 배치된, 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 반도체층 및 제2 게이트 전극을 포함하는 제2 구동 트랜지스터; 상기 제1 구동 트랜지스터의 제1 소스 영역의 적어도 일부와 평면상 중첩하는 제1 전극층; 상기 제2 구동 트랜지스터의 제2 소스 영역의 적어도 일부와 평면상 중첩하는 제2 전극층; 상기 제1 전극층과 전기적으로 연결된 제1 전원선; 및 상기 제2 전극층과 전기적으로 연결된 제2 전원선;을 포함한다.
상기 제2 구동 트랜지스터의 제2 소스 영역과 상기 제2 전극층의 제2 중첩 면적이 상기 제1 구동 트랜지스터의 제1 소스 영역과 상기 제1 전극층의 제1 중첩 면적보다 크다.
상기 제2 소스 영역의 면적이 상기 제1 소스 영역의 면적보다 클 수 있다.
상기 제2 전극층의 면적이 상기 제1 전극층의 면적보다 클 수 있다.
상기 제1 전극층이 상기 제1 게이트 전극과 평면상 중첩하고, 상기 제2 전극층이 상기 제2 게이트 전극과 평면상 중첩할 수 있다.
상기 제1 전극층이 상기 제1 소스 영역의 상부층에 배치되고, 상기 제2 전극층이 상기 제2 소스 영역의 상부층에 배치될 수 있다.
상기 제1 전극층이 상기 제1 소스 영역의 하부층에 배치되고, 상기 제2 전극층이 상기 제2 소스 영역의 하부층에 배치될 수 있다.
상기 표시장치는, 상기 기판 상의 상기 제2 화소 영역에 인접한 제3 화소 영역에 배치된, 제3 소스 영역 및 제3 드레인 영역을 포함하는 제3 반도체층 및 제3 게이트 전극을 포함하는 제3 구동 트랜지스터; 상기 제3 구동 트랜지스터의 제3 소스 영역의 적어도 일부와 평면상 중첩하는 제3 전극층; 및 상기 제3 전극층과 전기적으로 연결된 제3 전원선;을 더 포함할 수 있다.
상기 제3 구동 트랜지스터의 제3 소스 영역과 상기 제3 전극층의 제3 중첩 면적이 상기 제1 중첩 면적 및 상기 제2 중첩 면적 중 하나와 동일할 수 있다.
상기 제3 구동 트랜지스터의 제3 소스 영역과 상기 제3 전극층의 제3 중첩 면적이 상기 제1 중첩 면적 및 상기 제2 중첩 면적과 상이할 수 있다.
상기 표시장치는, 상기 제1 구동 트랜지스터의 제1 소스 영역의 하부에 상기 제1 소스 영역의 적어도 일부와 평면상 중첩하는 제3 전극층; 및 상기 제2 구동 트랜지스터의 제2 소스 영역의 하부에 상기 제2 소스 영역의 적어도 일부와 평면상 중첩하는 제4 전극층;을 더 포함할 수 있다.
상기 표시장치는, 상기 제1 화소 영역에 배치된, 상기 제1 구동 트랜지스터와 연결된 적어도 하나의 제1 박막 트랜지스터; 상기 제2 화소 영역에 배치된, 상기 제2 구동 트랜지스터와 연결된 적어도 하나의 제2 박막 트랜지스터; 상기 제1 구동 트랜지스터와 전기적으로 연결된 제1 화소전극; 상기 제2 구동 트랜지스터와 전기적으로 연결된 제2 화소전극; 및 상기 제1 박막 트랜지스터 상에 배치되고 외광을 차단하는 차광부재;를 더 포함할 수 있다.
상기 제1 화소전극의 적어도 일부는 상기 제1 박막 트랜지스터의 소스 영역 및 드레인 영역 중 적어도 하나와 평면상 중첩하고, 상기 차광부재의 적어도 일부는 상기 제2 박막 트랜지스터의 소스 영역 및 드레인 영역 중 적어도 하나와 평면상 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 제1 화소 영역과 상기 제1 화소 영역에 인접한 제2 화소 영역을 포함하는 기판; 및 상기 기판 상의 제1 화소 영역과 제2 화소 영역에 각각 배치된 제1 화소회로 및 제2 화소회로;를 포함하고, 상기 제1 화소회로 및 상기 제2 화소회로 각각이, 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층; 상기 반도체층 상부에 상기 채널 영역에 대응하게 배치된 게이트 전극; 상기 게이트 전극 상부에 상기 게이트 전극과 대향하고, 전원선과 전기적으로 연결된 전극층;을 포함한다.
상기 전극층의 적어도 일부가 상기 소스 영역과 적어도 대향하고, 상기 제2 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적보다 크다.
상기 제2 화소회로의 소스 영역의 폭이 상기 제1 화소회로의 소스 영역의 폭보다 클 수 있다.
상기 제2 화소회로의 전극층의 제1 방향으로의 길이가 상기 제1 화소회로의 전극층의 상기 제1 방향으로의 길이보다 크고, 상기 제1 방향이 상기 소스 영역의 폭 방향일 수 있다.
상기 기판에 상기 제2 화소 영역에 인접한 제3 화소 영역이 더 포함되고, 상기 제3 화소 영역에 제3 화소회로가 배치될 수 있다.
상기 제3 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적 및 상기 제2 화소회로의 전극층과 소스 영역의 대향 면적 중 하나와 동일할 수 있다.
상기 제3 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적 및 상기 제2 화소회로의 전극층과 소스 영역의 대향 면적과 상이할 수 있다.
상기 표시장치는, 상기 소스 영역의 하부에 상기 소스 영역의 적어도 일부와 대향하는 제2 전극층;을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 제1 화소 영역과 상기 제1 화소 영역에 인접한 제2 화소 영역을 포함하는 기판; 상기 기판 상의 상기 제1 화소 영역에 배치된, 제1 소스 영역과 제1 드레인 영역을 포함하는 제1 반도체층 및 제1 게이트 전극을 포함하는 제1 구동 트랜지스터와, 제1 하부전극 및 제1 상부전극을 포함하는 제1 커패시터를 포함하는 제1 화소회로; 상기 기판 상의 상기 제2 화소 영역에 배치된, 제2 소스 영역과 제2 드레인 영역을 포함하는 제2 반도체층 및 제2 게이트 전극을 포함하는 제2 구동 트랜지스터와, 제2 하부전극 및 제2 상부전극을 포함하는 제2 커패시터를 포함하는 제2 화소회로; 상기 제1 상부전극과 전기적으로 연결된 제1 전원선; 및 상기 제2 상부전극과 전기적으로 연결된 제2 전원선;을 포함한다.
상기 제1 하부전극이 상기 제1 소스 영역의 적어도 일부이고, 상기 제2 하부전극이 상기 제2 소스 영역의 적어도 일부이고, 상기 제2 커패시터의 제2 하부전극과 제2 상부전극의 대향 면적이 상기 제1 커패시터의 제1 하부전극과 제1 상부전극의 대향 면적보다 크다.
상기 제2 하부전극의 폭이 상기 제1 하부전극의 폭보다 클 수 있다.
상기 제2 상부전극의 상기 제2 소스 영역의 폭 방향의 길이가 상기 제1 상부전극의 상기 제1 소스 영역의 폭 방향의 길이보다 클 수 있다.
상기 표시장치는, 상기 제1 화소영역에 배치된, 상기 제1 커패시터의 제1 상부전극의 연장부와 상기 제1 구동 트랜지스터의 게이트 전극에 의해 형성된 제3 커패시터; 및 상기 제2 화소영역에 배치된, 상기 제2 커패시터의 제2 상부전극의 연장부와 상기 제2 구동 트랜지스터의 게이트 전극에 의해 형성된 제4 커패시터;를 더 포함할 수 있다.
본 발명의 실시예에 따른 표시장치는 색끌림 현상을 방지하여 고품질의 화상을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 표시장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소의 구동을 나타내는 타이밍도이다.
도 4는 비교예에 따른 도 2의 화소의 구동을 나타내는 타이밍도이다.
도 5는 박막 트랜지스터의 히스테리시스 특성을 보여주는 도면이다.
도 6은 박막 트랜지스터의 히스테리시스 특성으로 인한 표시장치의 휘도 문제를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 도 2에 도시된 화소의 화소회로를 나타낸 평면도이다.
도 8은 도 7의 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 평면도이다.
도 9는 도 8의 I-I' 및 II-II'를 따라 절단한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 도 2에 도시된 화소의 화소회로를 나타낸 평면도이다.
도 11은 도 10의 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 평면도이다.
도 12는 도 11의 III-III' 및 IV-IV'를 따라 절단한 단면도이다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 단면도이다.
도 15는 도 3에 도시된 화소회로에 화소전극 및 차광부재가 더 배치된 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시장치의 부분 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 기판(10)을 구비한다. 기판(10)은 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함한다.
기판(10)의 표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 기판(10)의 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
화소(PX)는 제1 색을 발광하는 제1 화소, 제2 색을 발광하는 제2 화소 및 제3 색을 발광하는 제3 화소를 포함할 수 있다. 제1 화소는 적색 화소이고, 제2 화소는 녹색 화소이고, 제3 화소는 청색 화소일 수 있다. 본 발명의 실시예는 이에 한정되지 않고, 서로 다른 색을 발광하는 하나 이상의 화소들을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 표시장치의 하나의 화소의 등가 회로도이다.
화소(PX)는 빛을 발광하는 발광소자 및 복수의 배선들로부터 신호를 전달받아 발광소자를 구동하는 화소회로를 포함한다. 이하에서는 유기발광소자(organic light-emitting device, OLED)를 발광소자로 갖는 화소(PX)를 예로서 설명한다.
상기 배선들은 제1 주사신호(GI)를 전달하는 제1 주사선(GIL), 제2 주사신호(GW)를 전달하는 제2 주사선(GWL), 제3 주사신호(GB)를 전달하는 제3 주사선(GBL), 데이터 신호(DATA)를 전달하는 데이터선(DL), 및 제1 전원전압(ELVDD)을 전달하는 전원선(PL)을 포함할 수 있다. 한편, 본 발명은 이에 한정되지 않고, 도 2에 도시된 바와 같이 초기화 전압(Vint)을 전달하는 초기화선(VL), 및 발광 제어 신호(EM)를 전달하는 발광 제어선(EML)을 더 포함할 수 있다.
화소(PX)의 화소회로는 다수의 트랜지스터(T1 내지 T7) 및 커패시터(Cst 및 Cse)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 커패시터(Cst)의 제1 전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 전원선(PL)과 연결된 제1 전극(S1), 제6 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결된 제2 전극(D1)을 포함한다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광소자(OLED)에 전류를 공급한다.
제2 트랜지스터(T2)는 제2 주사선(GWL)에 연결된 게이트 전극(G2), 데이터선(DL)에 연결된 제1 전극(S2), 제1 트랜지스터(T1)의 제1 전극(S1)에 연결된 제2 전극(D2)을 포함한다. 제2 트랜지스터(T2)는 제2 주사선(GWL)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제2 주사선(GWL)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(D1)에 연결된 제1 전극(S3), 제1 커패시터(Cst)의 제1 전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(D4) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D3)을 포함한다. 제3 트랜지스터(T3)는 제2 주사선(GWL)을 통해 전달받은 제2 주사신호(GW)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제1 주사선(GIL)에 연결된 게이트 전극(G4), 초기화선(VL)에 연결된 제1 전극(S4), 제1 커패시터(Cst)의 제1 전극(Cst1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D4)을 포함한다. 제4 트랜지스터(T4)는 제1 주사선(GIL)을 통해 전달받은 제1 주사신호(GI)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T5)는 발광 제어선(EML)에 연결된 게이트 전극(G5), 전원선(PL)에 연결된 제1 전극(S5), 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 트랜지스터(T2)의 제2 전극(D2)과 연결된 제2 전극(D5)을 포함한다.
제6 트랜지스터(T6)는 발광 제어선(EML)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제1 전극(S3)에 연결된 제1 전극(S6), 유기발광소자(OLED)의 화소전극에 연결된 제2 전극(D6)을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 발광 제어선(EML)을 통해 전달받은 발광 제어신호(EM)에 따라 동시에 턴온되어 유기발광소자(OLED)에 전류가 흐르게 된다.
제7 트랜지스터(T7)는 제3 주사선(GBL)과 연결된 게이트 전극(G7), 제6 트랜지스터(T6)의 제2 전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결된 제1 전극(S7), 초기화선(VL)에 연결된 제2 전극(D7)을 포함한다. 제7 트랜지스터(T7)는 제3 주사선(GBL)을 통해 전달받은 제3 주사신호(GB)에 따라 턴온되어 초기화 전압(Vint)을 유기발광소자(OLED)의 화소전극에 전달하여 유기발광소자(OLED)의 화소전극의 전압을 초기화시키는 초기화 동작을 수행한다.
제7 트랜지스터(T7)의 게이트 전극(G7)에 연결된 제3 주사선(GBL)은 다음 행 또는 이전 행의 제1 주사선(GIL) 또는 제2 주사선(GWL)일 수 있고, 제3 주사신호(GB)는 다음 행 또는 이전 행의 제1 주사신호(GI) 또는 제2 주사신호(GW)일 수 있다. 제7 트랜지스터(T7)는 생략될 수 있다.
제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제1 전극(Cst1) 및 전원선(PL)에 연결된 제2 전극(Cst2)을 포함한다. 제1 커패시터(Cst)의 제1 전극(Cst1)은 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과도 연결된다.
제2 커패시터(Cse)는 제1 트랜지스터(T1)의 제1 전극(S1)에 연결된 제1 전극(Cse1) 및 전원선(PL)에 연결된 제2 전극(Cst2)을 포함한다. 제2 커패시터(Cse)의 제1 전극(Cse1)은 제2 트랜지스터(T2)의 제2 전극(D2) 및 제5 트랜지스터(T5)의 제2 전극(D5)과도 연결된다.
유기발광소자(OLED)는 화소전극 및 화소전극에 대향하는 공통전극을 포함하고, 공통전극은 제2 전원전압(ELVSS)을 인가받을 수 있다.
유기발광소자(OLED)의 화소전극과 공통전극 사이에는 중간층을 포함한다. 중간층은 광을 방출하는 유기 발광층을 구비하며, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나가 더 배치될 수 있다. 그러나, 본 실시예는 이에 한정되지 아니하고, 화소전극과 공통전극의 사이에는 다양한 기능층이 더 배치될 수 있다.
유기 발광층은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 발광층은 백색광을 방출할 수도 있다. 이 경우, 유기 발광층은 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 적층된 구조를 포함하거나, 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 혼합된 구조를 포함할 수 있다.
유기발광소자(OLED)는 제1 트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 소정의 색으로 발광함으로써 화상을 표시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소의 구동을 나타내는 타이밍도이다.
도 3을 참조하면, 본 발명의 화소(PX)는 한 프레임 동안 히스테리시스 보상(t1 내지 t4), 초기화(t5), 문턱전압 보상 및 데이터기입(t6) 및 발광(t8) 동작을 수행한다. 발광(t8) 전에 발광소자의 초기화(t7)가 더 수행될 수 있다.
히스테리시스 보상 기간(t1 내지 t4) 동안, 화소(PX)는 초기화 및 문턱전압 보상이 반복 수행된다.
제1 기간(t1) 및 제3 기간(t3)에 제1 주사선(GIL)으로 제1 주사신호(GI)가 공급되고, 이에 따라 턴온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(Vint)이 공급된다.
그리고 제2 기간(t2)과 제4 기간(t4)에 제2 주사선(GWL)으로 제2 주사신호(GW)가 공급되고, 이에 따라 턴온된 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)가 다이오드 연결되며 제1 트랜지스터(T1)의 문턱전압을 보상한다.
제1 기간 내지 제4 기간(t1 내지 t4) 동안, 데이터신호가 화소(PX)에 인가되기 전에 제1 트랜지스터(T1)의 게이트 전극(G1)에 온 바이어스 전압이 인가되어, 제1 트랜지스터(T1)의 히스테리시스 보상이 수행된다.
다음으로, 제5 기간(t5)에 제1 주사선(GIL)으로 제1 주사신호(GI)가 공급되고, 이에 따라 턴온된 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(Vint)이 공급된다. 이때 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 제1 전극(S1)의 전압 강하를 방지한다.
이어서, 제6 기간(t6)에 제2 주사선(GWL)으로 제2 주사신호(GW)가 공급되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드 연결된다. 제1 트랜지스터(T1)가 다이오드 연결되면 제1 트랜지스터(T1)의 게이트 전극(G1)에 데이터신호(DATA) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 보상 전압이 인가된다. 이때 제1 커패시터(Cst)에는 제1 전원전압(ELVDD)과 보상 전압의 차에 대응하는 전하가 저장된다.
제7 기간(t7)에 제3 주사선(GBL)으로 제3 주사신호(GB)가 공급되고, 제7 트랜지스터(T7)가 턴온된다. 제7 트랜지스터(T7)를 통해 유기발광소자(OLED)의 화소전극으로 초기화 전압(Vint)이 공급된다.
제8 기간(t8)에 발광 제어선(EML)으로부터 공급되는 발광 제어신호(EM)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온된다. 이에 따라 제1 트랜지스터(T1)에 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압과 제1 전원전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
도 4는 비교예에 따른 도 2의 화소의 구동을 나타내는 타이밍도이다. 도 5는 박막 트랜지스터의 히스테리시스 특성을 보여주는 도면이고, 도 6은 박막 트랜지스터의 히스테리시스 특성으로 인한 표시장치의 휘도 문제를 나타내는 도면이다.
표시장치가 화상을 표시할 때 소정 색의 색끌림 현상이 발생하는데, 이는 상이한 색을 발광하는 화소(PX)(이하, '색 화소'라 함)들의 발광 시점의 차이와, 박막 트랜지스터의 히스테리시스 특성에 기인한다.
도 4의 비교예에 따른 화소 구동은 도 3의 본 발명의 실시예에 따른 화소 구동의 히스테리시스 보상(t1 내지 t4) 구간 없이, 제1 트래지스터의 초기화(t5), 문턱전압 보상 및 데이터기입(t6), 발광소자의 초기화(t7) 및 발광(t8) 동작을 수행한다.
도 5 및 도 6을 참조하면, 제2 주사선(GWL)으로 제2 주사신호(GW)가 공급될 때, 데이터 신호가 인가되면서 제1 트랜지스터(T1)의 문턱전압을 보상하게 되는데, 박막 트랜지스터의 히스테리시스 특성에 의해 이전 발광 상태가 온 상태(on state)인지 오프 상태(off state)인지에 따라 문턱전압이 달라진다.
이에 따라, 화소가 블랙을 표시하다가 화이트 표시로 바뀌는 경우, 제1 트랜지스터(T1)가 오프 상태에서 데이터신호를 인가받는 첫번째 프레임의 화이트 휘도와 제1 트랜지스터(T1)가 온 상태에서 데이터신호를 인가받는 두번째 프레임의 화이트 휘도 사이에 휘도 차이가 발생한다.
본 발명의 실시예는 박막 트랜지스터의 히스테리시스 특성에 기인한 문제점을 해소하기 위해 문턱전압 보상 전에 임의의 온 바이어스 전압을 제1 트랜지스터(T1)에 인가하여 제1 트랜지스터(T1)의 문턱전압을 동일한 방향으로 쉬프트시켜 히스테리시스를 보상한다. 바이어스 전압(Vgs)은 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압(Vgate)과 제1 전극(S1)의 전압(Vsource)의 차이(Vsource- Vgate=Vgs)를 의미한다. 온 바이어스 전압은 문턱전압(Vth)보다 큰 바이어스 전압이다.
한편, 도 3의 타이밍도에서, 제5 기간(t5)에 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(Vint)가 인가되면, 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압은 초기화 전압 인가 전의 전압과 초기화 전압의 차이가 된다. 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압은 제1 트랜지스터(T1)의 기생 커패시터에 의해 전압 강하되고, 제1 트랜지스터(T1)의 제1 전극(S1)의 전압도 전압 강하된다. 이 경우 제1 트랜지스터(T1)의 바이어스 전압이 감소한다. 이에 따라 제1 트랜지스터(T1)의 출력 전류가 감소할 수 있다.
따라서, 본 발명의 실시예는 화소(PX)의 전원선(PL)과 제1 트랜지스터(T1)의 제1 전극(S1) 사이에 전압 안정화를 위한 제2 커패시터(Cse)를 추가한다. 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 제1 전극(S1)에서의 전압 변동을 줄임으로써 온 바이어스 전압을 확보할 수 있도록 한다. 온 바이어스 전압이 높을수록 화소의 발광량이 증가하여 블랙 표시 후 화이트를 표시하는 첫번째 프레임의 휘도와 두번째 프레임의 휘도 편차를 줄일 수 있다.
또한, 색 화소별로 제2 커패시터(Cse)의 용량을 달리 설계하여 색 화소별 온 바이어스 전압을 다르게 설정할 수 있어 색 화소별 발광량을 조절할 수 있다. 이에 따라 색 화소별 출력 전류의 편차로 인한 발광 시점의 차이를 줄일 수 있다. 색 화소별 제2 커패시터(Cse)의 용량은 제2 커패시터(Cse)를 구성하는 전극들의 대향 면적을 달리함으로써 구현할 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 2에 도시된 화소의 화소회로를 나타낸 평면도이다. 도 8은 도 7의 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 평면도이다. 도 9는 도 8의 I-I' 및 II-II'를 따라 절단한 단면도이다.
기판(10)의 제1 화소영역에 제1 화소(PX1)가 배치되고, 제1 화소영역에 인접한 제2 화소영역에 제2 화소(PX2)가 배치된 예를 도시하고 있다. 도시되지 않았으나, 제2 화소영역에 인접한 제3 화소영역에 제3 화소(PX3)가 배치될 수 있다. 제1 화소(PX1) 내지 제3 화소(PX3)는 각각 도 2에 도시된 바와 같이 발광소자 및 발광소자와 연결된 화소회로를 포함한다. 도 7에서는 설명의 편의를 위해 제1 화소영역에 제1 화소(PX1)의 화소회로가 배치되고, 제2 화소영역에 제2 화소(PX2)의 화소회로가 배치된 예로 설명한다. 이하에서는 제1 화소(PX1)를 중심으로 설명하며, 이는 제2 화소(PX2) 및 제3 화소(PX3)에도 동일하게 적용된다. 제1 화소영역 내지 제3 화소영역은 제2 방향을 따라 순차적으로 배치될 수 있다.
제1 화소(PX1)는 제1 방향으로 연장되는 복수의 배선들 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선들이 교차하는 지점에 배치된다. 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 초기화선(VL) 및 발광 제어선(EML)은 제2 방향으로 연장된다. 데이터선(DL) 및 전원선(PL)은 제1 방향으로 연장된다.
화소회로의 제1 내지 제7 트랜지스터(T1 내지 T7)는 각각 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 반도체층 및 채널 영역에 대응하는 위치에 반도체층과 절연 배치된 게이트 전극을 포함한다.
반도체층은 기판(10) 상의 버퍼층(11, 도 9 참조) 상에 형성될 수 있다. 버퍼층(11)은 생략될 수 있다.
반도체층은, 예를 들어, 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 제1 내지 제7 트랜지스터(T1 내지 T7)의 반도체층은 동일층에 배치되며, 서로 연결되며 다양한 형상으로 굴곡질 수 있다. 도 2에 도시된 트랜지스터의 제1 전극 및 제2 전극은 도 3에 도시된 소스 영역 및 드레인 영역에 각각 대응한다. 이하에서는 트랜지스터의 제1 전극 및 제2 전극은 소스 영역 및 드레인 영역과 각각 혼용되어 사용될 수 있다.
반도체층과 게이트 전극 사이에는 제1 절연층(12, 도 9 참조)이 배치된다.
제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7)과 동일층에 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 및 발광 제어선(EML)이 제2 방향으로 연장되며 배치된다. 제1 내지 제7 트랜지스터(T1 내지 T7)의 게이트 전극(G1 내지 G7) 상에는 제2 절연층(13, 도 9 참조)이 배치된다.
제1 트랜지스터(T1)는 소스 영역(S1), 드레인 영역(D1), 채널 영역(C1)을 포함하는 반도체층 및 게이트 전극(G1)을 포함한다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 평면상 채널 영역(C1)과 중첩한다. 제1 트랜지스터(T1)의 반도체층은 소스 영역(S1)과 드레인 영역(D1) 사이에서 굴곡을 가짐으로써 채널 영역(C1)을 길게 형성할 수 있어, 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 트랜지스터(T1)의 반도체층의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 굴곡 있는 형상 또는 구부러진 형상과 같이 다양한 실시예가 가능하다.
제2 트랜지스터(T2)는 소스 영역(S2), 드레인 영역(D2), 채널 영역(C2)을 포함하는 반도체층 및 게이트 전극(G2)을 포함한다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 평면상 채널 영역(C2)과 중첩한다. 제2 트랜지스터(T2)의 소스 영역(S2)은 제1 절연층(12) 내지 제3 절연층(14, 도 9 참조)의 컨택홀을 통해 데이터선(DL)과 전기적으로 연결된다. 제2 트랜지스터(T2)의 드레인 영역(D2)은 제1 트랜지스터(T1)의 소스 영역(S1)과 연결된다.
제3 트랜지스터(T3)는 소스 영역(S3), 드레인 영역(D3), 채널 영역(C3)을 포함하는 반도체층 및 게이트 전극(G3)을 포함한다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 평면상 채널 영역(C3)과 중첩하고, 제2 주사선(GWL)의 일부에 의해 형성된다. 제3 트랜지스터(T3)의 소스 영역(S3)은 제1 트랜지스터(T1)의 드레인 영역(D1)과 연결되고, 드레인 영역(D3)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결전극에 의해 전기적으로 연결된다. 연결전극은 제3 트랜지스터(T3)의 드레인 영역(D3)을 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀과 제1 트랜지스터(T1)의 게이트 전극(G1)을 노출하는 제2 절연층(13) 및 제3 절연층(14)의 컨택홀을 통해 제3 트랜지스터(T3)의 드레인 영역(D3)과 제1 트랜지스터(T1)의 게이트 전극(G1)을 연결한다.
제4 트랜지스터(T4)는 소스 영역(S4), 드레인 영역(D4), 채널 영역(C4)을 포함하는 반도체층 및 게이트 전극(G4)을 포함한다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 평면상 채널 영역(C4)과 중첩하고, 제1 주사선(GIL)의 일부에 의해 형성된다. 제4 트랜지스터(T4)의 소스 영역(S4)은 연결전극에 의해 초기화선(VL)과 전기적으로 연결되고, 드레인 영역(D4)은 제3 트랜지스터(T3)의 드레인 영역(D3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 전기적으로 연결된다. 연결전극은 제4 트랜지스터(T4)의 소스 영역(S3)을 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀과 초기화선(VL)을 노출하는 제3 절연층(14)의 컨택홀을 통해 제4 트랜지스터(T4)의 소스 영역(S3)과 초기화선(VL)을 연결한다. 초기화선(VL)은 제1 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 배치된다.
제5 트랜지스터(T5)는 소스 영역(S5), 드레인 영역(D5), 채널 영역(C5)을 포함하는 반도체층 및 게이트 전극(G5)을 포함한다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 평면상 채널 영역(C5)과 중첩하고, 발광 제어선(EML)의 일부에 의해 형성된다. 제5 트랜지스터(T45)의 소스 영역(S5)은 자신의 일부를 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀을 통해 전원선(PL)과 전기적으로 연결되고, 드레인 영역(D5)은 제1 트랜지스터(T1)의 제1 전극(S1)과 연결된다.
제6 트랜지스터(T6)는 소스 영역(S6), 드레인 영역(D6), 채널 영역(C6)을 포함하는 반도체층 및 게이트 전극(G6)을 포함한다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 평면상 채널 영역(C6)과 중첩하고, 발광 제어선(EML)의 일부에 의해 형성된다. 제6 트랜지스터(T6)의 소스 영역(S6)은 제1 트랜지스터(T1)의 드레인 영역(D1)과 연결되고, 드레인 영역(D6)은 유기발광소자(OLED)의 화소전극과 전기적으로 연결된다. 제6 트랜지스터(T6)의 드레인 영역(D6)은 자신의 일부를 노출하는 제1 절연층(12) 내지 제3 절연층(14)의 컨택홀을 통해 제3 절연층(14) 상의 연결전극과 전기적으로 연결된다. 화소전극은 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된 연결전극 상부의 제4 절연층의 비아홀을 통해 연결전극과 전기적으로 연결됨으로써, 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된다.
제7 트랜지스터(T7)는 소스 영역(S7), 드레인 영역(D7), 채널 영역(C7)을 포함하는 반도체층 및 게이트 전극(G7)을 포함한다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 평면상 채널 영역(C7)과 중첩하고, 제3 주사선(GBL)의 일부에 의해 형성된다. 제7 트랜지스터(T7)의 드레인 영역(D7)은 제4 트랜지스터(T4)는 소스 영역(S4)과 연결되고, 소스 영역(S7)은 제6 트랜지스터(T6)의 드레인 영역(D6)과 연결된다.
제1 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)이다. 즉, 커패시터(Cst)의 제1 전극(Cst1)과 제1 트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다. 커패시터(Cst)의 제1 전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되어 있으며, 제1 주사선(GIL), 제2 주사선(GWL), 제3 주사선(GBL), 발광 제어선(EML)과 동일한 물질로 동일한 층에 형성된다.
제1 커패시터(Cst)의 제2 전극(Cst2)은 제2 방향으로 인접한 화소들, 즉 동일 행의 화소들의 제2 전극(Cst2)과 연결되어 있다. 제1 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1) 전체를 커버하도록 제1 전극(Cst1)과 중첩하고, 제1 트랜지스터(T1)와 평면상 및 단면상 수직으로 중첩하는 구조를 갖는다. 제1 커패시터(Cst)의 제1 전극(Cst1)과 제2 전극(Cst2) 사이의 제2 절연층(13)이 유전체층으로 기능한다. 제1 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1)의 일부를 노출하는 컨택홀에 대응하는 위치에 개구를 구비한다.
제1 커패시터(Cst)의 제2 전극(Cst2) 상에는 제3 절연층(14)이 배치된다. 제3 절연층(14) 상에 데이터선(DL) 및 전원선(PL)이 제1 방향으로 연장되며 배치된다. 전원선(PL)은 제1 커패시터(Cst)의 제2 전극(Cst2)과 일부 중첩한다.
제1 커패시터(Cst)의 제2 전극(Cst2)은 자신의 일부를 노출하는 제3 절연층(14)의 컨택홀을 통해 전원선(PL)과 전기적으로 연결된다. 이에 따라 전원선(PL)은 제1 방향의 전원선으로 기능하고, 커패시터(Cst)의 제2 전극(Cst2)은 제2 방향의 전원선으로 기능하여, 전원선(PL)은 전체적으로 메쉬(mesh) 구조를 가질 수 있다. 또한 전원선(PL)은 제5 트랜지스터(T5)의 소스 영역(S5)과 전기적으로 연결된다.
제2 커패시터(Cse)의 제1 전극(Cse1)은 제1 트랜지스터(T1)의 소스 영역의 (S1)의 적어도 일부이다. 즉, 제2 커패시터(Cse)의 제1 전극(Cse1)과 제1 트랜지스터(T1)의 소스 영역(S1)은 일체(一體)인 것으로 이해될 수 있다.
제2 커패시터(Cse)의 제2 전극(Cse2)은 제1 커패시터(Cst)의 제2 전극(Cst2)으로부터 연장되어 제1 트랜지스터(T1)의 소스 영역(S1)의 적어도 일부를 커버하는 전극층이다. 즉, 제2 커패시터(Cse)의 제2 전극(Cse2)과 제1 커패시터(Cst)의 제2 전극(Cst2)은 일체(一體)인 것으로 이해될 수 있다.
도 8 및 도 9를 참조하면, 설명의 편의상, 제1 화소(PX1)의 제1 트랜지스터(T1)와 제2 화소(PX2)의 제1 트랜지스터(T1)를 구분하기 위해 각각 상이한 도면부호를 표시하였다.
제1 화소(PX1)의 제1 트랜지스터(T1)는 소스 영역(S11), 드레인 영역(D11) 및 채널 영역(C11)을 포함하는 반도체층과, 채널 영역(C11)에 대응하게 배치된 게이트 전극(G11)을 구비한다. 제1 트랜지스터(T1)와 평면상 및 단면상 수직으로 중첩하게 제1 커패시터(Cst)와 제2 커패시터(Cse)가 구비된다.
제1 트랜지스터(T1)의 게이트 전극(G11) 상부의 전극층(111a)은 제1 트랜지스터(T1)의 게이트 전극(G11)과 중첩하는 제1 영역과 제1 트랜지스터(T1)의 소스 영역(S11)과 중첩하는 제2 영역을 포함한다.
전극층(111a)의 제1 영역은 제1 커패시터(Cst)의 제2 전극(Cst12)의 역할을 한다. 전극층(111a)의 제2 영역은 제2 커패시터(Cse)의 제2 전극(Cse12)의 역할을 한다. 전극층(111a)은 전원선(PL)과 전기적으로 연결된다.
제1 화소(PX1)의 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G11)인 제1 전극(Cst11)과 제1 전극(Cst11)에 대향하는 제2 전극(Cst12)에 의해 형성된다. 제1 화소(PX1)의 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S11)인 제1 전극(Cse11)과 제1 전극(Cse11)에 대향하는 제2 전극(Cse12)에 의해 형성된다. 제1 커패시터(Cst)의 제2 전극(Cst12) 및 제2 커패시터(Cse)의 제2 전극(Cse12)은 제3 절연층(14)의 컨택홀을 통해 전원선(PL)에 전기적으로 연결된다.
제2 화소(PX2)의 제1 트랜지스터(T1)는 소스 영역(S12), 드레인 영역(D12) 및 채널 영역(C12)을 포함하는 반도체층과, 채널 영역(C12)에 대응하게 배치된 게이트 전극(G12)을 구비한다. 제1 트랜지스터(T1)와 평면상 및 단면상 수직으로 중첩하게 제1 커패시터(Cst)와 제2 커패시터(Cse)가 구비된다.
제1 트랜지스터(T1)의 게이트 전극(G12) 상부의 전극층(111b)은 제1 트랜지스터(T1)의 게이트 전극(G12)과 중첩하는 제1 영역과 제1 트랜지스터(T1)의 소스 영역(S12)과 중첩하는 제2 영역을 포함한다.
전극층(111b)의 제1 영역은 제1 커패시터(Cst)의 제2 전극(Cst22)의 역할을 한다. 전극층(111b)의 제2 영역은 제2 커패시터(Cse)의 제2 전극(Cse22)의 역할을 한다. 전극층(111b)은 전원선(PL)과 전기적으로 연결된다.
제2 화소(PX2)의 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G12)인 제1 전극(Cst21)과 제1 전극(Cst21)에 대향하는 제2 전극(Cst22)에 의해 형성된다. 제2 화소(PX2)의 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S12)인 제1 전극(Cse21)과 제1 전극(Cse21)에 대향하는 제2 전극(Cse22)에 의해 형성된다. 제1 커패시터(Cst)의 제2 전극(Cst22) 및 제2 커패시터(Cse)의 제2 전극(Cse22)은 제3 절연층(14)의 컨택홀을 통해 전원선(PL)에 전기적으로 연결된다.
전극층(111a)과 전극층(111b)의 길이와 폭 또는 면적은 동일하다. 길이는 제2 방향 또는 제1 트랜지스터(T1)의 소스 영역(S)의 폭 방향으로의 크기이다. 폭은 제1 방향으로의 크기이다.
제2 화소(PX2)의 제2 커패시터(Cse)의 제1 전극(Cse21)의 폭(W2)은 제1 화소(PX1)의 제2 커패시터(Cse)의 제1 전극(Cse11)의 폭(W1)보다 크다. 이에 따라 제2 화소(PX2)에서 제1 트랜지스터(T1)의 소스 영역(S12)과 제2 전극(Cse22)의 중첩 영역의 면적이 제1 화소(PX1)에서 제1 트랜지스터(T1)의 소스 영역(S11)과 제2 전극(Cse12)의 중첩 영역의 면적보다 크다. 따라서, 제2 화소(PX2)의 제2 커패시터(Cse)의 용량은 제1 화소(PX1)의 제2 커패시터(Cse)의 용량보다 크다.
본 발명의 실시예는, 제1 트랜지스터(T1)의 소스 영역(S1)의 폭 조절에 의한 제2 커패시터(Cse)의 용량 차이를 이용하여 제1 화소(PX1)와 제2 화소(PX2)의 온 바이어스 편차를 유도할 수 있다. 이에 따라 제1 화소(PX1) 대비 제2 화소(PX2)에 강한 온 바이어스를 인가하여 응답속도를 더 빠르게 함으로써 화소 간 발광 지연 차이를 줄일 수 있다.
제3 화소영역에 배치된 제3 화소(PX3)의 제2 커패시터(Cse)의 용량은 제1 화소(PX1)의 제2 커패시터(Cse)의 용량 또는 제2 화소(PX2)의 제2 커패시터(Cse)의 용량과 동일 또는 상이할 수 있다. 즉, 제3 화소(PX3)의 제2 커패시터(Cse)의 제1 트랜지스터(T1)의 소스 영역(S1)의 폭은 제1 화소(PX1) 또는 제2 화소(PX2)의 제2 커패시터(Cse)의 제1 트랜지스터(T1)의 소스 영역(S1)의 폭과 동일 또는 상이할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 도 2에 도시된 화소의 화소회로를 나타낸 평면도이다. 도 11은 도 10의 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 평면도이다. 도 12는 도 11의 III-III' 및 IV-IV'를 따라 절단한 단면도이다. 이하에서는 도 7 내지 도 9와 상이한 내용을 중심으로 설명한다.
도 10을 참조하면, 제1 화소(PX1)와 제2 화소(PX2)의 제1 트랜지스터(T1)의 게이트 전극(G1) 상부의 전극층의 크기가 상이한 점에서 도 7과 차이가 있다.
도 11 및 도 12를 참조하면, 제2 화소(PX2)의 전극층(111b)의 길이(L2)는 제1 화소(PX1)의 전극층(111a)의 길이(L1)보다 길다. 제2 화소(PX2)의 전극층(111b)이 제1 트랜지스터(T1)의 게이트 전극(G12)과 소스 영역(S12)을 모두 커버하는 반면, 제1 화소(PX1)의 전극층(111a)은 제1 트랜지스터(T1)의 게이트 전극(G11)과 제1 트랜지스터(T1)의 소스 영역(S11)의 일부를 커버한다. 제1 화소(PX1)의 제1 트랜지스터(T1)의 소스 영역(S11)과 제2 화소(PX2)의 제1 트랜지스터(T1)의 소스 영역(S12)의 폭은 동일하다.
이에 따라 제2 화소(PX2)에서 제1 트랜지스터(T1)의 소스 영역(S12)과 제2 전극(Cse22)의 중첩 영역의 면적이 제1 화소(PX1)에서 제1 트랜지스터(T1)의 소스 영역(S11)과 제2 전극(Cse12)의 중첩 영역의 면적보다 크다. 따라서, 제2 화소(PX2)의 제2 커패시터(Cse)의 용량은 제1 화소(PX1)의 제2 커패시터(Cse)의 용량보다 크다.
본 발명의 실시예는, 제2 커패시터(Cse)의 제2 전극(Cse2)의 길이 또는 면적 조절에 의한 제2 커패시터(Cse)의 용량 차이를 이용하여 제1 화소(PX1)와 제2 화소(PX2)의 온 바이어스 편차를 유도할 수 있다. 이에 따라 제1 화소(PX1) 대비 제2 화소(PX2)에 강한 온 바이어스를 인가하여 응답속도를 더 빠르게 함으로써 화소 간 발광 지연 차이를 줄일 수 있다.
제3 화소영역에 배치된 제3 화소(PX3)의 제2 커패시터(Cse)의 용량은 제1 화소(PX1)의 제2 커패시터(Cse)의 용량 또는 제2 화소(PX2)의 제2 커패시터(Cse)의 용량과 동일 또는 상이할 수 있다. 즉, 제3 화소(PX3)의 제2 커패시터(Cse)의 제2 전극(Cse2)의 길이 또는 면적은 제1 화소(PX1) 또는 제2 화소(PX2)의 제2 커패시터(Cse)의 제2 전극(Cse2)의 길이 또는 면적과 동일 또는 상이할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 제1 트랜지스터(T1) 및 제1 커패시터(Cst)와 제2 커패시터(Cse)의 확대 단면도이다. 이하에서는 도 7 내지 도 12와 상이한 내용을 중심으로 설명한다.
도 13을 참조하면, 기판(10) 상의 제1 화소영역에 제1 화소(PX1)의 제1 트랜지스터(T1)가 배치되고, 제2 화소영역에 제2 화소(PX2)의 제1 트랜지스터(T1)가 배치된다.
기판(10) 상의 버퍼층(11) 상에 보조전극(AE)이 배치된다. 보조전극(AE) 상부에 제1 절연층(12)이 배치되고, 제1 절연층(12) 상부에 제1 트랜지스터(T1)의 반도체층이 배치된다. 반도체층 상부에 제2 절연층(13)이 배치되고, 제2 절연층(13) 상부에 게이트 전극이 배치된다. 게이트 전극 상부에 제3 절연층(14)이 배치되고, 제3 절연층(14) 상부에 게이트 전극과 중첩하는 전극층이 배치된다. 전극층은 제2 커패시터(Cst)의 일 전극일 수 있다.
제1 화소(PX1)의 제1 트랜지스터(T1)의 반도체층은 소스 영역(S11), 드레인 영역(D11) 및 게이트 전극(G11)에 대응하는 채널 영역(C11)을 포함한다. 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G11)인 제1 전극(Cst11)과 제1 전극(Cst11) 상부의 제2 전극(Cst12)에 의해 형성된다. 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S11)의 일부인 제1 전극(Cse11)과 제1 전극(Cse11)에 대향하는 보조전극(AE)인 제2 전극(Cse12)에 의해 형성된다. 제1 커패시터(Cst)의 제2 전극(Cst12)과 보조전극(AE)에는 동일한 전압이 인가될 수 있다. 예를 들어, 제1 커패시터(Cst)의 제2 전극(Cst12)과 보조전극(AE)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받을 수 있다. 또는 제1 커패시터(Cst)의 제2 전극(Cst12)과 보조전극(AE)에는 상이한 전압이 인가될 수 있다. 예를 들어, 제1 커패시터(Cst)의 제2 전극(Cst12)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받고, 보조전극(AE)은 별도의 정전압을 인가받을 수 있다.
제2 화소(PX2)의 제1 트랜지스터(T1)의 반도체층은 소스 영역(S12), 드레인 영역(D12) 및 게이트 전극(G12)에 대응하는 채널 영역(C12)을 포함한다. 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G12)인 제1 전극(Cst21)과 제1 전극(Cst21) 상부의 제2 전극(Cst22)에 의해 형성된다. 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S12)의 일부인 제1 전극(Cse21)과 제1 전극(Cse21)에 대향하는 보조전극(AE)인 제2 전극(Cse22)에 의해 형성된다. 제1 커패시터(Cst)의 제2 전극(Cst22)과 보조전극(AE)에는 동일한 전압이 인가될 수 있다. 예를 들어, 제1 커패시터(Cst)의 제2 전극(Cst22)과 보조전극(AE)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받을 수 있다. 또는 제1 커패시터(Cst)의 제2 전극(Cst22)과 보조전극(AE)에는 상이한 전압이 인가될 수 있다. 예를 들어, 제1 커패시터(Cst)의 제2 전극(Cst22)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받고, 보조전극(AE)은 별도의 정전압을 인가받을 수 있다.
제2 화소(PX2)의 제1 트랜지스터(T1)의 소스 영역(S12)의 폭(W2)은 제1 화소(PX1)의 제1 트랜지스터(T1)의 소스 영역(S11)의 폭(W1)보다 크다. 이에 따라 제2 화소(PX2)에서 제1 트랜지스터(T1)의 소스 영역(S12)과 제2 전극(Cse22)의 중첩 영역의 면적이 제1 화소(PX1)에서 제1 트랜지스터(T1)의 소스 영역(S11)과 제2 전극(Cse12)의 중첩 영역의 면적보다 크다. 따라서, 제2 화소(PX2)의 제2 커패시터(Cse)의 용량은 제1 화소(PX1)의 제2 커패시터(Cse)의 용량보다 크다.
도 14를 참조하면, 기판(10) 상의 제1 화소영역에 제1 화소(PX1)의 제1 트랜지스터(T1)가 배치되고, 제2 화소영역에 제2 화소(PX2)의 제1 트랜지스터(T1)가 배치된다.
도 14의 실시예는 도 13의 실시예에 도시된 제3 절연층(14) 상부의 전극층이 제1 트랜지스터(T1)의 게이트 전극과 소스 영역까지 커버하는 점에서 도 13의 실시예와 차이가 있다.
제1 화소(PX1)의 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S11)의 일부인 제1 전극(Cse11)과 제1 전극(Cse11)에 대향하는 보조전극(AE)인 제2 전극(Cse12)에 의해 형성되는 커패시터와, 제1 트랜지스터(T1)의 소스 영역(S11)의 일부인 제1 전극(Cse11)과 제1 전극(Cse11)에 대향하는 전극층의 일부인 제3 전극(Cse13)에 의해 형성되는 커패시터를 포함한다.
제2 커패시터(Cse)의 제3 전극(Cse13)과 보조전극(AE)에는 동일한 전압이 인가될 수 있다. 예를 들어, 제2 커패시터(Cse)의 제3 전극(Cse13)과 보조전극(AE)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받을 수 있다.
제2 화소(PX2)의 제2 커패시터(Cse)는 제1 트랜지스터(T1)의 소스 영역(S12)의 일부인 제1 전극(Cse21)과 제1 전극(Cse21)에 대향하는 보조전극(AE)인 제2 전극(Cse22)에 의해 형성되는 커패시터와, 제1 트랜지스터(T1)의 소스 영역(S12)의 일부인 제1 전극(Cse21)과 제1 전극(Cse21)에 대향하는 전극층의 일부인 제3 전극(Cse23)에 의해 형성되는 커패시터를 포함한다.
제2 커패시터(Cse)의 제3 전극(Cse23)과 보조전극(AE)에는 동일한 전압이 인가될 수 있다. 예를 들어, 제2 커패시터(Cse)의 제3 전극(Cse23)과 보조전극(AE)은 전원선(PL)과 전기적으로 연결되어 제1 전원전압(ELVDD)을 인가받을 수 있다.
도 14의 실시예는 제2 커패시터(Cse)의 병렬 연결을 통해 용량을 증가시킴으로써 화소에 보다 강한 온 바이어스를 인가할 수 있다.
도 15는 도 3에 도시된 화소회로에 화소전극 및 차광부재가 더 배치된 평면도이다.
도 15를 참조하면, 제1 화소영역에 배치된 제1 화소(PX1)의 화소회로 상부에 화소회로와 전기적으로 연결된 제1 화소전극(PE1)이 배치된다. 제2 화소영역에 배치된 제2 화소(PX2)의 화소회로 상부에 화소회로와 전기적으로 연결된 제2 화소전극(PE2)이 배치된다. 제1 화소전극(PE1)과 제2 화소전극(PE2)은 평면상 대각선 방향으로 인접하게 배치될 수 있다.
제1 화소전극(PE1)은 비아홀(VIA1)을 통해 제1 화소(PX1)의 제6 트랜지스터(T6)의 드레인 영역(D6)과 전기적으로 연결된다. 제1 화소전극(PE1)의 적어도 일부는 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)의 소스 영역(S3)과 드레인 영역(D3) 중 적어도 하나와 중첩된다.
제2 화소전극(PE2)은 비아홀(VIA2)을 통해 제2 화소(PX2)의 제6 트랜지스터(T6)의 드레인 영역(D6)과 전기적으로 연결된다. 제2 화소전극(PE2)의 적어도 일부는 제6 트랜지스터(T6) 및 제7 트랜지스터(T3)와 중첩된다.
화소(PX)의 제1 트랜지스터(T1)와 연결된 적어도 하나의 트랜지스터가 턴 오프 상태에서 외광에 의해 오프 전류가 발생하면, 제1 트랜지스터(T1)로 누설전류가 유입되어 색 화소간 색 편차가 발생할 수 있다.
본 발명의 실시예는 화소(PX)의 제1 트랜지스터(T1)와 연결된 적어도 하나의 트랜지스터의 외광에 노출되는 소스 영역과 드레인 영역을 화소전극 또는 차광부재에 의해 커버한다. 예를 들어, 차광부재는 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)의 소스 영역 및 드레인 영역의 적어도 일부를 커버할 수 있다. 차광부재는 화소전극의 배치에 따라 배치위치가 결정될 수 있다.
일 실시예에서, 차광부재는 반도체 소재를 포함할 수 있다. 다른 실시예에서, 차광부재는 화소 내 복수의 배선들(예를 들어, 주사선, 데이터선, 초기화선 등) 및 화소전극과 동일한 금속 물질을 포함할 수 있다.
도 15의 실시예에서, 차광부재는 단면상 화소전극(PE)과 전원선(PL) 사이에 배치된 제1 차광부재(120)를 포함할 수 있다. 제1 차광부재(120)는 이웃하는 화소(PX)들의 화소전극(PE)의 주변을 따라 제2 방향으로 지그재그로 연장된 제1 영역(120a)과 각 화소(PX)의 전원선(PL)과 평면상 중첩하며 제1 방향으로 연장된 제2 영역(120b)을 포함할 수 있다. 제1 차광부재(120)의 일부는 화소전극(PE) 및 전원선(PL)의 적어도 일부와 평면상 중첩할 수 있다. 차광부재는 초기화선(VL)과 동일층에 배치된 제2 차광부재(130)를 더 포함할 수 있다.
제1 화소전극(PX1)은 제1 화소(PX1)의 제3 트랜지스터(T3)의 소스 영역(S3)과 드레인 영역(D3)을 커버한다.
제1 차광부재(120)는 제2 화소(PX2)의 제3 트랜지스터(T3)의 소스 영역(S3)과 드레인 영역(D3)의 적어도 일부, 제4 트랜지스터(T4)의 소스 영역(S4)과 드레인 영역(D4)의 적어도 일부, 제1 화소(PX1)의 제4 트랜지스터(T4)의 소스 영역(S4)과 드레인 영역(D4)의 적어도 일부를 커버한다.
제2 차광부재(130)는 제2 트랜지스터(T2)의 소스 영역(S2) 및 드레인 영역(D2)의 적어도 일부 및 제4 트랜지스터(T4)의 소스 영역(S4)과 드레인 영역(D4)의 적어도 일부를 커버한다.
제1 차광부재(120) 및 제2 차광부재(130)는 전원선(PL)과 전기적으로 연결될 수 있다. 제1 차광부재(120) 및/또는 제2 차광부재(130)는 전원선(PL)과 연결되어 정전압을 인가받음으로써 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 주변의 다른 전기적 신호에 의해 영향받는 것을 차단할 수 있다. 즉, 제1 차광부재(120) 및 제2 차광부재(130)는 화소(PX)의 회로의 동작 특성을 향상시키킬 수 있다.
본 발명의 실시예는 화소전극 및/또는 차광부재를 이용하여 박막 트랜지스터의 소스 영역 및 드레인 영역이 외광에 노출되지 않도록 한다. 차광부재는 화소전극이 커버하지 못하는 박막 트랜지스터의 소스 영역 및 드레인 영역의 적어도 일부를 커버하도록 적절한 레이어의 적절한 위치에 배치될 수 있다.
도시되지 않았으나, 화소전극 상부에는 화소전극의 일부를 노출하는 개구를 갖는 화소정의막이 배치될 수 있다. 화소정의막의 개구에는 발광층이 배치되고, 따라서, 화소정의막의 개구는 화소전극의 발광부에 대응할 수 있다. 발광층 상부에는 화소전극에 대향하는 공통전극이 배치될 수 있다.
도 16은 본 발명의 일 실시예에 따른 표시장치의 부분 평면도이다.
도 16을 참조하면, 표시장치(1)의 표시영역(DA)에는 복수의 화소들이 배치될 수 있다. 도 16은 화소의 발광소자를 구성하는 화소전극의 발광부를 도시하며, 화소전극 하부에 배치된 화소회로는 생략하였다. 화소회로와 화소전극 사이에 적어도 하나의 절연층이 배치될 수 있다. 화소전극의 발광부 면적(이하, '발광면적'이라 함)은 화소전극의 면적에 비례할 수 있다. 화소전극의 발광면적이 화소의 개구율을 결정하므로, 이하에서는, 설명의 편의를 위해 도 16에 도시된 화소전극의 발광부 및 발광면적 각각을 화소 및 화소의 면적으로 혼용하여 설명한다.
표시장치(1)는 복수의 제1 화소(PX1)들, 복수의 제2 화소(PX2)들 및 복수의 제3 화소(PX3)들을 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 열 및 행 방향으로 소정 패턴에 따라 반복 배치될 수 있다.
제2 화소(PX2)는 이웃한 제1 화소(PX1) 및 제3 화소(PX3) 대비 작은 면적을 가질 수 있다. 제2 화소(PX2)는 녹색의 빛을 발광하는 녹색 화소(G)일 수 있다. 제2 화소(PX2)는 상호 이격되어 가상의 제1 직선(IL1) 상에 배열되어 있다. 제2 화소(PX2)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제2 화소(PX2)의 중심점을 정사각형의 중심점으로 하는 가상의 사각형(IS)의 마주보는 한 쌍의 제1 꼭지점(P1)에 제3 화소(PX3)가 위치하고 있으며, 가상의 사각형(IS)의 마주보는 한 쌍의 제2 꼭지점(P2)에 제1 화소(PX1)가 위치하고 있다. 상기 사각형(IS)은 정사각형일 수 있다.
제1 화소(PX1)는 제2 화소(PX2) 및 제3 화소(PX3)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)과 이웃하는 제2 꼭지점(P2)에 중심점이 위치하고 있다. 제1 화소(PX1)는 이웃하는 제2 화소(PX2) 대비 더 큰 면적을 가질 수 있다. 제1 화소(PX1)는 적색의 빛을 발광하는 적색 화소(R)일 수 있다. 제1 화소(PX1)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제3 화소(PX3)는 제1 화소(PX1) 및 제2 화소(PX2)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)에 중심점이 위치하고 있다. 제3 화소(PX3)는 이웃하는 제2 화소(PX2) 대비 더 큰 면적을 가질 수 있다. 또한, 제3 화소(PX3)는 제1 화소(PX1)와 상이한 면적, 예를 들어, 제3 화소(PX3)는 제1 화소(PX1) 대비 더 큰 면적을 가질 수도 있다. 다른 실시예에서, 제3 화소(PX3)는 제1 화소(PX1)와 동일한 면적을 가질 수 있다. 제3 화소(PX3)는 청색의 빛을 발광하는 청색 화소(B)일 수 있다. 제3 화소(PX3)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
복수의 제1 화소(PX1)들 및 복수의 제3 화소(PX3)들 각각은 가상의 제2 직선(IL2) 상에서 상호 교호적으로 배열되며, 이로 인해 제1 꼭지점(P1)에 중심점이 위치하는 복수의 제3 화소(PX3)들 및 제2 꼭지점(P2)에 중심점이 위치하는 복수의 제1 화소(PX1)들 각각은 제2 화소(PX2)를 둘러싸고 있다.
한편, 본 발명의 일 실시예에 따른 표시장치(1)의 화소 배열 구조에서 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각은 적색, 녹색 및 청색 각각의 색을 발광하나, 본 발명의 실시예는 이에 한정되지 않고, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각은 적색, 녹색 및 청색과 다른 색의 빛을 발광할 수 있다. 일례로, 제1 화소(PX1) 및 제3 화소(PX3) 중 하나 이상의 화소가 백색을 발광할 수 있다.
제1 화소(PX1) 내지 제3 화소(PX3) 각각은 도 2에 도시된 바와 같이 화소회로 및 화소회로와 연결된 발광소자를 포함할 수 있다.
제1 화소(PX1) 내지 제3 화소(PX3)의 화소회로는 도 7에 도시된 바와 같이 제1 방향으로 각각 제1 화소영역 내지 제3 화소영역에 배치될 수 있다. 제1 화소(PX1) 내지 제3 화소(PX3)의 발광소자는 도 15에 도시된 바와 같이 화소전극의 위치에 대응하게 배치될 수 있다.
일 실시예에서, 도 15의 제1 화소영역에 배치된 제1 화소(PX1)와 제2 화소영역에 배치된 제2 화소(PX2)는 각각 도 16에 도시된 적색 화소(R)(또는 청색 화소(B))와 녹색 화소(G)일 수 있다.
도 16에 도시된 화소 배열의 경우, 녹색 화소(G)가 적색 화소(R) 및 청색 화소(B)에 비해 구동 전류가 낮아 발광 시점이 상대적으로 늦다. 이에 따라 퍼플(purple) 색끌림 현상이 발생할 수 있다.
따라서, 본 발명의 실시예에 따라 녹색 화소(G)의 제2 커패시터(Cse)의 용량을 적색 화소(R) 및 청색 화소(B)의 제2 커패시터(Cse) 용량보다 크게 함으로써, 녹색 화소(G)의 온 바이어스 전압을 크게 하여 구동 전류를 증가시킴으로써 발광 시점의 편차를 줄일 수 있다.
예를 들어, 녹색 화소(G), 적색 화소(R) 및 청색 화소(B)의 제2 커패시터(Cse)가 동일하게 9.2fF 일 때, 녹색 화소(G), 적색 화소(R) 및 청색 화소(B)의 바이어스 전압(Vgs)은 각각 -5.67fF, -5.65fF, -5.58fF이었다. 하기 표 1은 적색 화소(R) 및 청색 화소(B)의 제2 커패시터(Cse)는 9.2fF를 유지한 상태에서, 녹색 화소(G)의 제2 커패시터(Cse) 용량 변화에 따른 바이어스 전압(Vgs)의 변화를 나타낸다.
Cse [fF] Vgs_G [V] R 대비 ΔVgs B 대비 ΔVgs
12 -5.97 -0.32 -0.39
14 -6.16 -0.51 -0.58
16 -6.33 -0.68 -0.75
18 -6.49 -0.84 -0.91
표 1로부터 녹색 화소(G)의 제2 커패시터(Cse)의 용량이 증가할수록 바이오스 전압이 증가함을 알 수 있다. 따라서, 적색 화소(R) 및 청색 화소(B)의 발광량은 유지하고 녹색 화소(G)의 발광량 증가 및 응답속도 개선에 의해 녹색 화소(G)의 발광 시점을 적색 화소(R) 및 청색 화소(B)와 근사시킬 수 있다.
본 발명의 실시예들에 따른 표시장치는 색 화소별로 구동 트랜지스터의 소스 전극에 연결된 안정화 커패시터의 대향 전극들의 면적(사이즈) 조절에 의한 용량 제어를 통해 온 바이어스 전압을 차등화한다. 이로써 색 화소별로 온 바이어스 전압을 제어하여 색 화소별로 발광량 및 발광 시점을 조절할 수 있다. 따라서, 색 화소들 간의 발광 지연 편차를 줄일 수 있어 색끌림 및/또는 색번짐을 개선할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판 상의 제1 화소 영역에 배치된, 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 반도체층 및 제1 게이트 전극을 포함하는 제1 구동 트랜지스터;
    상기 기판 상의 상기 제1 화소 영역에 인접한 제2 화소 영역에 배치된, 제2 소스 영역 및 제2 드레인 영역을 포함하는 제2 반도체층 및 제2 게이트 전극을 포함하는 제2 구동 트랜지스터;
    상기 제1 구동 트랜지스터의 제1 소스 영역의 적어도 일부와 평면상 중첩하는 제1 전극층;
    상기 제2 구동 트랜지스터의 제2 소스 영역의 적어도 일부와 평면상 중첩하는 제2 전극층;
    상기 제1 전극층과 전기적으로 연결된 제1 전원선; 및
    상기 제2 전극층과 전기적으로 연결된 제2 전원선;을 포함하고,
    상기 제2 구동 트랜지스터의 제2 소스 영역과 상기 제2 전극층의 제2 중첩 면적이 상기 제1 구동 트랜지스터의 제1 소스 영역과 상기 제1 전극층의 제1 중첩 면적보다 큰, 표시장치.
  2. 제1항에 있어서,
    상기 제2 소스 영역의 면적이 상기 제1 소스 영역의 면적보다 큰, 표시장치.
  3. 제1항에 있어서,
    상기 제2 전극층의 면적이 상기 제1 전극층의 면적보다 큰, 표시장치.
  4. 제1항에 있어서,
    상기 제1 전극층이 상기 제1 게이트 전극과 평면상 중첩하고,
    상기 제2 전극층이 상기 제2 게이트 전극과 평면상 중첩하는, 표시장치.
  5. 제1항에 있어서,
    상기 제1 전극층이 상기 제1 소스 영역의 상부층에 배치되고,
    상기 제2 전극층이 상기 제2 소스 영역의 상부층에 배치된, 표시장치.
  6. 제1항에 있어서,
    상기 제1 전극층이 상기 제1 소스 영역의 하부층에 배치되고,
    상기 제2 전극층이 상기 제2 소스 영역의 하부층에 배치된, 표시장치.
  7. 제1항에 있어서,
    상기 기판 상의 상기 제2 화소 영역에 인접한 제3 화소 영역에 배치된, 제3 소스 영역 및 제3 드레인 영역을 포함하는 제3 반도체층 및 제3 게이트 전극을 포함하는 제3 구동 트랜지스터;
    상기 제3 구동 트랜지스터의 제3 소스 영역의 적어도 일부와 평면상 중첩하는 제3 전극층; 및
    상기 제3 전극층과 전기적으로 연결된 제3 전원선;을 더 포함하고,
    상기 제3 구동 트랜지스터의 제3 소스 영역과 상기 제3 전극층의 제3 중첩 면적이 상기 제1 중첩 면적 및 상기 제2 중첩 면적 중 하나와 동일한, 표시장치.
  8. 제1항에 있어서,
    상기 기판 상의 상기 제2 화소 영역에 인접한 제3 화소 영역에 배치된, 제3 소스 영역 및 제3 드레인 영역을 포함하는 제3 반도체층 및 제3 게이트 전극을 포함하는 제3 구동 트랜지스터;
    상기 제3 구동 트랜지스터의 제3 소스 영역의 적어도 일부와 평면상 중첩하는 제3 전극층; 및
    상기 제3 전극과 전기적으로 연결된 제3 전원선;을 더 포함하고,
    상기 제3 구동 트랜지스터의 제3 소스 영역과 상기 제3 전극층의 제3 중첩 면적이 상기 제1 중첩 면적 및 상기 제2 중첩 면적과 상이한, 표시장치.
  9. 제1항에 있어서,
    상기 제1 구동 트랜지스터의 제1 소스 영역의 하부에 상기 제1 소스 영역의 적어도 일부와 평면상 중첩하는 제3 전극층; 및
    상기 제2 구동 트랜지스터의 제2 소스 영역의 하부에 상기 제2 소스 영역의 적어도 일부와 평면상 중첩하는 제4 전극층;을 더 포함하는, 표시장치.
  10. 제1항에 있어서,
    상기 제1 화소 영역에 배치된, 상기 제1 구동 트랜지스터와 연결된 적어도 하나의 제1 박막 트랜지스터;
    상기 제2 화소 영역에 배치된, 상기 제2 구동 트랜지스터와 연결된 적어도 하나의 제2 박막 트랜지스터;
    상기 제1 구동 트랜지스터와 전기적으로 연결된 제1 화소전극;
    상기 제2 구동 트랜지스터와 전기적으로 연결된 제2 화소전극; 및
    상기 제1 박막 트랜지스터 상에 배치되고 외광을 차단하는 차광부재;를 더 포함하고,
    상기 제1 화소전극의 적어도 일부는 상기 제1 박막 트랜지스터의 소스 영역 및 드레인 영역 중 적어도 하나와 평면상 중첩하고,
    상기 차광부재의 적어도 일부는 상기 제2 박막 트랜지스터의 소스 영역 및 드레인 영역 중 적어도 하나와 평면상 중첩하는, 표시장치.
  11. 제1 화소 영역과 상기 제1 화소 영역에 인접한 제2 화소 영역을 포함하는 기판; 및
    상기 기판 상의 제1 화소 영역과 제2 화소 영역에 각각 배치된 제1 화소회로 및 제2 화소회로;를 포함하고,
    상기 제1 화소회로 및 상기 제2 화소회로 각각이,
    소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 상부에 상기 채널 영역에 대응하게 배치된 게이트 전극;
    상기 게이트 전극 상부에 상기 게이트 전극과 대향하고, 전원선과 전기적으로 연결된 전극층;을 포함하고,
    상기 전극층의 적어도 일부가 상기 소스 영역과 적어도 대향하고,
    상기 제2 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적보다 큰, 표시장치.
  12. 제11항에 있어서,
    상기 제2 화소회로의 소스 영역의 폭이 상기 제1 화소회로의 소스 영역의 폭보다 큰, 표시장치.
  13. 제11항에 있어서,
    상기 제2 화소회로의 전극층의 제1 방향으로의 길이가 상기 제1 화소회로의 전극층의 상기 제1 방향으로의 길이보다 크고,
    상기 제1 방향이 상기 소스 영역의 폭 방향인, 표시장치.
  14. 제11항에 있어서,
    상기 기판에 상기 제2 화소 영역에 인접한 제3 화소 영역이 더 포함되고,
    상기 제3 화소 영역에 제3 화소회로가 배치되고,
    상기 제3 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적 및 상기 제2 화소회로의 전극층과 소스 영역의 대향 면적 중 하나와 동일한, 표시장치.
  15. 제11항에 있어서,
    상기 기판에 상기 제2 화소 영역에 인접한 제3 화소 영역이 더 포함되고,
    상기 제3 화소 영역에 제3 화소회로가 배치되고,
    상기 제3 화소회로의 전극층과 소스 영역의 대향 면적이 상기 제1 화소회로의 전극층과 소스 영역의 대향 면적 및 상기 제2 화소회로의 전극층과 소스 영역의 대향 면적과 상이한, 표시장치.
  16. 제11항에 있어서,
    상기 소스 영역의 하부에 상기 소스 영역의 적어도 일부와 대향하는 제2 전극층;을 더 포함하는, 표시장치.
  17. 제1 화소 영역과 상기 제1 화소 영역에 인접한 제2 화소 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 화소 영역에 배치된, 제1 소스 영역과 제1 드레인 영역을 포함하는 제1 반도체층 및 제1 게이트 전극을 포함하는 제1 구동 트랜지스터와, 제1 하부전극 및 제1 상부전극을 포함하는 제1 커패시터를 포함하는 제1 화소회로;
    상기 기판 상의 상기 제2 화소 영역에 배치된, 제2 소스 영역과 제2 드레인 영역을 포함하는 제2 반도체층 및 제2 게이트 전극을 포함하는 제2 구동 트랜지스터와, 제2 하부전극 및 제2 상부전극을 포함하는 제2 커패시터를 포함하는 제2 화소회로;
    상기 제1 상부전극과 전기적으로 연결된 제1 전원선; 및
    상기 제2 상부전극과 전기적으로 연결된 제2 전원선;을 포함하고,
    상기 제1 하부전극이 상기 제1 소스 영역의 적어도 일부이고,
    상기 제2 하부전극이 상기 제2 소스 영역의 적어도 일부이고,
    상기 제2 커패시터의 제2 하부전극과 제2 상부전극의 대향 면적이 상기 제1 커패시터의 제1 하부전극과 제1 상부전극의 대향 면적보다 큰, 표시장치.
  18. 제17항에 있어서,
    상기 제2 하부전극의 폭이 상기 제1 하부전극의 폭보다 큰, 표시장치.
  19. 제17항에 있어서,
    상기 제2 상부전극의 상기 제2 소스 영역의 폭 방향의 길이가 상기 제1 상부전극의 상기 제1 소스 영역의 폭 방향의 길이보다 큰, 표시장치.
  20. 제17항에 있어서,
    상기 제1 화소영역에 배치된, 상기 제1 커패시터의 제1 상부전극의 연장부와 상기 제1 구동 트랜지스터의 게이트 전극에 의해 형성된 제3 커패시터; 및
    상기 제2 화소영역에 배치된, 상기 제2 커패시터의 제2 상부전극의 연장부와 상기 제2 구동 트랜지스터의 게이트 전극에 의해 형성된 제4 커패시터;를 더 포함하는 표시장치.
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