CN110930949A - 像素电路和显示面板 - Google Patents

Abstract

本发明公开了一种像素电路和显示面板。像素电路包括第一开关模块、第二开关模块、第三开关模块、驱动模块、第一存储模块、第二存储模块和发光模块；第一开关模块的控制端与第一扫描信号输入端电连接；驱动模块用于根据控制端的电压输出驱动电流；第二开关模块的控制端与使能信号输入端电连接；发光模块用于响应驱动电流发光；第一存储模块的第一端与第一电源信号输入端电连接，第一存储模块的第二端与驱动模块的控制端电连接；第二存储模块和第三开关模块串联，并串联于驱动模块的控制端和第一电源信号输入端之间，第三开关模块的控制端与使能信号输入端电连接。本发明实施例既能够长时间维持发光模块稳定的发光，又能够避免黑团等不良问题。

Description

像素电路和显示面板

技术领域

本发明实施例涉及显示技术，尤其涉及一种像素电路和显示面板。

背景技术

随着显示技术的发展，显示面板，如OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板的应用越来越广泛。

OLED显示面板需要用像素电路驱动显示面板显示，然而，现有的OLED显示面板在显示时存在黑团问题，显示效果不佳。

发明内容

本发明提供一种像素电路和显示面板，以在低频驱动时既能够维持发光模块稳定的发光，又能够避免出现黑团等不良问题，提高显示效果。

第一方面，本发明实施例提供了一种像素电路，包括第一开关模块、第二开关模块、第三开关模块、驱动模块、第一存储模块、第二存储模块和发光模块；所述第一开关模块的控制端与第一扫描信号输入端电连接，用于根据所述第一扫描信号输入端的扫描信号将数据电压写入所述驱动模块的控制端；所述驱动模块用于根据控制端的电压输出驱动电流；所述第二开关模块的控制端与使能信号输入端电连接，所述第二开关模块用于根据使能信号输入端输入的使能信号将所述驱动模块与所述发光模块之间导通；所述发光模块用于响应所述驱动电流发光；所述第一存储模块的第一端与第一电源信号输入端电连接，所述第一存储模块的第二端与所述驱动模块的控制端电连接；第二存储模块和所述第三开关模块串联，并串联于所述驱动模块的控制端和所述第一电源信号输入端之间，所述第三开关模块的控制端与所述使能信号输入端电连接。

可选地，所述第二存储模块与所述第一存储模块的电荷存储性能相同。

可选地，所述第二存储模块的第一端与所述第三开关模块的第二端电连接，第二端与所述驱动模块的控制端电连接；所述第三开关模块的第一端与所述第一电源信号输入端电连接。

可选地，所述第一开关模块包括第一开关晶体管、所述第二开关模块包括第二开关晶体管，所述第三开关模块包括第三开关晶体管，所述驱动模块包括驱动晶体管；所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；所述第一开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第一开关晶体管的第一端与数据信号输入端电连接，所述第一开关晶体管的第二端与所述驱动晶体管的控制端电连接；所述第二开关晶体管的控制端与所述使能信号输入端电连接，所述第二开关晶体管的第一端与所述驱动晶体管的第二端电连接，所述第二开关晶体管的第二端与所述发光模块的第一电极电连接；所述驱动晶体管的第一端与所述第一电源信号输入端电连接；所述第一电容的第一端与所述第一电源信号输入端电连接，所述第一电容的第二端与所述驱动晶体管的控制端电连接；所述第二电容的第一端与所述第三开关晶体管的第二端电连接，所述第二电容的第二端与所述驱动晶体管的控制端电连接；所述第三开关晶体管的控制端与所述使能信号输入端电连接，所述第三开关晶体管的第一端与所述第一电源信号输入端电连接。

可选地，所述第一开关模块包括第一开关晶体管、所述第二开关模块包括第二开关晶体管，所述第三开关模块包括第三开关晶体管，所述驱动模块包括驱动晶体管；所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；所述像素电路还包括第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；所述第一开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第一开关晶体管的第一端与数据信号输入端电连接，所述第一开关晶体管的第二端与所述驱动晶体管的第一端电连接；所述第二开关晶体管的控制端与所述使能信号输入端电连接，所述第二开关晶体管的第一端与所述驱动晶体管的第二端电连接，所述第二开关晶体管的第二端与所述发光模块的第一电极电连接；所述第三开关晶体管的控制端与所述使能信号输入端电连接，所述第三开关晶体管的第一端与所述第一电源信号输入端电连接，所述第三开关晶体管的第二端与所述第二电容的第一端电连接；所述驱动晶体管的第一端与所述第四开关晶体管的第二端电连接；所述第一电容的第一端与所述第一电源信号输入端电连接，所述第一电容的第二端与所述驱动晶体管的控制端电连接；所述第二电容的第二端与所述驱动晶体管的控制端电连接；所述第四开关晶体管的控制端与所述使能信号输入端电连接，所述第四开关晶体管的第一端与所述第一电源信号输入端电连接；所述第五开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第五开关晶体管的第一端与所述驱动晶体管的控制端电连接，所述第五开关晶体管的第二端与所述驱动晶体管的第二端电连接；所述第六开关晶体管的控制端与第二扫描信号输入端电连接，所述第六开关晶体管的第一端所述驱动晶体管的控制端电连接，所述第六开关晶体管的第二端与初始化信号输入端电连接；所述第七开关晶体管的控制端与所述第二扫描信号输入端电连接，所述第七开关晶体管的第一端与所述初始化信号输入端电连接，所述第七开关晶体管的第二端与所述发光模块的第一电极电连接。

第二方面，本发明实施例还提供了一种显示面板，包括：基板；位于所述基板上的多个第一方面所述的像素电路。

可选地，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；所述第一电容的第一极板与所述第二电容的第一极板同层设置，所述第一电容的第一极板作为所述第一存储模块的第二端。

可选地，所述第一电容的第二极板与所述第二电容的第二极板同层设置。

可选地，所述显示面板包括依次层叠的有源层、栅极层、电容金属层以及源漏极层；所述第一电容的第二极板位于所述电容金属层，且复用为所述第三开关晶体管的第一金属电极；所述第二电容的第二极板位于所述电容金属层，且复用为所述第三开关晶体管的第二金属电极。

可选地，所述第一电容的第一极板与所述第二电容的第一极板为一体的金属结构。

本发明采用的技术方案，采用的像素电路包括第一开关模块、第二开关模块、第三开关模块、驱动模块、第一存储模块、第二存储模块和发光模块；在数据写入模块，只有第一存储模块工作，此时数据信号能够充分地写入第一存储模块，避免由于数据信号写入不充分而导致在发光阶段产生的黑团问题；同时在发光阶段，第一存储模块和第二存储模块均工作，能够使得驱动模块控制端的电压在较长时间内维持稳定，进而使得发光模块能够在较长时间内稳定发光，也即在低频驱动时能够保持发光模块稳定发光。

附图说明

图1为本发明实施例提供的一种像素电路的电路结构示意图；

图2为本发明实施例提供的又一种像素电路的电路结构示意图；

图3为本发明实施例提供的又一种像素电路的电路结构示意图；

图4为本发明实施例提供的一种时序图；

图5为本发明实施例提供的又一种像素电路的电路结构示意图；

图6为本发明实施例提供又一种时序图；

图7为本发明实施例提供的一种显示面板的结构示意图；

图8为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中提到的现有的显示面板存在黑团等不良问题，发明人经过仔细研究发现，产生此技术问题的原因在于：显示面板在低频驱动时，所采用的像素电路通常需要较大的电容以保证在发光阶段驱动晶体管栅极的电位能够保持住，然而电容较大时，在数据写入阶段，由于扫描信号的持续时间较短，电容上的数据写入会受到影响，使得数据写入不充分，黑态电压升高后容易产生黑团等不良问题，显示面板的显示效果不佳。

基于上述技术问题，本发明提出如下解决方案：

图1为本发明实施例提供的一种像素电路的电路结构示意图，参考图1，像素电路包括：第一开关模块101、第二开关模块102、第三开关模块103、驱动模块104、第一存储模块105、第二存储模块106和发光模块107；第一开关模块101的控制端A1与第一扫描信号输入端S1电连接，用于根据第一扫描信号输入端S1的扫描信号将数据电压写入驱动模块104的控制端D1；驱动模块104用于根据控制端D1的电压输出驱动电流；第二开关模块102的控制端B1与使能信号输入端EM电连接，第二开关模块102用于根据使能信号输入端EM输入的使能信号将驱动模块104与发光模块107之间导通；发光模块107用于响应驱动电流发光；第一存储模块105的第一端E1与第一电源信号输入端PVDD电连接，第一存储模块105的第二端E2与驱动模块104的控制端D1电连接；第二存储模块106与第三开关模块103串联，并串联于驱动模块104的控制端D1与第一电源信号线PVDD之间，第三开关模块103的控制端C1与使能信号输入端EM电连接。

具体地，发光模块107可为OLED或者微LED等，其为电流型发光器件，由于电流不可保持，需要像素电路以控制发光模块107在发光阶段实现稳定的发光，发光模块107的第一电极H1可为阳极，第二电极H2可为阴极，其第二电极H2与第二电源信号输入端PVEE电连接，第一电源信号输入端PVDD输入的第一电源信号可为正电压信号，第二电源信号输入端PVEE输入的第二电源信号可为负电压信号，以在发光阶段，保证发光模块发光，进而保证正常显示。当处于发光阶段时，在使能信号的作用下，第二开关模块102导通，此时驱动模块104的第二端D3与发光模块107的第一电极H1之间存在通路，也即驱动模块104输出的电流能够传输至发光模块107，进而驱动发光模块107根据驱动电流发光以实现显示。而在其他阶段，如数据写入阶段时，第二开关模块102不导通，此时驱动模块104输出的驱动电流无法传输至发光模块107，也即保证发光模块107只在发光阶段发光，避免发光模块107误发光。

以低频驱动为例进行说明，如此时显示面板的驱动频率小于60Hz，在数据写入阶段，第一开关模块101在扫描信号的作用下导通，而第二开关模块102在使能信号的作用下关断，并且此时第三开关模块103在使能信号的作用下关断，也即像素电路中仅第一存储模块105工作，如第一存储模块105可为电容，那么在数据写入阶段像素电路中的等效存储电容仅为第一存储模块105的电容值，等效存储电容较小，即使扫描信号的持续时间较短，数据也能够充分地写入第一存储模块105，不会存在写入不充分而在发光阶段产生的黑团等不良问题。在发光阶段，此时第一开关模块101在扫描信号的作用下关断，第二开关模块102和第三开关模块103在使能信号的作用下导通，此时第二存储模块106开始工作，如第二存储模块106可为电容，此时第二存储模块106并联于第一存储模块105的两端，等效于增加了像素电路中的存储电容，此时存储电容的电容值较大，放电较为缓慢，也即放电时间较长，能够使得驱动模块104控制端D1的电位维持较长的时间，也即能够使得驱动模块104输出的驱动电流在较长时间内保持稳定，进而使得发光模块107能够在较长时间内稳定发光。

本实施例的技术方案，采用的像素电路包括第一开关模块、第二开关模块、第三开关模块、驱动模块、第一存储模块、第二存储模块和发光模块；在数据写入模块，只有第一存储模块工作，此时数据信号能够充分地写入第一存储模块，避免由于数据信号写入不充分而导致黑态电压升高后在发光阶段产生的黑团等不良问题；同时在发光阶段，第一存储模块和第二存储模块均工作，能够使得驱动模块控制端的电压在较长时间内维持稳定，进而使得发光模块能够在较长时间内稳定发光，也即在低频驱动时能够保持发光模块稳定发光。

可选地，继续参考图1，第二存储模块106的第一端G1与第三开关模块103的第二端C3电连接，第二端G2与驱动模块104的控制端D1电连接；第三开关模块103的第一端C2与第一电源信号输入端PVDD电连接。

具体地，在制作显示面板各膜层结构时，可将驱动模块104的控制端D1与第一存储模块105的第二端E2同层设置，并且可利用同一金属电极来实现，换句话说，构成第二端E2的金属电极可以是构成控制端D1的金属电极延伸出的一部分电极。而将第二存储模块106的第二端G2与驱动模块104的控制端D1电连接，在制作显示面板的膜层结构时，可将第二存储模块106的第二端G2与驱动模块104的控制端D1利用同一金属电极形成，也即构成第二存储电容106的第二端G2可为构成控制端D1的金属电极延伸出的一部分电极，进而简化显示面板各膜层的设计难度，有利于降低设计成本。

需要说明的是，图2为本发明实施例提供的又一种像素电路的电路结构示意图，参考图2，与图1中所示结构不同的是，图2中第二存储模块106的第一端与第一电源信号输入端PVDD电连接，第二端G2与第三开关模块103的第一端C2电连接，第三开关模块103的第二端C3与驱动模块104的控制端D1电连接。在数据写入阶段，第三开关模块103关断，此时只有第一存储模块105工作，即使数据写入时间较短，也能够将数据充分地写入第一存储模块105，避免黑团等不良问题；在发光阶段，使能信号输入端EM输入的使能信号使得第三开关模块103导通，进而使得第一存储模块105和第二存储模块106共同工作，像素电路的等效存储电容较大，能够使得驱动模块104的控制端D1在较长时间内维持稳定的电位，也即使得发光模块107在发光阶段稳定地发光。只要使得在数据写入阶段只有第一存储模块105工作，在发光阶段第一存储模块105和第二存储模块196共同工作即可，本发明实施例对第二存储模块106和第三开关模块103的具体连接方式不做具体限定。

可选地，图3为本发明实施例提供的又一种像素电路的电路结构示意图，参考图3，第一开关模块101包括第一开关晶体管P1、第二开关模块102包括第二开关晶体管P2，第三开关模块103包括第三开关晶体管P3，驱动模块104包括驱动晶体管P4，第一存储模块105包括第一电容Cst1，第二存储模块106包括第二电容Cst2；发光模块107包括发光二极管Le；

第一开关晶体管P1的控制端作为第一开关模块101的控制端A1，第一开关晶体管P1的第一端作为第一开关模块101的第一端A2，第一开关晶体管P1的第二端作为第一开关模块101的第二端A3；第二开关晶体管P2的控制端作为第二开关模块102的控制端B1，第一端作为第二开关模块102的第一端B2，第二开关晶体管P2的第二端作为第二开关模块102的第二端B3；第三开关晶体管P3的控制端作为第三开关模块103的控制端C1，第三开关晶体管P3的第一端作为第三开关模块103的第一端C2，第三开关晶体管P3的第二端作为第三开关模块103的第二端C3；驱动晶体管P4的控制端作为驱动模块104的控制端D1，驱动晶体管P4的第一端作为驱动模块104的第一端D2，驱动晶体管P4的第二端作为驱动模块104的第二端D3；第一电容Cst1的第一端作为第一存储模块105的第一端E1，第一电容Cst1的第二端作为第一存储模块105的第二端E2；第二电容Cst2的第一端作为第二存储模块106的第一端G1，第二电容Cst2的第二端作为第二存储模块106的第二端G2；发光二极管Le的第一端作为发光模块107的第一端H1，发光二极管Le第二端作为发光模块107的第二端H2；

第一开关晶体管P1的控制端与第一扫描信号输入端S1电连接，第一开关晶体管P1的第一端与数据信号输入端Vdata电连接，第一开关晶体管P1的第二端与驱动晶体管P4的控制端电连接；第二开关晶体管P2的控制端与使能信号输入端EM电连接，第二开关晶体管P2的第一端与驱动模块P4的第二端电连接，第二开关晶体管P2的第二端与发光模块107的第一电极H1电连接；第一电容Cst1的第一端与第一电源信号输入端PVDD电连接，第一电容Cst1的第二端与驱动晶体管P4的控制端电连接；第二电容Cst2的第一端与第三开关晶体管P3的第二端电连接，第二电容Cst2的第二端与驱动晶体管P4的控制端电连接；第三开关晶体管P3的控制端与使能信号输入端EM电连接，第三开关晶体管P3的第一端与第一电源信号输入端PVDD电连接。

具体地，图4为本发明实施例提供的一种时序图，可以适用与于图3所示的像素电路，结合图3和图4对像素电路的工作过程进行说明，像素电路中的各晶体管可采用P型晶体管或者N型晶体管，只要能在其控制端控制信号的作用下将其第一端和第二端导通即可，以各晶体管均为P型晶体管为例进行说明，各晶体管的控制端为低电平信号时，晶体管的第一端和第二端导通；而晶体管的控制端为高电平信号时，晶体管的第一端和第二端之间关断；在数据写入阶段T1，第一扫描信号输入端S1输入的扫描信号为低电平，此时第一开关晶体管P1导通，数据信号输入端Vdata上的数据信号写入第一电容Cst1，由于此时使能信号输入端EM上输入的使能信号为高电平，也即第二开关晶体管P2和第三开关晶体管P3均关断，此时数据信号只写入第一电容Cst1，即使数据写入阶段T1的持续时间较短，数据信号也能够充分地写入第一电容Cst1，不会产生黑团等不良问题，并且此时驱动晶体管P4与发光二极管Le之间未导通，发光二极管Le不会误发光；在发光阶段T2，第一扫描信号输入端S1输入的扫描信号为高电平，此时第一开关晶体管P1关断，使能信号输入端EM输入的信号为低电平，即此时第二开关晶体管P2和第三开关晶体管P3均导通，一方面，驱动晶体管P4第二端输出的驱动电流传输至发光二极管Le的第一电极，进而驱动发光晶体管Le发光，另一方面，由于第三开关晶体管P3为导通状态，第二电容Cst2与第一电容Cst1均工作，且第二电容Cst2与第一电容Cst1并联，等效为增加了像素电路中等效存储电容的电容值，在发光阶段T2，由于等效存储电容较大，能够使得驱动晶体管P4的控制极在较长时间范围内维持稳定状态，也即即使发光阶段T2的持续时间较长，仍然能够维持发光二极管Le稳定的发光，在低频驱动时具有良好的显示效果。

可选地，图5为本发明实施例提供的又一种像素电路的电路结构示意图，参考图5，第一开关模块101包括第一开关晶体管P1、第二开关模块102包括第二开关晶体管P2，第三开关模块103包括第三开关晶体管P3，驱动模块104包括驱动晶体管P4，第一存储模块105包括第一电容Cst1，第二存储模块106包括第二电容Cst2；像素电路还包括第四开关晶体管P5、第五开关晶体管P6、第六开关晶体管P7和第七开关晶体管P8；

第一开关晶体管P1的控制端与第一扫描信号输入端S1电连接，第一开关晶体管P1的第一端与数据信号输入端Vdata电连接，第一开关晶体管P1的第二端与驱动晶体管P4的第一端电连接；第二开关晶体管P2的控制端与使能信号输入端EM电连接，第二开关晶体管P2的第一端与驱动晶体管P4的第二端电连接，第二开关晶体管P2的第二端与发光模块107的第一电极H1电连接；第三开关模块P3的控制端与使能信号输入端EM电连接，第三开关模块P3的第一端与第一电源信号输入端PVDD电连接，第三开关模块P3的第二端与第二电容Cst2的第一端电连接；驱动晶体管P4的第一端与第四开关晶体管P5的第二端I3电连接；第一电容Cst1的第一端与第一电源信号输入端PVDD电连接，第一电容Cst1的第二端与驱动晶体管P4的控制端电连接；第二电容Cst2的第二端与驱动晶体管P4的控制端电连接；第四开关晶体管P5的控制端I1与使能信号输入端EM电连接，第四开关晶体管P5的第一端I2与第一电源信号输入端PVDD电连接；第五开关晶体管P6的控制端J1与第二扫描信号输入端S2电连接，第五开关晶体管P6的第一端J2与驱动晶体管P4的控制端电连接，第五开关晶体管P6的第二端J3与驱动晶体管P4的第二端电连接；第六开关晶体管P7的控制端K1与第二扫描信号输入端S2电连接，第六开关晶体管P7的第一端K2与驱动晶体管P4的控制端电连接，第六开关晶体管P7的第二端K3与初始化信号输入端Vref电连接；第七开关晶体管P8的控制端L1与第二扫描信号输入端S2电连接，第七开关晶体管P8的第一端L2与初始化信号输入端Vref电连接，第七开关晶体管P8的第二端L3与发光模块107的第一电极H1电连接。

具体地，图6为本发明实施例提供的又一种时序图，可适用于图5所示的像素电路，结合图5和图6，在初始化阶段Tc，第二扫描信号输入端S2输入的扫描信号为低电平，而第一扫描信号输入端S1和使能信号输入端EM输入的信号均为高电平，此时只有第六开关晶体管P7和第七开关晶体管P8导通，初始化信号输入端Vref输入的初始化信号分别输入驱动晶体管P4的控制端以及发光二极管Le的第一电极，分别对驱动晶体管P4的控制端以及发光二极管Le的第一电极进行初始化；在数据写入阶段T1，第二扫描信号输入端S2输入的信号为高电平，第一扫描信号输入端S1输入的信号为低电平，此时数据信号输入端Vdata上输入的数据信号能够写入到驱动晶体管P4的控制端，在数据写入阶段T1中，第一开关晶体管P1、驱动晶体管P4和第五开关晶体管P6均导通，数据信号通过第一开关晶体管P1、驱动晶体管P4和第五开关晶体管P6写入第一电容Cst1，此时驱动晶体管P4控制端的电位逐渐升高，当该电位升高至驱动晶体管P4关断时，数据信号将不再写入第一电容Cst1，由此，完成了驱动晶体管P4阈值电压的补偿，使得驱动晶体管P4输出的驱动电流与驱动晶体管P4的阈值电压无关，进而提高了发光二极管Le发光的稳定性；且由于此时使能信号输入端EM上输入的使能信号为高电平，也即第三开关晶体管P3关断，此时数据信号只写入第一电容Cst1，即使数据写入阶段T1的持续时间较短，数据信号也能够充分地写入第一电容Cst1，不会产生黑团等不良问题，并且此时驱动晶体管P4与发光二极管Le之间未导通，发光二极管Le不会误发光。在发光阶段T2，第一扫描信号输入端S1、第二扫描信号输入端S2输入端信号均为高电平，而使能信号输入端EM输入的使能信号为低电平，此时第四开关晶体管P5、第二开关晶体管P2和第三开关晶体管P3均导通，一方面，驱动晶体管P4第二端输出的驱动电流传输至发光二极管Le的第一电极，进而驱动发光二极管Le发光，另一方面，由于第三开关晶体管P3为导通状态，第二电容Cst2与第一电容Cst1均工作，且第二电容Cst2与第一电容Cst1并联，等效为增加了像素电路中等效存储电容的电容值，在发光阶段T2，由于等效存储电容较大，能够使得驱动晶体管P4的控制极在较长时间范围内维持稳定状态，也即即使发光阶段T2的持续时间较长，仍然能够维持发光二极管Le稳定的发光，在低频驱动时具有良好的显示效果。

可选地，第一存储模块与第二存储模块的电荷存储性能相同。

示例性地，第一存储模块可采用第一电容Cst1，第二存储模块可采用第二电容Cst2，可设置第一电容Cst1的电容值为50fF，第二电容Cst2的电容值为50fF，在驱动频率为10Hz时，若采用现有技术中的方案，其Flicker(闪烁)值为23.3％；而采用本实施例的技术方案，其Flicker值仅为11.11％，从而极大的提高了显示面板的显示效果。

图7为本发明实施例提供的一种显示面板的结构示意图，参考图7，显示面板包括基板；位于基板上的多个如本发明任意实施例提供的像素电路。

可选地，如图7所示，第一存储模块包括第一电容Cst1，第二存储模块包括第二电容Cst2；第一电容Cst1的第一极板与第二电容Cst2的第一极板同层设置，第一电容Cst1的第一极板作为第一存储模块的第二端。

具体地，显示面板可包括依次层叠的有源层、栅极层、电容金属层、源漏极金属层以及电源金属层，形成于该膜层中的第二开关晶体管P2与发光模块107的阳极202电连接，以提供驱动电流，第二开关晶体管P2包括有源层2011，栅极2012，第一极2013以及第二极2014；第三开关晶体管P3包括有源层301，栅极302，第一极303，以及第二极304，第一极303通过过孔与位于电源金属层中的电源金属电极305连接，第三开关晶体管P3的第一极303和第二极304形成于电容金属层中。显示面板还可包括第一金属结构401、第二金属结构402以及第三金属结构403，第二金属结构402与第一金属结构401交叠，从而形成第二电容Cst2，第三金属结构403与第一金属结构401交叠，从而形成第一电容Cst1，并且第一电容Cst1的第一极板与第二电容Cst2的第一极板为一体的金属结构，也即第一电容Cst1的第一极板和第二电容Cst2的第一极板均可由第一金属结构401形成，从而简化版图设计难度；进一步地，第一金属结构401可设置于栅极层中，并可由第一晶体管P1(未示出)的控制极延伸出的一部分金属电极组成，从而更加有利于简化版图设计难度。

可选地，继续参考图7，第一电容Cst1的第二极板与第二电容Cst2的第二极板同层设置。具体地，第二金属结构402和第三金属结构403均可位于电容金属层中。并且第二金属结构402可由第三开关晶体管P3的第二极304延伸出来的一部分金属电极形成，从而不必使得第二金属结构402通过过孔与第二极304电连接，简化版图设计难度，降低设计成本。并且第三金属结构403可由第三开关晶体管P3的第一极303延伸出来的一部分金属电极形成，从而不必使得第三金属结构403通过过孔与第一极303电连接，简化版图设计难度，降低设计成本。

图8为本发明实施例提供的一种显示装置的结构示意图，参考图8，显示装置20包括本发明任意实施例提供的显示面板19，显示装置可为手机、平板、电脑或者可穿戴设备等，因其包含本发明任意实施例所提供的显示面板，因此也具有相同的有益效果，在此不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括第一开关模块、第二开关模块、第三开关模块、驱动模块、第一存储模块、第二存储模块和发光模块；

所述第一开关模块的控制端与第一扫描信号输入端电连接，用于根据所述第一扫描信号输入端的扫描信号将数据电压写入所述驱动模块的控制端；

所述驱动模块用于根据控制端的电压输出驱动电流；

所述第二开关模块的控制端与使能信号输入端电连接，所述第二开关模块用于根据使能信号输入端输入的使能信号将所述驱动模块与所述发光模块之间导通；

所述发光模块用于响应所述驱动电流发光；

所述第一存储模块电连接于第一电源信号输入端与所述驱动模块的控制端之间；

第二存储模块和所述第三开关模块串联于所述驱动模块的控制端和所述第一电源信号输入端之间，所述第三开关模块的控制端与所述使能信号输入端电连接。

2.根据权利要求1所述的像素电路，其特征在于，所述第二存储模块与所述第一存储模块的电荷存储性能相同。

3.根据权利要求1所述的像素电路，其特征在于，

所述第二存储模块的第一端与所述第三开关模块的第二端电连接，第二端与所述驱动模块的控制端电连接；

所述第三开关模块的第一端与所述第一电源信号输入端电连接。

4.根据权利要求1所述的像素电路，其特征在于，所述第一开关模块包括第一开关晶体管、所述第二开关模块包括第二开关晶体管，所述第三开关模块包括第三开关晶体管，所述驱动模块包括驱动晶体管；所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；

所述第一开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第一开关晶体管的第一端与数据信号输入端电连接，所述第一开关晶体管的第二端与所述驱动晶体管的控制端电连接；

所述第二开关晶体管的控制端与所述使能信号输入端电连接，所述第二开关晶体管的第一端与所述驱动晶体管的第二端电连接，所述第二开关晶体管的第二端与所述发光模块的第一电极电连接；

所述驱动晶体管的第一端与所述第一电源信号输入端电连接；

所述第一电容的第一端与所述第一电源信号输入端电连接，所述第一电容的第二端与所述驱动晶体管的控制端电连接；

所述第二电容的第一端与所述第三开关晶体管的第二端电连接，所述第二电容的第二端与所述驱动晶体管的控制端电连接；

所述第三开关晶体管的控制端与所述使能信号输入端电连接，所述第三开关晶体管的第一端与所述第一电源信号输入端电连接。

5.根据权利要求1所述的像素电路，其特征在于，所述第一开关模块包括第一开关晶体管、所述第二开关模块包括第二开关晶体管，所述第三开关模块包括第三开关晶体管，所述驱动模块包括驱动晶体管；所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；

所述像素电路还包括第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；

所述第一开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第一开关晶体管的第一端与数据信号输入端电连接，所述第一开关晶体管的第二端与所述驱动晶体管的第一端电连接；

所述第二开关晶体管的控制端与所述使能信号输入端电连接，所述第二开关晶体管的第一端与所述驱动晶体管的第二端电连接，所述第二开关晶体管的第二端与所述发光模块的第一电极电连接；

所述第三开关晶体管的控制端与所述使能信号输入端电连接，所述第三开关晶体管的第一端与所述第一电源信号输入端电连接，所述第三开关晶体管的第二端与所述第二电容的第一端电连接；

所述驱动晶体管的第一端与所述第四开关晶体管的第二端电连接；

所述第一电容的第一端与所述第一电源信号输入端电连接，所述第一电容的第二端与所述驱动晶体管的控制端电连接；

所述第二电容的第二端与所述驱动晶体管的控制端电连接；

所述第四开关晶体管的控制端与所述使能信号输入端电连接，所述第四开关晶体管的第一端与所述第一电源信号输入端电连接；

所述第五开关晶体管的控制端与所述第一扫描信号输入端电连接，所述第五开关晶体管的第一端与所述驱动晶体管的控制端电连接，所述第五开关晶体管的第二端与所述驱动晶体管的第二端电连接；

所述第六开关晶体管的控制端与第二扫描信号输入端电连接，所述第六开关晶体管的第一端所述驱动晶体管的控制端电连接，所述第六开关晶体管的第二端与初始化信号输入端电连接；

所述第七开关晶体管的控制端与所述第二扫描信号输入端电连接，所述第七开关晶体管的第一端与所述初始化信号输入端电连接，所述第七开关晶体管的第二端与所述发光模块的第一电极电连接。

6.一种显示面板，其特征在于，包括：

基板；

位于所述基板上的多个如权利要求1所述的像素电路。

7.根据权利要求6所述的显示面板，其特征在于，

所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；

所述第一电容的第一极板与所述第二电容的第一极板同层设置，所述第一电容的第一极板作为所述第一存储模块的第二端。

8.根据权利要求7所述的显示面板，其特征在于，

所述第一电容的第二极板与所述第二电容的第二极板同层设置。

9.根据权利要求8所述的显示面板，其特征在于，

所述显示面板包括依次层叠的有源层、栅极层、电容金属层以及源漏极层；

所述第一电容的第二极板位于所述电容金属层，且复用为所述第三开关晶体管的第一金属电极；

所述第二电容的第二极板位于所述电容金属层，且复用为所述第三开关晶体管的第二金属电极。

10.根据权利要求7所述的显示面板，其特征在于，

所述第一电容的第一极板与所述第二电容的第一极板为一体的金属结构。

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