KR20190029121A - 박막트랜지스터 및 그를 포함하는 유기발광표시장치 - Google Patents
박막트랜지스터 및 그를 포함하는 유기발광표시장치 Download PDFInfo
- Publication number
- KR20190029121A KR20190029121A KR1020170116275A KR20170116275A KR20190029121A KR 20190029121 A KR20190029121 A KR 20190029121A KR 1020170116275 A KR1020170116275 A KR 1020170116275A KR 20170116275 A KR20170116275 A KR 20170116275A KR 20190029121 A KR20190029121 A KR 20190029121A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- thin film
- film transistor
- gate
- disposed
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 153
- 239000010410 layer Substances 0.000 claims description 91
- 239000010408 film Substances 0.000 claims description 52
- 239000011229 interlayer Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims 15
- 230000000694 effects Effects 0.000 abstract description 17
- 230000005684 electric field Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000000926 separation method Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H01L27/3211—
-
- H01L27/3262—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/30—Devices specially adapted for multicolour light emission
- H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명의 일 실시예는 액티브층의 길이가 감소되더라도, 킨크효과를 억제할 수 있는 박막트랜지스터를 제공하기 위한 것으로서, 제 1 게이트전극, 상기 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 배치되는 액티브층, 및 상기 액티브층을 덮는 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극으로부터 이격되는 제 2 게이트전극을 포함하는 박막트랜지스터를 제공한다.
Description
본 발명은 박막트랜지스터 및 그를 포함하는 유기발광표시장치에 관한 것이다.
표시장치(Display Device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치들은 상호 대향 합착된 한 쌍의 기판 사이에 배치된 편광물질 또는 발광물질을 포함하는 것이 일반적이다. 그리고, 각 표시장치는 실질적으로 영상이 표시되는 표시영역에, 복수의 화소에 대응하는 복수의 화소영역을 정의하고, 각 화소영역을 구동하기 위한 박막트랜지스터 어레이 기판을 포함할 수 있다. 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 적어도 하나의 박막트랜지스터를 포함한다.
그런데, 최근 더욱 선명한 화질을 위한 표시장치의 고해상도화가 요구되고 있으며, 그로 인해 각 화소영역의 면적이 축소되는 추세이다.
특히, 3D VR 장치(3-Demension Virtual Reality Device)의 경우, 각 화소영역의 면적은 일반적인 표시장치에 비해 1/20배 이상 축소될 수 있다.
이와 같이, 각 화소영역의 면적이 축소될수록, 각 화소영역의 박막트랜지스터에 할당되는 면적이 축소된다.
한편, 박막트랜지스터가 아일랜드 형태의 액티브층을 포함하는 경우, 킨크효과(Kink Effect)가 발생될 수 있다. 특히, 박막트랜지스터의 축소된 면적에 의해 액티브층의 길이(Length)가 감소될수록, 킨크효과(Kink Effect)가 심화되는 문제점이 있다. 이러한 킨크효과로 인해, 박막트랜지스터의 소스전극과 드레인전극 사이의 전류(Ids)가 변동되는 문제점이 있다.
특히, 유기발광표시장치의 경우, 박막트랜지스터 어레이 기판은 각 화소영역에 대응하는 유기발광소자에 구동전류를 공급하는 구동트랜지스터를 포함한다. 구동트랜지스터의 소스전극과 드레인전극 사이의 전류(Ids)가 변동되면, 유기발광소자의 구동을 안정적으로 제어하기 어려운 문제점이 있다. 이에 따라, 액티브층의 길이가 감소되더라도, 킨크효과를 억제할 수 있는 박막트랜지스터가 마련될 필요가 있다.
본 발명은 화소영역의 축소된 면적에 의해, 액티브층의 길이가 감소되더라도, 킨크효과를 억제할 수 있는 박막트랜지스터 및 그를 포함하는 유기발광표시장치를 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시는 제 1 게이트전극, 상기 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 배치되는 액티브층, 및 상기 액티브층을 덮는 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극으로부터 이격되는 제 2 게이트전극을 포함하는 박막트랜지스터를 제공한다.
상기 액티브층은 상기 제 1 게이트전극에 중첩되는 제 1 채널영역, 상기 제 2 게이트전극에 중첩되는 제 2 채널영역, 상기 제 1 및 제 2 채널영역 사이에 배치되는 채널이격영역, 상기 제 1 채널영역에 인접하게 배치되는 제 1 전극영역, 및 상기 제 2 채널영역에 인접하게 배치되는 제 2 전극영역을 포함한다.
상기 제 1 및 제 2 게이트절연막은 상호 상이한 두께로 이루어질 수 있다.
상기 박막트랜지스터는 상기 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함할 수 있다.
또는, 상기 박막트랜지스터는 상기 제 1 게이트전극과 동일층에 배치되고, 상기 제 2 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함할 수 있다.
본 발명의 다른 일 예시는 표시영역에 정의된 복수의 화소영역에 대응하는 복수의 유기발광소자, 상기 각 화소영역의 유기발광소자에 구동전류를 공급하는 제 1 박막트랜지스터, 및 상기 제 1 박막트랜지스터에 턴온신호를 공급하는 제 2 박막트랜지스터를 포함하고, 상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는, 제 1 게이트전극, 상기 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 배치되는 액티브층, 및 상기 액티브층을 덮는 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극으로부터 이격되는 제 2 게이트전극을 포함하는 유기발광표시장치를 제공한다.
상기 제 1 및 제 2 게이트절연막은 상호 상이한 두께로 이루어질 수 있다.
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는 상기 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함할 수 있다.
또는, 상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는 상기 제 1 게이트전극과 동일층에 배치되고, 상기 제 2 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함할 수 있다.
상기 유기발광표시장치는 상기 제 2 박막트랜지스터의 게이트전극에 연결되는 게이트라인, 상기 제 2 박막트랜지스터의 소스전극과 드레인전극 중 어느 하나에 연결되는 데이터라인, 상기 유기발광소자에 공급되는 구동전류를 초기화하는 제 3 박막트랜지스터, 상기 제 3 박막트랜지스터의 게이트전극에 연결되는 센싱스캔라인, 및 상기 제 3 박막트랜지스터의 소스전극과 드레인전극 중 어느 하나에 연결되는 레퍼런스라인을 더 포함할 수 있다.
그리고, 상기 유기발광표시장치는 기판 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩하는 스토리지전극, 및 상기 스토리지전극을 덮는 버퍼절연막을 더 포함할 수 있다. 여기서, 상기 제 1 게이트전극은 상기 버퍼절연막 상에 배치되며, 상기 스토리지전극은 상기 제 1 박막트랜지스터와 상기 유기발광소자 사이의 노드에 연결된다.
상기 스토리지전극은 상기 제 3 박막트랜지스터의 소스전극과 드레인전극 중 나머지 다른 하나에 연결되고, 상기 백바이어스전극은 상기 게이트라인, 상기 데이터라인, 상기 센싱스캔라인, 상기 레퍼런스라인 및 상기 스토리지전극 중 어느 하나에 연결될 수 있다.
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는 상기 제 2 게이트전극을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 게이트전극을 연결하는 브릿지부를 더 포함할 수 있다.
본 발명의 일실시예에 따른 박막트랜지스터는 액티브층 하부에 배치되는 제 1 게이트전극과, 액티브층의 상부에 배치되고 제 1 게이트전극과 상호 중첩되지 않는 제 2 게이트전극을 포함한다.
이러한 제 1 및 제 2 게이트전극에 의해, 액티브층은 제 1 및 제 2 게이트전극에 중첩되는 제 1 및 제 2 채널영역과, 제 1 및 제 2 채널영역 사이에 배치되는 채널이격영역과, 양단에 배치되는 제 1 및 제 2 전극영역을 포함한다.
이로써, 제 1 및 제 2 전극영역 사이의 전계가 채널이격영역으로 분리된 제 1 및 제 2 채널영역에 각각 발생된다. 이에, 캐리어가 제 1 및 제 2 채널영역에 분산될 수 있으므로, 박막트랜지스터의 킨크효과가 억제될 수 있는 장점이 있다.
그리고, 제 1 및 제 2 게이트전극이 액티브층의 하부 및 상부에 배치됨에 따라, 제 1 및 제 2 게이트전극과 액티브층 사이에 배치되는 제 1 및 제 2 게이트절연막의 두께가 별도의 절연막을 추가하지 않더라도 용이하게 변경될 수 있는 장점이 있다. 즉, 층 간 계면이 추가되지 않더라도, 제 1및 제 2 게이트절연막의 두께가 상이해질 수 있다. 이와 같이, 제 1 및 제 2 게이트절연막의 두께가 상이하면, 제 1 및 제 2 게이트전극 각각과 액티브층 간의 간격이 상이해지므로, 캐리어 분산이 더욱 용이해질 수 있고, 그로 인해 박막트랜지스터의 킨크효과가 더욱 억제될 수 있는 장점이 있다.
도 1은 본 발명의 제 1 실시예에 따른 유기발광표시장치에 있어서, 각 화소영역의 등가회로에 대한 일 예시를 나타낸 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 도 1의 제 1, 제 2 및 제 3 박막트랜지스터의 평면에 대한 일 예시를 나타낸 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 도 2의 A-A'에 대한 단면을 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 5는 본 발명의 제 2 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 6은 일반적인 구조의 박막트랜지스터에 있어서, 액티브층의 길이가 감소된 경우의 전류-전압 특성을 나타낸 도면이다.
도 7은 도 5에 도시된 액티브층의 전계분포를 나타낸 도면이다.
도 8은 도 5에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 9는 본 발명의 제 3 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 10은 도 9에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 11은 본 발명의 제 4 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 12는 본 발명의 제 5 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 도 1의 제 1, 제 2 및 제 3 박막트랜지스터의 평면에 대한 일 예시를 나타낸 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 도 2의 A-A'에 대한 단면을 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 5는 본 발명의 제 2 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 6은 일반적인 구조의 박막트랜지스터에 있어서, 액티브층의 길이가 감소된 경우의 전류-전압 특성을 나타낸 도면이다.
도 7은 도 5에 도시된 액티브층의 전계분포를 나타낸 도면이다.
도 8은 도 5에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 9는 본 발명의 제 3 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 10은 도 9에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 11은 본 발명의 제 4 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 12는 본 발명의 제 5 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하, 본 발명의 각 실시예에 따른 박막트랜지스터 및 그를 포함하는 유기발광표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1을 참조하여, 본 발명의 제 1 실시예에 따른 유기발광표시장치에 대해 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 유기발광표시장치에 있어서, 각 화소영역의 등가회로에 대한 일 예시를 나타낸 도면이다.
유기발광표시장치는 영상이 표시되는 표시영역에 정의된 복수의 화소영역을 포함한다. 복수의 화소영역은 복수의 서브화소에 대응한다. 예시적으로, 복수의 서브화소 중 상호 이웃하고 서로 다른 색상을 표시하는 둘 이상의 서브화소는 소정의 휘도 및 색상을 표시하는 어느 하나의 화소를 구성한다.
유기발광표시장치는 상호 대향 합착되는 한 쌍의 기판 사이에 배치된 박막트랜지스터 어레이와 유기발광소자 어레이를 포함한다.
유기발광소자 어레이는 박막트랜지스터 어레이에 의해 구동되고, 복수의 화소영역에 대응하는 복수의 유기발광소자를 포함한다.
박막트랜지스터 어레이는 표시영역에 복수의 화소영역을 정의하고, 복수의 화소영역에 대응한 복수의 유기발광소자를 개별적으로 구동하기 위한 화소회로를 포함한다.
도 1에 도시한 바와 같이, 유기발광표시장치의 각 화소영역은 각 화소영역의 광을 방출하는 유기발광소자(OLED), 유기발광소자(OLED)에 구동전류를 공급하는 제 1 박막트랜지스터(T1), 제 1 박막트랜지스터(T1)의 턴온신호를 공급하는 제 2 박막트랜지스터(T2), 유기발광소자(OLED)에 공급되는 구동전류를 초기화하는 제 3 박막트랜지스터(T3) 및 제 1 박막트랜지스터(T1)의 턴온신호로 충전되는 스토리지 커패시터(Cst)를 포함한다.
구체적으로, 제 2 박막트랜지스터(T2)는 상호 교차하는 게이트라인(GL)과 데이터라인(DL)에 연결된다. 제 2 박막트랜지스터(T2)는 게이트라인(GL)의 화소스캔신호에 기초하여 턴온하면, 데이터라인(DL)의 데이터신호를 제 1 박막트랜지스터(T1)의 턴온신호로 공급한다. 이때, 제 1 노드(n1)에 공급된 제 1 박막트랜지스터(T1)의 턴온신호에 기초하여 스토리지 커패시터(Cst)가 충전된다.
제 1 박막트랜지스터(T1)는 제 1 및 제 2 전원(VDD, VSS) 사이에 유기발광소자(OLED)와 직렬 연결된다.
제 1 박막트랜지스터(T1)는 제 2 박막트랜지스터(T2)로부터 공급된 턴온신호에 기초하여 턴온하면, 유기발광소자(OLED)에 구동전류를 공급한다.
제 3 박막트랜지스터(T3)는 상호 교차하는 센싱스캔라인(SSL)과 레퍼런스라인(RL)에 연결된다. 제 3 박막트랜지스터(T3)는 센싱스캔라인(SSL)의 센싱스캔신호에 기초하여 턴온하면, 스토리지 커패시터(Cst)와 유기발광소자(OLED)와 제 1 박막트랜지스터(T1) 사이의 제 2 노드(n2)를 레퍼런스라인(RL)에 연결한다.
이러한 화소영역에 있어서, 제 1 박막트랜지스터(T1)는 턴온신호에 대응하는 크기의 구동전류를 유기발광소자(OLED)에 공급한다. 이에 따라, 유기발광소자(OLED)의 휘도를 안정적으로 제어하기 위해서는, 제 1 박막트랜지스터(T1)가 안정적인 전류-전압 특성을 갖도록 설계될 필요가 있다. 예를 들면, 제 1 박막트랜지스터(T1)는 전류-전압 특성을 저해하는 킨크효과(Kink Effect)를 억제시킬 수 있는 구조로 설계될 필요가 있다.
더불어, 안정적인 회로 구현을 위하여, 제 1 박막트랜지스터(T1)뿐만 아니라, 제 2 및 제 3 박막트랜지스터(T2, T3) 또한 안정적인 전류-전압 특성을 갖도록 설계될 필요가 있다.
특히, 박막트랜지스터가 아일랜드 형태의 액티브층을 포함하는 구조인 경우, 각 화소영역의 면적 축소에 따라 액티브층의 길이가 감소되면, 킨크효과가 심화될 수 있다. 예시적으로, 액티브층의 길이가 10㎛ 이하인 경우, 킨크효과가 심화됨으로써, 박막트랜지스터의 전류-전압특성이 저하되는 문제점이 있다.
이에 따라, 본 발명의 각 실시예에 따른 유기발광표시장치는 액티브층의 길이가 10㎛ 이하, 특히 7㎛ 이하로 축소되더라도 킨크효과(Kink Effect)를 억제할 수 있는 구조의 박막트랜지스터를 포함한다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 제 1 실시예에 따른 박막트랜지스터 및 그를 구비한 유기발광표시장치에 대해 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 도 1의 제 1, 제 2 및 제 3 박막트랜지스터의 평면에 대한 일 예시를 나타낸 도면이다. 도 3은 본 발명의 제 1 실시예에 따른 도 2의 A-A'에 대한 단면을 나타낸 도면이다. 도 4는 본 발명의 제 1 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 2에 도시한 바와 같이, 본 발명의 제 1 실시예에 따르면, 유기발광표시장치는 상호 교차하는 게이트라인(GL)과 데이터라인(DL), 상호 교차하는 센싱스캔라인(SSL)과 레퍼런스라인(RL), 및 제 1 전원(도 1의 VDD)에 연결되는 전원라인(PL)을 포함한다. 여기서, 게이트라인(GL) 및 센싱스캔라인(SSL)은 제 1 방향(도 2의 좌우방향)으로 배치되고, 데이터라인(DL), 레퍼런스라인(RL) 및 전원라인(PL)은 제 1 방향에 교차하는 제 2 방향(도 2의 상하방향)으로 배치될 수 있다.
제 1, 제 2 및 제 3 박막트랜지스터(T1, T2, T3) 각각은 반도체물질로 이루어진 액티브층(11, 21, 31), 액티브층의 채널영역에 대응하는 게이트전극(12a, 12b, 22, 32), 및 액티브층의 채널영역 양단에 배치되는 소스영역과 드레인영역에 대응하는 소스전극(13, 23, 33)과 드레인전극(14, 24, 34)을 포함한다.
제 2 박막트랜지스터(T2)에 있어서, 게이트전극(도 3의 22)은 게이트라인(GL)에 연결되고 액티브층(21)에 중첩하며, 소스전극(23)과 드레인전극(24) 중 어느 하나(도 2의 소스전극(23))는 데이터라인(DL)에 연결되고 다른 나머지 하나(도 2의 드레인전극(24))는 제 1 박막트랜지스터(T1)에 연결된다.
제 3 박막트랜지스터(T3)에 있어서, 게이트전극은 센싱스캔라인(SSL)에 연결되고 액티브층(31)에 중첩하며, 소스전극(33)과 드레인전극(34) 중 어느 하나(도 2의 소스전극(33))는 레퍼런스라인(RL)에 연결되고 다른 나머지 하나(도 2의 드레인전극(34))는 유기발광소자(도 1의 OLED)의 애노드전극(40) 및 스토리지 커패시터(도 1의 Cst)를 발생시키는 커패시터전극(50)에 연결된다.
여기서, 애노드전극(40)은 각 화소영역의 발광영역에 대응한다.
도 3에 도시한 바와 같이, 유기발광표시장치는 기판(61), 기판(61)의 전면(全面) 상에 배치되는 멀티절연막(62), 버퍼절연막(63), 제 1 게이트절연막(64), 제 2 게이트절연막(65), 제 1, 제 2, 제 3 및 제 4 층간절연막(66, 67, 68, 69)을 더 포함한다.
제 2 박막트랜지스터(T2)는 제 1 게이트절연막(64) 상에 배치되는 액티브층(21), 액티브층(21)을 덮는 제 2 게이트절연막(65) 상에 배치되고 액티브층(21)의 채널영역에 중첩되는 게이트전극(22), 제 3 층간절연막(68) 상에 배치되고 액티브층(21)의 소스영역에 연결되는 소스전극(23) 및 제 3 층간절연막(68) 상에 배치되고 액티브층(21)의 드레인영역에 연결되는 드레인전극(24)을 포함한다.
예시적으로, 게이트라인(도 2의 GL)은 게이트전극(22)와 함께 제 2 게이트절연막(65) 상에 배치될 수 있다. 그리고, 데이터라인(DL)은 제 2 층간절연막(67) 상에 배치될 수 있다.
제 2 박막트랜지스터(T2)의 드레인전극(24)은 절연막들을 관통하는 콘택홀을 통해 제 1 박막트랜지스터(T1)의 제 1 및 제 2 게이트전극(12a, 12b) 중 적어도 하나에 연결된다.
그리고, 제 1 박막트랜지스터(T1)의 제 1 및 제 2 게이트전극(12a, 12b)은 제 3 층간절연막(67) 상에 배치되는 브릿지부(12c) 및 콘택홀들을 통해 상호 연결될 수 있다.
예시적으로, 도 2 및 도 3의 도시와 같이, 브릿지부(12c)는 제 2 박막트랜지스터(T2)의 드레인전극(24)에 연속하는 패턴일 수 있다. 다만 이는 단지 예시일 뿐이며, 브릿지부(12c)는 제 2 박막트랜지스터(T2)의 드레인전극(24)와 다른 층에 배치될 수 있고, 또는 제 2 박막트랜지스터(T2)의 드레인전극(24)와 별개인 패턴으로 이루어질 수도 있다.
커패시터전극(50)은 발광영역 중 적어도 일부에 배치되며, 적어도 제 1 박막트랜지스터(T1)의 게이트전극(12a, 12b)에 중첩된다. 예시적으로, 커패시터전극(50)은 유기발광소자의 애노드전극(50), 제 1 박막트랜지스터(T1) 및 제 2 박막트랜지스터(T2) 사이의 노드(도 1의 n2)에 연결된다.
이러한 커패시터전극(50)은 적어도 제 1 박막트랜지스터(T1)의 제 1 게이트전극(12a)과 중첩한다. 이에, 스토리지 커패시터(도 1의 Cst)는 제 1 박막트랜지스터(T1)의 제 1 게이트전극(12a)과 커패시터전극(50)의 중첩영역에 대응될 수 있다.
제 1 박막트랜지스터(T1)에 있어서, 액티브층(11)은 제 2 및 제 3 박막트랜지스터(T2, T3)와 전원라인(PL)에 인접하게 배치되고, 커패시터전극(50)의 적어도 일부에 중첩된다.
제 1 박막트랜지스터(T1)는 서로 다른 층에 배치되고 상호 중첩되지 않는 제 1 및 제 2 게이트전극(12a, 12b)을 포함한다. 특히, 제 1 및 제 2 게이트전극(12a, 12b) 중 어느 하나(도 2의 제 1 게이트전극(12a))는 액티브층(11)의 하부에 배치되고, 다른 나머지 하나(도 2의 제 2 게이트전극(12b))는 액티브층(11)의 상부에 배치된다. 이러한 제 1 및 제 2 게이트전극(12a, 12b) 각각은 액티브층(11)의 하부 및 상부에 배치되는 제 1 및 제 2 게이트절연막(도 4의 64, 65)에 의해 액티브층(11)으로부터 절연된다.
제 1 박막트랜지스터(T1)의 제 1 및 제 2 게이트전극(12a, 12b) 중 적어도 하나는 제 2 박막트랜지스터(T2)에 연결된다.
그리고, 제 1 실시예에 따르면, 제 1 박막트랜지스터(T1)의 제 1 및 제 2 게이트전극(12a, 12b)은 브릿지부(12c)를 통해 상호 연결될 수 있다.
제 1 박막트랜지스터(T1)의 소스전극(13) 및 드레인전극(14) 중 어느 하나(도 2의 소스전극(13))는 전원라인(PL)에 연결되고, 다른 나머지 하나(도 2의 드레인전극(14))는 유기발광소자의 애노드전극(40)에 연결된다.
도 4에 도시한 바와 같이, 스토리지전극(50)은 멀티절연막(62) 상에 배치되고 각 화소영역의 발광영역 중 적어도 일부에 대응한다.
제 1 박막트랜지스터(T1)는 스토리지전극(50)을 덮는 버퍼절연막(63) 상에 배치되는 제 1 게이트전극(12a), 제 1 게이트전극(12a)을 덮는 제 1 게이트절연막(64) 상에 배치되는 액티브층(11), 액티브층(11)을 덮는 제 2 게이트절연막(65) 상에 배치되고 제 1 게이트전극(12a)으로부터 이격되는 제 2 게이트전극(12b)을 포함한다.
여기서, 액티브층(11)은 상호 이격되는 제 1 및 제 2 게이트전극(12a, 12b) 각각에 중첩된다.
이에 따라, 제 1 박막트랜지스터(T1)의 액티브층(11)은 제 1 게이트전극(12a)에 중첩되는 제 1 채널영역(CA1), 제 2 게이트전극(12b)에 중첩되는 제 2 채널영역(CA2), 제 1 및 제 2 채널영역(CA1, CA2) 사이에 배치되는 채널이격영역(GA), 제 1 채널영역(CA1)에 인접한 제 1 전극영역(EA1) 및 제 2 채널영역(CA2)에 인접한 제 2 전극영역(EA2)을 포함한다.
그리고, 제 1 박막트랜지스터(T1)는 제 3 층간절연막(68) 상에 배치되는 소스전극(13) 및 드레인전극(14)을 더 포함한다. 소스전극(13) 및 드레인전극(14) 중 어느 하나(도 4의 소스전극(13))는 액티브층(11)의 제 1 전극영역(EA1)에 연결되고, 다른 나머지 하나(도 4의 드레인전극(14))는 액티브층(11)의 제 2 전극영역(EA2)에 연결된다.
그리고, 제 1 박막트랜지스터(T1)의 소스전극(13) 및 드레인전극(14) 중 어느 하나(도 4의 소스전극(13))는 전원라인(PL)에 연결되고, 다른 나머지 하나(도 4의 드레인전극(14))는 유기발광소자의 애노드전극(40)에 연결된다.
예시적으로, 전원라인(PL)은 제 2 층간절연막(68) 상에 배치될 수 있다. 그리고, 유기발광소자의 애노드전극(40)은 소스전극(13) 및 드레인전극(14)을 덮는 제 4 층간절연막(69) 상에 배치될 수 있다.
이상과 같이, 본 발명의 제 1 실시예에 따르면, 각 화소영역에 대응하는 유기발광소자에 구동전류를 공급하는 제 1 박막트랜지스터(T1)는 액티브층(11)의 상부 및 하부에 배치되고 상호 이격되는 제 1 및 제 2 게이트전극(12a, 12b)을 포함한다.
이러한 제 1 및 제 2 게이트전극(12a, 12b)으로 인해, 액티브층(11)은 채널이격영역(GA)으로 분리된 제 1 및 제 2 채널영역(CA1, CA2)을 포함하는 구조로 이루어진다. 이에 따라, 액티브층(11)의 전계가 제 1 및 제 2 채널영역 CA1, CA2)으로 분리되므로, 액티브층(11)에서의 캐리어 밀집 현상이 완화될 수 있고, 그로 인해 킨크효과가 억제될 수 있다.
한편, 도 4의 도시와 같이, 제 1 실시예에 따른 박막트랜지스터(T1)에 있어서, 제 1 게이트절연막(64)에 의한 제 1 게이트전극(12a)과 액티브층(11) 간의 제 1 이격거리(TH1)는, 제 2 게이트절연막(64, 65)에 의한 제 2 게이트전극(12a, 12b)과 액티브층(11) 간의 제 2 이격거리(TH2)와 동일하다.
예시적으로, 제 1 및 제 2 이격거리(TH1, TH2)는 1000Å일 수 있다.
이와 달리, 제 1 및 제 2 이격거리(TH1, TH2)는 서로 상이할 수도 있다.
즉, 제 1 및 제 2 게이트전극(12a, 12b)이 액티브층(11)의 하부 및 상부에 배치됨에 따라, 제 1 및 제 2 게이트절연막(64, 65)의 두께 조절을 통해, 서로 상이한 제 1 및 제 2 이격거리(TH1, TH2)를 용이하고 간단하게 설계할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 5에 도시한 바와 같이, 제 2 실시예에 따른 박막트랜지스터(T1)는 제 1 게이트절연막(64)에 의한 제 1 게이트전극(12a)과 액티브층(11) 간의 제 1 이격거리(TH1)는, 제 2 게이트절연막(64, 65)에 의한 제 2 게이트전극(12a, 12b)과 액티브층(11) 간의 제 2 이격거리(TH2)와 상이하다는 점을 제외하면, 도 2 내지 도 4에 도시된 제 1 실시예와 동일하므로, 이하에서는 중복 설명을 생략한다.
도 5에 도시한 바와 같이, 제 1 게이트절연층(64)의 두께가 제 2 게이트절연층(65)의 두께와 상이하면, 제 1 및 제 2 이격거리(TH1', TH2')가 서로 상이해진다.
예시적으로, 제 1 이격거리(TH1')의 두께는 3000Å이고, 제 2 이격거리(TH2')의 두께는 1000Å일 수 있다. 다만, 이는 단지 예시일 뿐이며, 제 1 및 제 2 이격거리(TH1', TH2')가 서로 상이하다면, 본 발명의 제 2 실시예에 해당될 수 있다. 즉, 제 1 이격거리(TH1')가 제 2 이격거리(TH2')보다 작을 수도 있다.
이와 같이 하면, 제 1 및 제 2 게이트전극(12a, 12b)이 액티브층(11)에 미치는 영향이 상이해지므로, 제 1 및 제 2 채널영역(CA1, CA2)에 의한 전계 분산 효과가 더욱 향상될 수 있다. 그러므로, 킨크효과가 더욱 강하게 억제될 수 있다.
도 6은 일반적인 구조의 박막트랜지스터에 있어서, 액티브층의 길이가 축소된 경우의 전류-전압 특성을 나타낸 도면이다. 도 7은 도 5에 도시된 액티브층의 전계분포를 나타낸 도면이다. 도 8은 도 5에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 6, 도 7 및 도 8은 액티브층의 길이가 7㎛인 경우에 있어서, 박막트랜지스터의 전류-전압특성에 대한 시뮬레이션 결과를 나타낸다.
도 6은 아일랜드 형태의 액티브층, 및 액티브층 상부에 배치되는 게이트전극을 포함하는 구조로 이루어지는 일반적인 박막트랜지스터에 대응한다.
도 7 및 도 8은 본 발명의 제 1 및 제 2 실시예와 같이, 아일랜드 형태의 액티브층(11), 및 액티브층(11) 하부와 상부에 배치되는 제 1 게이트전극(12a)과 제 2 게이트전극(12b)을 포함하는 구조의 박막트랜지스터에 대응한다.
도 6 및 도 8 각각에서, 적색 그래프(g1)는 제 1 게이트전압에 대응하고, 녹색 그래프(g2)는 제 1 게이트전압보다 낮은 제 2 게이트전압에 대응하며, 청색 그래프(g3)는 제 2 게이트전압보다 낮은 제 3 게이트전압에 대응한다. (g1>g2>g3)
도 6에 도시한 바와 같이, 일반적인 구조의 박막트랜지스터에 있어서, 액티브층의 길이가 7㎛ 이하가 되면, 킨크효과로 인해 채널에 대한 드레인전압의 영향이 커진다.
이로써, 도 6의 UI부분과 같이, 드레인전압이 임계 이상(예를 들면, 약 6V 이상)으로 증가되면, 전류가 불안정하게 다시 상승할 수 있다.
이러한 구조의 박막트랜지스터를 이용하여 유기발광소자의 구동전류를 공급하는 경우, 유기발광소자의 휘도가 안정적으로 제어되기 어려운 문제점이 있다.
그에 반해, 본 발명의 제 1 및 제 2 실시예에 따르면, 박막트랜지스터는 액티브층(11) 하부와 상부에 배치되는 제 1 게이트전극(12a)과 제 2 게이트전극(12b)을 포함한다.
이에 따라, 도 7에 도시한 바와 같이, 액티브층(11)은 제 1 및 제 2 게이트전극(도 5의 12a, 12b)에 중첩되고 상호 이격되는 제 1 및 제 2 채널영역 CA1, CA2)을 포함한다. 그러므로, 채널에 대응하는 액티브층(11)의 전계는 제 1 채널영역(CA1)과 제 2 채널영역(CA2)으로 분산될 수 있다.
참고로, 도 7의 도시에 있어서, 제 1 채널영역(CA1)에 인접한 제 1 전극영역(도 5의 EA1; 도 5의 좌측)은 드레인전극(도 5의 14)에 연결되고, 제 2 채널영역(CA2)에 인접한 제 2 전극영역(도 5의 EA2; 도 5의 우측)은 소스전극(도 4의 13)에 연결된다.
이와 같이, 액티브층(11)의 전계가 제 1 채널영역(CA1)과 제 2 채널영역(CA2)으로 분산됨에 따라, 드레인전극(도 5의 14)에 연결된 인접한 제 1 전극영역(도 5의 EA1; 도 5의 좌측)에 캐리어가 밀집되는 정도가 완화될 수 있다.
따라서, 도 8에 도시한 바와 같이, 서로 다른 게이트전압(g1, g2, g3) 각각에 있어서, 드레인전압이 임계 이상(예를 들면, 약 6V 이상) 증가하더라도, 킨크효과에 따른 전류 상승이 도 6의 UI 부분에 비해 완화되는 것을 확인할 수 있다.
이상과 같이, 본 발명의 제 1 및 제 2 실시예에 따르면, 박막트랜지스터(T1)는 액티브층(11)의 상부와 하부에 배치되고 평면 상에서 상호 중첩되지 않는 제 1 및 제 2 게이트전극(12a, 12b)을 포함한다.
이에, 액티브층(11)은 제 1 및 제 2 게이트전극(12a, 12b)에 대응하는 제 1 및 제 2 채널영역(CA1, CA2)과, 이들 사이의 채널이격영역(GA)을 포함한다.
즉, 제 1 및 제 2 게이트전극(12a, 12b)에 의해, 액티브층(11)의 전계가 제 1 및 제 2 채널영역(CA1, CA2)으로 분산될 수 있다. 그러므로, 액티브층(11)의 길이가 감소되더라도 킨크효과가 억제될 수 있다. 이로써, 화소영역의 면적이 축소되더라도 박막트랜지스터(T1)의 전류-전압특성 저하가 방지될 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 박막트랜지스터(T1)는 제 1 및 제 2 게이트전극(12a, 12b) 중 어느 하나에 중첩하는 백바이어스전극을 더 포함할 수 있다. 이와 같이 하면, 백바이어스전극에 의해 기생 커패시터 등의 영향이 감소되어, 액티브층의 전계가 더욱 안정될 수 있는 장점이 있다.
도 9는 본 발명의 제 3 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다. 도 10은 도 9에 도시된 제 1 박막트랜지스터의 전류-전압 특성을 나타낸 도면이다.
도 9에 도시한 바와 같이, 제 3 실시예에 따른 박막트랜지스터(T1)는 제 2 게이트전극(12b)과 동일층에 배치되고 제 1 게이트전극(12a)의 적어도 일부에 중첩되는 제 1 백바이어스전극(15a)을 더 포함하는 점을 제외하면, 제 1 및 제 2 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
도 9에 도시한 바와 같이, 제 3 실시예에 따르면, 박막트랜지스터(T1)는 제 1 백바이어스전극(15a)을 더 포함한다.
여기서, 제 1 백바이어스전극(15a)은 플로팅상태가 되지 않도록, 스토리지전극(50), 게이트라인(GL), 데이터라인(DL), 센싱스캔라인(SSL), 전원라인(PL) 및 레퍼런스라인(RL) 중 어느 하나에 연결될 수 있다.
제 1 백바이어스전극(15a)은 제 2 게이트전극(12b)과 동일하게 제 2 게이트절연막(65) 상에 배치된다. 그리고, 제 1 백바이어스전극(15a)은 제 1 게이트전극(12a)의 적어도 일부에 중첩된다.
이상과 같이, 제 3 실시예에 따르면, 제 1 백바이어스전극(15a)을 더 포함함에 따라, 제 1 백바이어스전극(15a)에 대응하는 적어도 제 1 채널영역(CA1)의 전계가 안정될 수 있다. 이로써, 박막트랜지스터의 포화영역(saturation area)이 증가될 수 있다.
즉, 도 10에 도시한 바와 같이, 제 1 게이트전압(g1)에 있어서, 드레인전압이 약 2V가 되는 시점에, 드레인전압에 대응하는 드레인전류가 포화(saturation)되는 것을 확인할 수 있다.
그에 반해, 도 8의 도시를 비교하면, 제 1 게이트전압(g1)에 있어서, 드레인전압이 약 4V가 되는 시점에, 드레인전압에 대응하는 드레인전류가 포화되는 것을 확인할 수 있다.
이상과 같이, 제 1 백바이어스전극(15a)을 더 포함하는 경우, 액티브층의 전계가 더욱 안정될 수 있으므로, 드레인전압에 대응하는 드레인전류가 포화되기까지의 시간이 감소되는 것을 확인할 수 있다.
한편, 제 3 실시예와 달리, 백바이어스전극은 제 2 게이트전극(12b)과 중첩될 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 11에 도시한 바와 같이, 제 4 실시예에 따른 박막트랜지스터(T1)는 제 1 게이트전극(12a)과 동일층에 배치되고 제 2 게이트전극(12b)의 적어도 일부에 중첩되는 제 2 백바이어스전극(15b)을 더 포함하는 점을 제외하면, 제 1 및 제 2 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
제 2 백바이어스전극(15b)은 플로팅상태가 되지 않도록, 스토리지전극(50), 게이트라인(GL), 데이터라인(DL), 센싱스캔라인(SSL), 전원라인(PL) 및 레퍼런스라인(RL) 중 어느 하나에 연결될 수 있다.
또는, 제 3 및 제 4 실시예와 달리, 박막트랜지스터(T1)는 제 1 및 제 2 백바이어스전극(15a, 15b)을 모두 포함할 수도 있다.
도 12는 본 발명의 제 5 실시예에 따른 도 2의 B-B'에 대한 단면을 나타낸 도면이다.
도 12에 도시한 바와 같이, 제 5 실시예에 따른 박막트랜지스터(T1)는 제 1 및 제 2 백바이어스전극(15a, 15b)을 모두 포함하는 점을 제외하면, 제 1 및 제 2 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
제 1 및 제 2 백바이어스전극(15a, 15b) 각각은 플로팅상태가 되지 않도록, 스토리지전극(50), 게이트라인(GL), 데이터라인(DL), 센싱스캔라인(SSL), 전원라인(PL) 및 레퍼런스라인(RL) 중 어느 하나에 연결될 수 있다. 여기서, 제 1 및 제 2 백바이어스전극(15a, 15b)은 어느 하나의 라인 또는 전극에 동일하게 연결되거나 상호 연결될 수 있고, 또는 서로 다른 라인 또는 전극에 연결될 수 있다.
한편, 이상에서는, 박막트랜지스터(T1)의 제 1 및 제 2 게이트전극(12a, 12b)가 브릿지부(12c)를 통해 상호 연결되는 것만을 설명하였으나, 이는 단지 예시일 뿐이며, 박막트랜지스터(T1)의 용도 및 설계자의 의도에 따라, 박막트랜지스터(T1)는 제 1 및 제 2 게이트전극(12a, 12b) 사이를 연결하는 브릿지부(12c)를 포함하지 않을 수도 있다.
이상과 같이, 본 발명의 각 실시예에 따른 박막트랜지스터(T1)는 액티브층(11)을 사이에 둔 서로 다른 층에 배치되고 서로 중첩되지 않는 제 1 및 제 2 게이트전극(12a, 12b)을 포함한다. 이에 따라, 액티브층(11)의 전계를 분산시킬 수 있으므로, 액티브층(11)의 길이가 감소되더라도 킨크효과를 억제할 수 있다. 이로써, 박막트랜지스터(T1)의 전압-전류특성이 저하되는 것을 방지할 수 있다. 이러한 박막트랜지스터(T1)를 포함하는 유기발광표시장치의 경우, 박막트랜지스터(T1)의 킨크효과에 따른 화질 저하가 방지될 수 있으므로, 고해상도 및 초고해상도로 설계되기에 유리한 장점이 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
T1, T2, T3: 제 1, 제 2, 제 3 박막트랜지스터
11, 21, 31: 액티브층
12a, 12b: 제 1 및 제 2 게이트전극
12c: 브릿지부
13, 23, 33: 소스전극
14, 24, 34: 드레인전극
40: OLED의 애노드전극
50: 스토리지전극
11, 21, 31: 액티브층
12a, 12b: 제 1 및 제 2 게이트전극
12c: 브릿지부
13, 23, 33: 소스전극
14, 24, 34: 드레인전극
40: OLED의 애노드전극
50: 스토리지전극
Claims (17)
- 제 1 게이트전극;
상기 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 배치되는 액티브층; 및
상기 액티브층을 덮는 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극으로부터 이격되는 제 2 게이트전극을 포함하는 박막트랜지스터.
- 제 1 항에 있어서,
상기 액티브층은
상기 제 1 게이트전극에 중첩되는 제 1 채널영역;
상기 제 2 게이트전극에 중첩되는 제 2 채널영역;
상기 제 1 및 제 2 채널영역 사이에 배치되는 채널이격영역;
상기 제 1 채널영역에 인접하게 배치되는 제 1 전극영역; 및
상기 제 2 채널영역에 인접하게 배치되는 제 2 전극영역을 포함하는 박막트랜지스터.
- 제 2 항에 있어서,
상기 제 1 및 제 2 게이트절연막은 상호 상이한 두께로 이루어지는 박막트랜지스터.
- 제 2 항에 있어서,
상기 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함하는 박막트랜지스터.
- 제 2 항에 있어서,
상기 제 1 게이트전극과 동일층에 배치되고, 상기 제 2 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함하는 박막트랜지스터.
- 제 2 항에 있어서,
상기 제 2 게이트전극을 덮는 층간절연막 상에 배치되는 소스전극과 드레인전극을 더 포함하고,
상기 소스전극과 드레인전극 중 어느 하나는 상기 제 1 전극영역에 연결되고, 다른 나머지 하나는 상기 제 2 전극영역에 연결되는 박막트랜지스터.
- 제 6 항에 있어서,
상기 층간절연막 상에 배치되고, 상기 제 1 및 제 2 게이트전극을 연결하는 브릿지부를 더 포함하는 박막트랜지스터.
- 표시영역에 정의된 복수의 화소영역에 대응하는 복수의 유기발광소자;
상기 각 화소영역의 유기발광소자에 구동전류를 공급하는 제 1 박막트랜지스터; 및
상기 제 1 박막트랜지스터에 턴온신호를 공급하는 제 2 박막트랜지스터를 포함하고,
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는,
제 1 게이트전극;
상기 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 배치되는 액티브층; 및
상기 액티브층을 덮는 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극으로부터 이격되는 제 2 게이트전극을 포함하는 유기발광표시장치.
- 제 8 항에 있어서,
상기 액티브층은
상기 제 1 게이트전극에 중첩되는 제 1 채널영역;
상기 제 2 게이트전극에 중첩되는 제 2 채널영역;
상기 제 1 및 제 2 채널영역 사이에 배치되는 채널이격영역;
상기 제 1 채널영역에 인접하게 배치되는 제 1 전극영역; 및
상기 제 2 채널영역에 인접하게 배치되는 제 2 전극영역을 포함하는 유기발광표시장치.
- 제 9 항에 있어서,
상기 제 1 및 제 2 게이트절연막은 상호 상이한 두께로 이루어지는 유기발광표시장치.
- 제 9 항에 있어서,
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는
상기 제 2 게이트절연막 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함하는 유기발광표시장치.
- 제 9 항에 있어서,
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는
상기 제 1 게이트전극과 동일층에 배치되고, 상기 제 2 게이트전극의 적어도 일부에 중첩되는 백바이어스전극을 더 포함하는 유기발광표시장치.
- 제 11 항 또는 제 12 항에 있어서,
상기 제 2 박막트랜지스터의 게이트전극에 연결되는 게이트라인;
상기 제 2 박막트랜지스터의 소스전극과 드레인전극 중 어느 하나에 연결되는 데이터라인;
상기 유기발광소자에 공급되는 구동전류를 초기화하는 제 3 박막트랜지스터;
상기 제 3 박막트랜지스터의 게이트전극에 연결되는 센싱스캔라인; 및
상기 제 3 박막트랜지스터의 소스전극과 드레인전극 중 어느 하나에 연결되는 레퍼런스라인을 더 포함하는 유기발광표시장치.
- 제 13 항에 있어서,
기판 상에 배치되고, 상기 제 1 게이트전극의 적어도 일부에 중첩하는 스토리지전극; 및
상기 스토리지전극을 덮는 버퍼절연막을 더 포함하고,
상기 제 1 게이트전극은 상기 버퍼절연막 상에 배치되며,
상기 스토리지전극은 상기 제 1 박막트랜지스터와 상기 유기발광소자 사이의 노드에 연결되는 유기발광표시장치.
- 제 14 항에 있어서,
상기 스토리지전극은 상기 제 3 박막트랜지스터의 소스전극과 드레인전극 중 나머지 다른 하나에 연결되고,
상기 백바이어스전극은 상기 게이트라인, 상기 데이터라인, 상기 센싱스캔라인, 상기 레퍼런스라인 및 상기 스토리지전극 중 어느 하나에 연결되는 유기발광표시장치.
- 제 9 항에 있어서,
상기 제 1 및 제 2 박막트랜지스터 중 적어도 상기 제 1 박막트랜지스터는
상기 제 2 게이트전극을 덮는 층간절연막 상에 배치되고 상기 제 1 및 제 2 게이트전극을 연결하는 브릿지부를 더 포함하는 유기발광표시장치.
- 제 16 항에 있어서,
상기 제 1 박막트랜지스터는
상기 층간절연막 상에 배치되는 소스전극과 드레인전극을 더 포함하고,
상기 소스전극과 드레인전극 중 어느 하나는 상기 제 1 전극영역에 연결되고, 다른 나머지 하나는 상기 제 2 전극영역에 연결되는 유기발광표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170116275A KR102467322B1 (ko) | 2017-09-12 | 2017-09-12 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170116275A KR102467322B1 (ko) | 2017-09-12 | 2017-09-12 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190029121A true KR20190029121A (ko) | 2019-03-20 |
| KR102467322B1 KR102467322B1 (ko) | 2022-11-14 |
Family
ID=66036701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170116275A KR102467322B1 (ko) | 2017-09-12 | 2017-09-12 | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102467322B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070047400A (ko) * | 2005-11-02 | 2007-05-07 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터 |
| US20080283923A1 (en) * | 2007-05-15 | 2008-11-20 | Au Optronics Corporation | Semiconductor device and manufacturing method thereof |
| US20110284851A1 (en) * | 2010-05-21 | 2011-11-24 | Chimei Innolux Corporation | System for displaying images |
| KR20160069369A (ko) * | 2014-12-08 | 2016-06-16 | 엘지디스플레이 주식회사 | 브릿지 배선을 갖는 표시장치 및 그 제조방법 |
| KR20170024718A (ko) * | 2015-08-26 | 2017-03-08 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
-
2017
- 2017-09-12 KR KR1020170116275A patent/KR102467322B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070047400A (ko) * | 2005-11-02 | 2007-05-07 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터 |
| US20080283923A1 (en) * | 2007-05-15 | 2008-11-20 | Au Optronics Corporation | Semiconductor device and manufacturing method thereof |
| US20110284851A1 (en) * | 2010-05-21 | 2011-11-24 | Chimei Innolux Corporation | System for displaying images |
| KR20160069369A (ko) * | 2014-12-08 | 2016-06-16 | 엘지디스플레이 주식회사 | 브릿지 배선을 갖는 표시장치 및 그 제조방법 |
| KR20170024718A (ko) * | 2015-08-26 | 2017-03-08 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102467322B1 (ko) | 2022-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10559256B2 (en) | Pixel driver circuitry for a display device | |
| US9397124B2 (en) | Organic light-emitting diode display with double gate transistors | |
| CN109659334B (zh) | 显示装置和电子设备 | |
| KR101990226B1 (ko) | 향상된 개구율을 갖는 유기 발광 다이오드 디스플레이 | |
| US11942032B2 (en) | Display apparatus including power line comprising first power line in first direction and second power line in second direction | |
| KR20190046414A (ko) | 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치 | |
| CN113823639B (zh) | 显示面板及显示装置 | |
| EP4064357A1 (en) | Display panel and manufacturing method therefor, and display device | |
| US9209227B2 (en) | Organic electroluminescence display panel and organic electroluminescence display apparatus | |
| KR102513840B1 (ko) | 표시패널 | |
| KR20150078344A (ko) | 유기전계발광표시장치 | |
| KR102443127B1 (ko) | 구동 박막트랜지스터 및 이를 포함하는 유기발광표시장치 | |
| JP6506973B2 (ja) | 表示装置 | |
| US20220199733A1 (en) | Display substrate and display device | |
| KR101319319B1 (ko) | 유기 전계발광소자 | |
| KR102584150B1 (ko) | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 | |
| KR102612371B1 (ko) | 표시장치 | |
| WO2022160255A1 (en) | Array substrate and display apparatus | |
| KR102467322B1 (ko) | 박막트랜지스터 및 그를 포함하는 유기발광표시장치 | |
| CN115039165B (zh) | 阵列基板和显示设备 | |
| US12035581B2 (en) | Display panel, method for manufacturing display panel, and display device | |
| US20220130945A1 (en) | Display Panel and Display Apparatus Using the Same | |
| KR102536731B1 (ko) | 유기발광표시장치 | |
| US20220131114A1 (en) | Display device and method of manufacturing the same | |
| KR102447694B1 (ko) | 표시장치용 어레이기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |