KR20190010136A - 이미지 센서 - Google Patents
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Abstract
이미지 센서를 제공한다. 이 이미지 센서는 반도체 기판 상에 배치되며 개구부를 갖는 절연 패턴; 상기 절연 패턴의 상기 개구부 내에 배치되는 컬러 필터; 상기 컬러 필터 상에 배치되는 캐핑 절연 층; 상기 캐핑 절연 층 상에 배치되며 상기 컬러 필터와 중첩하는 부분을 갖는 제1 전극; 상기 제1 전극의 측면을 둘러싸는 분리 구조체; 및 상기 제1 전극 상의 광전 층을 포함한다. 상기 분리 구조체는 서로 다른 물질로 형성되는 제1 절연 층 및 제2 절연 층을 포함한다.
Description
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 특히 전극을 포함하는 이미지 센서 및 그 형성 방법에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇 등에 장착되는 카메라에도 사용되고 있다. 이러한 이미지 센서는 소형화 및 높은 해상도가 요구되고 있기 때문에, 이러한 이미지 센서의 소형화 및 높은 해상도의 요구를 충족시키기 위한 다양한 연구들이 수행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 공정 불량을 감소시킬 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 높은 해상도를 구현할 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 컬러 필터 및 전극을 안정적이고 신뢰성 있게 형성할 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 이미지 센서의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센서를 제공한다. 이 이미지 센서는 반도체 기판 상에 배치되며 개구부를 갖는 절연 패턴; 상기 절연 패턴의 상기 개구부 내에 배치되는 컬러 필터; 상기 컬러 필터 상에 배치되는 캐핑 절연 층; 상기 캐핑 절연 층 상에 배치되며 상기 컬러 필터와 중첩하는 부분을 갖는 제1 전극; 상기 제1 전극의 측면을 둘러싸는 분리 구조체; 및 상기 제1 전극 상의 광전 층을 포함한다. 상기 분리 구조체는 서로 다른 물질로 형성되는 제1 절연 층 및 제2 절연 층을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센서를 제공한다. 이 이미지 센서는 반도체 기판 상에 배치되며 개구부를 갖는 절연 패턴; 상기 절연 패턴의 상기 개구부 내에 배치되는 컬러 필터; 상기 컬러 필터 상의 캐핑 절연 층; 상기 캐핑 절연 층 상의 전극; 상기 전극의 측면을 둘러싸는 분리 구조체; 및 상기 전극 및 상기 분리 구조체 상의 광전 층을 포함한다. 상기 분리 구조체는 상기 전극의 상부면 보다 상기 반도체 기판을 향하는 방향으로 리세스되는 상부면을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센서를 제공한다. 이 이미지 센서는 반도체 기판 상에 배치되며 제1 개구부를 갖는 절연 패턴; 상기 절연 패턴의 상기 제1 개구부 내에 배치되는 컬러 필터; 상기 절연 패턴을 관통하는 콘택 플러그; 상기 컬러 필터 상의 캐핑 절연 층; 상기 캐핑 절연 층을 노출시키며 상기 콘택 플러그와 중첩하는 제2 개구부를 갖는 분리 구조체; 상기 분리 구조체의 상기 제2 개구부 내에 배치되는 제1 전극; 및 상기 제1 전극 상의 광전 층을 포함한다. 상기 분리 구조체는 서로 다른 물질로 형성되는 제1 절연 층 및 제2 절연 층을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 이미지 센서를 제공한다. 이 이미지 센서는 반도체 기판을 관통하는 관통 홀 내에 배치되는 관통 전극; 상기 반도체 기판 상에 배치되며 제1 개구부를 갖는 절연 패턴; 상기 절연 패턴의 상기 제1 개구부 내에 배치되는 컬러 필터; 상기 컬러 필터 상의 캐핑 절연 층; 상기 캐핑 절연 층을 노출시키며 상기 콘택 플러그와 중첩하는 제2 개구부를 갖는 분리 구조체; 상기 분리 구조체의 상기 제2 개구부 내에 배치되는 전극을 포함한다. 상기 분리 구조체는 상기 전극의 상부면 보다 아래 방향으로 리세스되는 상부면을 갖는다.
본 발명의 기술적 사상의 실시예 들에 따르면, 안정적이고 신뢰성 있는 컬러 필터 및 전극을 포함하는 이미지 센서를 제공할 수 있다. 또한, 녹색 빛의 파장에서 광전 변화를 일으킬 수 있는 광전 층을 적색 및/또는 청색 컬러 필터 상에 형성함으로써, 이미지 센서를 소형화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 이미지 처리 장치를 나타낸 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 나타낸 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 5c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 설명하기 위한 부분 확대도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 나타낸 단면도이다.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다른 변형 예를 나타낸 단면도이다.
도 7b는 도 7의 "B"로 표시된 부분을 확대한 부분 확대도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 17a 내지 도 17h는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예의 형성 방법을 나타낸 단면도들이다.
도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예의 형성 방법을 나타낸 단면도들이다.
도 19a 내지 도 19f는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 21a 내지 도 21e는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 22a 내지 도 22c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 나타낸 단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 5c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 설명하기 위한 부분 확대도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 나타낸 단면도이다.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위한 부분 확대도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다른 변형 예를 나타낸 단면도이다.
도 7b는 도 7의 "B"로 표시된 부분을 확대한 부분 확대도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 나타낸 단면도이다.
도 17a 내지 도 17h는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예의 형성 방법을 나타낸 단면도들이다.
도 18a 및 도 18b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예의 형성 방법을 나타낸 단면도들이다.
도 19a 내지 도 19f는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 21a 내지 도 21e는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 22a 내지 도 22c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예의 형성 방법을 나타낸 단면도들이다.
도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 이미지 센서(10)를 포함하는 이미지 처리 장치(1)를 나타낸 블록도이다.
도 1을 참조하면, 이미지 처리 장치(1)는 이미지 센서(10) 및 이미지 프로세서(20)를 포함할 수 있다.
상기 이미지 센서(10)는 픽셀 어레이(11), 로우 드라이버(12), 칼럼 드라이버(13), 타이밍 컨트롤러(14) 및 리드아웃 회로(15) 등을 포함할 수 있다.
상기 이미지 센서(10)는 상기 이미지 프로세서(10)로부터 수신하는 제어 명령에 따라 동작할 수 있으며, 외부의 객체(30)로부터 전달되는 빛을 전기 신호로 변환하여 상기 이미지 프로세서(10)로 출력할 수 있다. 상기 이미지 센서(10)에 포함되는 픽셀 어레이(11)는 픽셀들(PX)을 포함할 수 있으며, 상기 픽셀들(PX)은 빛을 받아들여 전하를 생성하는 광전 소자들을 포함할 수 있다.
상기 로우 드라이버(12)는 상기 픽셀 어레이(11)를 행(row) 단위로 구동할 수 있다. 예를 들어, 상기 로우 드라이버(12)는 각각의 상기 픽셀들(PX)의 전송 트랜지스터를 제어하는 전송 제어 신호, 리셋 트랜지스터를 제어하는 리셋 제어 신호, 선택 트랜지스터를 제어하는 선택 제어 신호 등을 생성할 수 있다.
상기 칼럼 드라이버(13)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상기 상관 이중 샘플러는, 상기 로우 드라이버(12)가 공급하는 행 선택 신호에 의해 선택되는 행에 포함되는 상기 픽셀들(PX)에 연결된 칼럼 라인들을 통해 전기 신호를 수신하여 상관 이중 샘플링을 수행할 수 있다. 상기 아날로그-디지털 컨버터는 상기 상관 이중 샘플러의 출력을 디지털 신호로 변환하여 상기 리드아웃 회로(15)에 전달할 수 있다.
상기 리드아웃 회로(15)는 디지털 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로와 증폭 회로 등을 포함할 수 있으며, 상기 칼럼 드라이버(13)로부터 수신한 디지털 신호를 임시 저장하거나 증폭하여 이미지 데이터를 생성할 수 있다.
상기 로우 드라이버(12), 상기 칼럼 드라이버(13) 및 상기 리드아웃 회로(15)의 동작 타이밍은 상기 타이밍 컨트롤러(14)에 의해 결정될 수 있으며, 상기 타이밍 컨트롤러(14)는 상기 이미지 프로세서(20)가 전송하는 제어 명령에 의해 동작할 수 있다. 상기 이미지 프로세서(20)는 상기 리드아웃 회로(15)가 전달하는 이미지 데이터를 신호 처리하여 디스플레이 장치 등에 출력하거나 메모리 등의 저장 장치에 저장할 수 있다.
일 실시예에서, 각각의 상기 픽셀들(PX)은 둘 이상의 광전 변환 소자들을 포함할 수 있으며, 상기 픽셀들(PX) 중 어느 하나의 픽셀에 포함되는 둘 이상의 광전 변환 소자들은 서로 다른 색상의 빛을 받아들여 전하를 생성할 수 있다. 상기 픽셀들(PX) 중 어느 하나의 픽셀이 둘 이상의 광전 변환 소자들을 갖는 경우, 각각의 상기 픽셀들(PX)은 둘 이상의 상기 광전소자들 각각에서 생성된 전하를 처리하기 위한 픽셀 회로를 포함할 수 있다. 이와 같은 둘 이상의 상기 광전 소자들 각각에 연결되는 픽셀 회로에 대하여 도 2a 및 도 2b를 참조하여 설명하기로 한다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 이미지 센서에 포함되는 픽셀 회로를 나타낸 회로도들이다.
각각의 상기 픽셀들(PX)은 제1 광전 소자(도 2a의 OPD) 및 제2 광전 소자(도 2b의 SPD)를 포함할 수 있다.
우선, 상기 제1 광전 소자(도 2a의 OPD)에 연결되는 제1 픽셀 회로(도 2a의 40A)에 대하여 도 2a를 참조하여 설명하기로 한다.
도 1과 함께 도 2a를 참조하면, 제1 광전 소자(OPD)에 연결되는 제1 픽셀 회로(40A)는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함할 수 있다.
상기 구동 트랜지스터(DX)의 게이트 단자는 플로팅 디퓨전(FD)과 연결될 수 있으며, 상기 플로팅 디퓨전(FD)에는 상기 제1 광전 소자(OPD)에서 생성된 전하가 축적될 수 있다.
일 실시예에서, 상기 제1 광전 소자(OPD)는 서로 평행하게 배치되는 제1 및 제2 전극들 및 그 사이에 마련되는 광전 층을 포함할 수 있다. 상기 제1 및 제2 전극들은 투명 전극들일 수 있다. 상기 광전 층은 소정 파장 대역의 빛을 받아들여 전하를 생성할 수 있는 유기 광전 층일 수 있다.
상기 구동 트랜지스터(DX)는 상기 플로팅 디퓨전(FD)에 축적되는 전하에 의해 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 동작할 수 있다. 상기 구동 트랜지스터(DX)는 상기 플로팅 디퓨전(FD)에 축적된 전하를 증폭시켜 상기 선택 트랜지스터(SX)로 전달할 수 있다.
상기 선택 트랜지스터(SX)는 상기 로우 드라이버(도 1의 12)가 입력하는 선택 제어 신호에 의해 동작할 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 상기 로우 드라이버(도 1의 12)로부터 선택 제어 신호가 상기 선택 트랜지스터(SX)에 인가되면, 상기 선택 트랜지스터(SX)에 연결된 칼럼 라인으로 픽셀 신호가 출력될 수 있다. 이와 같이 출력된 픽셀 신호는 상기 칼럼 드라이버(도 1의 13) 및 상기 리드아웃 회로(도 1의 15)에 의해 검출될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 로우 드라이버(도 1의 12)가 입력하는 리셋 제어 신호에 의해 동작할 수 있다. 상기 리셋 제어 신호에 의해, 상기 리셋 트랜지스터(RX)는 상기 플로팅 디퓨전(FD)의 전압을 리드아웃 전압으로 리셋할 수 있다.
상기 제1 광전 소자(OPD)는 유기 광전 변환 소자 또는 유기 포토 다이오드일 수 있다. 상기 제1 광전 소자(OPD)는, 정공(hole)을 주 전하 캐리어로 이용할 수 있다. 정공이 주 전하 캐리어로 이용되는 경우, 상기 제1 광전 소자(OPD)의 캐소드는 상기 플로팅 디퓨전(FD)에 연결될 수 있고, 상기 제1 광전 소자(OPD)의 애노드는 상부 전극 전압(Vtop)에 연결될 수 있다.
일 실시예에서, 상기 상부 전극 전압(Vtop)은 수 볼트, 예를 들어 3.0 V 내외의 전압을 가질 수 있다. 상기 제1 광전 소자(OPD)에서는 주 전하 캐리어로 정공이 생성되기 때문에, 상기 리셋 트랜지스터(RX)의 드레인 단자는 전원 전압과 다른 값을 갖는 리드 전압에 연결될 수 있다. 이와 같이 정공을 주 전하 캐리어로 이용하도록 픽셀 회로(40A)를 구현함으로써 암전류 특성을 개선할 수 있다.
다음으로, 상기 제2 광전 소자(도 2b의 SPD)에 연결되는 제2 픽셀 회로(도 2b의 40B)에 대하여 도 2b를 참조하여 설명하기로 한다.
도 1과 함께, 도 2b를 참조하면, 제2 광전 소자(SPD)에 연결되는 제2 픽셀 회로(40B)는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 선택 트랜지스터(SX) 및 전송 트랜지스터(TX)를 포함할 수 있다.
상기 제2 광전 소자(SPD)는 실리콘 등을 포함하는 반도체 기판 내에 형성되는 실리콘 포토 다이오드 또는 실리콘 광전 변환 소자일 수 있으며, 상기 전송 트랜지스터(TX)를 통해 플로팅 디퓨전과 연결될 수 있다. 상기 제2 광전 소자(SPD)의 캐소드 또는 애노드는 상기 플로팅 디퓨전과 직접 연결되지 않을 수 있다.
상기 전송 트랜지스터(TX)는 상기 로우 드라이버(도 1의 12)로부터 전달되는 전송 제어 신호에 기초하여 상기 제2 광전 소자(SPD)에 축적된 전하를 플로팅 디퓨전으로 전달할 수 있다.
상기 제2 광전 소자(SPD)는 전자를 주 전하 캐리어로 생성할 수 있다.
상기 리셋 트랜지스터(RX), 상기 구동 트랜지스터(DX) 및 상기 선택 트랜지스터(SX)의 동작은 앞의 도 2a에서 설명한 것과 유사할 수 있으며, 상기 선택 트랜지스터(SX)에 연결된 칼럼 라인을 통해 픽셀 신호가 출력될 수 있다. 상기 픽셀 신호는 상기 칼럼 드라이버(13) 및 상기 리드아웃 회로(15)에 의해 검출될 수 있다.
상기 제1 및 제2 광전 소자들(OPD, SPD)을 포함하는 이미지 센서의 예시적인 예에 대하여 도 3, 도 4 및 도 5a를 참조하여 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 나타낸 평면도이고, 도 4는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 예시적인 예를 설명하기 위하여 도 4의 "A" 부분을 확대한 도면이다.도 3, 도 4 및 도 5a를 참조하면, 서로 대향하는 제1 면(105a) 및 제2 면(105b)을 갖는 반도체 기판(105) 내에 포토 다이오드들(140)이 배치될 수 있다. 상기 포토 다이오드들(140)은 상기 포토 다이오드들(140) 내로 입사되는 광을 전기 신호를 변환해주는 역할을 할 수 있다. 상기 포토 다이오드들(140)은 도 2b에서 설명한 상기 제2 광전 소자(SPD)일 수 있다. 상기 포토 다이오드들(140)은 "실리콘 광전 변환 소자", "실리콘 광전 변환 소자" 또는 "반도체 광전 변환 소자" 용어로 대체되어 설명될 수도 있다.
각각의 상기 포토 다이오드들(140)은 서로 다른 도전형을 갖는 제1 불순물 영역(143) 및 제2 불순물 영역(146)을 포함할 수 있다. 상기 제1 불순물 영역(143)은 상기 제2 불순물 영역(146) 보다 상기 반도체 기판(105)의 상기 제1 면(105a)으로부터 깊게 형성될 수 있다. 상기 제1 불순물 영역(143) 및 상기 제2 불순물 영역(146)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 불순물 영역(143) 및 상기 제2 불순물 영역(146) 중 어느 하나는 n형의 도전형일 수 있고, 다른 하나는 p형의 도전형일 수 있다. 예를 들어, 상기 제2 불순물 영역(146)은 p형의 도전형일 수 있고, 상기 제1 불순물 영역(143)은 적어도 상기 제2 불순물 영역(146)에 인접하는 영역에서 n형의 도전형을 가질 수 있다. 상기 제1 및 제2 불순물 영역들(143, 146) 사이의 P-N 접합(junction)은 상기 반도체 기판(105)의 상기 제2 면(105b) 보다 상기 제1 면(105a)에 가까울 수 있다.
상기 반도체 기판(105) 내에 소자분리 영역(110)에 의해 상기 포토 다이오드들(140)과 이격된 스토리지 노드 영역들(150)이 배치될 수 있다. 상기 스토리지 노드 영역들(150)은 상기 반도체 기판(105)과 다른 도전형일 수 있다. 예를 들어 상기 반도체 기판(105)은 p형의 도전형일 수 있고, 상기 스토리지 노드 영역들(150)은 n형의 도전형일 수 있다. 일 예에서, 상기 스토리지 노드 영역들(150)은 도 2a에서 설명한 상기 플로팅 디퓨전(도 2a의 FD)일 수 있다.
상기 반도체 기판(105)의 상기 제1 면(105a) 상에 회로 배선 영역(155)이 배치될 수 있다. 상기 회로 배선 영역(155)은 상기 반도체 기판(105)의 상기 제1 면(105a) 상에 배치되는 전면 절연 구조물(180), 상기 전면 절연 구조물(180) 내에 배치되는 배선 층들(160) 및 전면 비아들(165)을 포함할 수 있다.
상기 회로 배선 영역(155) 상에 지지 층(185)이 배치될 수 있다. 상기 지지 층(185)은 상기 반도체 기판(105)의 강도를 확보하기 위해 사용될 수 있다. 상기 지지 층(185)은 실리콘 산화물, 실리콘 질화물 및/또는 반도체 물질로 형성될 수 있다.
상기 반도체 기판(105)을 관통하는 관통 홀들(120)이 배치될 수 있다. 상기 관통 홀들(120)은 상기 반도체 기판(105)의 상기 제1 면(105a)과 상기 제2 면(105b) 사이를 관통할 수 있다.
일 예에서, 상기 관통 홀들(120)은 상기 반도체 기판(105)의 상기 제1 면(105a)에 인접하는 상기 소자분리 영역(110)을 관통할 수 있다.
상기 관통 홀들(120) 내에 관통 전극 구조체들(125)이 배치될 수 있다.
각각의 상기 관통 전극 구조체들(125)은 관통 전극(135) 및 상기 관통 전극(135)의 측면을 둘러싸는 절연성의 스페이서(130)를 포함할 수 있다.
상기 관통 전극들(135)은 상기 반도체 기판(105)을 관통할 수 있고, 상기 스페이서들(130)은 상기 반도체 기판(105)과 상기 관통 전극들(135) 사이에 개재될 수 있다. 상기 관통 전극들(135)은 도전성 물질, 예를 들어 폴리 실리콘으로 형성될 수 있다. 상기 스페이서들(130)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 반도체 기판(105)의 상기 제2 면(105b) 상에 반사 방지 층(205)이 배치될 수 있다.
상기 반사 방지 층(205)은 상기 반도체 기판(105)을 외부로부터 상기 반도체 기판(105)의 상기 제2 면(105b)을 향하여 입사되는 빛의 반사를 방지하여, 상기 포토 다이오드들(140)로 빛을 입사시킬 수 있다. 상기 반사 방지 층(205)은 예를 들면, SiON, SiC, SICN, 및 SiCO 등으로 형성될 수 있다.
상기 반사 방지 층(205) 상에 제1 개구부들(212a)을 갖는 절연 패턴(212)이 배치될 수 있다. 상기 절연 패턴(212)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 반사 방지 층(205) 상에 서로 이격된 컬러 필터들(235)이 배치될 수 있다. 상기 반사 방지 층(205)은 상기 반도체 기판(105)의 상기 제2 면(105b)과 상기 절연 패턴(212) 사이, 및 상기 반도체 기판(105)의 상기 제2 면(105b)과 상기 컬러 필터들(235) 사이에 배치될 수 있다.
상기 컬러 필터들(235)은 상기 절연 패턴(212)의 상기 제1 개구부들(212a)과 일대일로 대응하며 상기 절연 패턴(212)의 상기 제1 개구부들(212a) 내에 배치될 수 있다. 상기 컬러 필터들(235)은 상기 포토 다이오드들(140)과 중첩할 수 있다. 상기 컬러 필터들(235)은 행 방향 및 열 방향으로 서로 인접할 수 있는 제1 컬러 필터들(235a) 및 제2 컬러 필터들(235b)을 포함할 수 있다.
일 실시예에서, 상기 제1 컬러 필터들(235a)은 적색 컬러 필터일 수 있고, 상기 제2 컬러 필터들(235b)은 블루 컬러 필터일 수 있다. 예를 들어, 상기 제1 컬러 필터들(235a)은 적색 파장의 빛을 통과시키어, 상기 제1 컬러 필터들(235a)과 중첩하는 상기 포토 다이오드들(140)에 도달되도록 할 수 있는 적색 컬러 필터일 수 있고, 상기 제2 컬러 필터들(235b)은 청색 파장의 빛을 통과시켜, 상기 청색 파장이 상기 제2 컬러 필터들(235b)과 중첩하는 상기 포토 다이오드들(140)에 도달되도록 할 수 있는 청색 컬러 필터일 수 있다.
상기 컬러 필터들(235) 상에 캐핑 절연 층들(245)이 배치될 수 있다. 일 실시예에서, 상기 컬러 필터들(235) 및 상기 캐핑 절연 층들(245)은 차례로 적층될 수 있다. 상기 컬러 필터들(235) 및 상기 캐핑 절연 층들(245)은 상기 절연 패턴(212)의 상기 제1 개구부들(212a) 내에 배치될 수 있다. 따라서, 차례로 적층된 상기 컬러 필터들(235) 및 상기 캐핑 절연 층들(245)은 상기 절연 패턴(212)에 의해 둘러싸일 수 있다. 상기 캐핑 절연 층들(245)은 상기 컬러 필터들(235)과 자기정렬될 수 있다. 상기 캐핑 절연 층들(245)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 캐핑 절연 층들(245)은 상기 절연 패턴(212)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
상기 컬러 필터들(235)의 바닥면들과 상기 반사 방지 층(205) 사이에 개재되며 상기 컬러 필터들(235)의 측면들과 상기 절연 패턴(212) 사이로 연장되는 절연성 라이너들(230)이 배치될 수 있다. 상기 절연성 라이너들(230)은 상기 컬러 필터들(235)의 측면들을 덮으면서 상기 절연 패턴(212)과 상기 캐핑 절연 층들(245)의 측면들 사이로 연장될 수 있다. 상기 절연성 라이너들(230)은 상기 캐핑 절연 층들(245)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 절연성 라이너들(230)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 절연 패턴(212) 및 상기 반사 방지 층(205)을 연속적으로 관통하며 상기 관통 전극 구조체들(125)의 상기 관통 전극들(135)과 전기적으로 연결되는 콘택 플러그들(215)이 배치될 수 있다. 상기 콘택 플러그들(215)은 일체로 형성될 수 있다.
각각의 상기 콘택 플러그들(215)은 플러그 부분(217) 및 상기 플러그 부분(217)의 측면 및 바닥면을 덮는 배리어 층(216)을 포함할 수 있다. 각각의 상기 콘택 플러그들(215)에서, 상기 플러그 부분(217)은 상기 절연 패턴(212) 및 상기 반사 방지 층(205)을 연속해서 관통할 수 있고, 텅스텐 등과 같은 금속으로 형성될 수 있다. 상기 배리어 층(216)은 타이타늄 질화물 등과 같은 금속 질화물을 포함하는 도전성 물질로 형성될 수 있다.
일 실시예에서, 상기 콘택 플러그들(215), 상기 절연 패턴(212), 상기 절연성 라이너들(230) 및 상기 캐핑 절연 층들(245)은 공면을 이루는 상부면들을 가질 수 있다.
상기 절연 패턴(212) 상에 제2 개구부들(265a)을 갖는 분리 구조체(265)가 배치될 수 있다. 상기 제2 개구부들(265a)은 상기 콘택 플러그들(215) 및 상기 캐핑 절연 층들(245)을 노출시킬 수 있다.
상기 분리 구조체(265)에서, 각각의 상기 제2 개구부들(265a)은 하나의 컬러 필터 및 하나의 콘택 플러그와 중첩할 수 있다. 예를 들어, 각각의 상기 제2 개구부들(265a)은 하나의 컬러 필터 상의 하나의 캐핑 절연 층을 노출시키고, 하나의 콘택 플러그를 노출시킬 수 있다.
상기 분리 구조체는 서로 식각 선택성을 갖는 물질들로 형성되고, 수직 정렬되는 제1 및 제2 절연 층들(250, 255)을 포함할 수 있다. 상기 제1 및 제2 절연 층들(250, 255) 중 하나는 상기 캐핑 절연 층들(245)과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제2 절연 층(255)은 상기 제1 절연 층(250) 상에 배치될 수 있다. 상기 제1 절연 층(250)은 상기 캐핑 절연 층들(245)과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제2 절연 층(255)은 상기 제1 절연 층(250) 보다 두껍게 형성될 수 있다. 상기 제1 절연 층(250)은 상기 제2 절연 층(255) 및 상기 캐핑 절연 층들(245)과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제1 절연 층(250)은 상기 제2 절연 층(255), 상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제2 절연 층(255), 상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 제1 절연 층(250)은 질화물 계열의 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 분리 구조체(265)의 상기 제2 개구부들(265a) 내에 제1 전극들(275)이 배치될 수 있다. 상기 분리 구조체(265)는, 도 3에서와 같이, 상기 제1 전극들(275)의 측면들을 둘러싸도록 배치될 수 있다. 상기 제1 전극들(275)은 상기 분리 구조체(265)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
본 발명의 기술적 사상의 예시적인 실시예에서, 상기 분리 구조체(265)는, 도 5a에서와 같이, 아래로 오목한 모양의 상부면을 가질 수 있다. 상기 분리 구조체(265)는 상기 제1 전극들(275)의 상부면 보다 상기 반도체 기판(105)을 향하는 방향으로 리세스된 상부면을 가질 수 있다. 상기 분리 구조체(265)는 상기 제1 전극들(275)의 상부면들로부터 단차 없이 연속적으로 이어지며 곡면을 형성하는 상부면을 가질 수 있다. 상기 분리 구조체(265)의 상기 상부면의 상기 곡면은 상기 반도체 기판(105)을 향하는 방향으로 휘어질 수 있다. 상기 분리 구조체(265)의 상기 상부면은 가운데 부분이 상기 반도체 기판(105)을 향하는 방향으로 오목할 수 있다. 예를 들어, 상기 분리 구조체(265)는 상기 제1 전극(275)의 상부면으로부터 단차 없이 연속적으로 이어지면서 상기 제1 전극(275)과 멀어질수록 아래 방향으로 향하는 곡면으로 형성되는 상부면을 가질 수 있다. 여기서, "아래 방향"은 상기 분리 구조체(265)를 기준으로 하여 상기 반도체 기판(105)을 향하는 방향일 수 있다.
상기 제1 전극들(275)은 상기 분리 구조체(265)의 상기 제2 개구부들(265a)을 채우며 상기 캐핑 절연 층들(245), 상기 컬러 필터들(235) 및 상기 콘택 플러그들(215)과 중첩할 수 있다.
상기 제1 전극들(275)은 상기 컬러 필터들(235)과 일대일로 대응하며 중첩할 수 있다. 예를 들어, 상기 제1 전극들(275) 중 어느 하나는 상기 컬러 필터들(235) 중 어느 하나와 중첩할 수 있다.
상기 제1 전극들(275)은 상기 콘택 플러그들(215)과 일대일로 대응할 수 있다. 상기 제1 전극들(275)은 상기 콘택 플러그들(215)과 접촉하면서 전기적으로 연결될 수 있다. 따라서, 상기 제1 전극들(275) 중 어느 하나의 제1 전극은 상기 컬러 필터들(235) 중 어느 하나의 컬러 필터와 중첩하며 상기 콘택 플러그들(215) 중 어느 하나의 콘택 플러그와 전기적으로 연결될 수 있다.
상기 제1 전극들(275)은 투명 전극일 수 있다. 예를 들어, 상기 제1 전극들(275)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)와 같은 투명 도전 물질로 이루어질 수 있다.
상기 제1 전극들(275) 및 상기 분리 구조체(265) 상에 광전 층(280)이 배치될 수 있다. 상기 광전 층(280)은 상기 제1 전극들(275) 및 상기 분리 구조체(265)를 덮도록 형성되며 일체로 형성될 수 있다. 상기 광전 층(280)은 상기 제1 전극들(275) 및 상기 분리 구조체(265)의 상부면들과 접촉할 수 있다.
일 실시 예에서, 상기 광전 층(280)은 유기 광전 층일 수 있다. 예를 들어, 상기 광전 층(280)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기 물질로 형성될 수 있는 유기 광전 층일 수 있다. 예를 들어, 상기 광전 층(280)은 녹색 빛의 파장에서 광전 변화를 일으킬 수 있는 유기 광전 층일 수 있다.
상기 광전 층(280)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 층으로 단일 층 또는 다수 층으로 구성될 수 있으며, 입사된 광을 받아 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리하는 층일 수 있다. 상기 광전 층(280)은 유기 포토 다이오드일 수 있다. 상기 광전 층(280) 내의 상기 p형 반도체 물질과 n형 반도체 물질은 각각 녹색 파장 영역의 광을 흡수할 수 있으며, 각각 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다.
상기 광전 층(280)의 상기 p형 반도체 물질과 상기 n형 반도체 물질은 각각 예컨대 약 1.5 eV 내지 3.5 eV의 밴드갭(bandgap)을 가질 수 있고, 상기 범위 내에서 약 2.0 eV 내지 2.5 eV의 밴드갭을 가질 수 있다. 상기 광전 층(280)의 상기 p형 반도체 물질과 상기 n형 반도체 물질이 상기 범위의 밴드갭을 가짐으로써 녹색 파장 영역의 광을 흡수할 수 있으며, 구체적으로 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다.
상기 광전 층(280)은 단일 층일 수도 있고 복수 층일 수 있다. 상기 광전 층(280)은 예컨대 진성층(intrinsic layer, I층), p형 층/I층, I층/n형 층, p형 층/I층/n형 층, p형 층/n형 층 등 다양한 조합일 수 있다. 상기 진성층(I층)은 상기 p형 반도체 화합물과 상기 n형 반도체 화합물이 약 1:100 내지 약 100:1의 비율로 혼합되어 포함될 수 있다. 상기 범위 내에서 약 1:50 내지 50:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1:10 내지 10:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1: 1의 비율로 포함될 수 있다. 상기 광전 층(280)에서, p형 반도체와 n형 반도체가 상기 범위의 조성비를 가짐으로써 효과적인 엑시톤 생성 및 pn 접합 형성에 유리할 수 있다. p형 층은 상기 p형 반도체 화합물을 포함할 수 있고, n형 층은 상기 n형 반도체 화합물을 포함할 수 있다. 상기 광전 층(280)은 예를 들면, 약 1㎚ 내지 500㎚의 두께를 가질 수 있다. 상기 광전 층(280)은 빛을 효과적으로 흡수하고 정공과 전자를 효과적으로 분리 및 전달함으로써 광전 변환 효율을 효과적으로 개선할 수 있는 두께를 가질 수 있다.
상기 광전 층(280) 상에 제2 전극(285)이 배치될 수 있다. 상기 제2 전극(285)은 투명 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(285)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)로 형성될 수 있다. 따라서, 상기 제1 및 제2 전극들(275, 285)은 투명 전극들일 수 있다.
상기 제1 및 제2 전극들(275, 285), 및 상기 제1 및 제2 전극들(275, 285) 사이의 상기 광전 층(280)은 도 2a에서 설명한 상기 제1 광전 소자(도 2a의 OPD)를 구성할 수 있다. 따라서, 상기 제1 및 제2 전극들(275, 285), 및 상기 제1 및 제2 전극들(275, 285) 사이의 상기 광전 층(280)은 유기 광전 소자 또는 유기 광전 변환 소자를 구성할 수 있다.
상기 제2 전극(285) 상에 커버 절연 층(290)이 배치될 수 있다. 상기 커버 절연 층(290)은 실리콘 산화물 또는 실리콘 산질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 커버 절연 층(290) 상에 마이크로 렌즈들(295)이 배치될 수 있다. 상기 마이크로 렌즈들(295)은 상기 컬러 필터들(235)과 중첩할 수 있다. 상기 마이크로 렌즈들(295)은 상기 포토 다이오드들(140) 이외의 영역으로 입사하는 빛의 경로를 변경시키어 상기 포토 다이오드들(140) 내로 빛을 집광시킬 수 있다.
일 실시예에서, 상기 관통 홀들(120)은 상기 소자분리 영역(110)을 관통할 수 있다. 이와 같은 상기 소자분리 영역(110)과 상기 관통 홀들(120) 내에 배치되는 상기 관통 전극 구조체들(125)의 예시적인 예에 대하여 도 5b를 참조하여 설명하기로 한다. 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 일 예를 설명하기 위하여 도 4의 "B" 부분을 확대한 도면이다. 여기서, 상기 관통 홀들(120) 중 어느 하나의 관통 홀 및 어느 하나의 관통 전극 구조체를 중심으로 설명하기로 한다.
도 5b를 참조하면, 상기 소자분리 영역(110)은 상기 반도체 기판(105)의 상기 제1 면(105a)에 형성되는 트렌치(108) 내에 배치될 수 있다. 상기 소자분리 영역(110)은 상기 트렌치(108)의 내벽을 콘포멀하게 덮는 버퍼 산화 층(114) 및 상기 버퍼 산화 층(114) 상의 라이너 층(116), 및 상기 라이너 층(116) 상에 배치되며 상기 트렌치(108)를 채우는 소자 분리 층(118)을 포함할 수 있다.
상기 관통 전극 구조체(125)는 상기 반도체 기판(105)을 관통하며 상기 소자분리 영역(110)을 관통할 수 있다.
상기 회로 배선 영역(155)의 전면 비아들 중 어느 하나의 전면 비아(165)는 상기 관통 전극 구조체(125)의 상기 관통 전극(135)과 접촉할 수 있다. 상기 회로 배선 영역(155)의 전면 비아들 중 어느 하나의 전면 비아(165)는 제1 도전 층(166) 및 제2 도전 층(167)을 포함할 수 있다. 상기 제1 도전 층(166)은 상기 제2 도전 층(167)과 상기 관통 전극(135) 사이에 개재되며 상기 제2 도전 층(167)의 측면을 덮을 수 있다.
일 실시예에서, 상기 관통 전극(135)은 상기 소자분리 영역(110)을 관통할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 관통 전극(135)의 변형 예에 대하여 도 5c를 참조하여 설명하기로 한다. 도 5c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 설명하기 위한 부분 확대도이다.
도 5c를 참조하면, 상기 관통 전극(135)은 상기 반도체 기판(105)의 상기 제1 면(105a)으로부터 리세스될 수 있다. 상기 반도체 기판(105)의 상기 제1 면(105a)으로부터 리세스된 부분은 절연 물질(137)로 채워질 수 있다. 상기 회로 배선 영역(155)의 전면 비아들 중 어느 하나의 전면 비아(165)는 상기 절연 물질(137)을 관통하며 상기 관통 전극(135)과 접촉할 수 있다.
다음으로, 도 6a를 참조하여 도 4에서 설명한 상기 분리 구조체(265)의 변형 예에 대하여 설명하기로 한다. 도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 6a를 참조하면, 분리 구조체(265)는 차례로 적층된 제1 절연 층(250), 제2 절연 층(255) 및 제3 절연 층(260)을 포함할 수 있다. 상기 제1 및 제3 절연 층들(250, 260)은 상기 제2 절연 층(255)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제2 절연 층(255)이 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성되는 경우에, 상기 제1 및 제3 절연 층(250, 260)은 질화물 계열의 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 이와는 달리, 상기 제2 절연 층(255)이 질화물 계열의 절연성 물질, 예를 들어 실리콘 질화물로 형성되는 경우에, 상기 제1 및 제3 절연 층(250, 260)은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
다음으로, 도 6b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 예시적인 예를 설명하기로 한다. 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 예시적인 예를 설명하기 위하여 도 6a의 "A" 부분을 확대한 도면이다
도 6b를 참조하면, 상기 분리 구조체(265)는 상부면에 인접하는 적어도 일부분이 상기 제1 전극(275) 보다 단단한 물질로 형성될 수 있다. 상기 분리 구조체(265)는 상기 제1 전극들(275)의 상부면으로부터 단차없이 연속적으로 이어지고, 곡면을 형성하는 상부면을 가질 수 있다. 예를 들어, 도 6a에서 설명한 것과 같은 상기 분리 구조체(265)의 구조에서, 상기 제3 절연 층(260)은 상기 제1 전극(275) 보다 단단한 물질, 예를 들어 질화물 계열의 절연성 물질로 형성될 수 있고, 이러한 제3 절연 층(260)의 상부면은 상부 방향으로 볼록한 모양일 수 있다. 여기서, "상부 방향"은 상기 반도체 기판(105)으로부터 멀어지는 방향일 수 있다. 상기 분리 구조체(265)은 상기 제1 전극(275)의 상부면으로부터 연속적으로 이어지면서 상기 제1 전극(275)과 멀어질수록 상부 방향으로 볼록한 모양의 상부면을 가질 수 있다. 이와는 달리, 상기 제3 절연 층(260)이 상기 제1 전극(275) 보다 단단하지 않은 물질, 예를 들어 실리콘 산화물로 형성되는 경우에, 상기 분리 구조체(265)의 상부면은 도 5a에서와 설명한 상부면과 유사하게 아래 방향으로 휘어진 곡면을 형성할 수 있다.
다음으로, 도 7a 및 도 7b를 참조하여 도 4에서 설명한 상기 분리 구조체(265) 및 상기 분리 구조체(265)와 인접하는 구성요소들의 변형 예에 대하여 설명하기로 한다. 도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다른 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 7a의 "A"로 표시된 부분을 확대한 부분 확대도이다.
도 7a 및 도 7b를 참조하면, 분리 구조체(265)는 차례로 적층된 상기 제1 절연 층(250) 및 상기 제2 절연 층(255)과 함께, 상기 제1 절연 층(250) 하부에 배치되는 베이스 절연 층(220)을 포함할 수 있다. 상기 베이스 절연 층(220)은 상기 절연성 라이너들(230) 및 상기 캐핑 절연 층들(245)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 베이스 절연 층(220)은 질화물 계열의 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있고, 상기 절연성 라이너들(230) 및 상기 캐핑 절연 층들(245)은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 베이스 절연 층(220)은 상기 제1 절연 층(250) 보다 작은 폭을 가질 수 있다. 상기 제1 및 제2 절연 층들(250, 255)은 서로 동일한 폭을 가지며 수직 정렬될 수 있다. 상기 베이스 절연 층(220)은 서로 대향하는 양 측면들 중 어느 한 측면은 상기 제1 절연 층(250)의 어느 한 측면과 수직 정렬될 수 있고, 다른 측면은 상기 제1 절연 층(250)의 하부면과 접촉할 수 있다.
상기 분리 구조체(265)는 서로 다른 레벨에 위치하는 제1 하부면(220a) 및 제2 하부면(250a)을 가질 수 있다. 상기 분리 구조체(265)의 상기 제1 하부면(220a)은 상기 분리 구조체(265)의 상기 제2 하부면(250a) 보다 상기 반도체 기판(105)의 상기 제2 면(105b)에 가까울 수 있다. 상기 분리 구조체(265)의 상기 제1 하부면(220a)은 상기 분리 구조체(265)의 상기 제2 하부면(250a) 보다 상기 콘택 플러그들(215)에 가까울 수 있다.
상기 분리 구조체(265)의 상기 제1 하부면(220a)은 상기 베이스 절연 층(220)의 하부면일 수 있고, 상기 분리 구조체(265)의 상기 제2 하부면(250a)은 상기 베이스 절연 층(220)과 접촉하지 않는 상기 제1 절연 층(250)의 하부면일 수 있다.
상기 절연 패턴(212) 및 상기 콘택 플러그들(215)은 공면을 이루는 상부면들을 가질 수 있다.
상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)은 공면을 이루는 상부면들을 가질 수 있다.
상기 절연 패턴(212) 및 상기 콘택 플러그들(215)의 상부면들은 상기 캐핑 절연 층들(245)의 상부면 보다 상기 반도체 기판(105)의 상기 제2 면(105b)에 가까울 수 있다.
상기 분리 구조체(265)의 상기 제2 개구부들(265a) 내에 배치되는 제1 전극들(275) 각각은 서로 다른 레벨에 위치하는 제1 하부면(275a) 및 제2 하부면(275b)을 가질 수 있다. 각각의 상기 제1 전극들(275)에서, 상기 제1 하부면(275a)은 제2 하부면(275b) 보다 상기 반도체 기판(105)의 상기 제2 면(105b)에 가까울 수 있다.
상기 제1 전극들(275)의 상기 제1 하부면들(275a)은 상기 콘택 플러그들(215) 및 상기 절연 패턴(212)과 접촉할 수 있고, 상기 제1 전극들(275)의 상기 제2 하부면들(275b)은 상기 캐핑 절연 층들(245)과 접촉할 수 있다.
상기 분리 구조체(265)는 상기 제1 전극들(275)의 상부면들로부터 단차 없이 연속적으로 이어지며 아래 방향으로 향하는 곡면으로 형성되는 상부면을 가질 수 있다.
상술한 바와 같이, 상기 분리 구조체(265)는 곡면으로 형성되는 상부면을 갖도록 형성될 수 있다. 이와 마찬가지로, 이하의 실시 예들에서 설명하는 분리 구조체들도 곡면으로 형성되는 상부면을 갖도록 형성될 수 있다. 이하에서 별도의 설명이 없더라도, 이하에서 설명되는 분리 구조체들은 곡면으로 형성되는 상부면을 갖는 것으로 이해될 수 있다.
다음으로, 도 8을 참조하여 도 7a 및 도 7b에서 설명한 상기 분리 구조체(265)의 변형 예에 대하여 설명하기로 한다. 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 8을 참조하면, 분리 구조체(265)는 도 7에서 설명한 상기 베이스 절연 층(220), 상기 제1 절연 층(250) 및 상기 제2 절연 층(255)과 함께, 상기 제2 절연 층(255) 상에 배치되는 제3 절연 층(260)을 더 포함할 수 있다. 상기 제3 절연 층(260)은 상기 제2 절연 층(255)과 식각 선택성을 갖는 물질로 형성될 수 있다.
다음으로, 도 9를 참조하여 도 7a 및 도 7b에서 설명한 상기 캐핑 절연 층들(245), 상기 절연성 라이너들(230), 및 제1 전극들(275)의 변형 예에 대하여 설명하기로 한다. 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 9를 참조하면, 캐핑 절연 층들(245)은 상기 절연 패턴(212) 및 상기 콘택 플러그들(215)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 절연성 라이너들(230)는 상기 분리 구조체(265)의 하부면과 접촉하는 부분 및 상기 캐핑 절연 층(245)의 상부면과 공면을 이루는 상부면을 갖는 부분을 포함할 수 있다. 상기 분리 구조체(265)의 상기 제2 개구부들(265a) 내에 배치되는 제1 전극들(275)은 실질적으로 평평한 하부면을 가질 수 있다.
상술한 바와 같이, 상기 캐핑 절연 층들(245)과 상기 컬러 필터들(235)은 서로 접촉할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 4 내지 도 9를 각각 참조하여 설명한 이미지 센서의 다양한 예들 중 어느 하나의 이미지 센서는 상기 캐핑 절연 층들(245)가 상기 컬러 필터들(235)과 이격되도록 변형될 수 있다. 이와 같이 서로 이격되는 상기 캐핑 절연 층들(245) 및 상기 컬러 필터들(235)의 예시적인 다양한 예들에 대하여 도 10 내지 도 14를 참조하여 설명하기로 한다. 도 10은 도 4에서 설명한 이미지 센서의 예시적인 변형예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 11은 도 6a에서 설명한 이미지 센서의 예시적인 변형예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 12는 도 7a에서 설명한 이미지 센서의 예시적인 변형예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13은 도 9에서 설명한 이미지 센서의 예시적인 변형예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
이와 같은 도 10 내지 도 13을 각각 참조하면, 상기 캐핑 절연 층들(245)과 상기 컬러 필터들(235) 사이에 개재되며 상기 캐핑 절연 층들(245)의 측면 상으로 연장되는 필터 보호 층들(240)이 배치될 수 있다. 상기 필터 보호 층들(240)은 상기 캐핑 절연 층들(245)과 상기 절연성 라이너들(230) 사이에 개재될 수 있다. 따라서, 상기 캐핑 절연 층들(125)은 상기 필터 보호 층들(240)에 의해서 상기 컬러 필터들(235)과 이격될 수 있다. 상기 필터 보호 층들(240)은 상기 캐핑 절연 층들(245)과 식각 선택 성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 필터 보호 층들(240)은 실리콘 질화물로 형성될 수 있고, 상기 캐핑 절연 층들(245)은 실리콘 산화물로 형성될 수 있다.
다음으로, 도 14를 참조하여 도 10 내지 도 13에서 설명한 상기 필터 보호 층들(240)의 변형 예에 대하여 설명하기로 한다. 도 14는 도 10 내지 도 13에서 설명한 상기 필터 보호 층들(240)의 변형 예를 설명하기 위하여 도 10의 이미지 센서의 예시적인 변형예를 나타낸 단면도이다.
도 14를 참조하면, 필터 보호 층들(240)은 상기 캐핑 절연 층들(245)과 상기 컬러 필터들(235) 사이에 개재되면서 수평 방향으로 확장되어 상기 절연성 라이너들(230) 내로 연장되고, 이어서 상기 캐핑 절연 층(245)의 측벽을 덮도록 수직 방향으로 연장될 수 있다.
다음으로, 도 15 및 도 16을 각각 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예들을 설명하기로 한다. 도 15는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 16은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 또 다른 변형 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 15를 참조하면, 도 4를 참조하여 설명한 것과 동일한 상기 반도체 기판(105), 상기 포토 다이오드들(140), 상기 관통 전극 구조체들(125), 상기 회로 배선 영역(155), 상기 지지 층(185), 상기 반사 방지 층(205), 상기 절연 패턴(212) 및 상기 콘택 플러그들(215)이 제공될 수 있다.
상기 절연 패턴(212) 상에 상기 절연 패턴(212)과 수직 정렬되는 콘택 보호 층(1220)이 배치될 수 있다. 상기 콘택 보호 층(1220)은 이미지 센서 형성 공정으로부터 상기 콘택 플러그들(215)이 손상되는 것을 방지하는 역할을 할 수 있다. 상기 콘택 보호 층(1220)은 상기 절연 패턴(212)과 식각 선택성을 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 콘택 보호 층(1220)은 실리콘 질화물로 형성될 수 있고, 상기 절연 패턴(212)은 실리콘 산화물로 형성될 수 있다.
상기 반사 방지 층(205) 상에 컬러 필터들(235)이 배치될 수 있다. 상기 컬러 필터들(235)은 상기 절연 패턴(212)의 제1 개구부들(212a) 내에 배치될 수 있다. 상기 컬러 필터들(235)은 제1 컬러 필터들, 예를 들어 적색 컬러 필터들(235a) 및 제2 컬러 필터들, 예를 들어 블루 컬러 필터들(235b)을 포함할 수 있다.
일 예에서, 상기 컬러 필터들(235)은 아래 방향으로 오목한 모양의 상부면을 가질 수 있다. 예를 들어, 각각의 상기 컬러 필터들(235)은 상기 콘택 보호 층(1220)의 상부면으로부터 연속적으로 이어지면서 상기 콘택 보호 층(1220)으로부터 멀어질수록 아래 방향으로 리세스되는 상부면을 가질 수 있다.
상기 콘택 보호 층(1220) 및 상기 컬러 필터들(235) 상에 캐핑 절연 층(1005)이 배치될 수 있다. 상기 캐핑 절연 층(1005)은 상기 컬러 필터들(235)의 상부면들을 덮으면서 상기 콘택 보호 층(1225)의 상부면 상으로 연장될 수 있다. 상기 캐핑 절연 층(1005)은 실리콘 산화물로 형성될 수 있다. 상기 캐핑 절연 층(1005)은 평평한 상부면을 가질 수 있다.
상기 캐핑 절연 층(1005) 및 상기 콘택 보호 층(1220)을 관통하며 상기 콘택 플러그들(215)을 노출시키는 홀들(1006)이 배치될 수 있다. 상기 홀들(1006) 내에 도전성 비아들(1010)이 배치될 수 있다. 상기 도전성 비아들(1010)은 "후면 비아" 또는 "전극 비아" 등의 용어로 대체될 수도 있다.
일 실시예에서, 상기 도전성 비아들(1010)은 TiN, TaN 등과 같은 금속 질화물로 형성될 수 있다. 또는, 상기 도전성 비아들(1010)은 투명 전극 물질로 형성될 수도 있다.
상기 캐핑 절연 층(1005) 상에 도 4에서 설명한 것과 동일한 구조의 분리 구조체(265) 및 제1 전극들(275)이 배치될 수 있다. 상기 분리 구조체(265)는 도 4에서 설명한 것과 같은 차례로 적층되며 서로 식각 선택성을 갖는 제1 절연 층(250) 및 제2 절연 층(255)을 포함할 수 있다. 상기 제1 전극들(275)은 상기 상기 분리 구조체(265)의 제2 개구부들(265a) 내에 배치되며 상기 도전성 비아들(1010)과 접촉하면서 전기적으로 연결될 수 있고, 상기 컬러 필터들(235)과 중첩할 수 있다. 상기 제1 전극들(275)은 상기 도전성 비아들(1010)과 계면(IN)을 형성할 수 있다.
상기 도전성 비아들(1010)은 상기 캐핑 절연 층(1005) 및 상기 콘택 보호 층(1220)을 관통하면서 상기 제1 전극들(275) 및 상기 콘택 플러그들(215) 사이에 배치될 수 있다. 상기 제1 전극들(275) 및 상기 콘택 플러그들(215)은 상기 도전성 비아들(1010)과 접촉할 수 있다. 상기 제1 전극들(275) 및 상기 콘택 플러그들(215)은 상기 도전성 비아들(1010)을 통하여 전기적으로 연결될 수 있다.
상기 분리 구조체(265) 및 상기 제1 전극들(275) 상에 도 4에서 설명한 상기 광전 층(280), 상기 제2 전극(285), 상기 커버 절연 층(290) 및 상기 마이크로 렌즈들(295)이 배치될 수 있다.
상기 도전성 비아들(1010)은 상기 제1 전극들(275)과 다른 공정에 의해 형성되며 상기 제1 전극들(275)과 계면을 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 변형 실시예에서, 도 16에서와 같이, 도 15의 제1 전극들(도 15의 275)에 대응하는 전극 부분(1275a) 및 도 15의 상기 도전성 비아들(도 15의 1010)에 대응하는 도전성 비아 부분(1275b)을 포함하는 제1 전극들(도 16의 1275)이 제공될 수도 있다. 도 16의 상기 제1 전극들(1275)에서, 상기 전극 부분(1275a) 및 상기 도전성 비아 부분(1275b)은 일체로 형성될 수 있다. 상기 제1 전극들(1275)에서, 상기 전극 부분(1275a)은 "도전성 비아" 용어로 대체되어 설명될 수 있고, 상기 도전성 비아 부분(1275b)은 "투명 전극" 용어로 대체되어 설명될 수도 있다.
상기 분리 구조체(265)의 상부면은, 도 5a에서와 같이, 상기 제1 전극들(275)의 상부면들로부터 단차 없이 연속적으로 이어지는 상기 반도체 기판(105)을 향하는 방향으로 휘어지는 곡면으로 형성될 수 있다.
이하에서, 앞에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다양한 예들의 형성 방법들에 대하여 도 17a 내지 도 17h, 도 18a 및 도 18b, 도 19a 내지 도 19f, 도 20a 및 도 20b, 도 21a 내지 도 21e, 및 도 22a 내지 도 22c를 참조하여 설명하기로 한다. 도 17a 내지 도 17h, 도 18a 및 도 18b, 도 19a 내지 도 19f, 도 20a 및 도 20b, 도 21a 내지 도 21e, 및 도 22a 내지 도 22c는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다양한 예들의 형성 방법들을 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 3 및 도 4를 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 17a 내지 도 17h를 참조하여 설명하기로 한다.
도 3 및 도 17a를 참조하면, 반도체 기판(105)의 제1 면(105a)에 소자분리 영역(110)을 형성할 수 있다. 상기 소자분리 영역(110)은 트렌치 소자분리 영역일 수 있다.
상기 소자분리 영역(110)의 일부를 관통하며 상기 반도체 기판(105) 내로 연장되는 관통 홀들(120)을 형성하고, 상기 관통 홀들(120) 내에 관통 전극 구조체들(125)을 형성할 수 있다. 상기 관통 전극 구조체들(125)을 형성하는 것은 상기 관통 홀들(120)의 내벽 상에 절연성 스페이서들(130)을 형성하고, 상기 관통 홀들(120)을 채우는 관통 전극들(135)을 형성하는 것을 포함할 수 있다. 상기 관통 전극들(135)은 폴리 실리콘으로 형성할 수 있다.
상기 반도체 기판(105)의 상기 제1 면(105a)에 대하여 이온 주입 공정을 진행하여 스토리지 노드 영역들(150) 및 포토 다이도오들(140)을 형성할 수 있다. 일 예에서, 상기 스토리지 노드 영역들(150)은 n형의 도전형을 가질 수 있다. 각각의 상기 포토 다이오드들(140)은 서로 다른 도전형을 갖는 제1 불순물 영역(143) 및 제2 불순물 영역(146)을 포함하도록 형성할 수 있다. 예를 들어, 상기 제1 불순물 영역(143) 및 상기 제2 불순물 영역(146) 중 어느 하나는 n형의 도전형일 수 있고, 다른 하나는 p형의 도전형일 수 있다
상기 반도체 기판(105)의 상기 제1 면(105a) 상에 회로 배선 영역(155)을 형성할 수 있다. 상기 회로 배선 영역(155)은 픽셀 회로의 게이트 및 배선들을 구성하기 위한 배선 층들(160) 및 전면 비아들(165)을 포함할 수 있고, 상기 배선 층들(160) 및 상기 전면 비아들(165)을 덮는 전면 절연 구조물(180)을 포함할 수 있다. 상기 회로 배선 영역(155) 상에 지지 층(185)을 형성할 수 있다.
상기 지지 층(185)을 형성한 후에, 상기 반도체 기판(105)의 두께를 감소시키는 연마 공정 또는 백 그라인딩 공정을 진행하여 상기 관통 전극 구조체들(125)의 상기 관통 전극들(135)을 노출시킬 수 있다. 상기 반도체 기판(105)의 두께가 감소되면서 상기 관통 전극 구조체들(125)이 노출되는 면은 제2 면(105b)으로 정의할 수 있다. 상기 반도체 기판(105)에서, 상기 제2 면(105b)은 상기 회로 배선 영역(155)이 형성되는 상기 제1 면(105a)과 대향할 수 있다.
도 3 및 도 17b를 참조하면, 상기 반도체 기판(105)의 상기 제2 면(105b) 상에 반사 방지 층(205)을 형성할 수 있다. 상기 반사 방지 층(205) 상에 상기 반사 방지 층(205) 보다 두꺼운 절연 층(210)을 형성할 수 있다.
상기 절연 층(210) 및 상기 반사 방지 층(205)을 차례로 관통하며 상기 관통 전극들(135)과 접촉하는 콘택 플러그들(215)을 형성할 수 있다. 각각의 상기 콘택 플러그들(215)은 플러그 부분(217) 및 상기 플러그 부분(217)의 측면 및 바닥면을 덮는 배리어 층(216)을 포함할 수 있다.
도 3 및 도 17c를 참조하면, 상기 절연 층(도 17b의 210)을 패터닝하여 제1 개구부들(212a)을 갖는 절연 패턴(212)을 형성할 수 있다. 각각의 상기 제1 개구부들(212a)은 상기 포토 다이오드들(140)과 중첩할 수 있다. 상기 콘택 플러그들(215)은 상기 절연 패턴(212)을 관통하는 모양으로 잔존할 수 있다. 상기 절연 패턴의 상기 제1 개구부들(212a)은 상기 반사 방지 층(205)을 노출시킬 수 있다.
도 3 및 도 17d를 참조하면, 상기 절연 패턴(212) 및 상기 반사 방지 층(205)을 콘포멀하게 덮는 절연성 라이너(230)를 형성할 수 있다. 상기 절연성 라이너(230)는 실리콘 산화물로 형성할 수 있다. 상기 절연성 라이너(230) 상에 상기 제1 개구부들(212a)을 부분적으로 채우는 컬러 필터들(235)을 형성할 수 있다.
도 3 및 도 17e를 참조하면, 상기 컬러 필터들(235) 상에 캐핑 절연 층들(245)을 형성할 수 있다. 상기 캐핑 절연 층들(245)을 형성하는 것은 상기 컬러 필터들(235)을 갖는 상기 반도체 기판(105)의 상기 제2 면(105b) 상에 캐핑 층을 형성하고, 상기 관통 전극 구조체들(125)이 노출될 때까지 상기 캐핑 층을 평탄화하는 것을 포함할 수 있다. 상기 절연성 라이너(230)는 상기 캐핑 층을 평탄화하는 동안에 상기 절연 패턴(212)의 상기 제1 개구부들(212a) 내에 잔존하여 복수개의 서로 이격된 절연성 라이너들(230)로 형성될 수 있다.
도 3 및 도 17f를 참조하면, 상기 캐핑 절연 층들(245) 및 상기 절연 패턴(212) 상에 차례로 적층되는 제1 절연 층(250) 및 제2 절연 층(255)을 형성할 수 있다.
상기 제1 절연 층(250)은 상기 제2 절연 층(255), 상기 캐핑 절연 층들(245), 상기 절연 패턴(212) 및 상기 절연성 라이너들(230)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 층(250)은 실리콘 질화물로 형성할 수 있고, 상기 제2 절연 층(255), 상기 캐핑 절연 층들(245), 상기 절연 패턴(212) 및 상기 절연성 라이너들(230)은 실리콘 산화물로 형성될 수 있다.
도 3 및 도 17g를 참조하면, 상기 제1 및 제2 절연 층들(250, 255)을 패터닝하여 제2 개구부들(265a)을 갖는 분리 구조체(265)를 형성할 수 있다. 상기 분리 구조체(265)의 상기 제2 개구부들(265a)은 상기 콘택 플러그들(215)을 노출시키고 상기 컬러 필터들(235)과 중첩할 수 있다. 상기 분리 구조체(265)는 잔존하는 제1 절연 층(250) 및 잔존하는 제2 절연 층(255)으로 형성될 수 있다. 일 예에서, 상기 분리 구조체(265)는 상기 절연 패턴(212) 및 상기 절연성 라이너들(230)와 접촉할 수 있다.
상기 제1 및 제2 절연 층들(250, 255)을 패터닝하여 상기 제2 개구부들(265a)을 갖는 분리 구조체(265)를 형성하는 것은 상기 제2 절연 층(255)을 패터닝하여 상기 제1 절연 층(250)을 노출시키고, 상기 노출되는 상기 제1 절연 층(250)을 식각하는 것을 포함할 수 있다.
상기 제1 절연 층(250)은 상기 제2 절연 층(255), 상기 캐핑 절연 층들(245), 상기 절연 패턴(212) 및 상기 절연성 라이너들(230)와 식각 선택성을 갖는 물질로 형성될 수 있기 때문에, 상기 제1 절연 층(250)을 선택적으로 식각할 수 있다. 이와 같이, 상기 제1 절연 층(250)을 선택적으로 식각할 수 있기 때문에, 상기 분리 구조체(265)를 형성하는 동안에, 상기 캐핑 절연 층들(245)이 식각 손상되는 것을 방지할 수 있다. 따라서, 상기 캐핑 절연 층들(245)이 식각 손상을 방지할 수 있기 때문에, 상기 컬러 필터들(235)을 보호하고 있는 상기 캐핑 절연 층들(245)의 식각 손상으로 인하여 발생할 수 있는 이미지 센서의 해상도 저하 또는 불량을 방지할 수 있다.
도 3 및 도 17h를 참조하면, 상기 분리 구조체(265)의 상기 제2 개구부들(265a) 내에 제1 전극들(275)을 형성할 수 있다. 상기 제1 전극들(275)을 형성하는 것은 상기 분리 구조체(265)을 갖는 반도체 기판 상에 투명 전극 물질 층을 형성하고, 상기 분리 구조체(265)의 상부면이 노출될 때까지 상기 투명 전극 물질 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 CMP(chemical mechanicl polishing) 공정으로 진행될 수 있다.
다시, 도 3 및 도 4를 참조하면, 상기 제1 전극들(275) 및 상기 분리 구조체(265) 상에 차례로 적층된 광전 층(280), 제2 전극(285) 및 커버 절연 층(290)을 형성할 수 있다. 상기 커버 절연 층(290) 상에 마이크로 렌즈들(295)을 형성할 수 있다. 따라서, 도 3 및 도 4에서 설명한 이미지 센서를 형성할 수 있다.
다음으로, 도 6a를 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 18a 및 도 18b를 참조하여 설명하기로 한다.
도 3 및 도 18a를 참조하면, 도 17a 내지 도 17e에서 설명한 것과 같은 반도체 기판(105)을 준비할 수 있다. 따라서, 도 17e에서 설명한 것과 같은 상기 절연 패턴(212) 및 상기 콘택 플러그들(215)이 노출되며 상기 캐핑 절연 층들(245)까지 형성된 반도체 기판(105)을 준비할 수 있다.
상기 캐핑 절연 층들(245) 및 상기 절연 패턴(212) 상에 차례로 적층되는 제1 절연 층(250), 제2 절연 층(255) 및 제3 절연 층(260)을 형성할 수 있다. 상기 제1 및 제2 절연 층들(250, 255)은 도 17f에서 설명한 상기 제1 및 제2 절연 층들(250, 255)과 동일할 수 있다. 상기 제3 절연 층(260)은 상기 제2 절연 층(255)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 3 및 도 18b를 참조하면, 상기 제1 내지 제3 절연 층들(250, 255, 260)을 패터닝하여 제2 개구부들(265a)을 갖는 분리 구조체(265)를 형성할 수 있다. 상기 제1 내지 제3 절연 층들(250, 255, 260)을 패터닝하여 상기 제2 개구부들(265a)을 갖는 분리 구조체(265)를 형성하는 것은 상기 제2 및 제3 절연 층들(255, 260)을 패터닝하여 상기 제1 절연 층(250)을 노출시키고, 상기 제1 절연 층(250)을 선택적으로 식각하는 것을 포함할 수 있다. 따라서, 도 17g에서 설명한 것과 같이, 상기 분리 구조체(265)를 형성하는 동안에, 상기 캐핑 절연 층들(245)이 식각 손상되는 것을 방지할 수 있기 때문에, 상기 캐핑 절연 층들(245)의 식각 손상으로 인하여 발생할 수 있는 이미지 센서의 해상도 저하 또는 불량을 방지할 수 있다.
상기 분리 구조체(265)을 갖는 반도체 기판 상에 투명 전극 물질 층을 형성하고, 상기 분리 구조체(265)가 노출될 때까지 상기 투명 전극 물질 층을 평탄화하여 상기 분리 구조체(265)의 상기 제2 개구부들(265a) 내에 한정되는 제1 전극들(275)을 형성할 수 있다.
상기 투명 전극 물질 층을 평탄화하는 것은 상기 분리 구조체(265)의 상기 제3 절연 층(260)을 평탄화 정지 층으로 이용하는 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다. 상기 제3 절연 층(260)을 평탄화 정지 층으로 이용함으로써, 상기 제2 절연 층(255)의 두께가 감소되는 것을 방지할 수 있으므로, 상기 제1 전극들(275)을 균일한 두께로 형성할 수 있다. 따라서, 상기 제1 전극들(275)을 균일한 두께로 형성할 수 있기 때문에, 이미지 센서의 산포 특성을 개선할 수 있다.
다음으로, 도 7a를 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 19a 내지 도 19f를 참조하여 설명하기로 한다.
도 3 및 도 19a를 참조하면, 도 17a 및 도 17b에서 설명한 것과 같은 반도체 기판(105)을 준비할 수 있다. 따라서, 도 17b에서 설명한 것과 같은 상기 절연 패턴(212) 및 상기 콘택 플러그들(215)이 노출되며 상기 캐핑 절연 층들(245)까지 형성된 반도체 기판(105) 상에 베이스 절연 층(220)을 형성할 수 있다.
도 3 및 도 19b를 참조하면, 상기 베이스 절연 층(220) 및 상기 절연 층(210)을 패터닝할 수 있다. 따라서, 상기 절연 층(210)은 패터닝되어 제1 개구부들(212a)을 갖는 절연 패턴(212)으로 형성될 수 있고, 상기 베이스 절연 층(220)은 상기 절연 패턴(212)의 상부에 잔존할 수 있다. 상기 절연 패턴(212) 상부에 잔존하는 베이스 절연 층(220)은 상기 콘택 플러그들(215)를 덮을 수 있다.
도 3 및 도 19c를 참조하면, 상기 절연 패턴(212) 및 상기 베이스 절연 층(220)을 갖는 반도체 기판(105)의 상기 제2 면(105b) 상에 절연성 라이너(230)를 콘포멀하게 형성하고, 상기 절연성 라이너(230) 상에 상기 절연 패턴(212)의 상기 제1 개구부들(212a)을 부분적으로 채우는 컬러 필터들(235)을 형성하고, 상기 컬러 필터들(235) 및 상기 절연성 라이너(230)를 덮는 캐핑 절연 층(245)을 형성하고, 상기 베이스 절연 층(220)을 평탄화 정지막으로 이용하는 평탄화 공정을 진행하여 상기 캐핑 절연 층(245) 및 상기 절연성 라이너(230)를 평탄화할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다. 상기 캐핑 절연 층(245)은 평탄화되어 서로 이격된 복수개로 형성될 수 있고, 상기 절연성 라이너(230)는 평탄화되어 서로 이격된 복수개로 형성될 수 있다. 상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)은 상기 베이스 절연 층(220)과 공면을 형성하는 상부면들을 가질 수 있다.
상기 베이스 절연 층(220)을 평탄화 정지막으로 이용함으로써, 상기 평탄화 공정 동안에 발생할 수 있는 상기 캐핑 절연 층들(245)의 디싱 현상을 최소화할 수 있다. 상기 평탄화 공정에 의해 상기 캐핑 절연 층들(245)의 상부면이 리세스되는 것을 방지할 수 있기 때문에, 상기 캐핑 절연 층들(245)은 상기 컬러 필터들(235)을 안정적으로 보호할 수 있다. 따라서, 상기 평탄화 공정에 의해 발생할 수 있는 상기 캐핑 절연 층들(245)의 손상 또는 변형에 의한 이미지 센서의 성능 저하 또는 이미지 센서의 생산성이 저하되는 것을 방지할 수 있다.
도 3 및 도 19d를 참조하면, 상기 베이스 절연 층(220), 상기 절연성 라이너들(230) 및 상기 캐핑 절연 층들(245)을 덮는 제1 절연 층(250) 및 제2 절연 층(255)을 차례로 형성할 수 있다. 상기 베이스 절연 층(220) 및 상기 제1 절연 층(250)은 서로 동일한 물질로 형성될 수 있다. 상기 베이스 절연 층(220) 및 상기 제1 절연 층(250)은 상기 제2 절연 층(255) 및 상기 캐핑 절연 층들(245)과 식각 선택성을 갖는 물질로 형성될 수 있다.
도 3 및 도 19e를 참조하면, 상기 제2 절연 층(255)을 패터닝하여 상기 제1 절연 층(250)을 노출시키고, 상기 제1 절연 층(250) 및 상기 베이스 절연 층(220)을 선택적으로 식각하여 상기 캐핑 절연 층들(245) 및 상기 콘택 플러그들(215)을 노출시키는 제2 개구부들(265a)을 갖는 분리 구조체(265)를 형성할 수 있다. 따라서, 도 17g에서 설명한 것과 같이, 상기 분리 구조체(265)를 형성하는 동안에, 상기 캐핑 절연 층들(245)이 식각 손상되는 것을 방지할 수 있기 때문에, 상기 캐핑 절연 층들(245)의 식각 손상으로 인하여 발생할 수 있는 이미지 센서의 해상도 저하 또는 불량을 방지할 수 있다.
도 3 및 도 19f를 참조하면, 상기 제2 개구부들(265a)을 채우는 제1 전극들(275)을 형성할 수 있다.
다른 실시예에서, 도 8에서 설명한 것과 같은 상기 분리 구조체(265)를 형성하기 위하여, 도 19d에서 설명한 상기 제2 절연 층(255) 상에 제3 절연 층(260)을 형성하는 것을 더 포함할 수도 있다. 이와 같은 상기 제3 절연 층(260)은 도 18b에서 설명한 것과 같이, 상기 제1 전극들(275)을 균일한 두께로 형성할 수 있게 함으로써, 이미지 센서의 산포 특성을 개선할 수 있다.
다른 실시예에서, 도 9에서 설명한 것과 같은 상기 제1 전극들(275)을 형성하기 위하여, 도 19e에서 설명한 것과 같이 상기 제1 절연 층(250) 및 상기 베이스 절연 층(220)을 형성한 후에, 상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)을 일부 식각하거나, 또는 도 19e에서 설명한 것과 같이 상기 제1 절연 층(250) 및 상기 베이스 절연 층(220)을 식각하는 동안에, 상기 캐핑 절연 층들(245) 및 상기 절연성 라이너들(230)의 일부를 같이 식각할 수 있다.
다음으로, 도 10을 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 20a 및 도 20b를 참조하여 설명하기로 한다.
도 3 및 도 20a를 참조하면, 도 17a 내지 도 17d에서 설명한 것은 상기 컬러 필터들(235)이 형성된 반도체 기판(105)을 준비할 수 있다. 상기 컬러 필터들(235)이 형성된 상기 반도체 기판(105) 상에 필터 보호 층(240)을 콘포멀하게 형성할 수 있다. 상기 필터 보호 층(240)은 상기 컬러 필터들(235)을 보호하는 역할을 할 수 있다.
도 3 및 도 20b를 참조하면, 상기 필터 보호 층(240) 상에 캐핑 절연 층(245)을 형성하고, 상기 필터 보호 층(240) 및 상기 캐핑 절연 층(245)을 평탄화할 수 있다. 따라서, 도 11에서 설명한 것과 같은 상기 필터 보호 층(240)을 포함하는 이미지 센서를 형성할 수 있다.
다른 실시예에서, 도 14에서 설명한 것과 같은 필터 보호 층(240)을 형성하기 위하여, 도 20a에서 상기 필터 보호 층(240)을 형성하기 전에, 상기 절연성 라이너(230)를 부분 식각하고, 상기 필터 보호 층(240)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 21a 내지 도 21e를 참조하여 설명하기로 한다.
도 3 및 도 21a를 참조하면, 도 19a 및 도 19b를 참조하여 설명한 상기 제1 개구부들(212a)을 갖는 상기 절연 패턴(212) 및 상기 절연 패턴(212) 상의 상기 베이스 절연 층(도 19b의 220)까지 형성된 반도체 기판(105)을 준비할 수 있다. 여기서, 상기 베이스 절연 층(도 19b의 220)은 콘택 보호 층(도 21a의 1220) 용어로 대체되어 설명될 수 있다. 따라서, 도 19b에서 설명한 상기 베이스 절연 층(도 19b의 220)과 도 21a에서 설명되는 상기 콘택 보호 층(도 21a의 1220)은 서로 동일한 물질 및 서로 동일한 두께로 형성되는 동일한 구성요소로 이해될 수 있다.
상기 절연 패턴(212)의 상기 제1 개구부들(212a) 내에 컬러 필터들(235)을 채울 수 있다. 상기 콘택 보호 층(1220)은 상기 절연 패턴(212) 내에 형성되는 상기 콘택 플러그들(215)을 덮음으로써, 상기 컬러 필터들(235)을 형성하는 필터 공정으로부터 상기 콘택 플러그들(215)이 부식되는 것을 방지할 수 있다.
도 3 및 도 21b를 참조하면, 상기 콘택 보호 층(1220) 및 상기 컬러 필터들(235) 상에 절연 물질을 형성하고, 상기 절연 물질을 평탄화하여 평평한 상부면을 갖는 캐핑 절연 층(1005)을 형성할 수 있다. 상기 캐핑 절연 층(1005)은 실리콘 산화물로 형성될 수 있다.
상기 캐핑 절연 층(1005) 및 상기 베이스 절연 층(1005)을 관통하며 상기 콘택 플러그들(212)을 노출시키는 홀들(1006)을 형성할 수 있다.
도 3 및 도 21c를 참조하면, 상기 홀들(1006)을 채우는 도전성 비아들(1010)을 형성할 수 있다. 일 실시예에서, 상기 도전성 비아들(1010)은 TiN, TaN 등과 같은 금속 질화물로 형성될 수 있다. 또는, 상기 도전성 비아들(1010)은 투명 전극 물질로 형성될 수도 있다.
상기 캐핑 절연 층(1005) 상에 상기 도전성 비아들(1010)을 덮으며, 서로 식각 선택성을 갖는 제1 절연 층(250) 및 제2 절연 층(255)을 차례로 형성할 수 있다. 상기 제1 절연 층(250)은 상기 제2 절연 층(255) 보다 얇은 두께로 형성될 수 있다. 상기 제1 절연 층(250)은 상기 캐핑 절연 층(1005)과 높은 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 층(250)은 실리콘 질화물로 형성할 수 있고, 상기 제2 절연 층(255) 및 상기 캐핑 절연 층(1005)은 실리콘 산화물로 형성할 수 있다.
도 3 및 도 21d를 참조하면, 상기 제1 및 제2 절연 층들(250, 255)을 패터닝하여 제2 개구부들(265)을 갖는 분리 구조체(260)를 형성할 수 있다. 각각의 상기 제2 개구부들(265)은 어느 하나의 도전성 비아(1010)를 노출시키며 어느 하나의 컬러 필터(235)와 중첩할 수 있다.
상기 분리 구조체(260)를 형성하는 것은 상기 제2 절연 층(255)을 패터닝하여 상기 제1 절연 층(250)을 노출시키고, 상기 캐핑 절연 층(1005)과 높은 식각 선택성을 가지며 상기 제2 절연 층(255) 보다 얇은 두께로 형성되는 상기 제1 절연 층(250)을 선택적으로 식각하여 상기 캐핑 절연 층(1005)의 식각 손상을 최소화하면서 상기 제2 개구부들(265)을 형성하는 것을 포함할 수 있다.
도 3 및 도 21e를 참조하면, 도 17h에서 설명한 것과 동일한 공정을 진행하여, 상기 제2 개구부들(265)을 채우는 제1 전극들(275)을 형성할 수 있다. 이어서, 상기 제1 전극들(275) 및 상기 분리 구조체(265) 상에 차례로 적층된 광전 층(280), 제2 전극(285) 및 커버 절연 층(290)을 형성할 수 있다. 상기 커버 절연 층(290) 상에 마이크로 렌즈들(295)을 형성할 수 있다. 따라서, 도 15에서 설명한 이미지 센서를 형성할 수 있다.
다음으로, 도 16을 참조하여 설명한 이미지 센서의 구조를 형성하는 방법의 예시적인 예에 대하여 도 22a 내지 도 22c를 참조하여 설명하기로 한다.
도 3 및 도 22a를 참조하면, 도 21a에서 설명한 상기 컬러 필터들(235)까지 형성된 반도체 기판(105)을 준비할 수 있다. 상기 컬러 필터들(235) 및 상기 콘택 보호 층(1220)을 덮는 캐핑 절연 층(1005), 제1 절연 층(250) 및 제2 절연 층(255)을 차례로 형성할 수 있다. 상기 캐핑 절연 층(1005), 상기 제1 절연 층(250) 및 상기 제2 절연 층(255)은 도 21b 및 도 21c에서 설명한 것과 동일한 물질 및 동일한 두께로 형성될 수 있다.
도 3 및 도 22b를 참조하면, 상기 제1 및 제2 절연 층들(250, 255)을 패터닝하여 도 21d에서 설명한 것과 동일한 분리 구조체(260)를 형성할 수 있다. 상기 분리 구조체(260)는 상기 콘택 플러그들(215) 및 상기 컬러 필터들(235)과 중첩하는 제2 개구부들(265a)를 가질 수 있다.
상기 캐핑 절연 층(1005) 상에 상기 분리 구조체(260)를 덮는 마스크(1015)를 형성할 수 있다. 상기 마스크(1015)는 상기 캐핑 절연 층(1005)의 일부를 노출시키는 개구부를 가질 수 있다. 상기 마스크(1015)를 식각 마스크로 이용하는 식각 공정을 진행하여 상기 캐핑 절연 층(1005) 및 상기 콘택 보호 층(1220)을 관통하며 상기 콘택 플러그들(215)을 노출시키는 홀들(1006)을 형성할 수 있다.
도 3 및 도 22c를 참조하면, 상기 마스크(도 22b의 1015)를 선택적으로 제거할 수 있다. 이어서, 상기 홀들(1006) 및 상기 제2 개구부들(265a)을 갖는 상기 반도체 기판(1005)의 상기 제2 면(105b) 상에 투명 전극 물질을 형성하고, 상기 분리 구조체(265)의 상부면이 노출될 때까지 상기 투명 전극 물질을 평탄화하여 상기 홀들(1006) 및 상기 제2 개구부들(265a)을 채우는 제1 전극들(1275)을 형성할 수 있다. 상기 평탄화는 CMP(chemical mechanical polishing) 공정으로 진행될 수 있다. 상기 제1 전극들(1275)은 상기 제2 개구부들(265a) 내에 형성되는 전극 부분들(1275a) 및 상기 홀들(1006) 내에 형성되는 비아 부분들(1275b)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 다양한 예들의 형성 방법들은 평탄화 공정 및 식각 공정을 이용하여 진행할 수 있다. 본 발명의 실시예들은 이러한 평탄화 공정 및/또는 식각 공정 동안에, 상기 컬러 필터들(235)을 보호하는 상기 캐핑 절연 층들(245, 1005)이 평탄화 공정 및/또는 식각 공정에 의해 손상되는 것을 방지할 수 있는 이미지 센서 형성 방법 및/또는 이미지 센서의 구조를 제공할 수 있다. 예를 들어, 상술한 바와 같이, 본 발명의 실시예들에 따른 이미지 센서는 상기 캐핑 절연 층들(245, 1005) 상에 형성되는 상기 제1 전극들(275), 및 상기 제1 전극들(275)을 둘러싸는 상기 분리 구조체(275, 1275)를 포함할 수 있다. 상기 분리 구조체(275, 1275)는 서로 다른 식각 선택성을 갖는 적어도 두 개의 절연 층들(250, 255)을 포함할 수 있고, 이와 같은 절연 층들(250, 255) 중 하부에 위치하는 절연 층(250)은 상기 캐핑 절연 층(245, 1005)과 식각 선택성을 갖는 물질로 형성될 수 있다. 이와 같은 절연 층들(250, 255)을 포함하는 상기 분리 구조체(275, 1275)의 구조는, 앞의 상세한 설명에서 설명한 바와 같이, 상기 제1 전극들(275)을 형성하는 공정 동안에 상기 캐핑 절연 층들(245, 1005)이 손상되는 것을 방지할 수 있다.
이와 같이, 상기 캐핑 절연 층들(245)이 손상되는 것을 방지할 수 있기 때문에, 상기 컬러 필터들(235)을 보호하고 있는 상기 캐핑 절연 층들(245, 1005)의 손상으로 인하여 발생할 수 있는 이미지 센서의 해상도 저하 또는 불량을 방지할 수 있다. 따라서, 불량을 감소시킬 수 있기 때문에, 이미지 센서의 생산성을 향상시킬 수 있다. 또한, 해상도가 저하되는 것을 방지할 수 있기 때문에, 높은 해상도를 구현할 수 있는 이미지 센서를 제공할 수 있다.
또한, 본 발명의 실시예들에 따르면, 상기 제1 전극들(275)을 실질적으로 균일한 두께로 형성할 수 있기 때문에, 이미지 센서의 산포 특성을 개선할 수 있다. 따라서, 본 발명의 실시예들에 따르면, 안정적이고 신뢰성 있는 컬러 필터 및 전극을 포함하는 이미지 센서를 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 이미지 센서 105 : 반도체 기판
105a : 제1 면 105b : 제2 면
108 : 트렌치 110 : 소자분리 영역
114 : 버퍼 산화 층 116 : 라이너 층
118 : 소자분리 층 120 : 관통 홀
125 : 관통 전극 구조체 130 : 스페이서
135 : 관통 전극 137 : 절연 물질
140 : 포토 다이오드 143 : 제1 반도체 영역
146 : 제2 반도체 영역 150 : 스토리지 노드 영역
155 : 회로 배선 영역 160 : 배선 층
165 : 전면 비아 166 : 제1 도전 층
167 : 제2 도전 층 180 : 전면 절연 구조물
185 지지 층 205 : 반사 방지 층
210 : 절연 층 212 절연 패턴
212a : 제1 개구부 215 : 콘택 플러그
216 : 배리어 층 217 : 플러그 부분
220 : 베이스 절연 층 230 : 절연성 라이너
235 : 컬러 필터 235a : 제1 컬러 필터
235b : 제2 컬러 필터 240 : 필터 보호 층
245, 1005 : 캐핑 절연 층 250 : 제1 절연 층
255 : 제2 절연 층 260 : 제3 절연 층
265 : 분리 구조체 265a : 제2 개구부
275, 1275 : 제1 전극 280 : 광전 층
285 : 제2 전극 290 : 커버 절연층
295 : 마이크로 렌즈들 1010 : 도전성 비아
1225 : 콘택 보호 층
105a : 제1 면 105b : 제2 면
108 : 트렌치 110 : 소자분리 영역
114 : 버퍼 산화 층 116 : 라이너 층
118 : 소자분리 층 120 : 관통 홀
125 : 관통 전극 구조체 130 : 스페이서
135 : 관통 전극 137 : 절연 물질
140 : 포토 다이오드 143 : 제1 반도체 영역
146 : 제2 반도체 영역 150 : 스토리지 노드 영역
155 : 회로 배선 영역 160 : 배선 층
165 : 전면 비아 166 : 제1 도전 층
167 : 제2 도전 층 180 : 전면 절연 구조물
185 지지 층 205 : 반사 방지 층
210 : 절연 층 212 절연 패턴
212a : 제1 개구부 215 : 콘택 플러그
216 : 배리어 층 217 : 플러그 부분
220 : 베이스 절연 층 230 : 절연성 라이너
235 : 컬러 필터 235a : 제1 컬러 필터
235b : 제2 컬러 필터 240 : 필터 보호 층
245, 1005 : 캐핑 절연 층 250 : 제1 절연 층
255 : 제2 절연 층 260 : 제3 절연 층
265 : 분리 구조체 265a : 제2 개구부
275, 1275 : 제1 전극 280 : 광전 층
285 : 제2 전극 290 : 커버 절연층
295 : 마이크로 렌즈들 1010 : 도전성 비아
1225 : 콘택 보호 층
Claims (20)
- 반도체 기판 상에 배치되며 개구부를 갖는 절연 패턴;
상기 절연 패턴의 상기 개구부 내에 배치되는 컬러 필터;
상기 컬러 필터 상에 배치되는 캐핑 절연 층;
상기 캐핑 절연 층 상에 배치되며 상기 컬러 필터와 중첩하는 부분을 갖는 제1 전극;
상기 제1 전극의 측면을 둘러싸는 분리 구조체; 및
상기 제1 전극 상의 광전 층을 포함하되,
상기 분리 구조체는 서로 다른 물질로 형성되는 제1 절연 층 및 제2 절연 층을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 광전 층 상의 제2 전극을 더 포함하되,
상기 광전 층 및 상기 제2 전극은 상기 제1 전극 및 상기 분리 구조체와 중첩하고,
상기 제1 및 제2 전극들은 투명 전극들이고,
상기 광전 층은 유기 광전 층인 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판을 관통하는 관통 홀;
상기 관통 홀 내의 관통 전극;
상기 절연 패턴과 상기 반도체 기판 사이, 및 상기 컬러 필터와 상기 반도체 기판 사이에 배치되는 반사 방지 층; 및
상기 절연 패턴 및 상기 반사 방지 층을 관통하며 상기 관통 전극과 전기적으로 연결되는 콘택 플러그를 더 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 캐핑 절연 층은 상기 절연 패턴의 상기 개구부 내에 배치되는 이미지 센서. - 제 4 항에 있어서,
상기 반사 방지 층과 상기 컬러 필터 사이에 개재되며 상기 절연 패턴과 상기 컬러 필터 사이, 및 상기 절연 패턴과 상기 캐핑 절연 층 사이로 연장되는 절연성 라이너를 더 포함하되,
상기 절연성 라이너는 상기 제1 절연 층과 다른 물질로 형성되는 이미지 센서. - 제 1 항에 있어서,
상기 분리 구조체는 상기 제2 절연 층 상의 제3 절연 층을 더 포함하고,
상기 제3 절연 층은 상기 제2 절연 층과 다른 물질로 형성되는 이미지 센서. - 제 1 항에 있어서,
상기 분리 구조체는 상기 제1 절연 층 하부에 배치되는 베이스 절연 층을 더 포함하고,
상기 제1 및 제2 절연 층들은 서로 동일한 폭을 갖고,
상기 베이스 절연 층은 상기 제1 절연 층 보다 작은 폭을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 캐핑 절연 층은 상기 절연 패턴의 상부면과 공면을 이루는 상부면을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 컬러 필터와 상기 캐핑 절연 층 사이에 개재되며 상기 캐핑 절연 층의 측면 상으로 연장되는 필터 보호 층을 더 포함하되,
상기 필터 보호 층은 상기 캐핑 절연 층과 다른 물질로 형성되는 이미지 센서. - 제 1 항에 있어서,
상기 절연 패턴을 관통하는 콘택 플러그를 더 포함하는 이미지 센서. - 제 10 항에 있어서,
상기 제1 전극은 상기 콘택 플러그의 상부면과 접촉하면서 전기적으로 연결되는 이미지 센서. - 제 10 항에 있어서,
상기 제1 전극과 상기 콘택 플러그 사이의 도전성 비아를 더 포함하되,
상기 도전성 비아는 상기 제1 전극과 상기 콘택 플러그를 전기적으로 연결하는 이미지 센서. - 제 12 항에 있어서,
상기 절연 패턴 상의 콘택 보호 층을 더 포함하고,
상기 캐핑 절연 층은 상기 컬러 필터의 상부면을 덮으면서 상기 콘택 보호 층의 상부면 상으로 연장되고,
상기 도전성 비아는 상기 캐핑 절연 층 및 상기 콘택 보호 층을 관통하는 이미지 센서. - 반도체 기판 상에 배치되며 개구부를 갖는 절연 패턴;
상기 절연 패턴의 상기 개구부 내에 배치되는 컬러 필터;
상기 컬러 필터 상의 캐핑 절연 층;
상기 캐핑 절연 층 상의 전극;
상기 전극의 측면을 둘러싸는 분리 구조체; 및
상기 전극 및 상기 분리 구조체 상의 광전 층을 포함하되,
상기 분리 구조체는 상기 전극의 상부면 보다 상기 반도체 기판을 향하는 방향으로 리세스된 상부면을 갖는 이미지 센서. - 제 14 항에 있어서,
상기 분리 구조체는 제1 절연 층 및 상기 제1 절연 층 상의 제2 절연 층을 포함하고,
상기 제1 절연 층은 상기 캐핑 절연 층 및 상기 제2 절연 층과 다른 물질로 형성되는 이미지 센서. - 제 14 항에 있어서,
상기 분리 구조체의 상기 상부면은 상기 반도체 기판을 향하는 방향으로 휘어진 곡면으로 형성되는 이미지 센서. - 반도체 기판 상에 배치되며 제1 개구부를 갖는 절연 패턴;
상기 절연 패턴의 상기 제1 개구부 내에 배치되는 컬러 필터;
상기 절연 패턴을 관통하는 콘택 플러그;
상기 컬러 필터 상의 캐핑 절연 층;
상기 캐핑 절연 층 및 상기 콘택 플러그와 중첩하는 제2 개구부를 갖는 분리 구조체;
상기 분리 구조체의 상기 제2 개구부 내에 배치되는 제1 전극; 및
상기 제1 전극 상의 광전 층을 포함하되,
상기 분리 구조체는 서로 다른 물질로 형성되고 차례로 적층되는 제1 절연 층 및 제2 절연 층을 포함하는 이미지 센서. - 제 17 항에 있어서,
상기 광전 층 상의 제2 전극;
상기 제2 전극 상의 커버 절연 층; 및
상기 커버 절연 층 상의 마이크로 렌즈를 더 포함하되,
상기 제1 및 제2 전극들은 투명 전극들이고,
상기 광전 층은 상기 제1 전극 및 상기 분리 구조체의 상부면들과 접촉하는 유기 광전 층으로 형성되는 이미지 센서. - 제 17 항에 있어서,
상기 반도체 기판 내의 포토 다이오드;
상기 반도체 기판을 관통하는 관통 홀; 및
상기 관통 홀 내의 관통 전극을 더 포함하고,
상기 반도체 기판은 서로 대향하는 제1 면 및 제2 면을 갖고,
상기 절연 패턴은 상기 반도체 기판의 상기 제2 면 상에 배치되는 이미지 센서. - 제 19 항에 있어서,
상기 반도체 기판의 상기 제1 면에 인접하는 상기 반도체 기판 내에 배치되는 소자분리 영역; 및
상기 반도체 기판의 상기 제1 면 상에 배치되는 회로 배선 영역을 더 포함하되,
상기 관통 홀은 상기 소자분리 영역을 관통하는 이미지 센서.
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| US17/122,070 US11411052B2 (en) | 2017-07-21 | 2020-12-15 | Image sensor |
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|---|---|---|---|
| KR1020170092476A KR102495573B1 (ko) | 2017-07-21 | 2017-07-21 | 이미지 센서 |
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