KR20190002680A - 전압 발생 장치 및 반도체 칩 - Google Patents

전압 발생 장치 및 반도체 칩 Download PDF

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Abstract

본 발명의 실시예는 전압 발생 장치 및 반도체 칩을 개시한다. 상기 장치는 컨트롤러, 제1 분압 컨트롤러, 제2 분압 컨트롤러, 및 전압 디텍터를 포함할 수 있다. 제1 분압 컨트롤러 및 부하는 입력 전원과 접지 사이에 직렬로 연결되어 있다. 제2 분압 컨트롤러 및 부하는 접지와 제1 분압 컨트롤러와 부하 사이의 연결점 사이에 병렬로 연결되어 있다. 전압 디텍터는 부하에 전기적으로 연결되어 있고, 부하의 부하 전압을 검출하며, 검출된 부하 전압의 값을 컨트롤러에 피드백하도록 구성된다. 컨트롤러는, 전압 디텍터에 의해 피드백된 검출 값을 수신하고, 검출 값에 기초하여 제어 신호를 생성하도록 구성된다. 제어 신호는 제1 분압 컨트롤러 및 제2 분압 컨트롤러를 제어하여 부하 전압을 목표 값으로 조정하는 데 사용된다. 본 발명에 따르면, 온-칩 전원 장치의 적용 가능성 및 실행 가능성이 향상되고 확장될 수 있다.

Description

전압 발생 장치 및 반도체 칩
본 발명은 회로 기술 분야에 관한 것으로, 특히 전압 발생 장치 및 반도체 칩에 관한 것이다.
넓은 의미에서, 전력 공급 장치는 전원 및 전력 회로를 포함한다. 일반적인 전력 회로는 다양한 조정 전력 공급 장치, 무정전(uninterrupted) 전력 공급 장치 등을 포함한다. 이러한 전력 회로는 전기 기기(즉, 부하)에 의해 요구되는 전압을 획득하기 위해, 전원에 의해 제공되는 전압을 처리해야 한다. 처리된 전압은 안정적이다. 따라서, 전력 공급 장치의 전력 회로는 매우 중요하다. 정상적으로 작동하기 위해, 전기 기기(즉, 부하)는 바람직한 전력 회로를 필요로 한다.
실제 애플리케이션 요건으로 인해, 부하에 대한 전압 전력 요건은 단일 동작 전압과 임계치보다 더 낮은 전압을 포함하는 두 가지 경우로부터 더 많은 전압 영역으로 확장된다. 즉, 공통 칩 전력 공급 기술은 부하의 정상 동작 전압 또는 임계치보다 더 낮은 전압에 대한 전력 공급과 관련된다. 그러나, 반도체 공정이 발전함에 따라, 다양한 애플리케이션 시나리오와 다양한 운영 모드의 요건을 충족시키기 위해, 상이한 공급 전압 하에서의 칩의 성능은 상이한 상태들 사이에서 스위칭할 수 있다. 또한, 공정 변동(process variation), 온도 영향, 및 전력 변동과 같은 다양한 요인들에 의해 부하가 영향을 받기 때문에, 부하의 공급 전압은 실시간으로 변화할 필요가 있다.
그러나, 종래 기술에서, 온-칩 전력 공급 장치는 설계 시 몇 가지 단점을 갖는다. 예를 들어, 특정 모듈은 설계 초기부터 목표되어야 하며, 즉, 부하 전류의 상태가 미리 평가될 필요가 있고, 조정 가능한 저항의 특정 값 범위가 제공되어야 한다. 그러나, 부하 전류가 부정확하게 추정되거나 또는 다른 시나리오에서 부하가 크게 달라지면, 출력 전압 범위가 위험하다. 도 1에 도시된 바와 같이, 도 1은 본 발명의 일 실시예에 따른 선행 기술의 선형 온-칩 전력 공급 장치의 기본 원리의 개략도이다. 선형 온-칩 전력 공급 장치에서 출력 전압(Vout)의 안정성은 R1do 저항을 조정하여 유지된다. 도 1에 대응하는 회로에서, 기대 출력 전압(Vout)을 획득하기 위해서 R1do와 Rload 사이에 비례 관계가 유지되어야 함을 알 수 있다. 따라서, 이 구현 솔루션에서, 전력 공급 장치의 실행 가능성과 유연성을 충족시킬 수 없다.
본 발명의 실시예는 부하가 크게 변할 때 우수한 출력 전압 범위를 제공하도록 전압 발생 장치 및 반도체 칩을 제공한다.
제1 양태에 따르면, 본 발명의 실시예는 컨트롤러, 제1 분압 컨트롤러, 제2 분압 컨트롤러, 및 전압 디텍터를 포함하고,제1 분압 컨트롤러 및 부하는 입력 전원과 접지 사이에 직렬로 연결되어 있으며, 제2 분압 컨트롤러 및 부하는 제1 분압 컨트롤러와 부하 사이의 연결점과 접지 사이에 병렬로 연결되어 있고, 전압 디텍터는 부하에 전기적으로 연결되어 있으며, 부하의 부하 전압을 검출하고, 부하 전압의 검출 값을 컨트롤러에 피드백하도록 구성되며, 컨트롤러는 전압 디텍터, 제1 분압 컨트롤러, 및 제2 분압 컨트롤러에 전기적으로 연결되어 있고, 전압 디텍터에 의해 피드백된 검출 값을 수신하며, 검출 값에 기초하여 제어 신호를 생성하도록 구성되고, 제어 신호는 제1 분압 컨트롤러 및 제2 분압 컨트롤러를 제어하여 부하 전압을 목표 값으로 조정하며, 검출 값이 목표 값보다 더 큰 때, 제어 신호는 다음의 제어: 제1 분압 컨트롤러의 저항을 증가시키는 제어, 또는 제2 분압 컨트롤러의 저항을 감소시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용되거나, 또는 검출 값이 목표 값보다 더 작은 때, 제어 신호는 다음의 제어: 제1 분압 컨트롤러의 저항을 감소시키는 제어, 또는 제2 분압 컨트롤러의 저항을 증가시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용되는, 전압 발생 장치를 제공한다.
제1 양태를 참조하여, 제1 가능한 구현으로, 제1 분압 컨트롤러 또는 제2 분압 컨트롤러는 다수의 스위치 제어 저항 세트를 포함하고, 다수의 스위치 제어 저항 세트는 병렬로 연결되어 있으며, 각 스위치 제어 저항 세트는 적어도 하나의 병렬 스위치 제어 저항을 포함하고, 스위치 제어 저항 세트의 연결 또는 연결 해제를 제어하도록 제어 신호의 제어 비트에 의해 1차 스위치 제어 저항이 제어되고, 제어 신호 내의 다수의 병렬 제어 비트는 다수의 스위치 제어 저항 세트의 연결 또는 연결 해제를 제어하기 위해 각각 사용된다.
제1 양태의 제1 가능한 구현을 참조하여, 제2 가능한 구현으로,제어 비트가 온 상태가 되도록 스위치를 제어하는 때, 스위치 제어 저항 세트가 연결되고, 제1 분압 컨트롤러 또는 제2 분압 컨트롤러의 저항은 감소하도록 제어되거나, 또는 제어 비트가 오프 상태가 되도록 스위치를 제어하는 때, 스위치 제어 저항 세트가 연결 해제되고, 제1 분압 컨트롤러 또는 제2 분압 컨트롤러의 저항은 증가하도록 제어된다.
제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 제3 가능한 구현으로, 스위치 제어 저항은 PGCell(power gating cell)이다.
제1 양태의 제3 가능한 구현을 참조하여, 제4 가능한 구현으로, 제1 분압 컨트롤러 내의 PGCell의 스위치와 제2 분압 컨트롤러 내의 PGCell의 스위치는 서로 상이한 타입의 트랜지스터이고, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트 및 제2 분압 컨트롤러에서 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트는 동일한 신호 위상을 갖는다.
제1 양태의 제4 가능한 구현을 참조하여, 제5 가능한 구현으로, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호 내의 제어 비트 및 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호 내의 제어 비트는 동일한 제어 비트이다.
제1 양태의 제3 가능한 구현을 참조하여, 제6 가능한 구현으로, 상이한 타입의 트랜지스터들은 개별적으로 PMOS(P-channel metal-oxide semiconductor) 트랜지스터 및 NMOS(N-channel metal-oxide semiconductor) 트랜지스터이다.
제1 양태의 제3 가능한 구현을 참조하여, 제7 가능한 구현으로, 제1 분압 컨트롤러 내의 PGCell의 스위치와 제2 분압 컨트롤러 내의 PGCell의 스위치는 동일한 타입의 트랜지스터이고, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트 및 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트는 반대의 신호 위상을 갖는다.
제1 양태의 제7 가능한 구현을 참조하여, 제8 가능한 구현으로, 동일한 타입의 트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터이다.
제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 또는 제1 양태의 제3 가능한 구현을 참조하여, 또는 제1 양태의 제4 가능한 구현을 참조하여, 또는 제1 양태의 제5 가능한 구현을 참조하여, 또는 제1 양태의 제6 가능한 구현을 참조하여, 또는 제1 양태의 제7 가능한 구현을 참조하여, 또는 제1 양태의 제8 가능한 구현을 참조하여, 제9 가능한 구현으로, 적어도 하나의 스위치 제어 저항 세트는 N개의 병렬 스위치 제어 저항을 포함하고, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하며, N은 2 이상의 양의 정수이고, N개의 스위치 제어 저항에서, 1차 스위치 제어 저항의 스위치의 제어 단자는 적어도 하나의 스위치 제어 저항 세트에 대응하는 제어 비트를 수신하도록 구성되며, N개의 스위치 제어 저항에서는, 현재의 스위치 제어 저항의 스위치의 제어 단자가 이전의 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 현재의 스위치 제어 저항의 스위치의 제어 단자가 연결되어 연결점에 의해 출력된 신호를 수신한다.
제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 또는 제1 양태의 제3 가능한 구현을 참조하여, 또는 제1 양태의 제4 가능한 구현을 참조하여, 또는 제1 양태의 제5 가능한 구현을 참조하여, 또는 제1 양태의 제6 가능한 구현을 참조하여, 또는 제1 양태의 제7 가능한 구현을 참조하여, 또는 제1 양태의 제8 가능한 구현을 참조하여, 제10 가능한 구현으로, 적어도 하나의 스위치 제어 저항 세트는 N개의 병렬 스위치 제어 저항 쌍을 포함하고, 각 스위치 제어 저항 쌍은 한 쌍의 병렬 스위치 제어 저항을 포함하며, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하고, N은 2 이상의 양의 정수이며, N개의 스위치 제어 저항에서, 1차 스위치 제어 저항 쌍의 1차 스위치 제어 저항의 스위치의 제어 단자는 적어도 하나의 스위치 제어 저항 세트에 대응하는 제어 비트를 수신하도록 구성되며, N개의 스위치 제어 저항 쌍에서, 이전의 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 현재의 스위치 제어 저항 쌍의 1차 스위치 제어 저항의 스위치의 제어 단자가 연결되어 연결점에 의해 출력된 신호를 수신하며, N개의 스위치 제어 저항 쌍에서, 최종 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 최종 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자가 연결되어 연결점에 의해 출력된 신호를 수신하며, N개의 스위치 제어 저항 쌍에서, 현재의 스위치 제어 저항 쌍의 다른 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 이전의 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자가 연결되어 연결점에 의해 출력된 신호를 수신한다.
제1 양태의 제10 가능한 구현을 참조하여, 제11 가능한 구현으로, 임의의 스위치 제어 저항 쌍에서, 1차 스위치 제어 저항 내의 저항의 저항값은 다른 스위치 제어 저항 내의 저항의 저항값보다 더 크다.
제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 또는 제1 양태의 제3 가능한 구현을 참조하여, 또는 제1 양태의 제4 가능한 구현을 참조하여, 또는 제1 양태의 제5 가능한 구현을 참조하여, 또는 제1 양태의 제6 가능한 구현을 참조하여, 또는 제1 양태의 제7 가능한 구현을 참조하여, 또는 제1 양태의 제8 가능한 구현을 참조하여, 또는 제1 양태의 제9 가능한 구현을 참조하여, 또는 제1 양태의 제10 가능한 구현을 참조하여, 또는 제1 양태의 제11 가능한 구현을 참조하여, 제12 가능한 구현으로, 검출 값이 목표 값보다 더 큰 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결 해제에서 연결로 변경하기 위해, 제1 분압 컨트롤러 내에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되거나, 또는 검출 값이 목표 값보다 더 큰 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결에서 연결 해제로 변경하기 위해, 제1 분압 컨트롤러 내에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용된다.
제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 또는 제1 양태의 제3 가능한 구현을 참조하여, 또는 제1 양태의 제4 가능한 구현을 참조하여, 또는 제1 양태의 제5 가능한 구현을 참조하여, 또는 제1 양태의 제6 가능한 구현을 참조하여, 또는 제1 양태의 제7 가능한 구현을 참조하여, 또는 제1 양태의 제8 가능한 구현을 참조하여, 또는 제1 양태의 제9 가능한 구현을 참조하여, 또는 제1 양태의 제10 가능한 구현을 참조하여, 또는 제1 양태의 제11 가능한 구현을 참조하여, 또는 제1 양태의 제12 가능한 구현을 참조하여, 제13 가능한 구현으로, 검출 값이 목표 값보다 더 큰 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결 해제에서 연결로 변경하기 위해, 제2 분압 컨트롤러 내에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되거나, 또는 검출 값이 목표 값보다 더 큰 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결에서 연결 해제로 변경하기 위해, 제2 분압 컨트롤러 내에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용된다.
제1 양태를 참조하여, 제1 양태의 제1 가능한 구현을 참조하여, 또는 제1 양태의 제2 가능한 구현을 참조하여, 또는 제1 양태의 제3 가능한 구현을 참조하여, 또는 제1 양태의 제4 가능한 구현을 참조하여, 또는 제1 양태의 제5 가능한 구현을 참조하여, 또는 제1 양태의 제6 가능한 구현을 참조하여, 또는 제1 양태의 제7 가능한 구현을 참조하여, 또는 제1 양태의 제8 가능한 구현을 참조하여, 또는 제1 양태의 제9 가능한 구현을 참조하여, 또는 제1 양태의 제10 가능한 구현을 참조하여, 또는 제1 양태의 제11 가능한 구현을 참조하여, 또는 제1 양태의 제12 가능한 구현을 참조하여, 또는 제1 양태의 제13 가능한 구현을 참조하여, 제14 가능한 구현으로, 전압 디텍터는 전압 정보 피드백 유닛, 전압 샘플링 및 피드백 유닛, 및 전압 인코딩 및 피드백 유닛을 포함하고, 전압 정보 피드백 유닛은 부하의 아날로그 부하 전압을 판독하고, 전압을 디지털 신호로 변환하고, 전압 샘플링 및 피드백 유닛은 전압 샘플링 신호를 획득하기 위해, 클록 사이클에 기초하여 디지털 신호에 대한 샘플링을 수행하도록 구성되며, 전압 인코딩 및 피드백 유닛은 부하 전압의 검출 값을 획득하기 위해, 전압 샘플링 신호를 인코딩하여 구성된다.
제1 양태의 제14 가능한 구현을 참조하여, 제15 가능한 구현으로, 검출 값은 바이너리 시리얼 넘버이다.
제2 양태에 따르면, 본 발명의 일 실시예는 제1항 내지 제16항 중 어느 한 항에 기재된 전압 발생 장치와, 부하를 포함하는 반도체 칩을 제공하고, 전압 발생 장치는 제1 양태에서 제공된 임의의 구현에 따른 전압 발생 장치를 포함하고, 부하는 부하 전압의 동작 하에서 동작하고, 부하는 논리 회로, 기능 회로, 메모리, 또는 프로세서 중 임의의 하나이다.
본 발명의 실시예들의 구현은 다음의 유익한 효과를 갖는다.
본 발명의 실시예들에 따르면, 전압 발생 장치가 제공되고, 전압 발생 장치의 제1 분압 컨트롤러 및 제2 분압 컨트롤러를 적절히 제어함으로써, 목표 값에 도달하도록, 부하 전압이 조정된다. 이러한 방식으로, 부하 또는 부하 전류가 크게 변할 때, 우수한 출력 전압 범위가 제공될 수 있으며, 실용성이 향상되고 확장된다.
본 발명의 실시예들 또는 종래 기술의 기술 솔루션을 보다 명확하게 설명하기 위해, 실시예들 또는 종래 기술을 설명하기 위해 요구되는 첨부 도면을 간단히 설명한다. 명백하게, 다음의 설명에서의 첨부된 도면은 단지 본 발명의 일부 실시예를 나타내고, 당업자는 창조적인 노력 없이도 이들 도면으로부터 다른 도면을 유도할 수 있다.
도 1은 본 발명의 일 실시예에 따른 선행 기술의 선형 온-칩 전원 장치의 기본 원리의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 전압 발생 장치의 칩의 개략적인 구조도이다.
도 3은 본 발명의 일 실시예에 따른 전력 공급 장치의 개략적인 구조도이다.
도 4는 본 발명의 일 실시예에 따른 전압 디텍터의 개략적인 구조도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 전압 발생 장치의 실시예의 개략적인 구조도이다.
도 6은 본 발명의 일 실시예에 따른 다수의 병렬 PGCell 세트의 개략적인 구조도이다.
당업자가 본 발명의 기술 솔루션을 더 잘 이해할 수 있도록 하기 위해, 본 발명의 실시예에서 첨부된 도면을 참조하여 본 발명의 실시예들에서 기술 솔루션을 명확하고 완전하게 설명한다. 명백하게, 설명된 실시예들은 본 발명의 모든 실시예가 아니라 일부분에 불과하다. 창의적인 노력없이 본 발명의 실시예들에 기초하여 당업자에 의해 획득된 다른 모든 실시예는 본 발명의 보호 범위 내에 있다.
다음은 별도의 자세한 설명을 제공하다.
본 발명의 명세서, 청구 범위, 및 첨부 도면에서, "제1", "제2", "제3", "제4" 등의 용어는 상이한 대상을 구별하기 위해 의도되지만 특정 순서를 나타내지는 않는다. 또한, "포함하는", "갖는", 또는 그 변형은 비-독점적인 내용을 포함하도록 의도된 것이다. 예를 들어, 일련의 단계 또는 유닛을 포함하는 프로세스, 방법, 시스템, 제품, 또는 디바이스는 열거된 단계 또는 유닛에 한정되지 않으며, 선택적으로 열거되지 않은 단계 또는 유닛을 추가로 포함하거나, 또는 선택적으로 프로세스, 방법, 제품, 또는 디바이스의 또 다른 고유한 단계 또는 유닛을 포함할 수 있다.
본 명세서에서 언급된 "실시예"는 실시예를 참조하여 설명된 특정 특성, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 이 용어는 이 명세서의 다른 위치에 나타난다. 반드시 이 용어가 모두 동일한 실시예를 나타내는 것은 아니다. 이 용어는 다른 실시예와 상호 배타적인, 독립적인 또는 대안적인 실시예를 나타내지는 않는다. 당업자는 이 명세서에 기술된 실시예가 다른 실시예와 결합될 수 있음을 명시적으로 그리고 암시적으로 이해한다.
당업자가 용이하게 이해할 수 있도록 하기 위해, 본 명세서에서 이하의 내용이 설명되고 설명된다.
(1) 전력 게이팅: 전력 게이팅 기술을 사용하는 스위치는 주로 스위치의 정적 전력 소비를 감소시키기 위해, MTCMOS(Multi-Threshold CMOS)를 사용하여 구현된다. 부하가 작동하는 때, 전력 게이팅이 디세이블링되고, 부하의 작동 전압은 부하에 필요한 전압이다. 부하가 작동하지 않는 때, 전력 게이팅이 이네이블링되어, 부하의 전력 공급 장치가 정상 전압보다 더 낮다. 부하가 다르게 적용되는 때, 예를 들어 부하가 메모리인 때, 전력 게이팅이 이네이블링되고, 부하의 공급 전압이 부하에 필요한 전압 값(예를 들어, 메모리 데이터가 손실되지 않도록 보장하는 최소 전압 값)으로 변조될 수 있다.
종래 기술에서, 전력 게이팅 셀(PGcell: Power Gating Cell)은 저소비 수단에 의한 전력 게이팅을 실행하는 유닛이고, 디지털 설계의 표준 유닛이다. 전력 게이팅 셀은 전원 연결을 제어할 수 있다.
(2) 다이(Die): 다이는 완벽한 기능을 가지고 있는, 웨이퍼에서 절단된 칩이다. 일반적으로, 다이는 대략 수 밀리미터의 크기이다. 금속 와이어를 연결하는 데 사용되는 패드 또는 구멍(와이어 본딩)이 가장자리에 있다. 금속 와이어는 회로 보드의 외부 핀 또는 패드에 연결되어 있다.
(3) 커플링(Coupling): 일반적으로 전자 회로에서 커플링은 이전 스테이지에서 현재 스테이지로 신호를 송신하는 것을 의미한다. 구체적으로, 커플링은 둘 이상의 회로 구성 요소 또는 전자 네트워크의 입력과 출력이 서로 밀접하게 협조하고 서로 영향을 주며, 상호 작용을 사용하여 한쪽에서 다른 쪽으로 에너지가 전송되는 시나리오이다. 커플링된 회로는 커플링 프로세스에 참여하는 회로이다. 예를 들어, 두 스테이지의 회로는 상이한 직류 레벨들을 가지므로, 용량성 커플링이 요구되며, 입력 임피던스가 출력 임피던스와 일치하지 않으므로, 임피던스를 일치시키는 회로가 요구된다. 결론적으로, 에너지 및 신호 전송을 구현하기 위해, 모든 기능 회로를 연결하는 방법은 회로 커플링이다. 일반적으로, 커플링된 회로는 통상적으로 필터링, 전력 저장, 절연, 임피던스 변환 등의 하나 이상의 기능을 갖는다.
(4) "복수"란 2 이상을 의미한다. "및/또는"은 연관된 개체 사이의 연관 관계를 설명하며, 세 가지 관계가 존재할 수 있음을 나타낸다. 예를 들어, A 및/또는 B는 다음 세 가지 경우를 나타낼 수 있다. A만 존재하고, A와 B가 모두 존재하며, B 만 존재하다. "/" 기호는 일반적으로 연관된 오브젝트 사이의 "또는" 관계를 나타낸다.
도 2를 참조하면, 도 2는 본 발명의 일 실시예에 따른 온-칩 집적 전압 발생 장치의 칩의 개략적인 구조도이다. 도 2의 칩(00)에서, 다수의 전압 발생 장치(10) 및 다수의 부하(20)가 다이(Die)에 집적되고, 균일하게 캡슐화된다(encapsulated). 도 2에서, 입력 전원(VDD)(예를 들면, 배터리)은 칩(00)에 전력을 구동 또는 공급하고, 칩(00) 상의 전압 발생 장치(10)는 칩(00) 상에 있는, 칩(00)에 전기적으로 연결된 부하(20)(예를 들어, 논리 회로, 기능 모듈, 메모리, 또는 프로세서)에 전력을 공급하기 위해, VDD에 의해 공급되거나 또는 VDD에 의해 구동되는 전원으로 안정된 전압을 생성한다.
부하(20)가 기능 모듈인 때, 부하(20)는 예를 들어, 통신 프로토콜을 처리하거나, 음성 변환을 처리하거나, 촬영된 이미지를 처리하기 위한 모듈 또는 유닛과 같은, 다양한 형태의 신호 처리를 수행할 수 있다. 도 2에 도시된 칩(00)은 다양한 전자 장치의 일부 또는 전부로서 사용될 수 있다는 것을 이해할 수 있을 것이다. 이는 본 발명의 실시예에서 특별히 제한되지 않는다. 다음은 도 2에 도시된 칩(00) 상의 전압 발생 장치(10) 및 전압 발생 장치(10)가 전력을 공급하는 부하(20)를 포함하는 전력 공급 유닛(01)의 구체적인 구조 및 기능을 상세하게 설명한다.
도 3을 참조하면, 도 3은 본 발명의 일 실시예에 따른 전력 공급 장치의 개략적인 구조도이다. 전력 공급 유닛(01)은 전압 발생 장치(10)와 전압 발생 장치(10)가 전원을 공급하는 부하(20)를 포함한다. 전압 발생 장치(10)는 컨트롤러(100), 제1 분압 컨트롤러(110), 제2 분압 컨트롤러(120), 및 전압 디텍터(130)를 포함할 수 있다. 구체적으로, 제1 분압 컨트롤러(110)와 부하(20)는 입력 전원(VDD)과 접지 사이에서 직렬로 연결된다. 제2 분압 컨트롤러(120)와 부하(20)는 접지와, 제1 분압 컨트롤러(110)와 부하(20) 사이의 연결점(VVDD) 사이에 병렬로 연결된다. 연결점(VVDD)의 전압은 부하 전압을 반영한다는 것을 알 수 있다. 전압 디텍터(130)는 부하(20)와 전기적으로 연결되고, 실시간으로 부하(20)의 부하 전압을 검출하며, 검출된 부하 전압의 값을 컨트롤러(100)에 피드백하도록 구성된다. 컨트롤러(100)는 전압 디텍터(130), 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)와 전기적으로 연결되어 있으며, 전압 디텍터(130)에 의해 피드백된 검출 값을 수신하고, 검출 값에 기초하여 제어 신호를 생성하도록 구성된다. 제어 신호는 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)를 제어하여 부하 전압을 목표 값으로 조정하는 데 사용된다. 제어 규칙은 주로 다음 원칙을 따른다. 검출 값이 목표 값보다 더 큰 때, 제어 신호는 다음의 제어: 제1 분압 컨트롤러의 저항을 증가시키는 제어, 또는 제2 분압 컨트롤러의 저항을 감소시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용되거나, 또는 검출 값이 목표 값보다 더 작은 때, 제어 신호는 다음의 제어: 제1 분압 컨트롤러의 저항을 감소시키는 제어, 또는 제2 분압 컨트롤러의 저항을 증가시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용된다.
도 4에 도시된 바와 같이, 도 4는 본 발명의 일 실시예에 따른 전압 디텍터의 개략적인 구조도이다. 전압 디텍터(130)는 주로 칩 상에 위치한 부하(20)의 부하 전압을 실시간으로 검출하여, 부하 전압의 검출 값을 컨트롤러(100)에 효과적으로 피드백한다. 따라서, 가능한 구현에서, 전압 디텍터(130)는 전압 정보 피드백 유닛(1301), 전압 샘플링 및 피드백 유닛(1302), 및 전압 인코딩 및 피드백 유닛(1303)을 포함할 수 있다. 전압 정보 피드백 유닛(1301)은, 입력 단자(en 단자)가 이네이블 신호에 액세스할 수 있을 때, 부하의 원래 아날로그 부하 전압을 판독하고, 전압을 디지털 신호로 변환하도록 구성된다. 전압 샘플링 및 피드백 유닛(1302)은 클록(clk) 신호를 수신하고, 전압 샘플링 신호를 획득하기 위해, 클록(clk)의 클록 사이클에 기초하여, 전압 정보 피드백 유닛(1301)에 의해 수행된 변환 후에 획득된 디지털 신호에 대한 샘플링을 수행하도록 구성된다. 전압 인코딩 및 피드백 유닛(1303)은 부하 전압의 검출 값을 획득하기 위해, 전압 샘플링 및 피드백 유닛(1302)에 의해 피드백되는 전압 샘플링 신호를 인코딩하도록 구성된다. 마지막으로, 전압 디텍터(130)는 검출 값을 컨트롤러(100)에 피드백하여, 컨트롤러(100)가 전압 디텍터(130)에 의해 피드백된 검출 값을 수신하고, 검출 값에 기초하여 제어 신호를 생성한다. 제어 신호는 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)를 제어하여 부하 전압을 목표 값으로 조정하는 데 사용된다. 또한, 검출 값은 바이너리 시리얼 값일 수 있다. 요약하면, 전압 정보 피드백 유닛(1301)은 아날로그 전압을 디지털 신호로 변환한다. 전압 샘플링 및 피드백 유닛(1302)은 전압 샘플링을 수행한다. 샘플링의 클록 사이클은 전압 정보 피드백 유닛(1301)에 의해 디지털 신호를 출력하는 클록 사이클보다 더 크다. 따라서, 샘플링 후에 원래의 디지털 신호보다 더 천천히 변화하는 디지털 신호가 획득된다. 전압 인코딩 및 피드백 유닛(1303)은 포맷 변환 유닛이고, 샘플링 후에 획득된, 아날로그 전압을 반영하는 디지털 신호를, 컨트롤러(100)에 의해 인식될 수 있는 디지털 신호(즉, 검출 값)로 변환하도록 구성된다. 즉, 전압 인코딩 및 피드백 유닛(1303)은 인코더 또는 포맷 컨버터와 동등하다. 또한, 본 발명의 이 실시예에서, 다수의 부하(20)가 존재할 때, 대응하는 전압 디텍터(130)는 다양한 애플리케이션 시나리오, 예를 들어, 전력을 소비하는 각 온-칩 기능 모듈의 전압이 안정적으로 유지되는 시나리오를 커버하기 위해 요건에 따라 상이한 부하(20)에 대해 설정될 수 있다는 것을 이해할 수 있을 것이다.
도 5를 참조하면, 도 5는 본 발명의 일 실시예에 따른 전압 발생 장치의 실시예의 개략적인 구조도이다. 다음은 도 3 및 도 5를 참조하여 본 발명의 전압 발생 장치(10)의 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)의 특정 구현 예를 상세하게 설명한다. 전압 발생 장치(10)의 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)는 도 3에 대응하는 실시예의 전압 발생 장치(10)에서 전압 안정 유닛으로 사용되고, 각각 스위치 제어 저항을 포함할 수 있다. 따라서, 가능한 구현에서, 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120)는 다수의 스위치 제어 저항 세트를 포함할 수 있고(도 5는 스위치 제어 저항 세트(1101 또는 1201)가 예로서 사용되는, 즉 1101 및 1201이 각각 110 및 120의 일부 또는 모두에 속하는 개략도를 도시한다), 다수의 스위치 제어 저항 세트는 병렬로 연결되어 있다. 구체적으로, 각 스위치 제어 저항 세트는 적어도 하나의 병렬 스위치 제어 저항을 포함한다. 1차 스위치 제어 저항(예를 들어, 1101 내의 ①의 R1일 수 있음)은 스위치 제어 저항 세트(그림 5의 1101 내의 ①, ②, ③, 및 ④를 포함함)의 연결 또는 연결 해제를 제어하기 위해, 제어 신호의 제어 비트(도 3의 컨트롤러(100)에 의해 생성됨)에 의해 제어된다. 제어 신호의 다수의 병렬 제어 비트(다수의 1101이 있는 때, 다수의 1101의 IN들은 다수의 병렬 제어 비트임)는 다수의 스위치 제어 저항 세트의 연결 또는 연결 해제를 제어하는 데 개별적으로 사용된다. 제2 분압 컨트롤러(120)의 구현 원리는 제1 분할 컨트롤러(110)의 구현 원리와 동일하다는 것을 이해할 수 있을 것이다. 세부 사항은 여기에서 다시 설명하지 않는다.
또한, 제어 비트(IN)가 온(on) 상태가 되도록 스위치를 제어하는 때, 도 5의 제1 분압 컨트롤러(110) 내의 스위치 제어 저항 세트의 저항 또는 제2 분압 컨트롤러(120) 내의 스위치 제어 저항 세트의 저항은 감소한다. 즉, 제어 비트(IN)가 온 상태가 되도록 스위치를 제어하는 때, 제1 분압 컨트롤러 내의 저항은 연결 해제 상태(연결 해제된 상태에서, 저항은 무한대로 간주된다)로부터 연결 상태(연결 상태에서의 저항은 병렬의 R1과 R2의 다수의 세트의 값이다)로 변경되므로, 저항은 감소한다. 제어 비트(IN)가 스위치가 오프(off) 상태가 되도록 제어하는 때, 스위치 제어 저항 세트는 디세이블되고, 제1 분압 컨트롤러의 저항 또는 제2 분압 컨트롤러의 저항은 증가하도록 제어되고, 즉, 제어 비트(IN)가 스위치가 오프(off) 상태가 되도록 제어하는 때, 제1 분압 컨트롤러의 저항이 연결 상태(연결 상태에서의 저항은 병렬의 R1과 R2의 다수의 세트의 값이다)로부터 연결 해제 상태(연결 해제된 상태에서, 저항은 무한대로 간주된다)로 변경되므로, 저항이 증가한다. 도 5에 대응하는 회로의 OUT 출력은 분압 컨트롤러(스위치 제어 저항 세트)의 현재의 연결 상태를 반영하고, OUT 내의 출력 제어 신호는 도 3에 대응하는 실시예의 컨트롤러(100)에 직접 피드백될 수 있으며, 컨트롤러(100)의 제1 분압 컨트롤러에 현재 연결된 스위치 제어 저항 세트의 수량을 지시하는 데, 즉 저항 세트가 정상적으로 동작하는지를 지시하는 데 사용된다. 이런 방식으로, 컨트롤러(100)는 전압 디텍터(130)로부터의 피드백에 따라, 그리고 1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)의 연결된 스위치 제어 저항 세트의 특정 수량 또는 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)의 스위치 제어 저항 세트의 동작 상태에 따라 대응하는 제어를 수행한다. EN1이 유효한 때(하이 레벨), EN2도 유효하다(높은 레벨)는 것을 이해해야 한다. 즉, IN과 OUT은 같은 위상을 갖는다. 그러나 EN1과 EN2는 차례로 유효하고, 즉 EN2가 EN1을 따른다.
또한, 스위치 제어 저항이 전력 게이팅 셀(PGCell)인 때, 도 3 및 도 5에서 제1 분압 컨트롤러(110)의 스위치 제어 저항들 및 제2 분압 컨트롤러(120)의 스위치 제어 저항들은 모두 PGCell이고, 즉, 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120)는 다수의 전력 게이팅 셀(PGCell) 세트를 포함할 수 있다. 도 6을 참조하면, 도 6은 본 발명의 일 실시예에 따른 다수의 병렬 PGCell 세트의 개략적인 구조도이다. 도 6의 다수의 병렬 PGCell 세트는 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120)와 동등하다. 각각의 PGCell 세트(도 6에서 점선으로 도시됨)는 도 5의 1101 또는 1201과 동일하며, 다수의 병렬 PGCell을 포함한다. 각 PGCell 세트는 고유한 제어 비트 en(예를 들어, en[0] en[1] .......en[n])에 대응한다. 이 제어 비트 내의 en 신호는 대응하는 컨트롤러(100)(도 3에 도시됨)에 의해 개별적으로 제어된다. 도 6은 적어도 3개의 PGCell 세트를 도시한다. PGCell 세트는 병렬 관계에 있다. 각 PGCell 세트는 적어도 하나의 PGCell을 포함하다. 각 PGCell 세트가 다수의 PGCell을 포함하는 때, 다수의 PGCell은 병렬로 연결된다. 연결된 PGCell 세트들의 상이한 수량으로 인해 부하(20)의 상이한 전압들이 획득된다는 것을 이해할 수 있다. 따라서, 부하(20) 상의 전압이 불안정할 때, 제1 분압 컨트롤러(110) 및/또는 제2 분압 컨트롤러(120)에서 연결되어 있는 PGCell 세트의 수량은 부하(20) 상의 전압의 안정성을 유지하도록 제어될 수 있다.
도 3 및 도 5에 대응하는 특정 실시예를 참조하여, 특정 안정 프로세스에서 컨트롤러(100)의 특정 기능이 상세히 설명된다. 전압 발생 장치(10)의 허브로서, 컨트롤러(100)는 전압 디텍터(130)로부터 다양한 유형의 피드백 정보(부하의 부하 전압의 검출 값 포함함)를 수신하고, 부하(20)의 공급 전압이 안정되고 신뢰성 있는 것을 보장하기 위해, 피드백 정보에 따라 제1 분압 컨트롤러(110) 및/또는 제2 분압 컨트롤러(120)를 제어한다. 또한, 컨트롤러(100)가 검출 값이 목표 값보다 더 크다고 판단하는 때, 컨트롤러(100)에 의해 생성된 제어 신호 내의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결 해제에서 연결로 변경하기 위해, 제1 분압 컨트롤러에 있는 적어도 하나의 제어 비트에 대응하는 적어도 하나의 PGCell 세트를 제어하는 데 사용되거나, 또는 컨트롤러(100)가 검출 값이 목표 값보다 더 작다고 결정하는 때, 컨트롤러(100)에 의해 생성된 제어 신호 내의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결에서 연결 해제로 변경하기 위해, 제1 분압 컨트롤러에 있고 적어도 하나의 제어 비트에 대응하는 적어도 하나의 PGCell 세트를 제어하는 데 사용된다. 이유는 다음과 같다. 컨트롤러(100)가 부하(20) 상의 전압이 극히 낮다고(미리 설정된 전압 임계치보다 더 작다고) 결정하는 때, 부하(20)가 정상적으로 동작할 수 없는 경우가 발생되므로, 부하(20) 상의 전압은 목표 값으로 개선될 필요가 있다. 또한, 제1 분압 컨트롤러(110)는 부하(20)에 직렬로 연결되어 있으며, 부하(20)의 저항은 변하지 않는다. 따라서, 부하(20) 상의 전압은 부하(20) 상의 전류를 증가시킴으로써 증가될 수 있다. 즉, 제1 분압 컨트롤러(110)와 부하(20)의 총 직렬 저항을 감소시키기 위해, 제1 분압 컨트롤러(110)의 저항이 감소될 수 있다. 따라서, 부하(20)(및 분압 컨트롤러(110)) 상의 전류는 증가하고, 부하(20) 상의 전압은 더욱 증가한다. 제1 분압 컨트롤러(110)는 다수의 병렬 PGCell 세트이므로, 부하(20) 상의 전압을 안정화시키기 위해, 제1 분압 컨트롤러 내의 연결된 병렬 PGCell 세트의 수량이 증가되어 제1 분압 컨트롤러(110)의 저항이 감소된다. 그리고/또는, 검출 값이 목표 값보다 더 큰 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는 연결 해제에서 연결로 변경하기 위해, 제2 분압 컨트롤러(120)에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 PGCell 세트를 제어하거나, 또는 검출 값이 목표 값보다 더 작은 때, 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는 연결에서 연결 해제로 변경하기 위해, 제2 분압 컨트롤러(120)에 있는, 적어도 하나의 제어 비트에 대응하는 적어도 하나의 PGCell 세트를 제어하는 데 사용된다. 상기의 제어 원리에 대해서는, 전술한 실시예에서의 제1 분압 컨트롤러(110)에 대한 조정 원리의 설명을 참조한다. 자세한 내용은 여기서 다시 제공하지 않는다. 본 발명의 이 실시예에서, PGCell 세트에서, 예를 들어, PGCell의 수량은 제한되지 않고, 하나 이상일 수 있으며, 특정 애플리케이션 시나리오에 기초하여 결정된다는 것이 이해될 수 있다. 하나의 PGCell이 있을 때, PGCell 세트는 PGCell과 동일하다.
결론적으로, 본 발명에서 제공되는 전압 발생 장치는 부하 전류가 부정확하게 추정되거나 또는 상이한 시나리오들에서 매우 상이할 때의 출력 전압 범위의 문제를 해결할 수 있을 뿐만 아니라, 온-칩 통합 PGCell 세트를 사용하여 큰 과도(transient) 충격을 효과적으로 억제하고, 애플리케이션 위험을 감소시키며, 온-칩 전력 공급 장치의 품질을 향상시킬 수 있다. 다음으로, 본 발명에 제공되는 전압 발생 장치가 어떻게 비교적 큰 과도 충격을 효과적으로 억제하는지를 상세하게 설명한다.
구체적으로, 도 5를 참조하면, 도 5는 주로 제1 분압 컨트롤러(110)(단 하나의 PGCell 세트(1101)가 도시되고, 구조는 여러 개의 PGCell 세트가 있을 때 사용되는 구조와 유사하며, PGCell은 서로 병렬로 연결됨), 제2 분압 컨트롤러(120)(하나의 PGCell 세트(1201)만이 도시되고, 구조는 여러 개의 PGCell 세트가 있을 때 사용되는 구조와 유사하며, PGCell은 서로 병렬로 연결됨), 및 부하 등가 임피던스(Rload)(즉, 부하(20))를 포함한다. VDD는 입력 전원이고, VVDD는 부하 전압이다. 적어도 하나의 PGCell 세트는 N개(도 5에 4개가 도시됨)의 병렬 스위치 제어 저항 쌍을 포함하고, 각 스위치 제어 저항 쌍은 한 쌍의 병렬 스위치 제어 저항(예를 들어, ①, ②, ③, 및 ④)이 포함되어 있으며, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하고, N은 2보다 크거나 같은 양의 정수이다. N개의 스위치 제어 저항 쌍에서, 1차 스위치 제어 저항 쌍　(예를 들어, 도 5의 1101 내의 ①)의 1차 스위치 제어 저항(예를 들어, 도 5의 1101 내의 ①의 R1)의 스위치의 제어 단자(도 5의 1101 내의 ①의 EN1)는 PGCell 세트(도 5의 1101)에 대응하는 제어 비트를 수신하도록 구성된다. N개의 스위치 제어 저항 쌍에서, 이전의 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점(예를 들어, 도 5의 1101 내의 ①의 R1의 ST1)에 현재의 스위치 제어 저항 쌍(예를 들어, 도 5의 1101 내의 ②)의 1차 스위치 제어 저항(예를 들어, 도 5의 1101 내의 ②의 R1)의 스위치의 제어 단자(예를 들어, 도 5의 1101 내의 ②의 R1의 EN1)가 연결되어 연결점에 의해 출력된 신호를 수신한다. N개의 스위치 제어 저항 쌍에서, 최종 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점(도 5의 1101 내의 ④의 ST1)에 최종 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자(도 5의 1101 내의 ④의 EN2)가 연결되어 연결점에 의해 출력된 신호를 수신한다. N개의 스위치 제어 저항 쌍에서, 현재의 스위치 제어 저항 쌍의 다른 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점(예를 들어, 도 5의 1101에서 ④의 R2의 ST2)에 이전의 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자(예를 들어, 도 5의 1101 내의 ③의 R2의 EN2)가 연결되어 연결점에 의해 출력된 신호를 수신한다.
도 5의 스위치 제어 저항 세트(즉, PGCell 세트)는 다수의 스위치 제어 저항 쌍을 포함하지만, 실제 애플리케이션에서, 각 스위치 제어 저항 쌍은 또한 스위치 제어 저항으로 대체될 수 있다. 예를 들어, 전압 발생 장치(10)의 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120) 내의 적어도 하나의 스위치 제어 저항 세트(PGCell 세트)는 N개의 병렬 스위치 제어 저항을 포함하며, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하고, N은 2보다 크거나 같은 양의 정수이다. N개의 스위치 제어 저항에서, 1차 스위치 제어 저항의 스위치의 제어 단자는 적어도 하나의 스위치 제어 저항 세트에 대응하는 제어 비트를 수신하도록 구성된다. N개의 스위치 제어 저항에서, 이전의 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 현재의 스위치 저항의 스위치의 제어 단자가 연결되어 있고, 연결점에 의해 출력되는 신호를 받는다. 이러한 방식으로, 작동 원리는 도 5에서와 유사하다. 스위치 제어 저항 세트의 스위치 제어 저항은 큰 과도 전류 충격을 방지하고 서지(surge)를 방지하기 위해, 순차적으로 전원을 공급할 수 있다.
회로 구조에 관한 상기의 설명에 기초하여, 도 5에 대응하는 회로에서, 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120) 내의 EN1이 유효한 때(예를 들어, PMOS 트랜지스터의 하이 레벨에 유효한 때), PGCell 세트(1101 또는 1201) 내의 다수의 PGCell은 순차적으로 개시될 수 있다(도 5에 도시된 바와 같이, 1101 내의 ①의 R1→ ②의 R1 → ③의 R1 → ④의 R1 → ④의 R2→ ③의 R2 → ②의 R2 → ①의 R2). 파워-온(power-on) 프로세스는 순차적이므로, 전류가 일시적으로 과도하게 높지 않으며, 일시적인 과도 VVDD 전압 충격이 효과적으로 방지된다. 제1 분압 컨트롤러(110) 또는 제2 분압 컨트롤러(120)의 EN2이 유효한 때, VVDD에 정상적으로 전력이 공급되는 것이 보장된다. 실제 구현 과정에서, 파워-온 서지(power-on surge)를 방지하기 위해, 크고 작은 트랜지스터 모두가 사용된다. R1이 R2보다 더 큰 것으로 가정하다. 시스템 서지 전류를 억제하기 위해, R1과 R2는 Rload와 비교하여 매우 작다. 따라서, 다수의 PGCell 세트가 병렬로 연결되거나, 또는 PGCell 세트에서 다수의 PGCell이 병렬로 연결되므로, VVDD가 VDD에 매우 가깝습니다. 또한, 제1 분압 컨트롤러(110) 내의 각각의 PGCell(예를 들어, MTCMOS)이 이네이블되는 때, 채널 저항은 일반적으로 수십 옴이고, PGCell이 활성화되지 않은 때, 저항은 일반적으로 수백만 옴보다 더 크다.
상기의 설명으로부터, 전압 발생 장치가 파워 온된 후에 비교적 큰 과도 전류가 발생하는 때, PGCell 세트에서 PGCell의 체인(chain) 구현 구조를 사용함으로써, 서지가 효과적으로 방지될 수 있고, 온-칩 전원의 품질이 향상되며, 부하 전압 범위의 유연성에 대한 요건과 다양한 시나리오에서의 실행 가능성 요건이 모두 충족된다는 것을 알 수 있다.
본 발명의 모든 실시예 또는 가능한 구현에서, 제1 분압 컨트롤러 또는 제2 분압 컨트롤러 내의 저항 세트(PGCell 세트) 내의 스위치 제어 스위치는 상이한 타입의 트랜지스터이고, 통상의 전력 스위치(Power Switches), 종래의 CMOS 프로세스를 사용하는 트랜지스터, 또는 전력 게이팅 기술에서 가장 빈번하게 사용되는 다중-임계 전압 CMOS들일 수 있다는 것을 또한 유의해야 한다. 예를 들어, 스위치는 PMOS(Positive channel metal oxide semiconductor) 트랜지스터, NMOS(Negative channel Mental Oxide Semiconductor) 트랜지스터, 또는 다중-임계 전압 MTCMOS 트랜지스터를 포함할 수 있다.
가능한 구현에서, 제1 분압 컨트롤러 내의 PGCell의 스위치와 제2 분압 컨트롤러 내의 PGCell의 스위치는 서로 상이한 타입의 트랜지스터, 예를 들어, 각각 PMOS 트랜지스터 및 NMOS 트랜지스터인 때, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트 및 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트는 동일한 신호 위상을 갖는다. 또한, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호 내의 제어 비트 및 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호 내의 제어 비트는 동일한 제어 비트이다. 이러한 방식으로, 제1 분압 컨트롤러 내의 PGCell의 스위치 및 제2 분압 컨트롤러 내의 PGCell의 스위치는 동시에 온(on)되지 않는다.
가능한 구현에서, 제1 분압 컨트롤러 내의 PGCell의 스위치와 제2 분압 컨트롤러 내의 PGCell의 스위치가 동일한 타입의 트랜지스터, 예를 들어, PMOS 트랜지스터 또는 NMOS 트랜지스터인 때, 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트 및 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트는 반대의 신호 위상을 갖는다. PMOS 트랜지스터와 PMOS 트랜지스터의 원리는 유사하고, 게이트에 의해 제어되는 극성만 반대인 것으로 이해될 수 있다. 이러한 방식으로, 제1 분압 컨트롤러 내의 PGCell의 스위치 및 제2 분압 컨트롤러 내의 PGCell의 스위치는 동시에 온되지 않는다.
또한, 제1 분압 컨트롤러(110) 내의 PGCell 세트의 수량, 제2 분압 컨트롤러(120) 내의 PGCell 세트의 수량, 및 세트 내의 PGCell의 수량은 설계 요건에 따라 결정된다. 제1 분압 컨트롤러(110) 내의 PGCells 세트의 수량은 제2 분압 컨트롤러(120) 내의 PGCell 세트의 수량과 동일하거나 또는 상이할 수 있고, 한 세트 내의 PGCell의 수량은 다른 세트의 PGCell의 수량과 동일하거나 또는 상이할 수 있다. PGCell이 조정을 수행하는 데 사용하는 전압 분해능 및 조정 범위는 상이한 솔루션의 설계 요건에 따라 결정될 수 있다. 이는 본 발명의 실시예에서 특별히 제한되지 않는다.
실제 애플리케이션 시나리오에서, 본 발명의 실시예들에서의 칩 구성 프로세스는 다음과 같을 수 있다.
(1) 칩의 전원을 켠다. 제1 분압 컨트롤러(110) 내의 PGCell 세트는 모두 연결된 상태에 있고, 제2 분압 컨트롤러(120) 내의 PGCell 세트는 모두 연결 해제된 상태에 있으며, 온-칩 통합 전력 부하는 정상 전압 상태에 있다.
(2) 컨트롤러(100)는 획득된 시스템 시험 관련 결과(이 결과는 미리 칩에 구성됨)에 따라 컨트롤러(100)에 있는, 동작에 필요한 레지스터를 구성한다. 레지스터는 도 3 및 도 4의 전압 디텍터(130) 내의 전압 정보 피드백 유닛, 전압 샘플링 및 피드백 유닛(1302), 및 전압 인코딩 및 피드백 유닛(1303)에 대응하는 출력 결과 또는 피드백 정보를 저장할 수 있다. 출력 결과 또는 피드백 정보는 제1 분압 컨트롤러(110) 및 제2 분압 컨트롤러(120)의 스위치 상태, 제어 정책 등을 포함하지만 이에 한정되지는 않는다.
(3) 칩의 소프트웨어가 칩의 시작 레지스터를 구성한다. 칩의 시스템 또는 기능 모듈이 작동하기 시작하다.
(4) 컨트롤러(100)는 선택적 소프트웨어 구성에 따라 전압 디텍터(130)의 상태를 실시간으로 판독하여, 부하(20)의 전압 정보를 획득하고, 제어 정책에 따라 제1 분압 컨트롤러(110)와 제2 분압 컨트롤러(120)의 PGCell 세트의 스위치 상태를 실시간으로 조정한다. 정책은 다음과 같다.
(5) 컨트롤러(100)가 전압 디텍터(130)로부터 큰 전압 강하(측정된 전압이 정상 전압 임계치 또는 미리 설정된 값보다 더 작음)가 발생하는 때, 부하(20)의 전압 보안을 보장하기 위해, 컨트롤러(100)는 구성된 제어 정책에 따라 제2 분압 컨트롤러(120) 내의 PGCell 세트의 일부 또는 심지어 전부를 연결 해제할 수 있고, 제1 분압 컨트롤러(110) 내의 PGCell 세트의 일부 또는 심지어 전부를 연결할 수 있다.
(6) 컨트롤러(100)가 전압 디텍터(130)로부터 큰 전압 상승(측정된 전압이 정상 전압 임계치 또는 미리 설정된 값보다 더 작음)이 발생하는 때, 동작 상태로 인한 부하(20)에 의해 생성된 역기전력이 다른 부품에 손상을 유발하지 않도록 보장하기 위해(비교적 큰 역기전력을 다른 모듈로 전달하는 것은 클록 및 데이터 경로 전압 차이로 인한 시간 순서 문제를 야기하고, 또 현재 모듈의 가속 노화를 유발함), 컨트롤러(100)는 구성된 제어 정책에 따라, 제2 분압 컨트롤러(120) 내의 PGCell 세트의 일부 또는 심지어 전부를 연결하고, 제1 분압 컨트롤러(110) 내의 PGCell 세트의 일부 또는 심지어 전부를 연결 해제할 수 있다.
직렬 연결 또는 병렬 연결과 같은 실시예들에 관련된 연결 관계는 전기적 연결이다. 연결은 배선을 사용하여 직접 연결되거나, 또는 전기 효과에 따라 다른 방식으로 연결될 수 있다.
전술한 실시예에서, 각 실시예의 설명은 각각의 초점을 갖는다. 한 실시예에서 상세히 설명되지 않은 부분에 대해서, 다른 실시예에서 관련된 설명이 참조될 수 있다. 전술한 실시예는 단지 본 발명의 기술 솔루션을 설명하기 위해 의도된 것이지만, 본 발명을 제한하는 것은 아니다. 본 발명은 전술한 실시예를 참조하여 상세히 설명되었지만, 본 발명의 실시예의 기술 솔루션의 사상 및 범위로부터 벗어남이 없이, 당업자는 전술한 실시예들에서 설명된 기술 솔루션들에 여전히 수정을 가할 수 있거나 또는 그 몇몇 기술적 특징들에 대한 동등한 대체물을 만들 수 있다.
본 발명은 또한 반도체 칩을 제공한다. 칩은 본 발명의 상기의 실시예 모두에서 제공된 전압 발생 장치(10) 및 부하(20)를 포함한다. 부하(20)는 부하 전압의 작용 하에 동작한다. 부하는 논리 회로, 기능 회로, 메모리, 또는 프로세서 중 임의의 하나이다. 전압 발생 장치(10) 내의 모든 모듈의 기능에 대해, 도 1 내지 도 6의 장치 실시예의 특정 구현을 참조하는 것으로 이해될 수 있다. 자세한 내용은 여기서 다시 제공하지 않는다.

Claims (17)

  1. 컨트롤러, 제1 분압 컨트롤러, 제2 분압 컨트롤러, 및 전압 디텍터를 포함하고,
    상기 제1 분압 컨트롤러 및 부하는 입력 전원과 접지 사이에 직렬로 연결되어 있으며,
    상기 제2 분압 컨트롤러 및 상기 부하는 상기 제1 분압 컨트롤러와 상기 부하 사이의 연결점과 접지 사이에 병렬로 연결되어 있고,
    상기 전압 디텍터는 상기 부하에 전기적으로 연결되어 있으며, 상기 부하의 부하 전압을 검출하고, 상기 부하 전압의 검출 값을 상기 컨트롤러에 피드백하도록 구성되며,
    상기 컨트롤러는 상기 전압 디텍터, 상기 제1 분압 컨트롤러, 및 상기 제2 분압 컨트롤러에 전기적으로 연결되어 있고, 상기 전압 디텍터에 의해 피드백된 상기 검출 값을 수신하며, 상기 검출 값에 기초하여 제어 신호를 생성하도록 구성되고, 상기 제어 신호는 상기 제1 분압 컨트롤러 및 상기 제2 분압 컨트롤러를 제어하여 상기 부하 전압을 목표 값으로 조정하며,
    상기 검출 값이 상기 목표 값보다 더 큰 때, 상기 제어 신호는 다음의 제어: 상기 제1 분압 컨트롤러의 저항을 증가시키는 제어, 또는 상기 제2 분압 컨트롤러의 저항을 감소시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용되거나, 또는
    상기 검출 값이 상기 목표 값보다 더 작은 때, 상기 제어 신호는 다음의 제어: 상기 제1 분압 컨트롤러의 저항을 감소시키는 제어, 또는 상기 제2 분압 컨트롤러의 저항을 증가시키는 제어 중 적어도 한 유형의 제어를 실행하는 데 사용되는,
    전압 발생 장치.
  2. 제1항에 있어서,
    상기 제1 분압 컨트롤러 또는 상기 제2 분압 컨트롤러는 다수의 스위치 제어 저항 세트를 포함하고, 상기 다수의 스위치 제어 저항 세트는 병렬로 연결되어 있으며, 각 스위치 제어 저항 세트는 적어도 하나의 병렬 스위치 제어 저항을 포함하고, 상기 스위치 제어 저항 세트의 연결 또는 연결 해제를 제어하도록 상기 제어 신호의 제어 비트에 의해 1차 스위치 제어 저항이 제어되고, 상기 제어 신호 내의 다수의 병렬 제어 비트는 상기 다수의 스위치 제어 저항 세트의 연결 또는 연결 해제를 제어하기 위해 각각 사용되는,
    전압 발생 장치.
  3. 제2항에 있어서,
    상기 제어 비트가 온 상태가 되도록 상기 스위치를 제어하는 때, 상기 스위치 제어 저항 세트가 연결되고, 상기 제1 분압 컨트롤러 또는 상기 제2 분압 컨트롤러의 저항은 감소하도록 제어되거나, 또는
    상기 제어 비트가 오프 상태가 되도록 상기 스위치를 제어하는 때, 상기 스위치 제어 저항 세트가 연결 해제되고, 상기 제1 분압 컨트롤러 또는 상기 제2 분압 컨트롤러의 저항은 증가하도록 제어되는,
    전압 발생 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 스위치 제어 저항은 PGCell(power gating cell)인,
    전압 발생 장치.
  5. 제4항에 있어서,
    상기 제1 분압 컨트롤러 내의 PGCell의 스위치와 상기 제2 분압 컨트롤러 내의 PGCell의 스위치는 서로 상이한 타입의 트랜지스터이고,
    상기 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트 및 상기 제2 분압 컨트롤러에서 PGCell의 스위치에 의해 수신된 제어 신호의 제어 비트는 동일한 신호 위상을 갖는,
    전압 발생 장치.
  6. 제5항에 있어서,
    상기 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 상기 제어 신호 내의 상기 제어 비트 및 상기 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 상기 제어 신호 내의 상기 제어 비트는 동일한 제어 비트인,
    전압 발생 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 상이한 타입의 트랜지스터들은 개별적으로 PMOS(P-channel metal-oxide semiconductor) 트랜지스터 및 NMOS(N-channel metal-oxide semiconductor) 트랜지스터인,
    전압 발생 장치.
  8. 제4항에 있어서,
    상기 제1 분압 컨트롤러 내의 PGCell의 스위치와 상기 제2 분압 컨트롤러 내의 PGCell의 스위치는 동일한 타입의 트랜지스터이고,
    상기 제1 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 상기 제어 신호의 제어 비트 및 상기 제2 분압 컨트롤러 내의 PGCell의 스위치에 의해 수신된 상기 제어 신호의 제어 비트는 반대의 신호 위상을 갖는,
    전압 발생 장치.
  9. 제8항에 있어서,
    상기 동일한 타입의 트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터인,
    전압 발생 장치.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서,
    적어도 하나의 스위치 제어 저항 세트는 N개의 병렬 스위치 제어 저항을 포함하고, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하며, N은 2 이상의 양의 정수이고,
    상기 N개의 스위치 제어 저항에서, 1차 스위치 제어 저항의 스위치의 제어 단자는 상기 적어도 하나의 스위치 제어 저항 세트에 대응하는 제어 비트를 수신하도록 구성되며,
    상기 N개의 스위치 제어 저항에서는, 현재의 스위치 제어 저항의 스위치의 제어 단자가 이전의 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 현재의 스위치 제어 저항의 스위치의 제어 단자가 연결되어 상기 연결점에 의해 출력된 신호를 수신하는,
    전압 발생 장치.
  11. 제2항 내지 제9항 중 어느 한 항에 있어서,
    상기 적어도 하나의 스위치 제어 저항 세트는 N개의 병렬 스위치 제어 저항 쌍을 포함하고, 각 스위치 제어 저항 쌍은 한 쌍의 병렬 스위치 제어 저항을 포함하며, 각 스위치 제어 저항은 직렬로 연결된 저항 및 스위치를 포함하고, N은 2 이상의 양의 정수이며,
    상기 N개의 스위치 제어 저항에서, 1차 스위치 제어 저항 쌍의 1차 스위치 제어 저항의 스위치의 제어 단자는 상기 적어도 하나의 스위치 제어 저항 세트에 대응하는 제어 비트를 수신하도록 구성되며,
    상기 N개의 스위치 제어 저항 쌍에서, 이전의 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 현재의 스위치 제어 저항 쌍의 1차 스위치 제어 저항의 스위치의 제어 단자가 연결되어 상기 연결점에 의해 출력된 신호를 수신하며,
    상기 N개의 스위치 제어 저항 쌍에서, 최종 스위치 제어 저항 쌍의 1차 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 상기 최종 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자가 연결되어 상기 연결점에 의해 출력된 신호를 수신하며,
    상기 N개의 스위치 제어 저항 쌍에서, 상기 현재의 스위치 제어 저항 쌍의 다른 스위치 제어 저항에서 직렬로 연결된 스위치와 저항 사이의 연결점에 이전의 스위치 제어 저항 쌍 중 다른 스위치 제어 저항의 스위치의 제어 단자가 연결되어 상기 연결점에 의해 출력된 신호를 수신하는,
    전압 발생 장치.
  12. 제11항에 있어서,
    임의의 스위치 제어 저항 쌍에서, 상기 1차 스위치 제어 저항 내의 상기 저항의 저항값은 다른 스위치 제어 저항 내의 저항의 저항값보다 더 큰,
    전압 발생 장치.
  13. 제2항 내지 제12항 중 어느 한 항에 있어서,
    상기 검출 값이 목표 값보다 더 큰 때, 상기 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결 해제에서 연결로 변경하기 위해, 상기 제1 분압 컨트롤러 내에 있는, 상기 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되거나, 또는
    상기 검출 값이 목표 값보다 더 큰 때, 상기 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결에서 연결 해제로 변경하기 위해, 상기 제1 분압 컨트롤러 내에 있는, 상기 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되는,
    전압 발생 장치.
  14. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 검출 값이 목표 값보다 더 큰 때, 상기 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결 해제에서 연결로 변경하기 위해, 상기 제2 분압 컨트롤러 내에 있는, 상기 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되거나, 또는
    상기 검출 값이 목표 값보다 더 큰 때, 상기 제어 신호의 다수의 병렬 제어 비트 중 적어도 하나의 제어 비트는, 연결에서 연결 해제로 변경하기 위해, 상기 제2 분압 컨트롤러 내에 있는, 상기 적어도 하나의 제어 비트에 대응하는 적어도 하나의 스위치 제어 저항 세트를 제어하는 데 사용되는,
    전압 발생 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 전압 디텍터는 전압 정보 피드백 유닛, 전압 샘플링 및 피드백 유닛, 및 전압 인코딩 및 피드백 유닛을 포함하고,
    상기 전압 정보 피드백 유닛은 상기 부하의 아날로그 부하 전압을 판독하고, 상기 전압을 디지털 신호로 변환하고,
    상기 전압 샘플링 및 피드백 유닛은 전압 샘플링 신호를 획득하기 위해, 클록 사이클에 기초하여 상기 디지털 신호에 대한 샘플링을 수행하도록 구성되며,
    상기 전압 인코딩 및 피드백 유닛은 상기 부하 전압의 검출 값을 획득하기 위해, 상기 전압 샘플링 신호를 인코딩하여 구성된,
    전압 발생 장치.
  16. 제15항에 있어서,
    상기 검출 값은 바이너리 시리얼 넘버인,
    전압 발생 장치.
  17. 제1항 내지 제16항 중 어느 한 항에 기재된 장치와, 부하를 포함하는 반도체 칩으로서,
    상기 부하는 상기 부하 전압의 동작 하에서 동작하고, 상기 부하는 논리 회로, 기능 회로, 메모리, 또는 프로세서 중 임의의 하나인,
    반도체 칩.
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