TWI790104B - 軟啟動放電電路 - Google Patents

Abstract

一種軟啟動放電電路包含軟啟動電路、放電電路以及控制電路。軟啟動電路耦接一直流電壓源，用以緩衝該直流電壓源啟動時所產生之一直流電源。控制電路耦接該軟啟動電路。放電電路耦接該軟啟動電路以及該控制電路，用以於該軟啟動放電電路關閉時移除軟啟動電路中的殘餘電壓。

Description

軟啟動放電電路

本案係有關一種放電電路，特別是指一種軟啟動放電電路。

軟啟動（Soft-start）電路時常設置於負載電路當中，其中軟啟動電路係用以產生保護效果，以避免一直流電壓源啟動時所產生之一直流電源過大而導致所述負載電路損壞。然而，傳統的軟啟動電路只著重於降低所述直流電源，並沒有顧慮到在所述直流電壓源關閉時軟啟動電路中所遺留的殘電亦會導致所述負載電路損壞。

因此，需要一種具有快速放電功能的軟啟動電路，使得所述直流電壓源關閉時能快速地對所述軟啟動電路進行放電，以避免遺留於所述軟啟動電路中的殘電致使所述負載電路損壞。

一種軟啟動放電電路包含一軟啟動電路、一控制電路以及一放電電路。軟啟動電路耦接一直流電壓源並用以緩衝該直流電壓源啟動時所產生之一直流電源。控制電路耦接該軟啟動電路。放電電路耦接該軟啟動電路以及該控制電路，用以於該軟啟動放電電路關閉時移除該軟啟動電路中的殘餘電壓。軟啟動電路包含一第一電阻、一第二電阻、一第一電容以及一第一電晶體，其中第一電晶體具有一第一控制端、一第一輸出端以及一第一輸出端。第一電阻之一端耦接該直流電壓源。第二電阻之一端耦接該第一電阻之另一端，第二電阻之另一端接地。第一電容之一端耦接該直流電壓源，第一電容之另一端耦接於該第一電阻與該第二電阻之間。該第一控制端耦接於該第一電阻與該第二電阻之間，該第一輸出端耦接該直流電壓源。控制電路包含一第三電阻以及一第二電晶體，其中第二電晶體具有一第二控制端、一第二輸入端以及一第二輸出端。第三電阻之一端耦接該第一輸出端，該第二控制端耦接於該第一電阻與該第二電阻之間，該第二輸入端耦接該第三電阻之另一端，該第二輸出端接地。放電電路包含一第三電晶體、一第四電阻、一第五電阻以及一第四電晶體，其中第三電晶體具有一第三控制端、一第三輸入端以及一第三輸出端，第四電晶體具有一第四控制端、一第四輸入端以及一第四輸出端。該第三控制端耦接於該第三電阻與該第二輸入端之間，該第三輸出端接地。第四電阻之一端耦接該第三輸入端。第五電阻之一端耦接該第一輸出端，第五電阻之另一端耦接該第四電阻之另一端。該第四控制端耦接於該第四電阻與該第五電阻之間，該第四輸入端耦接該第一輸出端，該第四輸出端接地。

在一些實施例中，上述控制電路更包含一第二電容以及一一第六電阻。第二電容之一端耦接於該第一電阻與該第二電阻之間。第六電阻之一端耦接該第二電容之另一端，第六電阻之另一端耦接該第二控制端。

在一些實施例中，上述第一電阻之電阻值等於該第二電阻之電阻值。

在一些實施例中，上述第一電晶體係為一N型金屬氧化物半導體場效電晶體。

在一些實施例中，上述第二電晶體係選自一NPN型雙極性接面電晶體或一N型金屬氧化物半導體場效電晶體。

在一些實施例中，上述第三電晶體係為一N型金屬氧化物半導體場效電晶體。

在一些實施例中，上述第四電阻之電阻值小於該第五電阻之電阻值。

在一些實施例中，當上述第四電阻之電阻值愈小，該放電電路之放電效果愈佳；當上述第四電阻之電阻值愈大，該放電電路之放電效果愈差。

在一些實施例中，上述第四電晶體係選自一PNP型雙極性接面電晶體或一P型金屬氧化物半導體場效電晶體。

在一些實施例中，上述放電電路係透過該第三電晶體進行放電及/或透過該第四電晶體進行放電。

以下將以圖式揭露本案之一些實施例，為明確說明起見，許多實務上的細節將在以下敘述中一併說明，但這並不旨在限制本案的申請專利範圍。

請參照圖1，圖1繪示出軟啟動放電電路10之一實施例之模組方塊圖。在一些實施例中，軟啟動放電電路10係應用於各類型電子裝置（例如為電腦主機、筆記型電腦、智慧型手機/平板或電玩遊戲主機等）之主機板或電路板上，其中軟啟動放電電路10用以接收所述電子裝置之內部/外部電源。如圖1所示，軟啟動放電電路10包含一軟啟動電路100、一控制電路110以及一放電電路120，其中軟啟動電路100耦接一直流電壓源VDC，該直流電壓源VDC輸出一直流電源，該軟啟動放電電路10接收該直流電源而運作，控制電路110耦接軟啟動電路100，放電電路120耦接軟啟動電路100以及控制電路110。以下將詳細解釋軟啟動電路100、控制電路110以及放電電路120各自的結構與功能，並說明彼此間的設置方式。

請參照圖2A，圖2A繪示出軟啟動放電電路10之一實施例之電路示意圖。如圖2A所示，軟啟動電路100包含一第一電阻R1、一第二電阻R2、一第一電容C1以及一第一電晶體T1，其中第一電晶體T1具有一第一控制端、一第一輸入端以及一第一輸出端。在一些實施例中，第一電阻R1之一端耦接直流電壓源VDC，第二電阻R2之一端耦接第一電阻R1之另一端，第二電阻R2之另一端接地，第一電容C1之一端耦接直流電壓源VDC，第一電阻R1的該另一端與第二電阻R2的該端共同耦接於第一電容C1之另一端，且第一電阻R1的該另一端與第二電阻R2的該端共同耦接於第一電晶體T1之第一控制端，也就是說該第一電容C1之該另一端耦接於第一電晶體T1之第一控制端，且第一電晶體T1之第一輸入端耦接直流電壓源VDC，也就是說該第一電晶體T1之第一輸入端耦接第一電容C1之該端。

在一些實施例中，軟啟動電路100係用以緩衝該直流電源在該直流電壓源VDC啟動時所產生之瞬間較大的起伏變化，其中第一電阻R1與第二電阻R2係為一分壓電阻組，第一電容C1係用以緩衝所述直流電源在該直流電壓源VDC啟動時或直流電源不穩定時所產生之瞬間較大的起伏變化，第一電晶體T1係用以將直流電壓源VDC啟動時所產生之該直流電源輸出至控制電路110。在一些實施例中，第一電阻R1之電阻值不等於第二電阻R2之電阻值，在另一些實施例中，第一電阻R1之電阻值等於第二電阻R2之電阻值，其中，第一電阻R1之電阻值與第二電阻R2之電阻值均不為0。舉例來說，第一電阻R1之電阻值與第二電阻R2之電阻值皆為100千歐姆（kΩ）。軟啟動電路100中各元件之更詳細說明將於下文敘述。

如圖2A所示，控制電路110包含一第三電阻R3以及一第二電晶體T2，其中第二電晶體T2具有一第二控制端、一第二輸入端以及一第二輸出端。在一些實施例中，第三電阻R3之一端耦接第一電晶體T1之第一輸出端，第二電晶體T2之第二控制端耦接於第一電晶體T1之第一控制端，也就是說，第一電阻R1與第二電阻R2共同耦接第二電晶體T2之第二控制端，第二電晶體T2之第二輸入端耦接第三電阻R3之另一端，第二電晶體T2之第二輸出端接地。

在一些實施例中，控制電路110係用以控制軟啟動放電電路10進行放電，其中第三電阻R3係為一上拉電阻（Pull-up resistor），第二電晶體T2係用以控制軟啟動放電電路10之放電電路120進行放電。在一些實施例中，第三電阻R3之電阻值為340千歐姆（kΩ）或更大之電阻值。控制電路110中各元件之更詳細說明將於下文敘述。

如圖2A所示，放電電路120包含一第三電晶體T3、一第四電阻R4、一第五電阻R5、以及一第四電晶體T4，其中第三電晶體T3具有一第三控制端、一第三輸入端以及一第三輸出端，第四電晶體T4具有一第四控制端、一第四輸入端以及一第四輸出端。在一些實施例中，第三電阻R3與第二電晶體T2之第二輸入端共同耦接第三電晶體T3之第三控制端，第三電晶體T3之第三輸出端接地，第四電阻R4之一端耦接第四電晶體T4之第四控制端，且第四電阻R4之另一端耦接第三電晶體T3之第三輸入端，第五電阻R5之一端耦接第一電晶體T1之第一輸出端，第五電阻R5之另一端耦接第四電阻R4之該端，也就是說，第四電阻R4之該端與第五電阻R5之該另一端共同耦接於第四電晶體T4之第四控制端，第四電晶體T4之第四輸入端耦接第一電晶體T1之第一輸出端，第四電晶體T4之第四輸出端接地。在一些實施例中，軟啟動放電電路10之電路輸出端VOUT係位於第四電晶體T4之第四輸入端，其中，該電路輸出端VOUT連接負載電路200以供電給負載電路供其運作所需之電源，其中，第三電阻R3之電阻值大於第一電阻R1的電阻值，且第三電阻R3之電阻值大於第四電阻R4與第五電阻R5串聯的等效電阻值，也就是說，第三電阻R3之電阻值大於第四電阻R4的電阻值與第五電阻R5的電阻值之和（R3＞R4+R5）。

在一些實施例中，放電電路120係用以對軟啟動電路100進行放電，其中第三電晶體T3與第四電晶體T4係用以進行放電，第四電阻R4係為一下拉電阻（Pull-down resistor），且第四電阻R4的電阻值大於等於0歐姆（Ω），第五電阻R5係為一上拉電阻。在一些實施例中，第四電阻R4之電阻值小於第五電阻R5之電阻值（R4＜R5）。舉例來說，第四電阻R4之電阻值為22或1000歐姆（Ω），第五電阻R5之電阻值為100千歐姆（kΩ），在一些實施例中，第四電阻R4為固定電阻值的電阻，在另一些實施例中，第四電阻R4為一可變電阻，或是第四電阻R4是由一切換器與多個分別具有不同的固定電阻值的電阻所組成的可切換電阻值的電阻切換電路（圖未示），也就是說該電阻切換電路為第四電阻R4的等效電路，其中，該切換器可為機械式的切換器，例如為跳線器，指撥開關或其他機械式控制的切換器，該切換器也可以是電子式的切換器，例如為繼電器（relay）、多段式開關等可使用電子電路切換的開關，若該切換器為電子開關，則該切換器的控制端可設計為電連接電路板上的任一控制器例如為微控制器（Micro Controller Unit, MCU）、中央處理器（Central Processor Unit, CPU）、複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）等原本就存在於電路板上的控制器，以供使用者藉由韌體的編輯，來輸出控制訊號以選擇所要使用的電阻值所對應的電阻以作為當下電路運作所使用的第四電阻R4。放電電路120中各元件之更詳細說明將於下文敘述。

請參照圖2B，圖2B繪示出軟啟動放電電路10之另一實施例之電路示意圖。如圖2B所示，控制電路110更包含一第二電容C2以及一第六電阻R6。在一些實施例中，第二電容C2之一端耦接於第一電晶體T1的第一控制端，也就是說，第一電阻R1的該另一端與第二電阻R2之該端共同耦接於第二電容C2之該端，且第六電阻R6之一端耦接第二電容C2之另一端，第六電阻R6之另一端耦接第二電晶體T2之第二控制端，其中第二電容C2與第六電阻R6係用以保護控制電路110，以避免所述直流電源在該直流電壓源VDC啟動時或直流電源不穩定時所產生之瞬間的起伏變化過大而導致第二電晶體T2燒毀。

在一些實施例中，第一電晶體T1係為一P型金屬氧化物半導體場效電晶體（PMOS），其中第一電晶體T1之第一控制端對應PMOS之閘極（Gate），第一電晶體T1之第一輸入端對應PMOS之源極（Source），第一電晶體T1之第一輸出端對應PMOS之汲極（Drain）。在一些實施例中，PMOS係用以當作開關使用，其中當PMOS之閘極處於相對低電位時，也就是說，當PMOS的閘極電壓（V _G）相對於PMOS的源極電壓（V _S）處於可克服對應的一電晶體臨界電壓（Vth）的一相對低電位時，PMOS會導通而使得一導通電流自PMOS之源極流至PMOS之汲極；當PMOS之閘極電壓（V _G）相對於PMOS的源極電壓（V _S）處於無法克服該電晶體臨界電壓（Vth）的相對高電位時，PMOS會截止而使得所述導通電流無法自PMOS之源極流至PMOS之汲極，其中，該電晶體臨界電壓會根據電晶體的材質而對應不同的電壓值，一般電晶體臨界電壓（Vth）介於0V~3V之間（0＜Vth＜3V）。在一些實施例中，第一電晶體T1也可以是一NPN型雙極性接面電晶體（NPN BJT），且該第一控制端對應PNP BJT之基極（Base）、該第一輸入端對應PNP BJT之射極（Emitter）及該第一輸出端對應PNP BJT之集極（Collector）等，在第一控制端的電壓小於第一輸入端時導通該第一輸入端與該第一輸出端的電子元件、電路模組或晶片。

在一些實施例中，第二電晶體T2係為一NPN型雙極性接面電晶體（NPN BJT），其中第二電晶體T2之第二控制端對應NPN BJT之基極（Base），第二電晶體T2之第二輸入端對應NPN BJT之集極（Collector），第二電晶體T2之第二輸出端對應NPN BJT之射極（Emitter）。在一些實施例中，NPN BJT係用以當作開關使用，其中當NPN BJT之基極相對於射極處於可克服對應的一電晶體臨界電壓（Vth）的相對的高電位時，NPN BJT會導通而使得一導通電流自NPN BJT之集極流至NPN BJT之射極，其中，該電晶體臨界電壓會根據電晶體的材質而對應不同的電壓值，一般電晶體臨界電壓（Vth）介於0V~3V之間（0＜Vth＜3V）；當NPN BJT之基極相對於射極處於無法克服該電晶體臨界電壓（Vth）的相對低電位時，NPN BJT會截止而使得所述導通電流無法自NPN BJT之集極流至NPN BJT之射極。

在一些實施例中，第三電晶體T3係為一NMOS，其中第三電晶體T3之第三控制端對應NMOS之閘極，第三電晶體T3之第三輸入端對應NMOS之汲極，第三電晶體T3之第三輸出端對應NMOS之源極，也就是說，當NMOS的閘極電壓（V _G）相對於NMOS的源極電壓（V _S）處於可克服對應的一電晶體臨界電壓（Vth）的一相對高電位時，NMOS會導通而使得一導通電流自NMOS之汲極流至NMOS之源極；當NMOS之閘極電壓（V _G）相對於NMOS的源極電壓（V _S）處於無法克服該電晶體臨界電壓（Vth）的相對低電位時，NMOS會截止而使得所述導通電流無法自NMOS之源極流至NMOS之汲極，其中，該電晶體臨界電壓會根據電晶體的材質而對應不同的電壓值，一般電晶體臨界電壓（Vth）介於0V~3V之間（0＜Vth＜3V）。在一些實施例中，第三電晶體T3係為一NPN型雙極性接面電晶體（NPN BJT），其中，第三電晶體T3之第三控制端對應NPN BJT之基極（Base），第三電晶體T3之第三輸入端對應NPN BJT之集極（Collector），第三電晶體T3之第三輸出端對應NPN BJT之射極（Emitter）。

在一些實施例中，第四電晶體T4係為一PNP型雙極性接面電晶體（PNP BJT），其中第四電晶體T4之第四控制端對應PNP BJT之基極（Base），第四電晶體T4之第四輸入端對應PNP BJT之射極（Emitter），第四電晶體T4之第四輸出端對應PNP BJT之集極（Collector）。在一些實施例中，PNP BJT係用以當作開關使用，其中當PNP BJT之基極電壓相對於射極電壓處於可克服對應的一電晶體臨界電壓（Vth）的相對低電位時，PNP BJT會導通而使得一導通電流自PNP BJT之射極流至PNP BJT之集極；當PNP BJT之基極電壓相對於射極電壓處於無法克服對應的一電晶體臨界電壓（Vth）的相對高電位時，PNP BJT會截止而使得所述導通電流無法自PNP BJT之射極流至PNP BJT之集極，其中，該電晶體臨界電壓會根據電晶體的材質而對應不同的電壓值，一般電晶體臨界電壓（Vth）介於0V~3V之間（0＜Vth＜3V）。

請同時參照圖2C與圖2D，圖2C與圖2D分別繪示出軟啟動放電電路10之不同實施例之電路示意圖。如圖2C與圖2D所示，在一些實施例中，第二電晶體T2係為一NMOS，其中第二電晶體T2之第二控制端對應NMOS之閘極，第二電晶體T2之第二輸入端對應NMOS之汲極，第二電晶體T2之第二輸出端對應NMOS之源極。

如圖2C與圖2D所示，在一些實施例中，第四電晶體T4係為一P型金屬氧化物半導體場效電晶體（PMOS），其中第四電晶體T4之第四控制端對應PMOS之閘極（Gate），第四電晶體T4之第四輸入端對應PMOS之源極（Source），第四電晶體T4之第四輸出端對應PMOS之汲極（Drain）。在一些實施例中，PMOS係用以當作開關使用，其中當PMOS之閘極處於相對低電位時，PMOS會導通而使得一導通電流自PMOS之源極流至PMOS之汲極；當PMOS之閘極處於相對高電位時，PMOS會截止而使得所述導通電流無法自PMOS之源極流至PMOS之汲極。

為方便解釋軟啟動放電電路10在直流電壓源VDC啟動時與關閉過程之運作流程，以下實施例中各連接點之電壓值將以各電晶體的各端之間相比較之相對高電位與相對低電位來進行說明，其中相對高電位與相對低電位之間係為相對電壓值的概念，而並非絕對電壓值的概念。

請參照圖3，圖3繪示出軟啟動放電電路10在直流電壓源VDC開啟時之運作流程圖。如圖3所示，在一些實施例中，當直流電壓源VDC啟動時，直流電壓源VDC係產生具有高電位之一直流電壓與一直流電流特性的一直流電源，此時第一連接點N1會處於高電位，第二連接點N2會受到第一電阻R1與第二電阻R2的分壓效果影響而使第一電晶體T1的第一控制端相對於第一電晶體T1的第一輸入端處於相對低電位，由於第二電晶體T2的第二輸出端接地，而使連接於第二連接點N2的第二電晶體T2的第二控制端處於相對高電位，進而使得第二電晶體T2亦處於導通狀態，此時第三連接點N3會受到第一連接點N1的影響而處於高電位（步驟S10）。需注意的是，即便第二電晶體T2處於導通狀態，由於第三電阻R3之電阻值極大，因此所述直流電源並不會自第二電晶體T2流失，使得第三連接點N3依舊處於高電位。接著，由於第二電晶體T2處於導通狀態且第二電晶體T2之第二輸出端接地（即，具有軟啟動放電電路10的最低電壓0V的參考電壓，因此為相對低電位），此時第四連接點N4會受到第三連接點N3的影響而處於高電位，使得連接於第二電晶體T2之第二輸入端的第三電晶體T3的第三控制端相對於第三電晶體T3的第三輸入端亦處於相對低電位，進而使第三電晶體T3處於截止狀態，因此電流並不會自第三電晶體T3流失（步驟S20）。隨後，由於第三電晶體T3處於截止狀態且第四連接點N4處於高電位，使得第四電晶體T4之第四控制端及第四電晶體T4的第四輸入端均受到第四連接點N4的影響而無法克服第四電晶體T4所對應的一臨界電壓，進而使第四電晶體T4處於截止狀態。此時第四電晶體T4之第四輸入端會受到第四連接點N4的影響而處於高電位，且由於第四電晶體T4處於截止狀態，因此電流並不會自第四電晶體T4流失（步驟S30）。最後，位於第四電晶體T4之第四輸入端所耦接的電路輸出端VOUT會處於高電位，進而對該電路輸出端VOUT所連接的負載電路供電。

請參照圖4，圖4繪示出軟啟動放電電路10在直流電壓源VDC關閉過程之運作流程圖。如圖4所示，在一些實施例中，當直流電壓源VDC關閉時，直流電壓源VDC係停止產生具有所述直流電壓特性的所述直流電源，此時第一連接點N1會處於接近於軟啟動放電電路10上所有電壓值的最低電位0V參考電壓的相對低電位且第二連接點N2會受到第一電阻R1與第二電阻R2的分壓效果影響而亦處於接近0V參考電位的相對低電位。由於第二連接點N2處於低電位，使得第一電晶體T1的第一控制端相對於第一電晶體T1的第一輸入端處於無法克服對應的電晶體臨界電壓的相對高電位，且使第二電晶體T2的第二控制端相對於第二電晶體T2的第二輸入端處於相對低電位，而使第二電晶體T2亦處於截止狀態，此時第三連接點N3與第四連接點N4會短暫的維持高電位（即，殘電）（步驟S40）。接著在第三連接點N3與第四連接點N4仍維持高電位的過程，由於第二電晶體T2處於截止狀態且第三連接點N3處於高電位，使得第二電晶體T2之第二輸入端受到第三電阻R3的影響而上拉至高電位，進而使與第二電晶體T2之第二輸入端相連的第三電晶體T3之第三控制端相對於第三電晶體T3接地的第三輸出端處於相對高電位，而使第三電晶體T3處於導通狀態，以使由負載或其他具有儲電能力的電子元件傳來的殘電，被傳送到接地的第三電晶體T3之第三輸出端以進行放電（步驟S50）。隨後，由於第三電晶體T3處於導通狀態，使得透過第四電阻R4連接第三電晶體T3接地的第四電晶體T4之第四控制端受到第四電阻R4接地的影響而下拉至接近0V參考電壓，第四電晶體T4之第四控制端相對於第四電晶體T4的第四輸入端處於相對低電位，進而使第四電晶體T4處於導通狀態，以使由負載或其他具有儲電能力的電子元件傳來的殘電，被傳送到接地的第四電晶體T4之第四輸出端以進行放電（步驟S60）。最後，放電電路120係透過第三電晶體T3及/或第四電晶體T4導通所形成的通道進行放電，使得第四連接點N4之電流自第三電晶體T3及/或第四電晶體T4流失而轉換為低電位（步驟S70）。也就是說，當軟啟動放電電路10完成負載電路的殘電的釋放，即使第四連接點N4轉換為0V參考電壓的低電位，此時位於第四電晶體T4之第四控制端的電路輸出端VOUT亦會處於0V參考電壓的低電位。

在一些實施例中，第四電阻R4之電阻值遠小於第五電阻R5之電阻值，其中「第四電阻R4之電阻值遠小於第五電阻R5之電阻值」的定義為第四電阻R4之電阻值至少小於第五電阻R5之電阻值100倍。舉例來說，假設第五電阻R5之電阻值為100千歐姆（kΩ），第四電阻R4之電阻值要小於或等於1000歐姆（Ω）。第四電阻R4之電阻值遠小於第五電阻R5之電阻值的好處在於第四電晶體T4之第四控制端可以更有效地受到第四電阻R4的影響而下拉至低電位，使得第四電晶體T4之導通電流更大，進而使第四電晶體T4可以更有效地進行放電。

請同時參照圖5與圖6，圖5與圖6分別繪示出軟啟動放電電路10之不同實施例中，放電電路120進行放電時，流經第三電晶體T3之電流波形圖。如圖5與圖6所示，在一些實施例中，當第四電阻R4之電阻值為22歐姆（Ω）且第五電阻R5之電阻值為100千歐姆（kΩ）時，流經第三電晶體T3之電流約為2.4安培（A）。相較之下，當第四電阻R4之電阻值為1000歐姆（Ω）且第五電阻R5之電阻值為100千歐姆（kΩ）時，流經第三電晶體T3之電流約為730毫安培（mA）。由此可見，當第四電阻R4之電阻值愈小，放電電路120之放電效果就愈佳；當第四電阻R4之電阻值愈大，放電電路120之放電效果就愈差。

如圖1所示，在一些實施例中，軟啟動放電電路10之放電電路120耦接外部之一負載電路200，其中放電電路120更用以對負載電路200進行放電，以避免負載電路200中還留有殘電。請同時參照圖7與圖8，圖7與圖8分別繪示出軟啟動放電電路10之不同實施例中，放電電路120進行放電時，自負載電路200流失之電流波形圖。如圖7與圖8所示，在一些實施例中，當第四電阻R4之電阻值為22歐姆（Ω）且第五電阻R5之電阻值為100千歐姆（kΩ）時，自負載電路200流失之電流約為6.3安培（A）。相較之下，當第四電阻R4之電阻值為1000歐姆（Ω）且第五電阻R5之電阻值為100千歐姆（kΩ）時，自負載電路200流失之電流約為3.5安培（A）。由此可見，軟啟動放電電路10可以透過放電電路120有效地將負載電路200中的殘電給流失掉，且再度說明當第四電阻R4之電阻值愈小，放電電路120之放電效果就愈佳；當第四電阻R4之電阻值愈大，放電電路120之放電效果就愈差。

雖然本案已以實施例揭露如上，然其並非用以限定本案之發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露內容之精神和範圍內，當可作些許之修改與變化，惟該些許之修改與變化仍然在本案之申請專利範圍內。

10:軟啟動放電電路 100:軟啟動電路 110:控制電路 120:放電電路 200:負載電路 C1:第一電容 C2:第二電容 N1:第一連接點 N2:第二連接點 N3:第三連接點 N4:第四連接點 R1:第一電阻 R2:第二電阻 R3:第三電阻 R4:第四電阻 R5:第五電阻 R6:第六電阻 S10~S70:步驟 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 VDC:直流電壓源 VOUT:電路輸出端

[圖1]係根據本案之一實施例中，軟啟動放電電路之模組方塊圖。 [圖2A]係根據本案之一實施例中，軟啟動放電電路之電路示意圖。 [圖2B]係根據本案之另一實施例中，軟啟動放電電路之電路示意圖（一）。 [圖2C]係根據本案之另一實施例中，軟啟動放電電路之電路示意圖（二）。 [圖2D]係根據本案之另一實施例中，軟啟動放電電路之電路示意圖（三）。 [圖3]係根據本案之一實施例中，軟啟動放電電路在直流電壓源開啟時之運作流程圖。 [圖4]係根據本案之一實施例中，軟啟動放電電路在直流電壓源關閉過程之運作流程圖。 [圖5]係根據本案之一實施例中，放電電路進行放電時，流經第三電晶體之電流波形圖。 [圖6]係根據本案之另一實施例中，放電電路進行放電時，流經第三電晶體之電流波形圖。 [圖7]係根據本案之一實施例中，放電電路進行放電時，自負載電路流失之電流波形圖。 [圖8]係根據本案之另一實施例中，放電電路進行放電時，自負載電路流失之電流波形圖。

10:軟啟動放電電路

100:軟啟動電路

110:控制電路

120:放電電路

200:負載電路

VDC:直流電壓源

Claims (10)

1. 一種軟啟動放電電路，包含： 一軟啟動電路，適於耦接一直流電壓源，用以緩衝該直流電壓源啟動時所產生之一直流電源，該軟啟動電路包含： 一第一電阻，一端耦接該直流電壓源； 一第二電阻，一端耦接該第一電阻之另一端，另一端接地； 一第一電容，一端耦接該直流電壓源，另一端耦接於該第一電阻與該第二電阻之間；以及 一第一電晶體，具有一第一控制端、一第一輸入端以及一第一輸出端，該第一控制端耦接於該第一電阻與該第二電阻之間，該第一輸入端耦接該直流電壓源； 一控制電路，耦接該軟啟動電路，該控制電路包含： 一第三電阻，一端耦接該第一輸出端；以及 一第二電晶體，具有一第二控制端、一第二輸入端以及一第二輸出端，該第二控制端耦接於該第一電阻與該第二電阻之間，該第二輸入端耦接該第三電阻之另一端，該第二輸出端接地；以及 一放電電路，耦接該軟啟動電路以及該控制電路，該放電電路包含： 一第三電晶體，具有一第三控制端、一第三輸入端以及一第三輸出端，該第三控制端耦接於該第三電阻與該第二輸入端之間，該第三輸出端接地； 一第四電阻，一端耦接該第三輸入端； 一第五電阻，一端耦接該第一輸出端，另一端耦接該第四電阻之另一端；以及 一第四電晶體，具有一第四控制端、一第四輸入端以及一第四輸出端，該第四控制端耦接於該第四電阻與該第五電阻之間，該第四輸入端耦接該第一輸出端，該第四輸出端接地。
2. 如請求項1所述之軟啟動放電電路，其中，該控制電路更包含： 一第二電容，一端耦接於該第一電阻與該第二電阻之間；以及 一第六電阻，一端耦接該第二電容之另一端，另一端耦接該第二控制端。
3. 如請求項1所述之軟啟動放電電路，其中，該第一電阻之電阻值等於該第二電阻之電阻值。
4. 如請求項1所述之軟啟動放電電路，其中，該第一電晶體係為一N型金屬氧化物半導體場效電晶體。
5. 如請求項1所述之軟啟動放電電路，其中，該第二電晶體係選自一NPN型雙極性接面電晶體或一N型金屬氧化物半導體場效電晶體。
6. 如請求項1所述之軟啟動放電電路，其中，該第三電晶體係為一N型金屬氧化物半導體場效電晶體。
7. 如請求項1所述之軟啟動放電電路，其中，該第四電阻之電阻值小於該第五電阻之電阻值。
8. 如請求項7所述之軟啟動放電電路，其中，當該第四電阻之電阻值愈小，該放電電路之放電效果愈佳；當該第四電阻之電阻值愈大，該放電電路之放電效果愈差。
9. 如請求項1所述之軟啟動放電電路，其中，該第四電晶體係選自一PNP型雙極性接面電晶體或一P型金屬氧化物半導體場效電晶體。
10. 如請求項1所述之軟啟動放電電路，其中，該放電電路係透過該第三電晶體及/或該第四電晶體進行放電。

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