KR20180106491A - 반도체장치 - Google Patents

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KR20180106491A KR1020170034871A KR20170034871A KR20180106491A KR 20180106491 A KR20180106491 A KR 20180106491A KR 1020170034871 A KR1020170034871 A KR 1020170034871A KR 20170034871 A KR20170034871 A KR 20170034871A KR 20180106491 A KR20180106491 A KR 20180106491A
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Abstract

반도체장치는 트레이닝동작이 수행되는 경우 제1 패턴데이터를 선택데이터로 출력하고, 모드레지스터리드동작이 수행되는 경우 정보데이터를 선택데이터로 출력하며, 상기 트레이닝동작이 수행되는 경우 제2 패턴데이터를 출력하는 데이터출력선택회로; 및 제1 데이터패드 및 제2 데이터패드를 포함하는 데이터패드회로를 포함하되, 상기 제1 데이터패드는 상기 선택데이터가 출력되고, 상기 제2 데이터패드는 상기 제2 패턴데이터가 출력된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 트레이닝동작과 모드레지스터리드동작을 수행하는 반도체장치에 관한 것이다.
일반적으로 레지스터 셋(REGISTER SET; 이하 'RS'라 함)은 반도체장치의 동작모드들을 정의하기 위해서 사용된다. RS는 모드레지스터 셋(MRS, Mode Register Sets)과 확장 모드레지스터 셋(EMRS, Extend Mode Register Sets)으로 구성된다. 모드레지스터 셋과 확장 모드레지스터 셋은 모드레지스터 설정명령과 함께 어드레스핀에 인가된 값으로 반도체 메모리 장치의 동작모드들이 설정되며, 설정된 동작모드들에 관한 정보는 다시 프로그래밍하거나 소자의 전원이 나갈 때까지 유지된다.
최근 반도체장치는 레지스터에 설정된 모드의 정보를 입력하는 모드레지스터 라이트(Mode Register Write, MRW)동작과 레지스터에 저장된 모드의 정보를 출력하기 위한 모드레지스터리드(Mode Register Read, MRR)동작을 제공한다.
한편, 반도체장치는 리드동작 시 데이터스트로브신호에 동기하여 데이터를 출력한다. 반도체장치의 동작 속도가 증가함에 따라 데이터와 데이터스트로브신호 간의 출력 타이밍 조절이 중요하다.
본 발명은 트레이닝동작과 모드레지스터리드동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 트레이닝동작이 수행되는 경우 제1 패턴데이터를 선택데이터로 출력하고, 모드레지스터리드동작이 수행되는 경우 정보데이터를 선택데이터로 출력하며, 상기 트레이닝동작이 수행되는 경우 제2 패턴데이터를 출력하는 데이터출력선택회로; 및 제1 데이터패드 및 제2 데이터패드를 포함하는 데이터패드회로를 포함하되, 상기 제1 데이터패드는 상기 선택데이터가 출력되고, 상기 제2 데이터패드는 상기 제2 패턴데이터가 출력되는 반도체장치를 제공한다.
또한, 본 발명은 트레이닝동작이 수행되는 경우 제1 패턴데이터를 선택데이터로 출력하고, 모드레지스터리드동작이 수행되는 경우 정보데이터를 선택데이터로 출력하는 데이터선택기; 및 상기 트레이닝동작이 수행되는 경우 제2 패턴데이터를 출력하는 제1 데이터저장회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 트레이닝동작 및 모드레지스터리드동작 시 데이터가 출력되는 데이터패드를 공유함으로써, 트레이닝동작 및 모드레지스터리드동작 시 별도의 데이터패드를 통해 데이터가 출력되는 경우에 비해 레이아웃 면적을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 선택신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 래치펄스생성회로의 일 실시예에 따른 회로도이다.
도 4 및 도 1에 도시된 반도체장치에 포함된 데이터출력선택회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 데이터출력선택회로에서 출력되는 데이터의 비트시퀀스의 일 실시예를 보여주는 표이다.
도 6은 도 1 내지 도 5에서 설명한 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치(1)는 커맨드디코더(1), 선택신호생성회로(2), 래치펄스생성회로(3), 데이터출력선택회로(4) 및 데이터패드회로(5)를 포함할 수 있다.
커맨드디코더(1)는 커맨드어드레스(CA<1:L>)에 응답하여 트레이닝커맨드(TR_CMD) 및 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드디코더(1)는 커맨드어드레스(CA<1:L>)를 디코딩하여 트레이닝커맨드(TR_CMD) 및 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드디코더(1)는 기설정된 커맨드어드레스(CA<1:L>)의 제1 논리레벨조합이 입력되는 경우 트레이닝커맨드(TR_CMD)를 발생시킬 수 있다. 커맨드디코더(1)는 기설정된 커맨드어드레스(CA<1:L>)의 제2 논리레벨조합이 입력되는 경우 모드레지스터리드커맨드(MRR)를 발생시킬 수 있다. 트레이닝커맨드(TR_CMD)는 리드데이터조정(Read Data Calibration)동작을 위한 데이터트레이닝동작을 위해 발생될 수 있다. 데이터트레이닝동작은 모드레지스터(미도시)에 저장된 패턴데이터를 데이터패드를 통해 출력하는 방식으로 진행될 수 있다. 모드레지스터리드커맨드(MRR)는 모드레지스터리드동작을 위해 발생될 수 있다. 모드레지스터리드동작은 모드레지스터라이트동작에 의해 모드레지스터(미도시)에 저장된 데이터를 출력하는 방식으로 진행될 수 있다. 커맨드어드레스(CA<1:L>)는 커맨드 및 어드레스 중 적어도 하나가 포함될 수 있다. 커맨드어드레스(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
선택신호생성회로(2)는 트레이닝커맨드(TR_CMD) 및 모드레지스터리드커맨드(MRR)에 응답하여 선택신호(SEL)를 생성할 수 있다. 선택신호생성회로(2)는 트레이닝커맨드(TR_CMD)가 발생하는 경우 제1 논리레벨로 구동되는 선택신호(SEL)를 생성할 수 있다. 선택신호생성회로(2)는 모드레지스터리드커맨드(MRR)가 발생하는 경우 제2 논리레벨로 구동되는 선택신호(SEL)를 생성할 수 있다. 제1 논리레벨 및 제2 논리레벨은 실시예에 따라서 로직로우레벨 또는 로직하이레벨로 설정될 수 있다.
래치펄스생성회로(3)는 모드레지스터리드커맨드(MRR)에 응답하여 래치펄스(LATP)를 생성할 수 있다. 래치펄스생성회로(3)는 모드레지스터리드커맨드(MRR)가 발생하는 경우 래치펄스(LATP)를 생성할 수 있다. 래치펄스생성회로(3)는 모드레지스터리드커맨드(MRR)의 기설정된 에지에 동기하여 래치펄스(LATP)를 발생시킬 수 있다. 예를 들어, 래치펄스생성회로(3)는 모드레지스터리드커맨드(MRR)가 로직하이레벨에서 로직로우레벨로 천이하는 시점, 즉 폴링에지(falling edge)에 동기하여 래치펄스(LATP)를 발생시킬 수 있다.
데이터출력선택회로(4)는 트레이닝커맨드(TR_CMD), 래치펄스(LATP) 및 선택신호(SEL)에 응답하여 모드레지스터(미도시)에 저장된 제1 내지 제8 패턴데이터(PTD<1:8>)를 출력할 수 있다. 데이터출력선택회로(4)는 트레이닝커맨드(TR_CMD), 래치펄스(LATP) 및 선택신호(SEL)에 응답하여 모드레지스터(미도시)에 저장된 제9 내지 제16 패턴데이터(도 4의 PTD<9:16>) 또는 전치정보데이터(도 4의 OPR_PRE<1:8>)를 제1 내지 제8 선택데이터(SD<1:8>)로 출력할 수 있다. 데이터출력선택회로(4)는 데이터트레이닝동작이 수행되는 경우 제1 내지 제8 패턴데이터(PTD<1:8>)를 출력하고, 제9 내지 제16 패턴데이터(도 4의 PTD<9:16>)를 제1 내지 제8 선택데이터(SD<1:8>)로 출력할 수 있다. 데이터출력선택회로(4)는 모드레지스터리드동작이 수행되는 경우 전치정보데이터(도 4의 OPR_PRE<1:8>)를 제1 내지 제8 선택데이터(SD<1:8>)로 출력할 수 있다. 패턴데이터 및 전치정보데이터에 포함된 비트 수는 실시예에 따라서 다양하게 설정될 수 있다.
데이터패드회로(5)는 제1 내지 제16 데이터패드(5(1:16))를 포함할 수 있다. 제1 내지 제8 선택데이터(SD<1:8>)는 제1 내지 제8 데이터패드(5(1:8))를 통해 출력될 수 있다. 제1 내지 제8 패턴데이터(PTD<1:8>)는 제9 내지 제16 데이터패드(5(9:16))를 통해 출력될 수 있다. 데이터패드의 수는 실시예에 따라서 다양하게 설정될 수 있다.
도 2를 참고하면 선택신호생성회로(2)는 입력구동기(21) 및 출력래치(22)를 포함할 수 있다.
입력구동기(21)는 인버터(IV21), PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)를 포함할 수 있다. 입력구동기(21)는 트레이닝커맨드(TR_CMD) 및 모드레지스터리드커맨드(MRR)에 응답하여 노드(nd21)를 구동할 수 있다. 입력구동기(21)는 데이터트레이닝동작이 수행되어 트레이닝커맨드(TR_CMD)가 로직하이레벨로 발생하는 경우 노드(nd21)를 로직하이레벨로 풀업구동할 수 있다. 입력구동기(21)는 모드레지스터리드동작이 수행되어 모드레지스터리드커맨드(MRR)가 로직하이레벨로 발생하는 경우 노드(nd21)를 로직로우레벨로 풀다운구동할 수 있다.
출력래치(22)는 인버터들(IV22, IV23)를 포함할 수 있다. 출력래치(22)는 노드(nd21)의 신호를 반전 버퍼링하여 선택신호(SEL)로 출력할 수 있다. 출력래치(22)는 노드(nd21)의 신호 및 선택신호(SEL)를 래치할 수 있다.
선택신호생성회로(2)는 트레이닝커맨드(TR_CMD)가 발생하는 경우 선택신호(SEL)를 로직하이레벨로 구동할 수 있고, 모드레지스터리드커맨드(MRR)가 발생하는 경우 선택신호(SEL)를 로직로우레벨로 구동할 수 있다.
도 3을 참고하면 래치펄스생성회로(3)는 반전지연기(31) 및 펄스출력기(32)를 포함할 수 있다.
반전지연기(31)는 홀수개의 인버터들을 포함하는 인버터체인(미도시)으로 구현할 수 있다. 반전지연기(31)는 모드레지스터리드커맨드(MRR)를 반전버퍼링하여 출력할 수 있다.
펄스출력기(32)는 모드레지스터리드커맨드(MRR) 및 반전지연기(31)의 출력신호에 응답하여 래치펄스(LATP)를 생성할 수 있다. 펄스출력기(32)는 모드레지스터리드커맨드(MRR) 및 반전지연기(31)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다.
래치펄스생성회로(3)는 모드레지스터리드커맨드(MRR)가 로직하이레벨에서 로직로우레벨로 천이하는 시점, 즉 폴링에지(falling edge)에 동기하여 래치펄스(LATP)를 발생시킬 수 있다.
도 4를 참고하면 데이터출력선택회로(4)는 제1 데이터저장회로(41), 래치회로(42), 데이터선택기(43) 및 제2 데이터저장회로(44)를 포함할 수 있다.
제1 데이터저장회로(41)는 모드레지스터셋(Mode Register Set) 동작 또는 모드레지스터라이트(Mode Register Write) 동작에 따라 제9 내지 제16 패턴데이터(PTD<9:16>)를 저장하는 모드레지스터(미도시)로 구현될 수 있다. 실시예에 따라서 제9 내지 제16 패턴데이터(PTD<9:16>)는 반도체장치 내부에서 생성되거나 반도체장치 외부에서 인가될 수 있다.
래치회로(42)는 래치펄스(LATP)에 응답하여 제1 내지 제8 전치정보데이터(OPR_PRE<1:8>)로부터 제1 내지 제8 정보데이터(OPRD<1:8>)를 생성할 수 있다. 래치회로(42)는 래치펄스(LATP)가 발생하는 경우 제1 내지 제8 전치정보데이터(OPR_PRE<1:8>)를 래치한 후 제1 내지 제8 정보데이터(OPRD<1:8>)로 출력할 수 있다. 전치정보데이터(OPR_PRE<1:8>)는 모드레지스터셋(Mode Register Set) 동작 또는 모드레지스터라이트(Mode Register Write) 동작에 따라 모드레지스터(미도시)에 저장될 수 있다. 실시예에 따라서 제1 내지 제8 전치정보데이터(OPR_PRE<1:8>)는 반도체장치 내부에서 생성되거나 반도체장치 외부에서 인가될 수 있다.
데이터선택기(43)는 선택신호(SEL)에 응답하여 제9 내지 제16 패턴데이터(PTD<9:16>) 또는 제1 내지 제8 정보데이터(OPRD<1:8>)를 선택데이터(SD<1:8>)로 출력할 수 있다. 데이터선택기(43)는 데이터트레이닝동작이 수행되어 선택신호(SEL)가 로직하이레벨인 경우 제9 내지 제16 패턴데이터(PTD<9:16>)를 선택데이터(SD<1:8>)로 출력할 수 있다. 데이터선택기(43)는 모드레지스터리드동작이 수행되어 선택신호(SEL)가 로직로우레벨인 경우 제1 내지 제8 정보데이터(OPRD<1:8>)를 선택데이터(SD<1:8>)로 출력할 수 있다.
제2 데이터저장회로(44)는 모드레지스터셋(Mode Register Set) 동작 또는 모드레지스터라이트(Mode Register Write) 동작에 따라 제1 내지 제8 패턴데이터(PTD<1:8>)를 저장하는 모드레지스터(미도시)로 구현될 수 있다. 실시예에 따라서 제1 내지 제8 패턴데이터(PTD<1:8>)는 반도체장치 내부에서 생성되거나 반도체장치 외부에서 인가될 수 있다.
데이터출력선택회로(4)는 데이터트레이닝동작이 수행되는 경우 제1 내지 제8 패턴데이터(PTD<1:8>)를 출력하고, 제9 내지 제16 패턴데이터(PTD<9:16>)를 제1 내지 제8 선택데이터(SD<1:8>)로 출력할 수 있다. 데이터출력선택회로(4)는 모드레지스터리드동작이 수행되는 경우 전치정보데이터(OPR_PRE<1:8>)를 제1 내지 제8 선택데이터(SD<1:8>)로 출력할 수 있다.
도 5를 참고하면 트레이닝동작 시 출력되는 데이터의 비트 시퀀스를 확인할 수 있다.
트레이닝동작이 수행되는 경우 제9 내지 제16 패턴데이터(PTD<9:16>)가 제1 내지 제8 선택데이터(SD<1:8>)로 제1 내지 제8 데이터패드(5(1:8))를 통해 출력된다.
제1 선택데이터(SD<1>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제1 선택데이터(SD<1>)의 비트 시퀀스는 '1010011011100011'로 설정되었다는 것은 첫번째 및 두번째 순서로 로직하이레벨로 설정된 데이터가 출력되고, 세번째 내지 다섯번째 순서로 로직로우레벨로 설정된 데이터가 출력되며, 여섯번째 내지 여덟번째 순서로 로직하이레벨로 설정된 데이터가 출력되고, 아홉번째 순서로 로직로우레벨로 설정된 데이터가 출력되며, 열번째 및 열한번째 순서로 로직하이레벨로 설정된 데이터가 출력되고, 열두번째 내지 열세번째 순서로 로직로우레벨로 설정된 데이터가 출력되며, 열네번째 순서로 로직하이레벨로 설정된 데이터가 출력되고, 열다섯번째 순서로 로직로우레벨로 설정된 데이터가 출력되며, 열여섯번째 순서로 로직하이레벨로 설정된 데이터가 출력됨을 의미한다. 제1 선택데이터(SD<1>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제1 데이터패드(5(1))를 통해 출력될 수 있다.
제2 선택데이터(SD<2>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제2 선택데이터(SD<2>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제2 데이터패드(5(2))를 통해 출력될 수 있다. 제3 선택데이터(SD<3>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제3 선택데이터(SD<3>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제3 데이터패드(5(3))를 통해 출력될 수 있다. 제4 선택데이터(SD<4>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제4 선택데이터(SD<4>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제4 데이터패드(5(4))를 통해 출력될 수 있다. 제5 선택데이터(SD<5>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제5 선택데이터(SD<5>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제5 데이터패드(5(5))를 통해 출력될 수 있다. 제6 선택데이터(SD<6>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제6 선택데이터(SD<6>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제6 데이터패드(5(6))를 통해 출력될 수 있다. 제7 선택데이터(SD<7>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제7 선택데이터(SD<7>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제7 데이터패드(5(7))를 통해 출력될 수 있다. 제8 선택데이터(SD<8>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제8 선택데이터(SD<8>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제8 데이터패드(5(8))를 통해 출력될 수 있다.
제1 패턴데이터(PTD<1>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제1 패턴데이터(PTD<1>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제9 데이터패드(5(9))를 통해 출력될 수 있다. 제2 패턴데이터(PTD<2>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제2 패턴데이터(PTD<2>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제10 데이터패드(5(10))를 통해 출력될 수 있다. 제3 패턴데이터(PTD<3>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제3 패턴데이터(PTD<3>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제11 데이터패드(5(11))를 통해 출력될 수 있다. 제4 패턴데이터(PTD<4>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제4 패턴데이터(PTD<4>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제12 데이터패드(5(12))를 통해 출력될 수 있다. 제5 패턴데이터(PTD<5>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제5 패턴데이터(PTD<5>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제13 데이터패드(5(13))를 통해 출력될 수 있다. 제6 패턴데이터(PTD<6>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제6 패턴데이터(PTD<6>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제14 데이터패드(5(14))를 통해 출력될 수 있다. 제7 패턴데이터(PTD<7>)의 비트 시퀀스는 '1010011011100011'로 설정될 수 있다. 제7 패턴데이터(PTD<7>)의 비트 시퀀스에 포함된 비트들에는 로직하이레벨이 많으므로 반전시켜 제15 데이터패드(5(15))를 통해 출력될 수 있다. 제8 패턴데이터(PTD<8>)의 비트 시퀀스는 '0101100100011100'으로 설정될 수 있다. 제8 패턴데이터(PTD<8>)의 비트 시퀀스에 포함된 비트들에는 로직로우레벨이 많으므로 반전시키지 않고 제16 데이터패드(5(16))를 통해 출력될 수 있다.
앞서, 도 1에 도시된 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드디코더 2: 선택신호생성회로
3: 래치펄스생성회로 4: 데이터출력선택회로
5: 데이터패드회로 21: 입력구동기
22: 출력래치 31: 반전지연기
32: 펄스출력기 41: 제1 데이터저장회로
42: 래치회로 43: 데이터선택기
44: 제2 데이터저장회로

Claims (15)

  1. 트레이닝동작이 수행되는 경우 제1 패턴데이터를 선택데이터로 출력하고, 모드레지스터리드동작이 수행되는 경우 정보데이터를 선택데이터로 출력하며, 상기 트레이닝동작이 수행되는 경우 제2 패턴데이터를 출력하는 데이터출력선택회로; 및
    제1 데이터패드 및 제2 데이터패드를 포함하는 데이터패드회로를 포함하되,
    상기 제1 데이터패드는 상기 선택데이터가 출력되고, 상기 제2 데이터패드는 상기 제2 패턴데이터가 출력되는 반도체장치.
  2. 제 1 항에 있어서, 상기 데이터출력선택회로는
    상기 트레이닝동작이 수행되는 경우 상기 제1 패턴데이터를 상기 선택데이터로 출력하고, 상기 모드레지스터리드동작이 수행되는 경우 상기 정보데이터를 상기 선택데이터로 출력하는 데이터선택기; 및
    상기 트레이닝동작이 수행되는 경우 상기 제2 패턴데이터를 출력하는 제1 데이터저장회로를 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 데이터출력선택회로는
    상기 제1 패턴데이터를 저장하는 제2 데이터저장회로를 더 포함하되, 상기 제2 데이터저장회로는 상기 트래이닝동작이 수행되는 경우 상기 제1 패턴데이터를 출력하는 반도체장치.
  4. 제 2 항에 있어서, 상기 데이터출력선택회로는
    상기 모드레지스터리드동작이 수행되는 경우 전치정보데이터를 래치하여 상기 정보데이터를 출력하는 래치회로를 더 포함하는 반도체장치.
  5. 제 1 항에 있어서,
    선택신호를 생성하는 선택신호생성회로를 더 포함하되, 상기 선택신호는 상기 트레이닝동작이 수행되는 경우 제1 논리레벨을 갖고, 상기 선택신호는 상기 모드레지스터리드동작이 수행되는 경우 제2 논리레벨을 갖는 반도체장치.
  6. 제 1 항에 있어서,
    래치펄스를 생성하는 래치펄스생성회로를 더 포함하되, 상기 래치펄스는 모드레지스터리드커맨드에 동기하여 발생하는 반도체장치.
  7. 제 6 항에 있어서, 상기 래치펄스는 모드레지스터리드커맨드의 폴링에지에 동기하여 발생하는 반도체장치.
  8. 제 1 항에 있어서,
    커맨드어드레스를 디코딩하여 상기 트레이닝동작 수행을 위해 발생하는 트레이닝커맨드와 상기 모드레지스터리드동작 수행을 위해 발생하는 모드레지스터리드커맨드를 생성하는 커맨드디코더를 더 포함하는 반도체장치.
  9. 트레이닝동작이 수행되는 경우 제1 패턴데이터를 선택데이터로 출력하고, 모드레지스터리드동작이 수행되는 경우 정보데이터를 선택데이터로 출력하는 데이터선택기; 및
    상기 트레이닝동작이 수행되는 경우 제2 패턴데이터를 출력하는 제1 데이터저장회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 데이터출력선택회로는
    상기 제1 패턴데이터를 저장하는 제2 데이터저장회로를 더 포함하되, 상기 제2 데이터저장회로는 상기 트래이닝동작이 수행되는 경우 상기 제1 패턴데이터를 출력하는 반도체장치.
  11. 제 9 항에 있어서, 상기 데이터출력선택회로는
    상기 모드레지스터리드동작이 수행되는 경우 전치정보데이터를 래치하여 상기 정보데이터를 출력하는 래치회로를 더 포함하는 반도체장치.
  12. 제 9 항에 있어서,
    선택신호를 생성하는 선택신호생성회로를 더 포함하되, 상기 선택신호는 상기 트레이닝동작이 수행되는 경우 제1 논리레벨을 갖고, 상기 선택신호는 상기 모드레지스터리드동작이 수행되는 경우 제2 논리레벨을 갖는 반도체장치.
  13. 제 9 항에 있어서,
    래치펄스를 생성하는 래치펄스생성회로를 더 포함하되, 상기 래치펄스는 모드레지스터리드커맨드에 동기하여 발생하는 반도체장치.
  14. 제 13 항에 있어서, 상기 래치펄스는 모드레지스터리드커맨드의 폴링에지에 동기하여 발생하는 반도체장치.
  15. 제 9 항에 있어서,
    커맨드어드레스를 디코딩하여 상기 트레이닝동작 수행을 위해 발생하는 트레이닝커맨드와 상기 모드레지스터리드동작 수행을 위해 발생하는 모드레지스터리드커맨드를 생성하는 커맨드디코더를 더 포함하는 반도체장치.
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