KR102455399B1 - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 외부설정신호 및 커맨드에 응답하여 칩아이디저장제어신호, 선택아이디저장제어신호 및 모드레지스터셋신호를 생성하는 동작제어회로; 상기 칩아이디저장제어신호 및 상기 선택아이디저장제어신호에 응답하여 칩아이디와 선택아이디를 생성하고, 상기 칩아이디와 상기 선택아이디가 동일한 경우 상기 모드레지스터셋신호에 응답하여 모드레지스터셋 동작을 제어하기 위한 모드레지스터활성화신호를 생성하는 모드레지스터활성화신호생성회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 모드레지스터셋 동작을 수행할 수 있는 반도체장치 및 반도체시스템에 관한 것이다.
반도체시스템에서 메모리컨트롤러는 반도체장치가 동작하도록 제어하기에 앞서 반도체장치에 필요한 정보, 예를 들어, 카스레이턴시(Column Address Strobe latency)나 버스트 길이(Burst length) 등을 미리 설정한다. 반도체장치에 필요한 정보는 모드 레지스터(Mode Register)에 저장되며, 모드레지스터(Mode Register)에 반도체장치에 필요한 정보를 설정하는 동작을 모드레지스터셋(Mode Register Set)동작이라고 한다.
본 발명은 반도체모듈에 포함된 반도체장치들에 대한 모드레지스터셋 동작을 수행할 수 있는 반도체장치 및 반도체시스템를 제공한다.
이를 위해 본 발명은 외부설정신호 및 커맨드에 응답하여 칩아이디저장제어신호, 선택아이디저장제어신호 및 모드레지스터셋신호를 생성하는 동작제어회로; 상기 칩아이디저장제어신호 및 상기 선택아이디저장제어신호에 응답하여 칩아이디와 선택아이디를 생성하고, 상기 칩아이디와 상기 선택아이디가 동일한 경우 상기 모드레지스터셋신호에 응답하여 모드레지스터셋 동작을 제어하기 위한 모드레지스터활성화신호를 생성하는 모드레지스터활성화신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 칩아이디저장제어신호에 응답하여 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 칩아이디로 출력하는 제1 저장회로; 선택아이디저장제어신호에 응답하여 상기 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 선택아이디로 출력하는 제2 저장회로; 및 상기 칩아이디와 상기 선택아이디가 동일한 경우 인에이블되는 비교신호에 응답하여 모드레지스터셋신호로부터 모드레지스터활성화신호를 생성하는 모드레지스터활성화제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 외부설정신호, 제2 외부설정신호, 커맨드 및 어드레스를 출력하는 컨트롤러; 및 상기 제1 외부설정신호, 상기 제2 외부설정신호, 상기 커맨드 및 상기 어드레스에 응답하여 모드레지스터셋 동작을 수행하는 제1 및 제2 전자칩을 포함하는 반도체모듈을 포함하되, 상기 제1 전자칩은 상기 제1 외부설정신호 및 상기 커맨드로부터 생성된 제1 칩아이디저장제어신호 및 제1 선택아이디저장제어신호에 응답하여 제1 칩아이디와 제1 선택아이디를 생성하고, 상기 제1 칩아이디와 상기 제1 선택아이디가 동일한 경우 제1 모드레지스터셋신호에 응답하여 모드레지스터셋 동작을 제어하기 위한 제1 모드레지스터활성화신호를 생성하는 제1 모드레지스터활성화신호생성회로를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 칩아이디와 선택아이디를 저장한 후 선택된 아이디의 반도체장치에 대한 모드레지스터셋 동작을 연속적으로 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 모드레지스터셋 동작 전에 모드레지스터셋 동작이 수행될 반도체장치를 선택함으로써, 반도체장치의 모드레지스터셋 동작이 빠른 속도로 수행될 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 지연기의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 설정버퍼의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 저장제어회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 어드레스래치의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 제1 저장회로의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 제2 저장회로의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 모드레지스터활성화제어회로의 일 실시예에 따른 회로도이다.
도 9는 도 1 내지 도 8에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도 이다.
도 10은 도 1에 도시된 반도체장치가 적용된 반도체시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 11은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 동작제어회로(1), 어드레스입력회로(2), 모드레지스터활성화신호생성회로(3), 모드레지스터(4) 및 내부회로(5)를 포함할 수 있다. 동작제어회로(1)는 커맨드디코더(11), 지연기(12), 설정버퍼(13) 및 저장제어회로(14)를 포함할 수 있다. 어드레스입력회로(2)는 어드레스디코더(21) 및 어드레스래치(22)를 포함할 수 있다. 모드레지스터활성화신호생성회로(3)는 제1 저장회로(31), 제2 저장회로(32), 비교기(33) 및 모드레지스터활성화제어회로(34)를 포함할 수 있다.
커맨드디코더(11)는 커맨드(CMD<1:L>)에 응답하여 칩아이디설정신호(CID_SET), 선택아이디저장제어신호(SID_SCNT) 및 모드레지스터셋신호(MRS)를 생성할 수 있다. 커맨드디코더(11)는 커맨드(CMD<1:L>)를 디코딩하여 칩아이디설정신호(CID_SET), 상기 선택아이디저장제어신호(SID_SCNT) 및 상기 모드레지스터셋신호(MRS)를 순차적으로 생성시킬 수 있다. 커맨드디코더(11)는 커맨드(CMD<1:L>)의 논리레벨조합 별로 칩아이디설정신호(CID_SET), 선택아이디저장제어신호(SID_SCNT) 및 모드레지스터셋신호(MRS)를 선택적으로 발생시킬 수 있다. 칩아이디설정신호(CID_SET), 선택아이디저장제어신호(SID_SCNT) 및 모드레지스터셋신호(MRS)가 발생되는 커맨드(CMD<1:L>)의 논리레벨조합은 실시예에 따라서 다르게 설정될 수 있다. 커맨드디코더(11)는 칩아이디설정신호(CID_SET)를 발생시킨 후 선택아이디저장제어신호(SID_SCNT)를 발생시킬 수 있다. 칩아이디설정신호(CID_SET) 및 선택아이디저장제어신호(SID_SCNT)가 발생된 후 모드레지스터셋 동작을 수행하기 위하여 커맨드디코더(11)는 모드레지스터셋신호(MRS)를 발생시킬 수 있다. 본 실시예에서 칩아이디설정신호(CID_SET), 선택아이디저장제어신호(SID_SCNT) 및 모드레지스터셋신호(MRS)는 펄스로 발생될 수 있다. 실시예에 따라서 칩아이디설정신호(CID_SET), 선택아이디저장제어신호(SID_SCNT) 및 모드레지스터셋신호(MRS)는 레벨신호로 발생될 수 있다.
지연기(12)는 칩아이디설정신호(CID_SET)로부터 버퍼활성화신호(BUF_EN) 및 지연칩아이디설정신호(CID_SETd)를 생성할 수 있다. 지연기(12)는 칩아이디설정신호(CID_SET)를 지연시켜 버퍼활성화신호(BUF_EN) 및 지연칩아이디설정신호(CID_SETd)를 생성할 수 있다. 본 실시예에서 지연기(12)는 버퍼활성화신호(BUF_EN)를 발생시킨 후 지연칩아이디설정신호(CID_SETd)를 발생시킬 수 있다. 지연기(12)에서 버퍼활성화신호(BUF_EN) 및 지연칩아이디설정신호(CID_SETd)가 발생되는 순서는 실시예에 따라서 다르게 설정될 수 있다. 본 실시예에서 버퍼활성화신호(BUF_EN) 및 지연칩아이디설정신호(CID_SETd)는 펄스로 발생될 수 있다. 실시예에 따라서 버퍼활성화신호(BUF_EN) 및 지연칩아이디설정신호(CID_SETd)는 레벨신호로 발생될 수 있다. 지연기(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
설정버퍼(13)는 버퍼활성화신호(BUF_EN)에 응답하여 외부설정신호(SETQ)로부터 설정제어신호(SET_CNT)를 생성할 수 있다. 설정버퍼(13)는 버퍼활성화신호(BUF_EN)가 인에이블되는 경우 외부설정신호(SETQ)를 버퍼링하여 설정제어신호(SET_CNT)를 생성할 수 있다. 본 실시예에서 설정제어신호(SET_CNT)는 레벨신호로 생성될 수 있다. 실시예에 따라서 설정제어신호(SET_CNT)는 펄스로 발생될 수 있다. 설정버퍼(13)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
저장제어회로(14)는 설정제어신호(SET_CNT)에 응답하여 지연칩아이디설정신호(CID_SETd)로부터 칩아이디저장제어신호(CID_SCNT)를 생성할 수 있다. 저장제어회로(14)는 설정제어신호(SET_CNT)가 인에이블되는 경우 지연칩아이디설정신호(CID_SETd)를 버퍼링하여 칩아이디저장제어신호(CID_SCNT)를 생성할 수 있다. 본 실시예에서 칩아이디저장제어신호(CID_SCNT)는 펄스로 발생될 수 있다. 실시예에 따라서 칩아이디저장제어신호(CID_SCNT)는 레벨신호로 발생될 수도 있다. 저장제어회로(14)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
어드레스디코더(21)는 어드레스(ADD<1:M>)로부터 내부어드레스(IADD<1:K>)를 생성할 수 있다. 어드레스디코더(21)는 어드레스(ADD<1:M>)를 디코딩하여 내부어드레스(IADD<1:K>)를 생성할 수 있다. 어드레스(ADD<1:M>)의 비트 수(M) 및 내부어드레스(IADD<1:K>)에 포함된 비트 수(K)는 실시예에 따라서 다양하게 설정될 수 있다.
어드레스래치(22)는 내부어드레스(IADD<1:K>)로부터 래치어드레스(LADD<1:K>)를 생성할 수 있다. 어드레스래치(22)는 내부어드레스(IADD<1:K>)를 래치하여 래치어드레스(LADD<1:K>)를 생성할 수 있다. 어드레스래치(22)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
제1 저장회로(31)는 칩아이디저장제어신호(CID_SCNT)에 응답하여 래치어드레스(LADD<1:K>)로부터 칩아이디(CID<1:K>)를 생성할 수 있다. 제1 저장회로(31)는 칩아이디저장제어신호(CID_SCNT)가 인에이블되는 경우 래치어드레스(LADD<1:K>)를 저장할 수 있다. 제1 저장회로(31)는 저장된 래치어드레스(LADD<1:K>)를 칩아이디(CID<1:K>)로 출력할 수 있다. 제1 저장회로(31)의 보다 구체적인 구성 및 동작에 대한 설명은 도6을 참고하여 후술한다.
제2 저장회로(32)는 선택아이디저장제어신호(SID_SCNT)에 응답하여 래치어드레스(LADD<1:K>)로부터 선택아이디(SID<1:K>)를 생성할 수 있다. 제2 저장회로(32)는 선택아이디저장제어신호(SID_SCNT)가 인에이블되는 경우 래치어드레스(LADD<1:K>)를 저장할 수 있다. 제2 저장회로(32)는 저장된 래치어드레스(LADD<1:K>)를 선택아이디(SID<1:K>)로 출력할 수 있다. 제2 저장회로(32)의 보다 구체적인 구성 및 동작에 대한 설명은 도7을 참고하여 후술한다.
비교기(33)는 칩아이디(CID<1:K>) 및 선택아이디(SID<1:K>)를 비교하여 비교신호(COM)를 생성할 수 있다. 비교기(33)는 칩아이디(CID<1:K>) 및 선택아이디(SID<1:K>)가 동일한 경우 인에이블되는 비교신호(COM)를 생성할 수 있다. 본 실시예에서 비교신호(COM)는 로직하이레벨로 인에이블될 수 있다. 실시예에 따라서 비고신호(COM)가 로직로우레벨로 인에이블되거나 펄스로 발생되도록 설정될 수 있다.
모드레지스터활성화제어회로(34)는 비교신호(COM)에 응답하여 모드레지스터셋신호(MRS)로부터 모드레지스터활성화신호(MR_EN)를 생성할 수 있다. 모드레지스터활성화제어회로(34)는 비교신호(COM)가 인에이블되는 경우 모드레지스터셋신호(MRS)를 버퍼링하여 모드레지스터활성화신호(MR_EN)를 생성할 수 있다. 모드레지스터활성화제어회로(34)의 보다 구체적인 구성 및 동작에 대한 설명은 도8을 참고하여 후술한다.
모드레지스터(4)는 모드레지스터활성화신호(MR_EN)에 응답하여 래치어드레스(LADD<1:K>)로부터 동작제어신호(OP_CNT<1:N>)를 생성할 수 있다. 모드레지스터(4)는 모드레지스터활성화신호(MR_EN)가 인에이블되는 경우 래치어드레스(LADD<1:K>)를 저장할 수 있다. 모드레지스터(4)는 실시예에 따라서 래치어드레스(LADD<1:K>)에 포함된 비트들 중 일부를 저장할 수 있다. 모드레지스터(4)는 저장된 래치어드레스(LADD<1:K>)를 동작제어신호(OP_CNT<1:N>)로 출력할 수 있다. 동작제어신호(OP_CNT<1:N>)에 포함된 비트 수(N)는 실시예에 따라서 다양하게 설정될 수 있다. 동작제어신호(OP_CNT<1:N>)는 반도체장치의 버스트랭쓰 및 레이턴시 정보들을 포함할 수 있다.
내부회로(5)는 동작제어신호(OP_CNT<1:N>)에 응답하여 내부동작을 수행할 수 있다. 내부회로(5)는 동작제어신호(OP_CNT<1:N>)에 포함된 버스트랭쓰 및 레이턴시 정보들을 토대로 리드동작 및 라이트동작 등의 내부동작을 수행할 수 있다.
도 2를 참고하면 지연기(12)는 제1 지연기(121) 및 제2 지연기(122)를 포함할 수 있다. 제1 지연기(121)는 직렬 접속된 인버터들(IV121, IV122)을 포함하여 칩아이디설정신호(CID_SET)를 지연시켜 버퍼활성화신호(BUF_EN)를 생성할 수 있다. 제1 지연기(121)에 포함된 인버터들의 수는 실시예에 따라서 다르게 설정될 수 있다. 제2 지연기(122)는 직렬 접속된 인버터들(IV123, IV124)을 포함하여 버퍼활성화신호(BUF_EN)를 지연시켜 지연칩아이디설정신호(CID_SETd)를 생성할 수 있다. 제2 지연기(122)에 포함된 인버터들의 수는 실시예에 따라서 다르게 설정될 수 있다.
도 3을 참고하면 설정버퍼(13)는 인버터들(IV131~IV133)을 포함할 수 있다. 인버터(IV131)는 버퍼활성화신호(BUF_EN)를 반전 버퍼링하여 출력할 수 있다. 인버터(IV132)는 버퍼활성화신호(BUF_EN)가 로직하이레벨의 펄스로 인에이블되는 경우 외부설정신호(SETQ)를 반전버퍼링하여 출력할 수 있다. 인버터(IV133)는 인버터(IV132)의 출력신호를 반전버퍼링하여 설정제어신호(SET_CNT)로 출력할 수 있다. 설정버퍼(13)는 버퍼활성화신호(BUF_EN)가 인에이블되는 경우 외부설정신호(SETQ)를 버퍼링하여 설정제어신호(SET_CNT)를 생성할 수 있다.
도 4를 참고하면 저장제어회로(14)는 인버터들(IV141~IV143)을 포함할 수 있다. 인버터(IV141)는 설정제어신호(SET_CNT)를 반전 버퍼링하여 출력할 수 있다. 인버터(IV142)는 설정제어신호(SET_CNT)가 로직하이레벨의 펄스로 인에이블되는 경우 지연칩아이디설정신호(CID_SETd)를 반전버퍼링하여 출력할 수 있다. 인버터(IV143)는 인버터(IV142)의 출력신호를 반전버퍼링하여 칩아이디저장제어신호(CID_SCNT)로 출력할 수 있다. 저장제어회로(14)는 설정제어신호(SET_CNT)가 인에이블되는 경우 지연칩아이디설정신호(CID_SETd)를 버퍼링하여 칩아이디저장제어신호(CID_SCNT)를 생성할 수 있다.
도 5를 참고하면 어드레스래치(22)는 인버터들(IV21~IV23)을 포함할 수 있다. 인버터(IV21)는 내부어드레스(IADD<1:K>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV22)는 인버터(IV21)의 출력신호를 반전버퍼링하여 내부어드레스(IADD<1:K>)로 출력할 수 있다. 인버터(IV23)는 인버터(IV21)의 출력신호를 반전버퍼링하여 래치어드레스(LADD<1:K>)로 출력할 수 있다.
도 6을 참고하면 제1 저장회로(31)는 제1 어드레스입력회로(311) 및 제1 아이디출력회로(312)를 포함할 수 있다. 제1 어드레스입력회로(311)는 인버터(IV311) 및 전달게이트(T31)를 포함할 수 있다. 인버터(IV311)는 칩아이디저장제어신호(CID_SCNT)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T31)는 칩아이디저장제어신호(CID_SCNT)가 로직하이레벨인 경우 래치어드레스(LADD<1:K>)를 노드(nd31)로 출력할 수 있다. 제1 아이디출력회로(312)는 인버터들(IV312, IV313, IV314)을 포함할 수 있다. 인버터(IV312)는 노드(nd31)의 신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV313)는 인버터(IV312)의 출력신호를 반전버퍼링하여 노드(nd31)로 피드백할 수 있다. 인버터(IV314)는 인버터(IV312)의 출력신호를 반전버퍼링하여 칩아이디(CID<1:K>)로 출력할 수 있다.
도 7 참고하면 제2 저장회로(32)는 제2 어드레스입력회로(321) 및 제2 아이디출력회로(322)를 포함할 수 있다. 제2 어드레스입력회로(321)는 인버터(IV321) 및 전달게이트(T32)를 포함할 수 있다. 인버터(IV321)는 선택아이디저장제어신호(SID_SCNT)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T32)는 선택아이디저장제어신호(SID_SCNT)가 로직하이레벨인 경우 래치어드레스(LADD<1:K>)를 노드(nd32)로 출력할 수 있다. 제2 아이디출력회로(322)는 인버터들(IV322, IV323, IV324)을 포함할 수 있다. 인버터(IV322)는 노드(nd32)의 신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV323)는 인버터(IV322)의 출력신호를 반전버퍼링하여 노드(nd32)로 피드백할 수 있다. 인버터(IV324)는 인버터(IV322)의 출력신호를 반전버퍼링하여 선택아이디(SID<1:K>)로 출력할 수 있다.
도 8을 참고하면 모드레지스터활성화제어회로(34)는 인버터들(IV341~IV343)을 포함할 수 있다. 인버터(IV341)는 비교신호(COM)를 반전 버퍼링하여 출력할 수 있다. 인버터(IV342)는 비교신호(COM)가 로직하이레벨인 경우 모드레지스터셋신호(MRS)를 반전버퍼링하여 출력할 수 있다. 인버터(IV343)는 인버터(IV342)의 출력신호를 반전버퍼링하여 모드레지스터활성화신호(MR_EN)로 출력할 수 있다. 모드레지스터활성화제어회로(34)는 비교신호(COM)가 로직하이레벨로 인에이블되는 경우 모드레지스터셋신호(MRS)를 버퍼링하여 모드레지스터활성화신호(MR_EN)를 생성할 수 있다.
도 9를 참고하여 도 1 내지 도 8에 도시된 반도체장치의 동작을 살펴보면 다음과 같다.
우선, 커맨드디코더(11)를 통해 발생된 칩아이디설정신호(CID_SET)에 동기하여 버퍼활성화신호(BUF_EN)가 발생하여 설정버퍼(13)를 활성화시키고, 외부설정신호(SETQ)가 활성화된 설정버퍼(13)에 의해 버퍼링되어 인에이블된 설정제어신호(SET_CNT)를 생성한다. 설정제어신호(SET_CNT)가 인에이블되는 구간동안 지연칩아이디설정신호(CID_SETd)가 버퍼링되어 칩아이디저장제어신호(CID_SCNT)로 발생된다. 칩아이디저장제어신호(CID_SCNT)가 발생되는 시점에 동기하여 제1 저장회로(31)로 입력되는 래치어드레스(LADD<1:K>)의 제1 로직레벨조합('A')은 칩아이디(CID<1:K>)로 저장된다.
다음으로, 커맨드디코더(11)를 통해 발생된 선택아이디저장제어신호(SID_SCNT)에 동기하여 제2 저장회로(32)로 입력되는 래치어드레스(LADD<1:K>)의 제1 로직레벨조합('A')은 선택아이디(SID<1:K>)로 저장된다. 칩아이디(CID<1:K>)와 선택아이디(SID<1:K>)가 제1 로직레벨조합('A')으로 동일하므로 비교신호(COM)는 로직하이레벨로 인에이블된다.
마지막으로, 커맨드디코더(11)를 통해 발생된 모드레지스터셋신호(MRS)는 비교신호(COM)가 로직하이레벨로 인에이블된 구간에서 모드레지스터활성화제어회로(34)로부터 모드레지스터활성화신호(MR_EN)로 출력된다. 모드레지스터활성화신호(MR_EN)에 포함된 펄스들중 첫번째 펄스가 발생된 상태에서 제2 로직레벨조합('B')을 갖는 래치어드레스(LADD<1:K>)가 모드레지스터(4)에 입력되면, 동작제어신호의 제1 비트(OP_CNT<1>)가 발생된다. 동작제어신호의 제1 비트(OP_CNT<1>)가 발생되면 대응되는 내부동작이 수행된다. 동작제어신호의 제1 비트(OP_CNT<1>)에 대응되는 내부동작은 실시예에 따라서 다양하게 설정될 수 있다. 모드레지스터활성화신호(MR_EN)에 포함된 펄스들중 두번째 펄스가 발생된 상태에서 제3 로직레벨조합('C')을 갖는 래치어드레스(LADD<1:K>)가 모드레지스터(4)에 입력되면 동작제어신호의 제2 비트(OP_CNT<2>)가 발생된다. 동작제어신호의 제2 비트(OP_CNT<2>)가 발생되면 대응되는 내부동작이 수행된다. 동작제어신호의 제2 비트(OP_CNT<2>)에 대응되는 내부동작은 실시예에 따라서 다양하게 설정될 수 있다.
도 1 내지 도 8에서 살펴본 반도체장치는 도 10에 도시된 반도체시스템에 적용될 수 있다. 도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 컨트롤러(6) 및 반도체모듈(7)을 포함할 수 있다. 반도체모듈(7)은 제1 패드(71), 제2 패드(72), 커맨드입력패드(73), 어드레스입력패드(74), 제1 전자칩(75) 및 제2 전자칩(76)을 포함할 수 있다.
컨트롤러(6)는 제1 외부설정신호(SETQ1), 제2 외부설정신호(SETQ2), 커맨드(CMD) 및 어드레스(ADD<1:M>)를 반도체모듈(7)에 인가하여 제1 전자칩(75) 및 제2 전자칩(76)의 모드레지스터셋 동작을 제어할 수 있다. 제1 외부설정신호(SETQ1)는 제1 전자칩(75)의 칩아이디를 저장하기 위해 인가될 수 있고, 제2 외부설정신호(SETQ2)는 제2 전자칩(76)의 칩아이디를 저장하기 위해 인가될 수 있다.
제1 전자칩(75)은 제1 패드(71), 커맨드입력패드(73) 및 어드레스입력패드(74)를 통해 제1 외부설정신호(SETQ1), 커맨드(CMD<1:L>) 및 어드레스(ADD<1:M>)를 입력받아 칩아이디와 선택아이디를 저장하고, 칩아이디와 선택아이디의 동일여부에 따라 모드레지스터셋 동작의 수행 여부를 제어할 수 있다. 제1 전자칩(75)은 도 1 내지 도 8에서 살펴본 반도체장치와 동일하게 구현할 수 있으므로, 자세한 구성 및 동작에 대한 설명은 생략한다.
제2 전자칩(76)은 제2 패드(72), 커맨드입력패드(73) 및 어드레스입력패드(74)를 통해 제2 외부설정신호(SETQ2), 커맨드(CMD<1:L>) 및 어드레스(ADD<1:M>)를 입력받아 칩아이디와 선택아이디를 저장하고, 칩아이디와 선택아이디의 동일여부에 따라 모드레지스터셋 동작의 수행 여부를 제어할 수 있다. 제2 전자칩(76)은 도 1 내지 도 8에서 살펴본 반도체장치와 동일하게 구현할 수 있으므로, 자세한 구성 및 동작에 대한 설명은 생략한다.
앞서, 도 1 내지 도 8에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 동작제어회로 2: 어드레스입력회로
3: 모드레지스터활성화신호생성회로 4: 모드레지스터
11: 커맨드디코더 12: 지연기
13: 설정버퍼 14: 저장제어회로
21: 어드레스디코더 22: 어드레스래치
31: 제1 저장회로 32: 제2 저장회로
33: 비교기 34: 모드레지스터활성화제어회로
121: 제1 지연기 122: 제2 지연기
311: 제1 어드레스입력회로 312: 제1 아이디출력회로
321: 제2 어드레스입력회로 322: 제2 아이디출력회로
6: 컨트롤러 7: 반도체모듈
71: 제1 패드 72: 제2 패드
73: 커맨드입력패드 74: 어드레스입력패드

Claims (20)

  1. 외부설정신호 및 커맨드에 응답하여 칩아이디저장제어신호, 선택아이디저장제어신호 및 모드레지스터셋신호를 생성하는 동작제어회로; 및
    상기 칩아이디저장제어신호 및 상기 선택아이디저장제어신호에 응답하여 칩아이디와 선택아이디를 생성하고, 상기 칩아이디와 상기 선택아이디가 동일한 경우 상기 모드레지스터셋신호에 응답하여 모드레지스터셋 동작을 제어하기 위한 모드레지스터활성화신호를 생성하는 모드레지스터활성화신호생성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 동작제어회로는 상기 칩아이디저장제어신호를 생성한 후 상기 선택아이디저장제어신호를 생성하고, 상기 선택아이디저장제어신호를 생성한 후 상기 모드레지스터셋신호를 생성하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 동작제어회로는
    상기 커맨드를 디코딩하여 칩아이디설정신호, 상기 선택아이디저장제어신호 및 상기 모드레지스터셋신호를 순차적으로 발생시키는 커맨드디코더를 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 동작제어회로는
    상기 칩아이디설정신호로부터 생성된 버퍼활성화신호에 응답하여 상기 외부설정신호를 버퍼링하여 설정제어신호를 생성하는 설정버퍼를 더 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 동작제어회로는
    상기 설정제어신호에 응답하여 상기 칩아이디설정신호로부터 생성된 지연칩아이디설정신호를 버퍼링하여 상기 칩아이디저장제어신호를 생성하는 저장제어회로를 더 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 모드레지스터활성화신호생성회로는
    상기 칩아이디저장제어신호에 응답하여 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 상기 칩아이디로 출력하는 제1 저장회로를 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 모드레지스터활성화신호생성회로는
    상기 선택아이디저장제어신호에 응답하여 상기 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 상기 선택아이디로 출력하는 제2 저장회로를 더 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 모드레지스터활성화신호생성회로는
    상기 칩아이디와 상기 선택아이디가 동일한 경우 인에이블되는 비교신호에 응답하여 상기 모드레지스터셋신호로부터 상기 모드레지스터활성화신호를 생성하는 모드레지스터활성화제어회로를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모드레지스터활성화신호에 응답하여 래치어드레스로부터 내부동작을 제어하기 위한 동작제어신호를 추출하여 출력하는 모드레지스터를 더 포함하는 반도체장치.
  10. 칩아이디저장제어신호에 응답하여 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 칩아이디로 출력하는 제1 저장회로;
    선택아이디저장제어신호에 응답하여 상기 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 선택아이디로 출력하는 제2 저장회로; 및
    상기 칩아이디와 상기 선택아이디가 동일한 경우 인에이블되는 비교신호에 응답하여 모드레지스터셋신호로부터 모드레지스터활성화신호를 생성하는 모드레지스터활성화제어회로를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 칩아이디저장제어신호를 생성한 후 상기 선택아이디저장제어신호를 생성하고, 상기 선택아이디저장제어신호를 생성한 후 상기 모드레지스터셋신호를 생성하는 동작제어회로를 더 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 동작제어회로는
    커맨드를 디코딩하여 칩아이디설정신호, 상기 선택아이디저장제어신호 및 상기 모드레지스터셋신호를 순차적으로 발생시키는 커맨드디코더를 포함하는 반도체장치.

  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 동작제어회로는
    상기 칩아이디설정신호로부터 생성된 버퍼활성화신호에 응답하여 외부설정신호를 버퍼링하여 설정제어신호를 생성하는 설정버퍼를 더 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 동작제어회로는
    상기 설정제어신호에 응답하여 상기 칩아이디설정신호로부터 생성된 지연칩아이디설정신호를 버퍼링하여 상기 칩아이디저장제어신호를 생성하는 저장제어회로를 더 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 모드레지스터활성화신호에 응답하여 래치어드레스로부터 내부동작을 제어하기 위한 동작제어신호를 추출하여 출력하는 모드레지스터를 더 포함하는 반도체장치.
  16. 제1 외부설정신호, 제2 외부설정신호, 커맨드 및 어드레스를 출력하는 컨트롤러; 및
    상기 제1 외부설정신호, 상기 제2 외부설정신호, 상기 커맨드 및 상기 어드레스에 응답하여 모드레지스터셋 동작을 수행하는 제1 및 제2 전자칩을 포함하는 반도체모듈을 포함하되,
    상기 제1 전자칩은 상기 제1 외부설정신호 및 상기 커맨드로부터 생성된 제1 칩아이디저장제어신호 및 제1 선택아이디저장제어신호에 응답하여 제1 칩아이디와 제1 선택아이디를 생성하고, 상기 제1 칩아이디와 상기 제1 선택아이디가 동일한 경우 제1 모드레지스터셋신호에 응답하여 상기 제1 전자칩의 상기 모드레지스터셋 동작을 제어하기 위한 제1 모드레지스터활성화신호를 생성하는 제1 모드레지스터활성화신호생성회로를 포함하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제1 전자칩은
    상기 제1 칩아이디저장제어신호에 응답하여 상기 어드레스로부터 생성된 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 상기 제1 칩아이디로 출력하는 제1 저장회로;
    상기 제1 선택아이디저장제어신호에 응답하여 상기 래치어드레스를 저장하고, 상기 저장된 래치어드레스를 상기 제1 선택아이디로 출력하는 제2 저장회로; 및
    상기 제1 칩아이디와 상기 제1 선택아이디가 동일한 경우 인에이블되는 비교신호에 응답하여 상기 제1 모드레지스터셋신호로부터 모드레지스터활성화신호를 생성하는 모드레지스터활성화제어회로를 포함하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제1 전자칩은
    상기 제1 칩아이디저장제어신호를 생성한 후 상기 제1 선택아이디저장제어신호를 생성하고, 상기 제1 선택아이디저장제어신호를 생성한 후 상기 제1 모드레지스터셋신호를 생성하는 동작제어회로를 더 포함하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 동작제어회로는
    상기 커맨드를 디코딩하여 제1 칩아이디설정신호, 상기 제1 선택아이디저장제어신호 및 상기 제1 모드레지스터셋신호를 순차적으로 발생시키는 커맨드디코더;
    상기 제1 칩아이디설정신호로부터 생성된 버퍼활성화신호에 응답하여 상기 제1 외부설정신호를 버퍼링하여 설정제어신호를 생성하는 설정버퍼; 및
    상기 설정제어신호에 응답하여 상기 제1 칩아이디설정신호로부터 생성된 제1 지연칩아이디설정신호를 버퍼링하여 상기 제1 칩아이디저장제어신호를 생성하는 저장제어회로를 포함하는 반도체시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제2 전자칩은
    상기 제2 외부설정신호 및 상기 커맨드로부터 생성된 제2 칩아이디저장제어신호 및 제2 선택아이디저장제어신호에 응답하여 제2 칩아이디와 제2 선택아이디를 생성하고, 상기 제2 칩아이디와 상기 제2 선택아이디가 동일한 경우 제2 모드레지스터셋신호에 응답하여 상기 제2 전자칩의 상기 모드레지스터셋 동작을 제어하기 위한 제2 모드레지스터활성화신호를 생성하는 제2 모드레지스터활성화신호생성회로를 포함하는 반도체시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200087595A (ko) * 2019-01-11 2020-07-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20210133546A1 (en) 2019-10-31 2021-05-06 SK Hynix Inc. Arithmetic devices for neural network
US11915125B2 (en) * 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
US11954457B2 (en) 2019-10-31 2024-04-09 SK Hynix Inc. Arithmetic devices for neural network including a function storage circuit and an activation function circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007835A1 (en) 2001-07-20 2005-01-13 Kee-Hoon Lee Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
US20080235444A1 (en) 2007-03-22 2008-09-25 International Business Machines Corporation System and method for providing synchronous dynamic random access memory (sdram) mode register shadowing in a memory system
KR101075495B1 (ko) 2010-07-06 2011-10-21 주식회사 하이닉스반도체 반도체 모듈에 포함된 다수의 반도체 장치를 선택하는 회로 및 그 동작방법
US20150340074A1 (en) 2014-05-23 2015-11-26 Samsung Electronics Co., Ltd. Memory module having address mirroring function

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053534B1 (ko) * 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
JP2012155814A (ja) * 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP5790532B2 (ja) * 2012-02-13 2015-10-07 セイコーエプソン株式会社 電子機器、及びメモリー制御方法
US8874979B2 (en) * 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
US10902890B2 (en) * 2012-06-22 2021-01-26 Intel Corporation Method, apparatus and system for a per-DRAM addressability mode
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
KR20170068721A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050007835A1 (en) 2001-07-20 2005-01-13 Kee-Hoon Lee Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
US20080235444A1 (en) 2007-03-22 2008-09-25 International Business Machines Corporation System and method for providing synchronous dynamic random access memory (sdram) mode register shadowing in a memory system
KR101075495B1 (ko) 2010-07-06 2011-10-21 주식회사 하이닉스반도체 반도체 모듈에 포함된 다수의 반도체 장치를 선택하는 회로 및 그 동작방법
US20150340074A1 (en) 2014-05-23 2015-11-26 Samsung Electronics Co., Ltd. Memory module having address mirroring function

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