KR20180095773A - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

게이트 구동회로와 이를 이용한 표시장치 Download PDF

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봉준호
강창헌
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박민우
김남규
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Abstract

본 발명은 스캔제어신호를 출력하는 스캔제어신호 출력회로; 상기 스캔제어신호와 구분되는 발광제어신호를 출력하는 발광제어신호 출력회로; 및 상기 스캔제어신호 출력회로와 상기 발광제어신호 출력회로 사이의 로직회로를 포함하되, 상기 스캔제어신호 출력회로와 상기 발광제어신호 출력회로는 상기 로직회로를 통해서 하나의 Q노드와 하나의 QB노드를 공유하는 게이트 구동회로를 제공한다.

Description

게이트 구동회로와 이를 이용한 표시장치 {GATE DRIVING CIRCUIT AND DISPLAY DEDVICE USING THE SAME}
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 보다 상세하게는 단일 회로에서 스캔제어신호와 발광제어신호를 출력하여 네로우 베젤의 구현이 용이한 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 액정 표시장치(Liquid Crystal Display: LCD) 및 마이크로 발광다이오드 표시장치(Micro Light Emitting Diode: Micro LED Display) 등과 같은 표시장치의 사용이 증가하고 있다.
또한, 스마트워치(Smart Watch), 타일(Tile)형 표시장치, 심리스(Seamless) 표시장치 등 디자인 측면이 강화된 표시장치의 수요가 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광 표시장치는 표시패널에 포함된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔제어신호를 공급하는 게이트 구동회로 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔제어신호를 출력하는 게이트 구동회로는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
게이트인패널 형태의 게이트 구동회로는 외부 장치로부터 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔제어신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광제어신호를 생성하는 인버터 회로로 구성된다.
그런데 종래에 제안된 게이트인패널 형태의 게이트 구동회로는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현시 어려움이 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 비표시영역(NA)을 감소시켜 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진(Margin)을 확보할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 스캔제어신호 출력회로(또는 시프트 레지스터 회로)와 발광제어신호 출력회로(또는 인버터 회로)를 단일 회로에 통합하여 네로우 베젤 구현이 가능한 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 복수 개의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는 제1 스타트신호단과 제1 클록신호단에 연결되며, 제1 노드 및 제2 노드를 제어하는 제1 회로, 제1 노드와 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로, 제2 노드와 제3 노드에 연결되며 제4 노드 및 제5 노드를 제어하는 제3 회로, 및 제3 노드와 제4 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제4 회로를 포함하며, 본 발명의 게이트 구동회로는 발광제어신호와 스캔제어신호를 동시에 출력할 수 있는 특징을 가진다.
다른 측면에서 본 발명은 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 제어회로, 및 제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 제어회로가 통합된 게이트 구동회로를 제공한다. 발광제어신호 출력회로가 발광제어신호를 제1 전압으로 출력하는 구간 동안, 스캔제어신호 출력회로는 스캔제어신호가 특정 구간 동안 제1 전압보다 높은 제2 전압으로 출력되도록 제어한다.
다른 측면에서 본 발명은 화소들이 있는 표시부, 표시부와 인접한 비표시부, 및 비표시부에 있으며 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함하는 표시장치를 제공한다. 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 통합된 구조의 회로부가 없는 표시장치에 비하여 비표시부의 영역이 축소된 특징을 가진다.
본 발명의 과제들은 이상에서 언급된 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 스캔제어신호와 발광제어신호가 단일 회로에서 출력되도록 스캔제어신호 출력회로와 발광제어신호 출력회로를 통합하여, 게이트 구동회로가 차지하는 면적을 감소시킬 수 있다.
본 발명은 게이트 구동회로에 논리회로를 추가함으로써 발광제어신호의 펄스폭을 가변할 수 있는 효과가 있다.
본 발명은 비표시영역(NA)을 감소시켜 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진(Margin) 확보에 유리한 효과가 있다.
도 1은 표시장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 3은 종래에 제안된 게이트 구동회로의 일부를 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 일부를 나타낸 블록도이다.
도 5a 및 도 5b는 펄스폭가변 구동의 설명을 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.
도 7은 본 발명의 일 실시예에 따른 통합출력회로의 입출력 파형도이다.
도 8은 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터, 모바일폰 및 스마트워치 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광 표시장치, 양자점 표시장치, 전기영동 표시장치, 플라즈마표시장치, 플랫패널디스플레이(Flat Panel Display), 플렉시블디스플레이(Flexible Display) 등이 선택될 수 있으나 이에 한정되지 않는다.
이하에서는 설명의 편의를 위해 유기전계발광 표시장치를 일례로 설명한다. 아울러, 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소스전극과 드레인전극 또는 드레인전극과 소스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 게이트 구동회로(130, 140A, 140B)가 포함된다. 게이트 구동회로는 게이트 구동부 또는 스캔 구동부로 명명될 수 있다.
표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 서브 픽셀들을 구동하기 위한 구동회로 등이 배치되는 비표시영역(LNA, RNA)을 포함한다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔제어신호 라인(SRO1, SRO2), 발광제어신호 라인(EMO1, EMO2), 및 데이터 라인(DL1)에 연결된 픽셀회로(PC)가 포함된다. 도 2에 도시된 픽셀회로(PC)는 복수 개의 스캔제어신호 및 복수 개의 발광제어신호를 입력 받는 구조를 나타내고 있지만, 픽셀회로(PC)의 종류에 따라 하나의 스캔제어신호 또는 하나의 발광제어신호를 입력 받는 구조일 수 있다.
서브 픽셀(SP)의 픽셀회로(PC)는 복수 개의 트랜지스터와 하나 이상의 커패시터를 포함할 수 있으며, 다양한 형태의 보상회로가 더 추가될 수 있다.
도 1을 참조하면, 타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 게이트 구동회로(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 출력한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip on Glass) 공정이나 TAB(Tape Automated Bonding) 등의 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.
게이트 구동회로(130, 140A, 140B)는 레벨 시프터회로(130) 및 신호 출력회로(140A, 140B)를 포함한다. 레벨 시프터회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성될 수 있다. 레벨 시프터회로(130)는 타이밍 제어부(110)의 제어하에 클록신호라인, 스타트신호라인, 게이트하이전압라인 및 게이트로우전압라인 등을 통해 공급되는 신호 및 전압의 레벨을 시프팅한 후 신호 출력회로(140A, 140B)에 공급한다.
신호 출력회로(140A, 140B)는 게이트인패널(GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성될 수 있다. 신호 출력회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성될 수 있다. 신호 출력회로(140A, 140B)는 레벨 시프터회로(130)로부터 출력된 신호 및 다양한 전압(CLK, EVST, VGH, VGL)을 기반으로 스캔신호를 시프트하고 출력하는 복수 개의 스테이지로 이루어진다.
신호 출력회로(140A, 140B)는 서브 픽셀들에 포함된 복수 개의 트랜지스터 중 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔제어신호를 출력하는 스캔제어신호 출력회로와 서브 픽셀들에 포함된 발광 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광제어신호를 출력하는 발광제어신호 출력회로를 포함한다.
이하, 종래에 제안된 게이트 구동회로의 문제점을 고찰하고 이를 개선하기 위한 실시예들에 대해 설명한다.
도 3은 종래에 제안된 게이트 구동회로의 일부를 나타낸 블록도이다.
도 3에 도시된 바와 같이, 종래에는 게이트 구동회로의 신호 출력회로(140A, 140B) 구성시, 스캔신호 출력회로(SR[1], SR[2])와 발광신호 출력회로(EM[1], EM[2])를 따로 구성 및 배치하였다. 예컨대, 표시영역(AA)의 일측에는 스캔제어신호 출력회로(SR[1], SR[2])를 배치하고, 표시영역(AA)의 타측에는 발광제어신호 출력회로(EM[1], EM[2])를 배치하였다. 그러나 종래에 제안된 게이트 구동회로와 같이, 스캔제어신호 출력회로(SR[1], SR[2])와 발광제어신호 출력회로(EM[1], EM[2])를 각각 따로 구성할 경우, 회로가 차지하는 면적이 넓어지기 때문에 비표시영역(LNA, RNA)이 증가할 수 밖에 없다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 일부를 나타낸 블록도이다.
도 4에 도시된 바와 같이, 게이트 구동회로는 스캔제어신호 출력회로(SR[1], SR[2])와 발광제어신호 출력회로(EM[1], EM[2])를 통합한 하나의 이종(異種)제어신호 통합출력회로(NSDa, NSDb)로 구성된다. 예컨대, 표시영역(AA)의 일측에는 제1발광제어신호 및 제1 스캔제어신호가 동시에 출력되는 제1 통합출력회로(NSDa)가 배치되고, 표시영역(AA)의 타측에는 제2발광제어신호 및 제2 스캔제어신호가 동시에 출력되는 제2 통합출력회로(NSDb)가 배치될 수 있다.
도 4에 도시된 바와 같이, 스캔제어신호와 발광제어신호가 단일 회로에서 출력되도록, 스캔제어신호 출력회로(SR[1], SR[2]) 및 발광제어신호 출력회로(EM[1], EM[2])를 통합하면 게이트 구동회로 및 비표시영역(LNA, RNA)의 면적을 획기적으로 줄일 수 있다.
도 4를 참조하면, 표시패널(100)의 일측 및 타측에는 제1 통합출력회로(NSDa)와 제2 통합출력회로(NSDb)가 각각 배치되지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 표시영역(AA)의 일측 및 타측에는 동일한 통합출력회로가 각각 배치될 수 있으며, 또는 표시영역(AA)의 일측에만 통합출력회로가 배치될 수도 있다.
게이트 구동회로는 복수 개의 스테이지(STG1, STG2)를 포함한다. 복수 개의 스테이지(STG1, STG2)는 입력신호를 서로 공유할 수 있고, 하나의 스테이지의 일부 출력신호가 다른 스테이지의 입력단으로 연결될 수 있다.
도 5a 및 도 5b는 펄스폭가변 구동의 설명을 위한 도면이다.
도 5a 및 도 5b에 도시된 바와 같이, 발광신호의 폭을 제어하는 펄스폭가변 구동을 하면 tn 또는 ti 등의 형태로 유기발광다이오드의 발광시간(EMT)을 다양하게 제어할 수 있다.
펄스폭가변 구동을 위한 출력을 생성하려면, 한 개 이상의 스캔제어신호 출력회로 및 한 개 이상의 발광제어신호 출력회로가 필요하다. 이 때문에, 종래의 게이트 구동회로를 이용하면 회로 구성에 필요한 블록 수의 증가로 네로우 베젤 구현시 어려움이 발생한다.
도 6은 도 4에 도시된 통합출력회로의 회로 구성도이다.
도 6에 도시된 통합출력회로(NSD)는 복수 개의 스테이지 중 제N(N은 자연수) 번째 스테이지에 해당한다. 통합출력회로(NSD)는 표시패널(100)의 일측에 배치될 수 있다.
통합출력회로(NSD)는 제1 회로부(또는 셋팅회로; 이하SC), 제2 회로부(또는 발광제어신호 출력회로; 이하 EM), 제3 회로부(또는 로직회로; 이하 LC), 및 제4 회로부(또는 스캔제어신호 출력회로; 이하SR)로 구성된다.
제1 회로부(SC)는 제1 내지 제4 트랜지스터(T1 ~ T4) 및 제1 커패시터(C1)를 포함한다. 제2 회로부(EM)는 제5 내지 제6 트랜지스터(T5, T6) 및 제2 내지 제3 커패시터(C2, C3)를 포함한다. 제3 회로부(LC)는 제7 내지 제10 트랜지스터(T7 ~ T10) 및 제5 커패시터(C5)를 포함한다. 그리고 제4 회로부(SR)는 제11 내지 제12 트랜지스터(T11 ~ T12) 및 제4 커패시터(C4)를 포함한다.
제1 트랜지스터(T1)는 제1 클록신호단(ECLK1)의 신호에 대응하여 동작하며, 제1 스타트신호단(EVST)의 신호를 제1 노드(또는 Q2 노드; N1)에 전달한다. 이 때, 첫번째 스테이지를 제외한 다른 스테이지의 제1 스타트신호단(EVST)은 이전 스테이지의 출력단과 연결될 수 있다. 제1 트랜지스터(T1)의 게이트전극은 제1 클록신호단(ECLK1)에, 제1 전극은 제1 스타트신호단(EVST)에, 그리고 제2 전극은 제1 노드(N1)에 연결된다. 도 6에 도시된 제1 노드(N1) 및 제4 노드(또는 Q 노드; N4)는 서로 연결된다.
제2 트랜지스터(T2)는 제1 스타트신호단(EVST)의 신호에 대응하여 동작하며, 제2 노드(N2)를 저전위전압단(VGL)으로 방전시킨다. 제2 트랜지스터(T2)의 게이트전극은 제1 스타트신호단(EVST)에, 제1 전극은 제2 노드(N2)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.
제1 커패시터(C1)는 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이에 배치된다. 제1 커패시터(C1)의 일전극은 제1 트랜지스터(T1)의 게이트전극 및 제1 클록신호단(ECLK1)에 연결되고, 타전극은 제2 트랜지스터(T2)의 제1 전극에 연결된다. 제1 커패시터(C1)는 제3 트랜지스터(T3)를 제어하는 스위칭 트랜지스터과 같은 역할을 한다. 트랜지스터가 차지하는 면적보다 커패시터가 차지하는 면적이 작으므로 통합출력회로(NSD)의 면적을 보다 줄일 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)의 신호에 대응하여 동작하며, 제1 클록신호단(ECLK1)의 신호를 제3 노드(또는 QB 노드; N3)에 전달한다. 제3 트랜지스터(T3)의 게이트전극은 제2 노드(N2)에, 제1 전극은 제1 클록신호단(ECLK1)에, 그리고 제2 전극은 제3 노드(N3)에 연결된다.
제4 트랜지스터(T4)는 제1 노드(N1)의 신호에 대응하여 동작하며, 제3 노드(N3)를 저전위전압단(VGL)으로 방전시킨다. 제4 트랜지스터(T4)의 게이트전극은 제1 노드(N1)에, 제1 전극은 제3 노드(N3)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.
제2 커패시터(C2)는 제3 노드(N3)에 충전된 전압이 빠르게 방전되지 않도록 돕는다. 제2 커패시터(C2)는 제3 노드(N3)와 저전위전압단(VGL) 사이에 배치되며, 제2 커패시터(C2)의 일전극은 제3 노드(N3)에, 그리고 타전극은 저전위전압단(VGL)에 연결된다.
제5 트랜지스터(T5)는 제4 노드(또는 Q 노드; N4)의 신호에 대응하여 동작하며, 고전위전압단(VGH)의 신호를 제1 출력단(EMO)으로 전달한다. 제5 트랜지스터(T5)의 게이트전극은 제4 노드(N4)에, 제1 전극은 고전위전압단(VGH)에, 그리고 제2 전극은 제1 출력단(EMO)에 연결된다.
제3 커패시터(C3)는 제4 노드(N4)와 제1 출력단(EMO) 사이에 배치된다. 제3 커패시터(C3)의 일전극은 제4 노드(N4)에, 그리고 타전극은 제1 출력단(EMO)에 연결된다. 제3 커패시터(C3)는 일정 시간 동안 제4 노드(N4)의 전압을 더욱 상승시키는 역할을 한다. 이로써, 보다 안정적이고 딜레이가 최소화된 발광제어신호가 출력될 수 있다.
제6 트랜지스터(T6)는 제3 노드(N3)의 신호에 대응하여 제1 출력단(EMO)을 저전위전압단(VGL)으로 방전시킨다. 제6 트랜지스터(T6)의 게이트전극은 제3 노드(N3)에, 제1 전극은 제1 출력단(EMO)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.
제7 트랜지스터(T7)는 제2 스타트신호단(SVST)의 신호에 대응하여 제3 노드(N3)의 신호를 제5 노드(또는 SQ 노드; N5)에 전달한다. 제7 트랜지스터(T7)의 게이트전극은 제2 스타트신호단(SVST)에, 제1 전극은 제3 노드(N3)에, 그리고 제2 전극은 제5 노드(N5)에 연결된다.
제8 트랜지스터(T8)는 제2 스타트신호단(SVST)의 신호에 대응하여 제4 노드(N4)의 신호를 제6 노드(또는 SQB 노드; N6)에 전달한다. 제8 트랜지스터(T8)의 게이트전극은 제2 스타트신호단(SVST)에, 제1 전극은 제4 노드(N4)에, 그리고 제2 전극은 제6 노드(N6)에 연결된다.
제9 트랜지스터(T9)는 제6 노드(N6)의 신호에 대응하여 제5 노드(N5)를 방전시킨다. 제9 트랜지스터(T9)의 게이트전극은 제6 노드(N6)에, 제1 전극은 제5 노드(N5)에, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.
제10 트랜지스터(T10)는 후단 스테이지의 제2 클록신호단(SCLK3)의 신호에 대응하여 고전위전압단(VGH)의 신호를 제6 노드(N6)에 전달한다. 제10 트랜지스터(T10)의 게이트전극은 후단 스테이지의 제2 클록신호단(SCLK3)에, 제1 전극은 고전위전압단(VGH)에, 그리고 제2 전극은 제6 노드(N6)에 연결된다. 도 6에 도시된 제10 트랜지스터(T10)의 게이트전극은 2단 후 스테이지의 제2 클록신호단(SCLK3)이 연결된 경우를 나타내었지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 제10 트랜지스터(T10)의 게이트전극은 3단 후 스테이지의 제2 클록신호단(SCLK4)과 연결되거나, 별도의 신호단에 연결될 수도 있다.
제5 커패시터(C5)는 제6 노드(N6)에 충전된 전압이 빠르게 방전되지 않도록 돕는다. 제5 커패시터(C5)는 제6 노드(N6)와 저전위전압단(VGL) 사이에 배치되며, 제5 커패시터(C5)의 일전극은 제6 노드(N6)에, 타전극은 저전위전압단(VGL)에 연결된다.
제11 트랜지스터(T11)는 제5 노드(N5)의 신호에 대응하여 제3 클록신호단(SCLK1)의 신호를 제2 출력단(SRO)으로 전달한다. 제11 트랜지스터(T11)의 게이트전극은 제5 노드(N5)에, 제1 전극은 제3 클록신호단(SCLK1)에, 그리고 제2 전극은 제2 출력단(SRO)에 연결된다.
제4 커패시터(C4)는 제5 노드(N5)와 제2 출력단(SRO) 사이에 배치된다. 제4 커패시터(C4)의 일전극은 제5 노드(N5)에 연결되고, 타전극은 제2 출력단(SRO)에 연결된다. 제4 커패시터(C4)는 일정 시간 동안 제5 노드(N5)의 전압을 더욱 상승시킨다. 이로써, 보다 안정적이고 딜레이가 최소화된 스캔제어신호가 출력될 수 있다.
제12 트랜지스터(T12)는 제6 노드(N6)의 신호에 대응하여 제2 출력단(SRO)을 방전시킨다. 제12 트랜지스터(T12)의 게이트전극은 제6 노드(N6)에 연결되고, 제1 전극은 제2 출력단(SRO)에 연결되고, 그리고 제2 전극은 저전위전압단(VGL)에 연결된다.
한편, 저전위전압단(VGL)의 신호는 제1 전압(또는 로우전압)이며, 고전위전압단(VGH)의 신호는 제1 전압보다 높은 제2 전압(또는 하이전압)이다. 그리고 제1 스타트신호단(EVST), 제2 스타트신호단(SVST), 제1 클록신호단(ECLK1), 제2 클록신호단(SCLK1), 제1 출력단(EMO), 및 제2 출력단(SRO)의 신호는 제1 전압과 제2 전압 사이에서 각기 다른 타이밍으로 스윙한다.
본 발명의 일 실시예에 따른 통합출력회로(NSD)는 발광제어신호와 스캔제어신호를 동시에 출력이 가능하다. 또한, 도 6을 참조하면, 통합출력회로(NSD)는 발광제어신호 출력회로(EM)와 스캔제어신호 출력회로(SR) 사이에 제3 회로부(LC)가 배치된다. 그리고 스캔제어신호 출력회로(SR)는 제3 회로부(LC)를 통해 발광제어신호 출력회로(EM)의 제3 노드(N3) 및 제4 노드(N4)를 공유한다. 따라서, 통합출력회로(NSD)의 구성이 간단해지고 게이트 구동회로가 차지하는 면적도 최소화될 수 있다.
한편, 발광제어신호 출력회로(EM)의 제3 노드(N3)는 제3 회로부(LC)를 통해 스캔제어신호 출력회로(SR)의 제5 노드(N5)와 선택적으로 연결된다. 그리고 발광제어신호 출력회로(EM)의 제4 노드(N4)는 제3 회로부(LC)를 통해 스캔제어신호 출력회로(SR)의 제5 노드(N5)와 선택적으로 연결된다. 따라서, 제1 출력단(EMO)이 로우전압을 출력하는 구간 동안, 제2 출력단(SRO)을 통해 스캔제어신호의 멀티 출력이 차단될 수 있다. 도 7의 입출력 파형도를 통해 자세히 설명한다.
도 7은 본 발명의 일 실시예에 따른 통합출력회로의 입출력 파형도이다.
제1 구간 초반의 제1 스타트신호단(EVST)이 하이전압으로 유지되는 구간 동안에는 제2 트랜지스터(T2)가 턴온 된다. 이에 따라, 제2 노드(N2)는 저전위전압단(VGL)으로 방전되어 로우전압이 되고, 제3 트랜지스터(T3)는 턴오프 된다. 같은 구간 동안, 제1 클록신호단(ECLK1)은 로우전압으로 유지되므로, 제1 트랜지스터(T1)는 턴오프 된다. 따라서, 제1 노드(N1) 및 제1 노드(N1)와 연결된 제4 노드(N4)는 제3 커패시터(C3)에 의해서 이전 프레임의 제4 구간 상태를 유지한다. 또한, 제3 노드(N3)는 제2 커패시터(C2)에 의해서 이전 프레임의 제4 구간 상태를 유지한다. 이전 프레임의 제4 구간에서 제1 노드(N1)는 제3 전압(또는 부트스트래핑 전압)이고, 제3 노드(N3)는 로우전압 상태이다. 제3 전압에 대해서는 제4 구간에서 다시 설명한다.
제1 노드(N1) 및 제4 노드(N4)가 제3 전압으로 유지되는 동안, 제5 트랜지스터(T5)는 턴온 된다. 따라서, 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 고전위전압단(VGH)의 하이전압을 출력한다.
같은 구간 동안, 제2 스타트신호단(SVST)은 로우전압으로 유지되므로, 제8 트랜지스터(T8)는 턴오프 된다. 따라서, 제6 노드(N6)는 제5 커패시터(C5)에 의해서 이전 프레임의 제4 구간 상태로 유지된다. 이전 프레임의 제4 구간에서 제6 노드(N6)는 하이전압 상태이다.
제6 노드(N6)가 하이전압으로 유지되는 동안, 제12 트랜지스터(T12)는 턴온 된다. 이에 따라 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 저전위전압단(VGL)으로 방전되어 로우전압을 출력한다.
제1 구간에서 제1 스타트신호단(EVST)의 신호가 로우전압으로 하강하여도 상기 구동 상에 변화는 없다.
제2 구간에서는 제1 스타트신호단(EVST)은 로우전압으로 유지된다. 이 때, 제1 클록신호단(ECLK1)의 신호가 하이전압으로 상승하면, 제1 트랜지스터(T1)가 턴온 된다. 이에 따라, 제1 노드(N1) 및 제4 노드(N4)는 제1 스타트신호단(EVST)으로 방전되어 로우전압 상태가 된다.
같은 시간 동안, 제2 트랜지스터(T2)는 턴오프 상태이므로제2 노드(N2)는 플로팅(Floating) 상태이다. 이 때, 제1 클록신호단(ECLK1)이 하이전압으로 토글(Toggle)되면, 제1 커패시터(C1)에 의해 제2 노드(N2)의 전위도 상승한다. 이에 따라, 제3 트랜지스터(T3)가 턴온 된다. 따라서, 제3 노드(N3)는 하이전압 상태가 된다. 제1 커패시터(C1)는 스위칭 트랜지스터의 역할을 수행하면서도 트랜지스터 대비 작은 공간을 차지하므로 네로우 베젤 구현시 효과적이다.
제3 노드(N3)의 상태가 하이전압이므로, 제6 트랜지스터(T6)가 턴온 되어 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 저전위전압단(VGL)으로 방전되어 로우전압을 출력한다.
같은 시간 동안 제2 스타트신호단(SVST)의 신호는 하이전압이므로, 제5 노드(N5)는 제7 트랜지스터(T7)에 의해 하이전압 상태가 된다. 따라서 제11 트랜지스터(T11)가 턴온 되어 제2 클록신호단(SCLK1)은 제2 출력단(SRO)과 연결된다. 도 7에 도시된 바와 같이, 제2 스타트신호단(SVST)의 신호가 하이전압으로 상승하는 타이밍은 제1 클록신호단(ECLK1)의 신호가 하이전압으로 상승하는 타이밍보다 빠를 수 있다.
제2 구간의 초반에는 제2 클록신호단(SCLK1)의 상태가 로우전압이므로 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 로우전압을 출력한다. 이어서, 제2 클록신호단(SCLK1)의 신호가 하이전압이 되면 제2 출력단(SRO) 역시 하이전압을 출력한다. 이 때, 제5 노드(N5)는 제4 커패시터(C4)에 의해 하이전압보다 높은 부트스트래핑 전압으로 상승한다. 이에 따라 제2 출력단(SRO)은 보다 안정적이고 딜레이가 최소화된 스캔제어신호를 출력할 수 있다.
제2 클록신호단(SCLK1)의 신호가 하이전압에서 로우전압으로 하강하면, 제2 출력단(SRO)은 로우전압을 출력하고, 제5 노드(N5)의 신호는 다시 하이전압으로 하강한다. 또한, 제1 클록신호단(ECLK1)의 신호가 토글되어도 제1 스타트신호단(EVST)은 변화가 없으므로 제1 노드(N1) 및 제3 노드(N3) 역시 변화가 없다.
제3 구간에서도 제1 스타트신호단(EVST)은 같은 상태로 유지되므로, 제1 노드(N1), 제3 노드(N3) 및 제4 노드(N4) 역시 변화가 없다. 따라서 발광제어신호 출력회로(EM)의 제1 출력단(EMO)은 로우전압을 출력한다.
이어서, 후단 스테이지의 제2 클록신호단(SCLK3)의 신호가 로우전압에서 하이전압으로 상승하면, 제6 노드(N6)는 제10 트랜지스터(T10)에 의해 하이전압 상태가 된다. 따라서, 제5 노드(N5)는 제9 트랜지스터(T9)에 의해 방전되어 로우전압 상태가 되고, 제11 트랜지스터(T11)는 턴오프 된다. 그리고 스캔제어신호 출력회로(SR)의 제2 출력단(SRO)은 제12 트랜지스터(T12)에 의해 방전되어 로우전압을 출력한다. 제3 구간 동안 후단 스테이지의 제2 클록신호단(SCLK3)이 토글될 때마다, 제6 노드(N6)는 하이전압으로 재충전(Refresh)된다. 또한, 후단 스테이지의 제2 클록신호단(SCLK3)이 토글된 이후 로우전압으로 유지되는 구간 동안, 제6 노드(N6)의 신호는 제5 커패시터(C5)에 의해 하이전압을 유지한다.
제3 구간 후단에서 제1 스타트신호단(EVST)의 신호가 하이전압으로 상승하여도, 제1 클록신호단(ECLK1) 및 제2 스타트신호단(SVST)의 신호는 토글되지 않기 때문에 발광제어신호 및 스캔제어신호에는 변화가 없다.
제4 구간에서 제1 스타트신호단(EVST)의 신호는 하이전압으로 유지된다. 이 때, 제1 클록신호단(ECLK1)의 신호가 토글하면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온 된다. 따라서, 제1 노드(N1) 및 제4 노드(N4)는 제1 트랜지스터(T1)에 의해 하이전압 상태가 되고, 제3 노드(N3)는 제4 트랜지스터(T4)에 의해 로우전압 상태가 된다.
제4 노드(N4)에 의해 제5 트랜지스터(T5)는 턴온 되고, 제3 노드(N3)에 의해 제6 트랜지스터(T6)은 턴오프 되어, 제1 출력단(EMO)은 하이전압을 출력한다. 한편, 제5 트랜지스터(T5)의 제1 전극은 항상 하이전압이 인가되는 고전위전압단(VGH)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제1 전압에서 제2 전압 사이에서 스윙하는 신호가 인가되는 제1 스타트신호단(EVST)에 연결된다. 따라서, 제1 출력단(EMO)이 로우전압에서 특정전압으로 상승하는 속도는 제1 노드(N1) 및 제4 노드(N4)가 로우전압에서 특정전압으로 상승하는 속도보다 빠르다. 따라서, 제4 노드(N4)는 제3 커패시터(C3)에 의해 하이전압보다 높은 부트스트래핑 전압으로 상승한다. 이에 따라 제1 출력단(EMO)은 보다 안정적이고 딜레이가 최소화된 발광제어신호를 출력할 수 있다.
한편, 제2 스타트신호단(SVST)은 로우전압 상태이므로, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 턴오프 된다. 이에 따라, 제5 노드(N5) 및 제6 노드(N6)는 플로팅 상태이지만, 제5 커패시터(C5)에 의해 직전 상태로 유지된다. 이 후, 다음 프레임의 제1 구간에서 후단 스테이지의 제2 클록신호단(SCLK3)의 신호가 토글되면 제6 노드(N6)는 다시 하이전압으로 재충전된다. 따라서 제2 출력단(SRO)은 제2 구간에서 제2 클록신호단(SCLK2)이 토글되기 전까지 안정적으로 로우전압을 출력할 수 있다.
상기에서 설명한 바와 같이, 로직회로(LC)는 특정한 구간 동안 특정한 스캔제어신호가 출력되도록 제5 노드(N5) 및 제6 노드(N6)를 제어한다. 즉, 로직회로(LC)는 발광제어신호가 로우전압으로 유지될 때, 제5 노드(N5) 및 제6 노드(N6)를 제어하여 스캔제어신호가 1회 토글되도록 제어한다. 또한, 로직회로(LC)는 발광제어신호가 로우전압으로 유지될 때, 제5 노드(N5) 및 제6 노드(N6)를 제어하여 스캔제어신호가 토글되지 않도록 제어한다. 또한, 로직회로(LC)는 제3 구간 동안 제2 클록신호단(SCLK1)의 토글과 상관없이 스캔제어신호가 토글되지 못하도록 제어한다. 따라서 발광제어신호의 펄스폭을 자유롭게 가변할 수 있는 효과가 있다.
도 7에 도시된 제1 클록신호단(ECLK2) 및 제2 클록신호단(SCLK2, SCLK4)은 다른 스테이지에서 사용될 수 있다. 본 발명의 일 실시예에서는 제1 클록신호는 2상으로 구현되고 제2 클록신호는 4상으로 구현되었지만, 반드시 이에 한정하는 것은 아니다.
도 8은 본 발명의 일 실시예에 따른 통합출력회로의 회로 구성도이다.
도 8에 도시된 회로는 도 6에 도시된 회로의 신뢰성 및 안정성을 향상시키기 위해 고안되었다. 도 8에 도시된 통합출력회로(NSD)는 제6b 트랜지스터(T6b), 제13 트랜지스터(T13), 및 제14 트랜지스터(T14)를 제외하고는 도 5에 도시된 통합출력회로(NSD)와 동일하므로 반복 설명은 생략한다.
도 7을 참조하면, 제4 노드(N4)는 1 구간, 제2 구간의 일부, 및 제4 구간의 일부에서 부트스트래핑 전압으로 유지된다. 앞서 설명한 바와 같이, 제4 노드(N4)의 부트스트래핑 전압은 제5 트랜지스터(T5)를 안정적으로 턴온 되도록 한다. 이에 따라 제1 출력단(EMO)의 응답속도가 향상될 수 있다.
한편, 제1 출력단(EMO)이 하이전압을 출력할 때, 제1 노드(N1) 및 제4 노드(N4)는 제1 트랜지스터(T1)를 통해 방전될 수 있다. 이를 방지하기 위하여 통합출력회로(NSD)는 제13 트랜지스터(T13)를 더 포함할 수 있다. 제13 트랜지스터(T13)는 제1 노드(N1)와 제4 노드(N4) 사이에 배치되고, 따라서 제1 노드(N1)와 제4 노드(N4)를 분리시킬 수 있다. 제13 트랜지스터(T13)의 게이트전극은 고전위전압단(VGH)에, 제1 전극은 제4 노드(N4)에, 그리고 제2 전극은 제1 노드(N1)에 연결된다.
제4 노드(N4)가 부트스트래핑 전압으로 유지되는 구간에서, 제4 노드(N4)는 제13 트랜지스터(T13)에 의해 제1 노드(N1)와 분리되므로, 제1 노드(N1)는 부트스트래핑 전압이 아닌 하이전압으로 유지된다. 이에 따라, 제13 트랜지스터(T13)는 턴오프 상태가 되고, 만일 제1 노드(N1)의 신호가 제1 스타트신호단(EVST)으로 방전되더라도 제4 노드(N4)는 부트스트래핑 전압으로 유지될 수 있다. 따라서, 발광제어신호는 보다 안정적으로 출력될 수 있다.
한편, 유기발광소자가 발광하는 시간을 제어하는 발광제어신호는 일반적으로 하이전압으로 유지되는 시간이 매우 길다. 마찬가지로, 제1 출력단(EMO)를 통해 출력되는 발광제어신호는 하이전압으로 유지되는 구간이 로우전압으로 유지되는 구간보다 상대적으로 길다. 또한, 통합출력회로(NSD)의 제3 노드(N3)는 로우전압으로 유지되는 구간이 하이전압으로 유지되는 구간 보다 상대적으로 더 길다. 따라서, 도 6에 도시된 제6 트랜지스터(T6)는 턴오프 상태로 유지되는 구간이 턴온 상태로 유지되는 구간보다 상대적으로 더 길다.
트랜지스터는 일반적으로 턴오프 상태일 때, 제1 전극과 제2 전극의 전압차이가 클수록 심한 정션 스트레스(Junction Stress)를 받는다. 도 6에 도시된 제6 트랜지스터(T6)의 게이트 전극은 제3 노드(N3)에, 제1 전극은 제1 출력단(EMO)에, 제2 전극은 저전위전압단(VGL)에 연결된다. 따라서, 제6 트랜지스터(T6)는 통합출력회로(NSD)에 포함된 다른 트랜지스터에 비하여 턴오프 구간이 상대적으로 더 길고, 이에 따라 다른 트랜지스터에 비하여 더 큰 정션 스트레스에 노출된다. 따라서, 제6 트랜지스터(T6)는 열화가 빠르게 진행되어 소자의 특성변화가 발생할 수 있다. 결국 통합출력회로(NSD)의 신뢰성은 약화될 수 있다.
제6 트랜지스터(T6)의 열화를 최소화하기 위하여 제6 트랜지스터(T6)와 저전위전압단(VGL) 사이에 제6b 트랜지스터(T6b)를 더 배치할 수 있다. 이에 따라, 제6 트랜지스터(T6)에 걸리는 정션 스트레스를 분산시킬 수 있다. 제6b 트랜지스터(T6b)의 게이트 전극은 제3 노드(N3) 및 제6 트랜지스터(T6)의 게이트 전극과 공통으로 연결된다. 그리고 제6b 트랜지스터(T6b)의 제1 전극은 제6 트랜지스터(T6)의 제2 전극과 연결되고, 제6b 트랜지스터(T6b)의 제2 전극은 저전위전압단(VGL)과 연결된다.
한편, 통합출력회로(NSD)는 제14 트랜지스터(T14)을 더 포함할 수 있다. 제14 트랜지스터(T14)는 제6 트랜지스터(T6)와 제6b 트랜지스터(T6b) 사이에 특정 전압을 인가하여 제6 트랜지스터(T6)의 정션 스트레스를 인위적으로 저감시킬 수 있다. 제14 트랜지스터(T14)의 게이트전극은 제1 출력단(EMO)에, 제1 전극은 고전위전압단(VGH)에, 그리고 제2 전극은 제6 트랜지스터(T6)의 제2 전극에 연결된다.
제6 트랜지스터(T6)가 턴오프 상태로 유지되는 구간 동안, 제1 출력단(EMO)과 연결된 제14 트랜지스터(T14)는 제6 트랜지스터(T6)의 제2 전극에 하이전압을 인가한다. 따라서, 제14 트랜지스터(T14)는 제6 트랜지스터(T6)가 정션 스트레스에 최소한으로 노출되도록 제어할 수 있다. 이로써, 제6 트랜지스터(T6)의 소자 열화는 최소한으로 줄어들 수 있고, 통합출력회로(NSD)의 신뢰성은 더욱 향상될 수 있다.
도 8의 통합출력회로(NSD)는 도 6의 통합출력회로(NSD)와 비교하여 제6b 트랜지스터(T6b), 제13 트랜지스터(T13), 및 제14 트랜지스터(T14)가 추가된 것으로 예시되었지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 제6b 트랜지스터(T6b), 제13 트랜지스터(T13), 및 제14 트랜지스터(T14) 중 하나 또는 둘 이상의 트랜지스터가 도 6의 통합출력회로(NSD)에 추가되어 구성될 수 있다.
이상 본 발명의 실시예에 따른 통합출력회로(NSD)는 표시패널 구동을 위한 스캔제어신호 및 발광제어신호를 동시에 출력할 수 있다. 이에 따라, 베젤 크기를 최소화하여 네로우 베젤 구현을 가능하게 할 뿐만 아니라 설계 마진(Margin) 확보에 유리한 효과가 있다.
본 명세서의 실시예에 따른 게이트 구동회로 및 표시장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 서로 종속적으로 접속된 복수의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수의 스테이지 중 제N 번째 스테이지는 제1 스타트신호단과 제1 클록신호단에 연결되며 제1 노드 및 제2 노드를 제어하는 제1 회로, 제1 노드와 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로, 제2 노드와 제3 노드에 연결되며 제4 노드 및 제5 노드를 제어하는 제3 회로, 및 제4 노드와 제5 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제4회로를 포함하고, 발광제어신호 및 스캔제어신호를 동시에 출력할 수 있는 특징을 가진다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 회로는 제1 노드를 충전시키는 제1 트랜지스터, 제2 노드를 충전시키는 제2 트랜지스터, 제2 노드를 방전시키는 제3 트랜지스터, 제1 클록신호단과 제6 노드 사이에 배치된 제1 커패시터, 및 제6 노드를 방전시키는 제4 트랜지스터를 포함하며, 제5 노드는 제1 커패시터, 제2 트랜지스터 및 제4 트랜지스터와 공통적으로 연결된 것을 특징으로 한다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 트랜지스터의 게이트는 제1 클록신호단에 연결되고, 제2 트랜지스터의 게이트는 제6 노드에 연결되고, 제3 트랜지스터의 게이트는 제1 노드에 연결되고, 제4 트랜지스터의 게이트는 이전 스테이지 출력단에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제2 회로는 제1 출력단을 충전시키는 제5 트랜지스터, 제1 출력단을 방전시키는 제6 트랜지스터, 및 제3 노드와 제1 출력단 사이에 배치된 제2 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제5 트랜지스터의 게이트는 제3 노드에 연결되고, 제6 트랜지스터의 게이트는 제2 노드에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 회로는 제4 노드를 충전시키는 제7 트랜지스터, 제4 노드를 방전시키는 제8 트랜지스터, 제5 노드를 충전시키는 제9 트랜지스터, 및 제5 노드를 방전시키는 제10 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제7 트랜지스터의 게이트 및 제10 트랜지스터의 게이트는 제2 스타트신호단에 연결되고, 제8 트랜지스터의 게이트는 제5 노드에 연결되고, 제9 트랜지스터의 게이트는 제2 클록신호단에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제4 회로는 제3 클록신호단의 신호를 제2 출력단으로 충전시키는 제11 트랜지스터, 제2 출력단을 방전시키는 제12 트랜지스터, 및 제4 노드와 제2 출력단 사이에 배치되는 제3 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제11 트랜지스터의 게이트는 제4 노드에 연결되고, 제12 트랜지스터의 게이트는 제6 노드에 연결될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 회로는 발광제어신호가 로우로 유지되는 구간 동안 스캔제어신호가 1회 토글되도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 노드와 제3 노드 사이에 배치되는 제13 트랜지스터를 더 포함하고, 제13 트랜지스터는 제1 노드와 제3 노드를 분리하여 제3 노드의 방전 또는 발광제어신호의 딜레이가 최소화되도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로를 제공한다. 게이트 구동회로는 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 출력회로, 및 제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 출력회로를 포함한다. 발광제어신호 출력회로가 발광제어신호를 제1 전압으로 출력하는 구간 동안, 스캔제어신호 출력회로는 스캔제어신호가 특정 구간 동안 제1 전압보다 높은 제2 전압으로 출력되도록 제어한다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 출력회로는 제1 노드에 연결된 제1 트랜지스터를 포함하고, 제1 트랜지스터는 제1 노드의 신호에 대응하여 제1 출력단으로 제1 클록신호단의 클록신호를 출력하도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 스캔제어신호 출력회로는 제2 노드에 연결된 제2 트랜지스터를 포함하고, 제2 트랜지스터는 제2 노드의 신호에 대응하여 제1 출력단이 방전되도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제1 노드와 제1 출력단 사이에 배치된 제1 커패시터를 더 포함하며, 제1 출력단이 제1 전압을 출력하는 동안 제1 노드의 전압은 제1 커패시터에 의해 제1 전압보다 높은 제2 전압으로 상승할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 발광제어신호 출력회로는 제3 노드에 연결된 제3 트랜지스터를 포함하고, 제3 트랜지스터는 제3 노드의 신호에 대응하여 제2 출력단으로 상기 발광제어신호가 출력되도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 발광제어신호 출력회로는 제4 노드에 연결된 제4 트랜지스터를 포함하고, 제4 트랜지스터는 제4 노드의 신호에 대응하여 제2 출력단이 방전되도록 제어할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 노드와 제2 출력단 사이에 배치된 제2 커패시터를 더 포함하며, 제2 출력단이 제1 전압을 출력하는 동안 제3 노드의 전압은 제2 커패시터에 의해 상기 제1 전압보다 높은 제2 전압으로 상승할 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로에 있어서, 제3 트랜지스터)가 턴온 되는 구간동안 제2 출력단은 고전위전압단의 신호를 출력하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 표시장치를 제공한다. 표시장치는 복수 개의 화소가 있는 표시부, 표시부와 인접한 비표시부, 및 비표시부에 있으며 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함한다. 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 통합된 구조의 회로부가 없는 표시장치에 비하여 비표시부의 영역이 축소된다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 스캔제어신호 출력회로는 제1 출력단을 통해 스캔제어신호를 출력하고, 발광제어신호 출력회로는 제2 출력단을 통해 발광제어신호를 출력한다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 스캔제어신호 출력회로는 제1 출력단에 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 발광제어신호 출력회로는 제2 출력단에 연결된 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제1 트랜지스터의 게이트는 제5 트랜지스터에 의해 제4 트랜지스터의 게이트와 선택적으로 연결되고, 제2 트랜지스터의 게이트는 제6 트랜지스터에 의해 제3 트랜지스터의 게이트와 선택적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제1 출력단과 제1 트랜지스터의 게이트 사이에 배치되는 제1 커패시터를 포함하고, 제1 트랜지스터의 게이트에 인가되는 전압은 제1 커패시터에 의해 보강될 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제2 출력단과 제3 트랜지스터의 게이트 사이에 배치되는 제2 커패시터를 포함하고, 제3 트랜지스터의 게이트에 인가되는 전압은 제2 커패시터에 의해 보강될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140A, 140B: 게이트 구동회로
SR: 스캔제어신호 출력회로
EM: 발광제어신호 출력회로
LC: 로직회로 NSD: 통합출력회로

Claims (25)

  1. 복수 개의 스테이지를 포함하는 게이트 구동회로에 있어서,
    상기 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는,
    제1 스타트신호단과 제1 클록신호단에 연결되며 제1 노드 및 제2 노드를 제어하는 제1 회로;
    상기 제1 노드와 상기 제2 노드에 연결되어 제1 출력단으로 발광제어신호를 출력하는 제2 회로;
    상기 제2 노드와 상기 제3 노드에 연결되며 제4 노드 및 제5 노드를 제어하는 제3 회로; 및
    상기 제4 노드와 제5 노드에 연결되어 제2 출력단으로 스캔제어신호를 출력하는 제4회로를 포함하며,
    상기 발광제어신호 및 상기 스캔제어신호를 동시에 출력할 수 있는, 게이트 구동회로.
  2. 제1 항에 있어서,
    상기 제1 회로는,
    제1 노드를 충전시키는 제1 트랜지스터;
    상기 제2 노드를 충전시키는 제2 트랜지스터;
    상기 제2 노드를 방전시키는 제3 트랜지스터;
    상기 제1 클록신호단과 제6 노드 사이에 배치된 제1 커패시터; 및
    상기 제6 노드를 방전시키는 제4 트랜지스터를 포함하며,
    상기 제5 노드는 상기 제1 커패시터, 상기 제2 트랜지스터 및 상기 제4 트랜지스터와 공통적으로 연결된, 게이트 구동회로.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제1 클록신호단에 연결되고,
    상기 제2 트랜지스터의 게이트는 상기 제6 노드에 연결되고,
    상기 제3 트랜지스터의 게이트는 상기 제1 노드에 연결되고,
    상기 제4 트랜지스터의 게이트는 상기 이전 스테이지 출력단에 연결된, 게이트 구동회로.
  4. 제2 항에 있어서,
    상기 제2 회로는,
    상기 제1 출력단을 충전시키는 제5 트랜지스터;
    상기 제1 출력단을 방전시키는 제6 트랜지스터; 및
    상기 제3 노드와 상기 제1 출력단 사이에 배치된 제2 커패시터를 포함하는, 게이트 구동회로.
  5. 제4 항에 있어서,
    상기 제5 트랜지스터의 게이트는 상기 제3 노드에 연결되고,
    상기 제6 트랜지스터의 게이트는 상기 제2 노드에 연결되는, 게이트 구동회로.
  6. 제4 항에 있어서,
    상기 제3 회로는,
    상기 제4 노드를 충전시키는 제7 트랜지스터;
    상기 제4 노드를 방전시키는 제8 트랜지스터;
    상기 제5 노드를 충전시키는 제9 트랜지스터; 및
    상기 제5 노드를 방전시키는 제10 트랜지스터를 포함하는, 게이트 구동회로.
  7. 제6 항에 있어서,
    상기 제7 트랜지스터의 게이트 및 상기 제10 트랜지스터의 게이트는 제2 스타트신호단에 연결되고,
    상기 제8 트랜지스터의 게이트는 상기 제5 노드에 연결되고,
    상기 제9 트랜지스터의 게이트는 제2 클록신호단에 연결되는, 게이트 구동회로.
  8. 제6 항에 있어서,
    상기 제4 회로는,
    제3 클록신호단의 신호를 상기 제2 출력단으로 충전시키는 제11 트랜지스터;
    상기 제2 출력단을 방전시키는 제12 트랜지스터; 및
    상기 제4 노드와 상기 제2 출력단 사이에 배치되는 제3 커패시터를 포함하는, 게이트 구동회로.
  9. 제8 항에 있어서,
    상기 제11 트랜지스터의 게이트는 상기 제4 노드에 연결되고,
    상기 제12 트랜지스터의 게이트는 상기 제6 노드에 연결되는, 게이트 구동회로.
  10. 제1 항에 있어서,
    상기 제3 회로는 상기 발광제어신호가 로우로 유지되는 구간 동안 상기 스캔제어신호가 1회 토글되도록 제어하는, 게이트 구동회로.
  11. 제4 항에 있어서,
    상기 제1 노드와 상기 제3 노드 사이에 배치되는 제13 트랜지스터를 더 포함하고, 상기 제13 트랜지스터는 상기 제1 노드와 상기 제3 노드를 분리하여 상기 제3 노드의 방전 또는 상기 발광제어신호의 딜레이가 최소화되도록 제어하는, 게이트 구동회로.
  12. 제1 출력단을 통해 스캔제어신호를 출력하는 스캔제어신호 출력회로; 및
    제2 출력단을 통해 발광제어신호를 출력하는 발광제어신호 출력회로를 포함하고,
    상기 발광제어신호 출력회로가 상기 발광제어신호를 제1 전압으로 출력하는 구간 동안, 상기 스캔제어신호 출력회로는 상기 스캔제어신호가 특정 구간 동안 상기 제1 전압보다 높은 제2 전압으로 출력되도록 제어하는, 게이트 구동회로.
  13. 제12 항에 있어서,
    상기 스캔제어신호 출력회로는 제1 노드에 연결된 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 노드의 신호에 대응하여 상기 제1 출력단으로 제1 클록신호단의 클록신호를 출력하도록 제어하는, 게이트 구동회로.
  14. 제13 항에 있어서,
    상기 스캔제어신호 출력회로는 제2 노드에 연결된 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 제2 노드의 신호에 대응하여 상기 제1 출력단이 방전되도록 제어하는, 게이트 구동회로.
  15. 제13 항에 있어서,
    상기 제1 노드와 상기 제1 출력단 사이에 배치된 제1 커패시터를 더 포함하며, 상기 제1 출력단이 제1 전압을 출력하는 동안 상기 제1 노드의 전압은 상기 제1 커패시터에 의해 상기 제1 전압보다 높은 제2 전압으로 상승하는, 게이트 구동회로.
  16. 제12 항에 있어서,
    상기 발광제어신호 출력회로는 제3 노드에 연결된 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터는 상기 제3 노드의 신호에 대응하여 상기 제2 출력단으로 상기 발광제어신호가 출력되도록 제어하는, 게이트 구동회로.
  17. 제16 항에 있어서,
    상기 발광제어신호 출력회로는 제4 노드에 연결된 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 제4 노드의 신호에 대응하여 상기 제2 출력단이 방전되도록 제어하는, 게이트 구동회로.
  18. 제16 항에 있어서,
    상기 제3 노드와 상기 제2 출력단 사이에 배치된 제2 커패시터를 더 포함하며, 상기 제2 출력단이 제1 전압을 출력하는 동안 상기 제3 노드의 전압은 상기 제2 커패시터에 의해 상기 제1 전압보다 높은 제2 전압으로 상승하는, 게이트 구동회로.
  19. 제16 항에 있어서,
    상기 제3 트랜지스터)가 턴온 되는 구간동안 상기 제2 출력단은 고전위전압단의 신호를 출력하도록 구성된, 게이트 구동회로.
  20. 복수 개의 화소가 있는 표시부;
    상기 표시부와 인접한 비표시부; 및
    상기 비표시부에 있으며 상기 화소들의 동작과 관련된 제어신호들을 출력하는 회로부를 포함하고,
    상기 회로부는 스캔제어신호 출력회로 및 발광제어신호 출력회로가 통합된 구조를 이루며, 상기 통합된 구조의 회로부가 없는 표시장치에 비하여 상기 비표시부의 영역이 축소된, 표시장치.
  21. 제20 항에 있어서,
    상기 스캔제어신호 출력회로는 제1 출력단을 통해 스캔제어신호를 출력하고, 상기 발광제어신호 출력회로는 제2 출력단을 통해 발광제어신호를 출력하는, 표시장치.
  22. 제21 항에 있어서,
    상기 스캔제어신호 출력회로는 상기 제1 출력단에 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 발광제어신호 출력회로는 상기 제2 출력단에 연결된 제3 트랜지스터 및 제4 트랜지스터를 포함하는, 표시장치.
  23. 제22 항에 있어서,
    상기 제1 트랜지스터의 게이트는 제5 트랜지스터에 의해 상기 제4 트랜지스터의 게이트와 선택적으로 연결되고, 상기 제2 트랜지스터의 게이트는 제6 트랜지스터에 의해 상기 제3 트랜지스터의 게이트와 선택적으로 연결되는, 표시장치.
  24. 제23 항에 있어서,
    상기 제1 출력단과 상기 제1 트랜지스터의 게이트 사이에 배치되는 제1 커패시터를 포함하고, 상기 제1 트랜지스터의 게이트에 인가되는 전압은 상기 제1 커패시터에 의해 보강되는, 표시장치.
  25. 제23 항에 있어서,
    상기 제2 출력단과 상기 제3 트랜지스터의 게이트 사이에 배치되는 제2 커패시터를 포함하고, 상기 제3 트랜지스터의 게이트에 인가되는 전압은 상기 제2 커패시터에 의해 보강되는, 표시장치.
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