KR20180078800A - 박막트랜지스터 어레이 기판과 이를 포함한 표시장치 - Google Patents

Abstract

본 발명은 박막 트랜지스터 어레이 기판과 이를 포함한 표시장치에 관한 것으로, 데이터 라인들과 게이트 라인들이 교차되고 픽셀 전극들이 형성되는 액티브 영역; 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하여 상기 제n 게이트 라인을 방전하는 방전 가속 구동부를 구비한다.

Description

박막트랜지스터 어레이 기판과 이를 포함한 표시장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 박막트랜지스터 어레이 기판과 이를 포함한 표시장치에 관한 것이다.

표시장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 고해상도 표시장치의 시장이 확대되고 있다. 고품위의 화질을 구현하기 위하여, 고해상도, 컬러 뎁쓰(Color Depth) 확장, 고 배속 구동 등으로 표시장치가 개발되고 있다.

UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다.

HD의 해상도를 2K, 4K 등 “K”로 표현하기도 한다. K는 디지털 시네마 표준 규격으로 ‘Kilo’ 즉 1,000을 의미한다. 2048*1080 해상도의 2K는 FHD의 해상도인 1920*1080과 거의 비슷하지만 2K는 방송, 영화 분야에서 주로 사용된다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라고 해서 QFHD(Quad Full High Definition) 또는 UD(Ultra Definition)나 UHD(Ultra High Definition)로 불리기도 한다.

표시장치의 디스플레이 구동부는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로와, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로)를 포함한다.

픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)를 포함할 수 있다. 게이트 펄스는 게이트 온 전압(Gate On Voltage, VGH)과 게이트 오프 전압(Gate Off Voltage, VGL) 사이에서 스윙한다. 게이트 온 전압은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정된 TFT의 턴-온(turn-off) 전압이다. 게이트 오프 전압은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된 TFT의 턴-오프(turn-on) 전압이다. n 타입 TFT(NMOS)의 경우에, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다.

게이트 구동 회로는 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 출력하고, 그 게이트 펄스를 시프트 클럭 타이밍에 맞추어 시프트함으로써 픽셀 데이터가 기입될 픽셀들을 라인 단위로 순차적으로 선택한다.

게이트 펄스는 1 수평 기간(1H) 보다 작은 펄스폭으로 발생된다. 게이트 펄스는 입력 영상의 데이터 전압에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터의 스테이지는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다.

표시장치의 해상도와 구동 주파수가 높아질수록 1 수평 기간(1H)이 작아지기 때문에 게이트 펄스의 펄스폭이 작아져 픽셀들의 유효 충전 시간(Effective Charging Time)이 감소된다. 5K 해상도(5120 X 2880), 120 Hz의 프레임 레이트(Frame rate)로 구동되는 액정표시장치의 경우에 1 수평 기간은 2.73 ㎲에 불과하다.

게이트 펄스의 펄스폭이 작아지면 픽셀의 유효 충전 시간(tp)이 작아지기 때문에 픽셀의 충전율이 저하된다.

도 1 및 도 2를 참조하면, 게이트 구동 회로의 출력 단자 상에서 측정되는 게이트 펄스(Gout)과 데이터 구동회로의 출력 단자 상에서 측정되는 데이터 전압(Dout)의 파형은 라이징 에치(rising edge)와 폴링 에지(falling edge) 각각에서 지연(delay)이 거의 없다. 이러한 게이트 펄스와 데이터 전압이 표시패널의 게이트 라인과 데이터 라인에 공급되면, 표시패널의 RC 부하로 인하여 게이트 펄스와 데이터 전압의 라이징 에지와 폴링 에지에서 지연 시간(Δtr, Δtf)이 길어진다. 표시패널의 온도가 상승하면 게이트 펄스의 지연 시간이 길어진다.

표시패널의 해상도가 커지면 표시패널의 배선 폭이 작아져 저항(R)이 증가하고 배선들과 중첩 부분이 많아져 기생 용량(C)이 증가된다. 이 때문에 표시패널의 해상도가 높이지면 표시패널의 RC 부하가 커진다. 도 1 및 도 2에서, Vgout(n) 및 Vgout(n+1)은 게이트 라인들(Gn, Gn+1)에 순차적으로 공급되는 게이트 펄스이고, Vdata(n)과 Vdata(n+1)은 게이트 펄스(Gn, Gn+1)에 동기되는 데이터 전압이다.

게이트 펄스의 펄스폭은 표시패널의 RC 지연과 고온 마진(margin)을 고려하여 1 수평 기간(1H) 보다 작게 설정된다. 게이트 펄스의 지연 시간 마진(tm)은 도 3에 도시된 바와 같이 RC 부하에 따른 폴링 에지 지연 시간(t1)과, 고온 지연 시간(t2)을 합한 시간으로 설정된다.

최근, 표시장치의 고해상도 요구에서 a-Si TFT의 낮은 이동도(Mobility)로 인하여 산화물 반도체를 포함한 TFT(이하, “Oxide TFT”라 함)를 고해상도 모델에 픽셀과 GIP 회로의 스위치 소자를 적용하는 방안에 대하여 연구되고 있다. 이러한 Oxide TFT를 사용하더라도 게이트 펄스의 지연 시간이 길어지면 픽셀의 충전 시간이 부족하게 된다.

본 발명은 고해상도, 고속 구동 모델의 표시장치에서 픽셀의 유효 충전 시간을 확보할 수 있는 TFT 어레이 기판과 이를 포함한 표시장치를 제공한다.

본 발명의 TFT 어레이 기판은 데이터 라인들과 게이트 라인들이 교차되고 픽셀 전극들이 형성되는 액티브 영역; 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하여 상기 제n 게이트 라인을 방전하는 방전 가속 구동부를 구비한다.

상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가된다. 상기 제n+1 게이트 펄스에 이어서 발생되는 제n+2 게이트 펄스가 제n+2 게이트 라인에 인가된다. 상기 게이트 펄스들 각각은 게이트 온 전압과 상기 게이트 오프 전압 사이에서 스윙한다. 상기 제n 게이트 펄스와 상기 제n+2 게이트 펄스가 서로 중첩되지 않는다.

상기 방전 가속 구동부는 상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함한다. 상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+2 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결한다.

상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가된다. 상기 제n 게이트 펄스와 상기 제n+1 게이트 펄스가 서로 중첩되지 않는다.

상기 방전 가속 구동부는 상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함한다. 상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+1 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결한다.

상기 트랜지스터들은 제n 게이트 라인에 연결된 제1 트랜지스터, 및 상기 제n+1 게이트 라인 또는 제n+2 게이트 라인에 연결된 제2 트랜지스터를 포함한다. 상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 상기 박막 트랜지스터 어레이 기판 상에서 RC 부하가 큰 위치에 배치된다. 상기 제2 트랜지스터의 채널 폭이 상기 제1 트랜지스터의 채널 폭 보다 크다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널, 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부, 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하는 방전 가속 구동부를 구비한다.

본 발명은 게이트 펄스의 폴링 에지에서 그 게이트 펄스가 인가되는 게이트 라인을 그 이후 발생되는 다른 게이트 펄스의 라이징 타이밍에 게이트 오프 전압이 인가되는 방전 전원 라인(예, VGL 라인)에 연결함으로써 게이트 펄스의 폴링 에지 지연 시간을 최소로 제어한다. 따라서, 본 발명은 고해상도, 고속 구동 모델의 표시장치에서 픽셀의 유효 충전 시간을 확보할 수 있다.

도 1은 디스플레이 구동부의 출력 신호와 그 신호들의 파형이 표시패널에서 지연된 예를 보여 주는 파형도이다.
도 2는 게이트 펄스가 순차 출력되는 예를 보여 주는 파형도이다.
도 3은 게이트 펄스의 지연 시간 마진을 보여 주는 파형도이다.
도 4는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 5는 도 4에 도시된 게이트 구동부의 시프트 레지스터를 보여 주는 회로도이다.
도 6은 방전 가속 구동부의 스위치 소자를 보여 주는 회로도이다.
도 7은 시프트되는 게이트 펄스들이 중첩되는 예를 보여 주는 파형도이다.
도 8은 도 7에 도시된 게이트 펄스에 적용되는 방전 가속 구동부의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다.
도 9는 본 발명에서 픽셀의 유효 충전 시간이 증가되는 효과를 보여 주는 도면이다.
도 10은 시프트되는 게이트 펄스들이 중첩되지 않는 예를 보여 주는 파형도이다.
도 11은 도 9에 도시된 게이트 펄스에 적용되는 방전 가속 구동부의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다.
도 12는 방전 구속 구동부의 스위치 소자에서 채널 폭을 표시패널의 RC 지연을 고려하여 다르게 설정한 예를 보여 주는 평면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시에 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 게이트 구동 회로가 필요한 어떠한 표시장치에도 적용될 수 있다.

본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터(NMOS)를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.

본 발명에서 픽셀들의 TFT, GIP 회로, 방전 가속 구동부 등을 구성하는 트랜지스터들은 Oxide TFT, a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 중 하나 이상으로 구현될 수 있다.

도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동부를 포함한다.

표시패널(100)의 액티브 영역(AA)은 입력 영상을 표시하는 화면을 구현한다. 액티브 영역(AA)은 데이터 라인들(DL), 데이터 라인들(DL)과 직교하는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.

표시패널(100)의 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(100)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(DL)과 게이트라인들(GL)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터 전압을 충전하는 액정셀(Clc)의 픽셀 전극(11), 공통 전압(Vcom)이 인가되는 공통 전극(12), 픽셀 전극(11)에 연결되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다.

표시패널(100)의 화면 상에 터치 스크린이 구현될 수 있다. 터치 스크린은 터치 센서들은 온셀(On-cell type), 애드 온 타입(Add on type) 또는 인셀 타입(In-cell type)으로 표시패널(100)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다. 인셀 타입 터치 센서는 TFT 어레이에 내장될 수 있다. 표시패널(100)에 터치 센서들이 배치되면, 그 터치 센서들을 구동하기 위한 터치 센서 구동부가 필요하다.

표시패널(100)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.

디스플레이 구동부는 데이터 구동부(102)와 게이트 구동부(103)를 포함하여 입력 영상의 데이터를 픽셀들에 기입한다.

데이터 구동부(102)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.

데이터 구동부(102)는 타이밍 콘트롤러(Timing controller, TCON)(101)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(102)로부터 출력된 데이터전압은 데이터 라인들(DL)에 공급된다. 데이터 구동부(102)와 데이터 라인들(DL) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(101)의 제어 하에 데이터 구동부(102)로부터 입력되는 데이터 전압을 데이터 라인들(DL)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(102)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(102)의 채널 수를 1/3로 줄일 수 있다.

게이트 구동부(103)는 표시패널(100)의 기판 상에 직접 형성될 수 있다. 도 4에서 “GIP(Gate In Panel)”는 TFT 어레이의 제조 공정에서 TFT 어레이와 함께 표시패널(100)의 기판 상에 직접 실장된 게이트 구동부(103)를 나타낸다. 게이트 구동부는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다. 게이트 구동부(103)는 픽셀 어레이 밖에서 표시패널(100)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 베젤(BZ)이 없는 표시패널(100)의 경우에 게이트 구동부(103)의 회로가 액티브 영역(AA)의 TFT 어레이에 분산 배치될 수 있다. 게이트 구동부(103)로부터 출력된 게이트 펄스들은 순차적으로 시프트되고, 도 7의 예와 같이 일부가 중첩될 수 있다. 게이트 펄스들이 중첩되면 게이트 펄스의 펄스폭이 길어져 픽셀의 충전 시간(tp)이 길어진다. 픽셀들은 게이트 펄스가 인가될 때 이전 라인의 데이터 전압을 충전한 후 표시할 데이터의 데이터 전압을 충전한다.

게이트 구동부(103)로부터 게이트 라인들(GL)에 인가된 게이트 펄스는 방전 가속 구동부(104)에 의해 그 폴링 에지에서 방전이 가속된다. 방전 가속 구동부(104)는 게이트 라인들(GL)에 연결되어 게이트 라인들(GL)에 인가된 게이트 펄스의 폴링 에지에서 방전을 가속한다. 게이트 펄스의 폴링 에지에서 지연 시간이 최소화되어 도 3에서 지연 시간 마진(tm)이 최소화될 수 있다. 지연 시간이 감소되는 만큼 게이트 펄스의 펄스폭이 증가될 수 있기 때문에 픽셀들의 유효 충전 시간이 더 길어질 수 있다.

방전 가속 구동부(104)는 도 6의 예와 같이 게이트 라인들(GL) 각각에 연결된 스위치 소자들을 포함한다. 스위치 소자들은 TFT 어레이의 제조 공정에서 TFT 어레이 및 게이트 구동부(103)와 동시에 제작되는 TFT(T)로 구현될 수 있다. 방전 가속 구동부(104)는 게이트 펄스의 폴링 에지 지연 시간(도 3, t1)을 줄임으로써 폴링 에지 시간을 줄여 그 만큼 게이트 펄스의 지연 시간 마진(tm)을 줄인다. 게이트 펄스의 폴링 에지 지연 시간(도 3, t1)이 감소되는 만큼 픽셀의 유효 충전 시간(tp)이 증가될 수 있다.

타이밍 콘트롤러(101)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(101)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(103)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(101)와 레벨 시프터(Level shifter, LS)(105)는 도시하지 않은 PCB(Printed Circuit Board) 상에 실장될 수 있다.

호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(101)로 전송한다.

게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, GCLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 게이트 구동부(103)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(103)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다.

레벨 시프터(105)는 타이밍 콘트롤러(101)와 게이트 구동부(103) 사이에 연결된다. 레벨 시프터(105)는 타이밍 콘트롤러(101)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 게이트 구동부(103)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다. PMOS의 경우, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다.

게이트 구동부(103) 각각은 도 5에 도시된 바와 같이 스타트 펄스(VST)와 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 스타트 펄스는 게이트 구동부(103)의 제1 스테이지(ST(1))에 인가된다. 시프트 클럭(CLK)은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다. 게이트 구동부(103)로부터 출력되는 게이트 펄스와 캐리 신호는 VGH와 VGL 사이에서 스윙한다.

게이트 구동부(103)는 도 5에 도시된 바와 같이 캐리 신호(Carry signal)(CRY(n)~CRY(n+3))가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(S(1)~S(n+3))을 포함한다. 스테이지들(S(1)~S(n+3)) 각각은 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(CRY(n)~CRY(n+3))를 다른 스테이지로 전달한다. 게이트 펄스(Vgout(n)~Vgout(N+3))와 캐리 신호(CRY(n)~CRY(n+3))는 스테이지 각각에서 하나의 출력 단자 또는 서로 독립된 출력 단자들을 통해 출력될 수 있다.

도 6은 방전 가속 구동부(104)의 스위치 소자를 보여 주는 회로도이다. 도 6에서 “Dm”은 제m(m은 자연수) 데이터 라인이고, “Gn”은 제n(n은 자연수) 게이트 라인이다.

도 6을 참조하면, 방전 가속 구동부(104)는 게이트 라인들(GL)에 연결된 TFT(T)를 포함한다.

게이트 구동부(103)는 제n 게이트 라인(Gn)에 제n 게이트 펄스를 공급한다. 제n 게이트 라인(Gn)에 연결된 제n TFT(T)는 제n 게이트 펄스 이후에 발생되는 다음 게이트 펄스에 응답하여 턴-온(turn-on)된다. TFT(T)가 턴-온될 때, 제n 게이트 라인(Gn)은 게이트 로우 전압(VGL)이 인가되는 방전 전원 라인(VGL 라인)에 연결되어 빠르게 방전된다. 제n TFT(T)는 다음 게이트 펄스가 인가되는 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다.

다음 게이트 펄스(Vgout(n+2))는 제n 게이트 펄스의 폴링 에지에서 라이징되는 다음 게이트 펄스이다. 다음 게이트 펄스는 게이트 펄스의 펄스폭, 게이트 펄스의 중첩 구간 등에 따라 달라질 수 있다.

도 7의 예에서, 게이트 펄스들(Vgout(n)~Vgout(n+2))은 2 수평 기간(2H)의 펄스폭을 가지며 게이트 구동부(103)로부터 순차적으로 발생된다. 게이트 펄스들(Vgout(n)~Vgout(n+2))은 1 수평 기간(1H) 만큼 중첩된다. 제n 게이트 펄스(Vgout(n))에 이어서 발생되는 제n+1 게이트 펄스(Vgout(n+1))가 제n+1 게이트 라인(Gn+1)에 인가된다. 제n+1 게이트 펄스(Vgout(n+1))에 이어서 발생되는 제n+2 게이트 펄스(Vgout(n+2))가 제n+2 게이트 라인(Gn+2)에 인가된다. 게이트 펄스들 각각은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙한다. 제n 게이트 펄스(Vgout(n))와 제n+2 게이트 펄스(Vgout(n+1))는 서로 중첩되지 않는다.

제n+2 게이트 펄스의 전압은 제n 게이트 펄스의 전압이 떨어질 때 상승한다. 따라서, 도 7의 예에서 다음 게이트 펄스는 제n+2 게이트 라인(Gn+2)에 인가되는 제n+2 게이트 펄스(Vgout(n+2))이다. 제n 게이트 라인(Gn)에 연결된 제n TFT(T)가 다음 게이트 펄스(Vgout(n+2))에 응답하여 턴-온(turn-on)될 때 제n 게이트 펄스의 폴링 에지 전압을 빠르게 게이트 로우 전압(VGL)까지 방전시킬 수 있다.

도 10의 예에서, 게이트 펄스가 1 수평 기간(1H)의 펄스폭으로 발생되고 게이트 펄스들이 중첩되지 않는다. 제n+1 게이트 펄스(Vgout(n+1))의 전압은 제n 게이트 펄스의 폴링 에지 직후에 상승한다. 따라서, 도 10의 예에서 다음 게이트 펄스는 제n+1 게이트 라인(Gn+1)에 인가되는 제n+1 게이트 펄스(Vgout(n+1))이다. TFT(T)는 제n+1 게이트 펄스(Vgout(n+1))의 라이징 에지에 제n 게이트 라인(Gn)을 VGL 라인에 연결함으로써 제n 게이트 펄스(Vgout(n))의 폴링 에지 지연 시간을 줄인다.

도 7은 시프트되는 게이트 펄스들이 중첩되는 예를 보여 주는 파형도이다. 도 8은 도 7에 도시된 게이트 펄스에 적용되는 방전 가속 구동부(104)의 스위치 소자들이 액티브 영역(AA) 밖에 배치된 예를 보여 주는 도면이다.

도 7 및 도 8을 참조하면, 게이트 펄스의 펄스폭은 대략 2 수평 기간(2H)이다. 제n+1 게이트 펄스는 제n 게이트 펄스의 후반부와 중첩되고 제n+2 게이트 펄스의 전반부와 중첩된다. 제n 게이트 펄스의 폴링 에지는 제n+2 게이트 펄스의 라이징 에지와 동기된다.

액티브 영역(A)의 밖에서 게이트 라인들(Gn~Gn+3) 각각에 TFT(T)가 연결된다. TFT(T)는 제n+2 게이트 펄스에 응답하여 제n 게이트 라인(Gn)을 VGL 라인에 연결하여 제n 게이트 펄스의 폴링 에지에서 제n 게이트 라인(Gn)의 전압을 방전시킨다. 제n TFT(T)는 제n+2 게이트 라인(Gn+2)에 연결된 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다.

도 9는 본 발명에서 픽셀의 유효 충전 시간(tp)이 증가되는 효과를 보여 주는 도면이다.

도 9를 참조하면, 방전 가속 구동부(104)는 제n 게이트 펄스(Vgout(n))의 폴링 에지에서 제n 게이트 라인(Gn)을 VGL 라인에 연결함으로써 폴링 에지 지연 시간(t1)을 최소화한다. 따라서, 도 3에서 정의된 게이트 펄스의 지연 시간 마진(tm)이 감소된다.

본 발명은 게이트 펄스의 지연 시간 마진(tm)의 감소분 만큼 게이트 펄스의 펄스폭을 길게 하여 픽셀의 유효 충전 시간(tp)을 더 길게 할 수 있다. 따라서, 본 발명은 고해상도, 고속 구동 모델의 표시장치에서 1 수평 기간이 작아지더라도 픽셀의 유효 충전 시간(tp)을 확보할 수 있다. 도 9에서, Vdata(n)은 제n 게이트 펄스(Vgout(n))와 동기되는 데이터 전압이고, Vdata(n+2)는 제n+2 게이트 펄스(Vgout(n+2))와 동기되는 데이터 전압이다.

도 10은 시프트되는 게이트 펄스들이 중첩되지 않는 예를 보여 주는 파형도이다. 도 11은 도 9에 도시된 게이트 펄스에 적용되는 방전 가속 구동부(104)의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다.

도 10 및 도 11을 참조하면, 게이트 펄스의 펄스폭은 대략 1 수평 기간(1H)이다. 게이트 펄스는 게이트 라인들(Gn~Gn+3)에서 순차적으로 시프트되고 다른 게이트 펄스와 중첩되지 않는다. 이 경우, 제n 게이트 펄스의 폴링 에지는 제n+1 게이트 펄스의 라이징 에지와 동기된다.

액티브 영역(A)의 밖에서 게이트 라인들(Gn~Gn+3) 각각에 TFT(T)가 연결된다. TFT(T)는 제n+1 게이트 펄스에 응답하여 제n 게이트 라인(Gn)을 VGL 라인에 연결하여 제n 게이트 펄스의 폴링 에지에서 제n 게이트 라인(Gn)의 전압을 방전시킨다. 제n TFT(T)는 제n+1 게이트 라인(Gn+1)에 연결된 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다.

도 12는 방전 구속 구동부(104)의 스위치 소자에서 채널 폭을 표시패널의 RC 지연을 고려하여 다르게 설정한 예를 보여 주는 평면도이다. 도 12는 TFT(T)의 반도체 패턴을 보여 준다.

도 12를 참조하면, 트랜지스터의 반도체 패턴은 소스 전극과 접촉되는 소스 영역(S), 드레인 전극과 접촉되는 드레인 영역(D), 및 채널 영역(CH)을 포함한다. 채널 영역(CH)은 진성 반도체 영역이다. 소스 영역(S)과 드레인 영역(D)에 불순물 이온이 도핑되어 있다. 트랜지스터의 전류는 채널 영역(CH)의 폭(W)과 길이(L)에 따라 달라진다. 채널 폭(W)이 커지면, 트랜지스터의 전류도 증가한다.

표시패널(100)의 위치에 따라 게이트 펄스의 지연 시간이 달라진다. 표시패널(100)의 상단은 디스플레이 구동부(102, 103)와 가깝기 때문에 RC 부하가 작은 반면에, 표시패널(100)의 하단으로 갈수록 디스플레이 구동부(102, 103)와 멀어져 RC 부하가 상대적으로 커진다. 본 발명은 표시패널의 상의 RC 부하 차이를 고려하여 방전 가속 구동부(104)를 구성하는 TFT들(T)의 반도체 채널 폭(W)을 다르게 설정한다.

도 12의 (A)는 RC 부하가 작은 게이트 라인에 연결된 제1 TFT(T)의 반도체 채널 폭(W1)을 보여 준다. 도 12의 (B)는 RC 부하가 상대적으로 큰 게이트 라인에 연결된 제2 TFT(T)의 반도체 채널 폭(W2)을 보여 준다. 전술한 실시예의 경우에, 제1 TFT(T)는 제n 게이트 라인(Gn)에 연결되고, 제2 TFT(T)는 제n+1 게이트 라인(Gn+1) 또는 제n+2 게이트 라인(Gn+1)에 연결될 수 있으나 이에 한정되지 않는다.

반도체 채널 폭을 크게 하면 TFT의 전류가 높아지기 때문에 게이트 펄스 파형의 지연이 작아진다. 따라서, 방전 가속 구동부(104)는 표시패널(100)의 RC 부하를 TFT(T)의 높은 전류로 보상하여 표시패널(100) 전체에서 게이트 펄스의 지연 시간을 줄이고 게이트 펄스를 균일한 파형으로 제어할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동부 103 : 게이트 구동부
104 : 방전 가속 구동부 105 : 레벨 시프터
T : 방전 가속 구동부의 스위치 소자

Claims (10)

1. 데이터 라인들과 게이트 라인들이 교차되고 픽셀 전극들이 형성되는 액티브 영역;
   상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및
   상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하여 상기 제n 게이트 라인을 방전하는 방전 가속 구동부를 구비하는 박막 트랜지스터 어레이 기판.
2. 제 1 항에 있어서,
   상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가되고,
   상기 제n+1 게이트 펄스에 이어서 발생되는 제n+2 게이트 펄스가 제n+2 게이트 라인에 인가되며,
   상기 게이트 펄스들 각각은 게이트 온 전압과 상기 게이트 오프 전압 사이에서 스윙하고,
   상기 제n 게이트 펄스와 상기 제n+2 게이트 펄스가 서로 중첩되지 않는 박막 트랜지스터 어레이 기판.
3. 제 2 항에 있어서,
   상기 방전 가속 구동부는
   상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함하고,
   상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+2 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결하는 박막 트랜지스터 어레이 기판.
4. 제 1 항에 있어서,
   상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가되고,
   상기 제n 게이트 펄스와 상기 제n+1 게이트 펄스가 서로 중첩되지 않는 박막 트랜지스터 어레이 기판.
5. 제 4 항에 있어서,
   상기 방전 가속 구동부는
   상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함하고,
   상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+1 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결하는 박막 트랜지스터 어레이 기판.
6. 제 3 항 또는 제 5 항에 있어서,
   상기 트랜지스터들은
   제n 게이트 라인에 연결된 제1 트랜지스터; 및
   상기 제n+1 게이트 라인 또는 제n+2 게이트 라인에 연결된 제2 트랜지스터를 포함하고,
   상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 상기 박막 트랜지스터 어레이 기판 상에서 RC 부하가 큰 위치에 배치되고,
   상기 제2 트랜지스터의 채널 폭이 상기 제1 트랜지스터의 채널 폭 보다 큰 박막 트랜지스터 어레이 기판.
7. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널;
   상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및
   상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하는 방전 가속 구동부를 구비하는 표시장치.
8. 제 7 항에 있어서,
   상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가되고,
   상기 제n+1 게이트 펄스에 이어서 발생되는 제n+2 게이트 펄스가 제n+2 게이트 라인에 인가되며,
   상기 방전 가속 구동부는,
   상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함하고,
   상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+2 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결하는 표시장치.
9. 제 6 항에 있어서,
   상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가되고,
   상기 방전 가속 구동부는
   상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함하고,
   상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+1 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결하는 표시장치.
10. 제 8 항 또는 제 9 항에 있어서,
    상기 트랜지스터들은
    제n 게이트 라인에 연결된 제1 트랜지스터; 및
    상기 제n+1 게이트 라인 또는 제n+2 게이트 라인에 연결된 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 상기 박막 트랜지스터 어레이 기판 상에서 RC 부하가 큰 위치에 배치되고,
    상기 제2 트랜지스터의 채널 폭이 상기 제1 트랜지스터의 채널 폭 보다 큰 표시장치.

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