KR20180073357A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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KR20180073357A
KR20180073357A KR1020160177111A KR20160177111A KR20180073357A KR 20180073357 A KR20180073357 A KR 20180073357A KR 1020160177111 A KR1020160177111 A KR 1020160177111A KR 20160177111 A KR20160177111 A KR 20160177111A KR 20180073357 A KR20180073357 A KR 20180073357A
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박흥길
박세훈
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극이 적어도 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제1 면에 형성되는 절연층; 상기 절연층을 커버하는 버퍼층; 및 상기 커패시터 바디의 상기 제3 및 제4 면으로부터 상기 버퍼층까지 각각 연장되어 서로 이격되게 형성되는 제1 및 제2 단자 전극; 을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTI-LAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 제품의 저소음설계가 중요해지면서 위와 같이 MLCC에서 발생되는 어쿠스틱 노이즈가 이슈화되고 있으며, 특히 스마트폰과 같은 음성통신 기능을 가진 전자제품에서의 어쿠스틱 노이즈의 저감이 요구되고 있다.
일본공개특허공보 2000-306765 국내등록특허공보 10-1444534 일본공개특허공보 2014-9036149 일본공개특허공보 2014-027085
본 발명의 목적은, 압전 진동을 저감하여 어쿠스틱 노이즈를 저감시킬 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극이 적어도 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제1 면에 형성되는 절연층; 상기 절연층을 커버하는 버퍼층; 및 상기 커패시터 바디의 상기 제3 및 제4 면으로부터 상기 버퍼층까지 각각 연장되어 서로 이격되게 형성되는 제1 및 제2 단자 전극; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따르면, 절연층의 탄성력에 의해 압전 진동이 흡수되어 어쿠스틱 노이즈가 1차로 저감되고 버퍼층에 의해 어쿠스틱 노이즈가 2차로 더 저감되어, 적층형 커패시터의 압전 진동을 2중으로 저감함으로써 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 외부 전극이 형성된 것을 나타낸 사시도이다.
도 3은 도 2에 절연층이 더 형성된 것을 나타낸 사시도이다.
도 4는 도 3에 버퍼층이 더 형성된 것을 나타낸 사시도이다.
도 5는 도 3에 제1 및 제2 단자 전극이 더 형성된 것을 나타낸 사시도이다.
도 6은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 7은 도 5에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 8은 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 절연층이 형성된 것을 나타낸 사시도이다.
도 9는 도 8에 버퍼층이 더 형성된 것을 나타낸 사시도이다.
도 10은 도 9에서 제1 및 제2 단자 전극이 형성된 것을 나타낸 사시도이다.
도 11은 도 10에 도금층이 더 형성된 것을 나타낸 사시도이다.
도 12는 도 7의 적층형 커패시터가 기판에 실장된 상태를 개략적으로 나타낸 사시도이다.
도 13은 본 발명의 제1 실시 예의 적층형 커패시터가 LSI의 전원회로의 디커플링 커패시터로 사용되는 실시 예를 개략적으로 나타낸 회로도이다.
도 14는 도 13의 회로에서 전류의 변화 및 전압의 변동을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층 및 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 예에서는 설명의 편의를 위해 커패시터 바디(110)의 Z방향으로 대향되는 양면을 제1 및 제2 면(1, 2)으로 설정하고, X방향으로 대향되며 제1 및 제2 면(1, 2)의 선단을 연결하는 양면을 제3 및 제4 면(3, 4)으로 설정하고, Y방향으로 대향되며 제1 및 제2 면(1, 2)과 제3 및 제4 면(3, 4)의 선단을 각각 연결하는 양면을 제5 및 제6 면(5, 6)으로 설정하여 함께 설명하기로 한다. 여기서, 제1 면(1)은 실장 면과 동일한 개념으로 사용될 수 있다.
적층형 커패시터
도 1은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 외부 전극이 형성된 것을 나타낸 사시도이고, 도 3은 도 2에 절연층이 더 형성된 것을 나타낸 사시도이고, 도 4는 도 3에 버퍼층이 더 형성된 것을 나타낸 사시도이고, 도 5는 도 3에 제1 및 제2 단자 전극이 더 형성된 것을 나타낸 사시도이고, 도 6은 본 발명의 제1 실시 예에 따른 적층형 커패시터에서 제1 및 제2 내부 전극을 각각 나타낸 사시도이다.
도 1 내지 도 6을 참조하면, 본 발명의 제1 실시 예에 따른 적층형 커패시터(100)는, 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터 바디(110), 커패시터 바디(110)의 제1 면(1)에 형성되는 절연층(140), 절연층(140)의 제1 면에 형성되는 버퍼층(150) 및 커패시터 바디(110)의 제3 및 제4 면(3, 4)에서 버퍼층(150)의 제1 면의 일부까지 연장되게 형성되는 제1 및 제2 단자 전극(133, 134)을 포함한다. 제1 및 제2 단자 전극(133, 134)은 X방향으로 서로 이격되게 배치된다.
커패시터 바디(110)는 복수의 유전체층(111)을 제1 면(1)에 대해 수직인 Y방향으로 적층하여 형성되며, 특별히 제한되는 것은 아니지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.
또한, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과, 마진부로서 액티브 영역의 Y방향의 양측에 각각 배치되는 커버 영역을 포함할 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
상기 커버 영역은 커패시터 바디(110)의 Y방향의 양측에 각각 위치하며, 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버 영역은 단일 유전체층(112, 113) 또는 2개 이상의 유전체층(112, 113)을 상기 액티브 영역의 Y방향의 양측 외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극이다.
제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110) 내에서 유전체층(111)을 사이에 두고 Y방향을 따라 번갈아 배치되며, 제1 및 제2 내부 전극(121, 122)에서 Y방향으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 연관이 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은, X방향의 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있고, 제2 내부 전극(122)은 X방향의 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다. 다만, 본 발명의 내부 전극의 인출 구조가 이에 한정되는 것은 아니며, 필요시 다양하게 변경될 수 있다.
본 실시 예의 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)을 더 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110) 제3 및 제4 면(3, 4)에 각각 배치되고, 도전성 금속 및 글라스(glass)를 포함하는 도전성 페이스트를 도포하고 소결하여 형성될 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되어 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
절연층(140)은 에폭시와 같은 열경화성 수지로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서, 절연층(140)은 커패시터 바디(110)의 제1 면(1)의 전체를 커버하도록 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)이 제1 및 제1 밴드부를 가지는 경우, 절연층(140)은 커패시터 바디(110)의 제1 면(1)에 형성된 제1 및 제2 밴드부를 모두 커버하도록 형성될 수 있다.
절연층(140)은 탄성력에 의해 커패시터 바디(110)의 압전 진동을 1차적으로 흡수한다.
버퍼층(150)은 절연층(140)을 커버한다.
이러한 버퍼층(150)은 세라믹 재질로 이루어질 수 있으며, 커패시터 바디(110)의 압전 진동을 추가로 더 저감시킨다.
보다 구체적으로, 버퍼층(150)은 절연층(140)에서 1차로 저감된 압전진동을 고강성에 의해 흡수할 수 있으며, 자체 변형이 거의 없어 X방향 및 Y방향으로의 변형 없이 Z방향으로만 이동하게 되어 최소한의 진동만을 기판으로 전달하게 된다.
또한, 버퍼층(150)은 기판과의 거리를 이격시키는 역할을 할 수 있어서 솔더가 적층형 커패시터의 실장 반대 면으로 형성되는 높이를 억제시켜 줄 수 있다.
제1 및 제2 단자 전극(133, 134)은 필러인 도전성 금속과 수지를 포함하는 도전성 수지로 이루어질 수 있다. 이때, 상기 수지는 열경화성 수지일 수 있다.
제1 및 제2 단자 전극(133, 134)은 커패시터 바디(110)에서 절연층(140)과 버퍼층(150)을 접합한 최외각에 형성되어, 커패시터 바디(110)에 포함된 유전체층(111)의 열팽창에 의해 발생하는 변형응력을 더 완화시키는 역할을 할 수 있다.
또한, 절연층(140)이 커패시터 바디(110)로부터 박리되는 것을 방지해주므로 장기적으로 안정적인 어쿠스틱 노이즈의 저감효과를 기대할 수 있다.
제1 및 제2 단자 전극(133, 134)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)으로부터 버퍼층(150)까지 각각 연장되어 서로 이격되게 형성될 수 있다.
본 실시 예에서, 제1 단자 전극(133)은 제1 외부 전극(131)의 제1 접속부 및 제1 밴드부의 노출된 부분과, 절연층(140)의 제3 면과, 버퍼층(150)의 제3 면과 제1 면의 일부를 커버하도록 형성될 수 있다.
이때, 제1 단자 전극(133)은 절연층(140)의 제5 및 제6 면의 일부와, 버퍼층(150)의 제5 및 제6 면의 일부를 더 커버하도록 형성될 수 있다.
제2 단자 전극(134)은 제2 외부 전극(132)의 제2 접속부 및 제2 밴드부의 노출된 부분과, 절연층(140)의 제4 면과, 버퍼층(150)의 제4 면과 제1 면의 일부를 커버하도록 형성될 수 있다.
이때, 제2 단자 전극(134)은 절연층(140)의 제5 및 제6 면의 일부와, 버퍼층(150)의 제5 및 제6 면의 일부를 더 커버하도록 형성될 수 있다.
한편, 도 7에 도시된 바와 같이, 본 실시 예의 적층형 커패시터(100)는, 제1 및 제2 단자 전극(133, 134) 상에 형성되는 도금층(135, 136)을 더 포함할 수 있다.
이때, 도금층(135, 136)은 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층된 구조일 수 있다.
변형 예
도 8은 본 발명의 제2 실시 예에 따른 적층형 커패시터에서 커패시터 바디에 제1 및 제2 절연층이 형성된 것을 나타낸 사시도이고, 도 9는 도 8에 버퍼층이 더 형성된 것을 나타낸 사시도이고, 도 10은 도 9에서 제1 및 제2 단자 전극이 형성된 것을 나타낸 사시도이다
여기서, 유전체층(111), 제1 및 제2 내부 전극(121, 122), 커패시터 바디(110), 절연층(140) 및 버퍼층(150)의 구조는 앞서 설명한 제1 실시 예와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 8 및 도 10을 참조하면, 본 실시 예의 적층형 커패시터(100')의 절연층은 커패시터 바디(110)의 제1 면(1)에 중심부를 제외하고 X방향으로 서로 이격되게 배치되는 제1 및 제2 절연층(141, 142)을 포함한다.
이에, 커패시터 바디(100')의 중심부의 최대 변위량이 제1 및 제2 절연층(141, 142)에 의해 차단됨으로써 기판으로의 진동 전달량을 효과적으로 저감시킬 수 있다.
즉, 제1 및 제2 절연층(141, 142)의 탄성력에 의해 커패시터 바디(110)의 진동을 흡수할 뿐만 아니라 중심부에서 커패시터 바디(110)와의 접합부위를 제거함으로써 최대 진동변위 전달을 억제하여 절연층에서만 2중의 진동저감 효과를 기대할 수 있다.
그리고, 제1 단자 전극(133')은 커패시터 바디(110)의 제3 면(3)과 제1 절연층(141)의 제3 면과, 버퍼층(150)의 제3 면과 제1 면의 일부를 커버하도록 형성될 수 있다.
제2 단자 전극(134')은 커패시터 바디(110)의 제4 면(3)과 제2 절연층(142)의 제4 면과, 버퍼층(150)의 제4 면과 제1 면의 일부를 커버하도록 형성될 수 있다.
이때, 제1 단자 전극(133')은 절연층(140)의 제5 및 제6 면의 일부와, 버퍼층(150)의 제5 및 제6 면의 일부를 더 커버하도록 형성될 수 있고, 제2 단자 전극(134')은 절연층(140)의 제5 및 제6 면의 일부와, 버퍼층(150)의 제5 및 제6 면의 일부를 더 커버하도록 형성될 수 있다.
따라서, 제1 및 제2 단자 전극(133', 134')이 커패시터 바디(110)의 압전 진동을 3차로 억제하여 어쿠스틱 노이즈를 더 저감시킬 수 있다.
한편, 도 11에 도시된 바와 같이, 본 실시 예의 적층형 커패시터(100')는, 제1 및 제2 단자 전극(133', 134') 상에 도금층(135', 136')이 더 형성될 수 있다.
이때, 도금층(135', 136')은 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층된 구조일 수 있다.
적층형 커패시터의 실장 기판
도 12를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터의 실장 기판은 제1 실시 예의 적층형 커패시터(100)가 실장되는 기판(210)과 기판(210)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 단자 전극(133, 134) 상에 형성된 도금층(135, 136)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 각각 고정되어 기판(210)과 전기적으로 연결될 수 있다.
또한, 도시되진 않았지만, 도 11의 적층형 커패시터도 유사한 구조로 기판에 실장할 수 있다.
도 13은 본 발명의 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 실시 예를 개략적으로 나타낸 회로도이고, 도 14는 도 13의 회로에서 전류의 변화(l(t)) 및 전압의 변동(V(t))을 나타낸 그래프이다.
도 13 및 도 14를 참조하면, 전압 레귤레이터(voltage regulator)와 LSI 사이에 배치된 복수의 디커플링 커패시터는, LSI에 흐르는 급격하고 큰 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 흡수하여 전원 전압을 안정시키는 역할을 하게 된다.
이때, 각각의 커패시터 간에 반공진(anti-resonance)이 유발되고 임피던스가 증가될 가능성이 있다.
본 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용한 경우, 커패시터 바디의 실장 면에 형성된 단자 전극에 의해 전류 패스(current path)가 감소되어 ESL이 저감될 수 있다.
따라서, 상기의 전류의 변화와 배선 인덕턴스에 의해 발생하는 전압의 변동을 잘 흡수하여 전원 임피던스를 크게 감소시킬 수 있다.
이에 LSI의 전원 노이즈에 대한 시스템의 안정성을 크게 향상시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100': 적층형 커패시터
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
133, 134, 133', 134': 제1 및 제2 단자 전극
135, 136, 135', 136': 도금층
140: 절연층
150: 버퍼층
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (8)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극이 적어도 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제1 면에 형성되는 절연층;
    상기 절연층을 커버하는 버퍼층; 및
    상기 커패시터 바디의 상기 제3 및 제4 면으로부터 상기 버퍼층 까지 각각 연장되어 서로 이격되게 형성되는 제1 및 제2 단자 전극; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 단자 전극 상에 형성되는 도금층을 더 포함하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 유전체층과 상기 제1 및 제2 내부 전극이 실장 면에 대해 수직방향으로 적층되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 커패시터 바디의 제1 면이 실장 면인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 절연층이 상기 커패시터 바디의 제3 및 제4 면을 연결하는 방향으로 서로 이격되게 배치되는 제1 및 제2 절연층으로 이루어지는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극을 더 포함하는 적층형 커패시터.
  7. 제6항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부와 제5 및 제6 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 적층형 커패시터.
  8. 서로 이격되게 배치되는 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드에 제1 및 제2 단자 전극이 각각 접속되어 상기 기판 상에 실장되는 제1항 내지 제7항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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