KR101444534B1 - 적층 세라믹 전자 부품 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 일면에 형성되며, 그 두께가 3 내지 500 ㎛인 제1 진동 흡수층; 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극에서 상기 제1 진동 흡수층이 형성된 면이 실장되는 인쇄회로기판; 을 포함하는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품{Multi-Layered Ceramic Electronic Component}
본　발명은 적층 세라믹 전자 부품에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 영상 기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자 기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자 기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
또한, 최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 제품의 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
이렇게 적층 세라믹 커패시터의 초소형화 및 초고용량화를 만족시키기 위해서는 유전체층이 되는 그린 시트를 얇게 형성하거나, 상기 복수의 그린 시트가 적층된 적층체의 상하 커버 부분의 두께를 줄이거나, 또는 상기 그린 시트 위에 마진부의 폭을 최소화하여 내부 전극을 형성하게 된다.
이때, 그린 시트의 마진 부분과, 상하 커버 부분의 두께를 너무 줄이게 되면 적층 세라믹 전자 부품을 인쇄회로기판 위에 실장할 때 진동(acoustic noise)이 발생하는 문제점이 있었다.
이러한 진동은 외부 전극을 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 가청 진동수의 진동음에 해당되어 사람에게 불쾌감을 줄 수 있는 음역 대이므로 이러한 소음의 감소가 요구되며, 특히 모바일 기기에서는 해당 소음의 감소가 필수적인 요소가 되고 있다.
당 기술 분야에서는, 유전체층의 마진 부분 및 커버 부분의 두께를 최소화하여 제품의 초소형화 및 초고용량화를 구현하면서, 인쇄회로기판 위에 실장할 때 진동 및 이로 인한 소음이 발생되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 요구되고 있다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 일면에 형성되며, 그 두께가 3 내지 500 ㎛인 제1 진동 흡수층; 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극에서 상기 제1 진동 흡수층이 형성된 면이 실장되는 인쇄회로기판; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 진동 흡수층은 비전도성 폴리머로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 상기 제1 진동 흡수층과 마주보는 타면에 제2 진동 흡수층이 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 진동 흡수층은 그 두께가 3 내지 500 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제2 진동 흡수층은 비전도성 폴리머로 이루어질 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 상기 유전체층의 적층 방향에 대해 수직 방향으로 상기 세라믹 소체의 일면에 형성되며, 그 두께가 3 내지 500 ㎛인 제1 진동 흡수층; 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극에서 상기 제1 진동 흡수층이 형성된 면이 실장되는 인쇄회로기판; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에 따르면, 적층 세라믹 전자 부품의 세라믹 소체의 실장 면 측에 형성된 진동 흡수층이 인쇄회로기판 위에 실장된 후 제품에 전압 인가시 발생되는 진동(acoustic noise)를 흡수하여 소음을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 구조를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 소체와 제1 및 제2 진동 흡수층의 형성 구조를 나타낸 사시도이다.
도 3은 진동 흡수층에 적용되는 비전도성 폴리머의 두께에 따른 진동(acoustic noise)의 크기를 나타낸 그래프이다.
도 4는 도 1의 적층 세라믹 전자 부품의 진동 발생 형태를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 세라믹 소체와 제1 및 제2 진동 흡수층의 형성 구조를 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 예에서는 설명의 편의를 위해 세라믹 소체에서 제1 및 제2 외부 전극이 형성되는 방향의 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 방향의 면을 양 측면으로 설정하고, 두께 방향의 면을 상하 면으로 설정하여 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성되며 유전체층(111)의 상하 적층 방향을 따라 세라믹 소체(110)의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극(121, 122)과, 유전체층(111)의 적층 방향을 따라 세라믹 소체(110)의 하부 면에 형성되는 제1 진동 흡수층(141)과, 세라믹 소체(110)의 양 단면에 형성되며 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 전기적으로 연결되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 ㎜ ＞ 0.3 ㎜ 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
상기 세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 필요시 상기 세라믹 분말과 함께 전이 금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 따라 임의로 변경될 수 있다.
제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 상기 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부전극(121, 122)은 유전체층(111)을 형성하는 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 상기 내부전극층이 인쇄된 세라믹 그린 시트를 번갈아 가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.
이렇게 제1 및 제2 내부 전극(121, 122)이 중첩되는 영역에 의하여 정전 용량을 형성할 수 있다.
위와 같이 유전체층(111)에 제1 및 제2 내부전극(121, 122)을 형성할 때, 수분이나 도금액 등이 내부로 침투하는 것을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층(111)과 제1 및 제2 내부전극(121, 122) 사이에 소정의 마진부를 남겨둘 수 있다.
상기 마진부는 제품의 소형화를 위해 가능한 작게 하는 것이 바람직하나, 너무 작게 하는 경우 진동을 발생시키는 원인이 될 수 있다.
표 1 및 도 3은 각각 제1 진동 흡수층(141)의 두께에 따른 진도(acoustic noise)의 변화를 나타낸 표 및 그래프이다.
구분 진동
Acoustic noise( dB )
필렛 두께 200㎛ 300㎛
샘플 1
Cover 50㎛ 		25 31
샘플 2
2㎛ 		30 34
샘플 3
3㎛ 		26 29
샘플 4
50㎛ 		19 24
샘플 5
150㎛ 		11 21
샘플 6
300㎛ 		10 19
샘플 7
500㎛ 		6 8
여기서 필렛은 각각 200 ㎛인 것과 300 ㎛을 사용하여 측정하였다.
샘플 1은 세라믹 소체(110)와 동일한 재질로 제1 진동 흡수층을 제작하여 사용한 것이며, 샘플 2 내지 샘플 7은 비전도성 폴리머를 사용하여 제1 진동 흡수층을 제작한 것이다.
상기 표 1 및 도 3을 참조하면, 제1 진동 흡수층을 사용하는 경우 40 db 이하의 비교적 적은 소음을 측정할 수 있었으며, 세라믹 재질을 사용하는 샘플 1의 경우 보다 비전도성 폴리머를 사용하는 샘플 3 내지 샘플 7의 경우 소음의 크기가 더 작아짐을 확인할 수 있었다.
또한, 샘플 2의 경우 제1 진동 흡수층의 두께가 너무 얇아 세라믹 소체(110)와 동일한 재질을 사용하는 샘플 1 보다 더 높은 소음이 발생되었으나, 샘플 3의 경우 샘플 1과 유사한 수준의 소음이 발생되므로, 바람직한 제1 진동 흡수층의 두께는 적어도 3 내지 500 ㎛임을 확인할 수 있었다.
따라서, 제1 진동 흡수층(141)은 그 두께가 3 내지 500 ㎛일 수 있으며, 인쇄회로기판(200) 실장시 필렛(fillet)를 형성할 수 있는 범위 내에서 적용할 수 있다.
또한, 제1 진동 흡수층(141)은 제1 비전도성 폴리머로 이루어지는 것이 바람직하다. 상기 비전도성 폴리머는 전압 인가시 발생하는 진동을 흡수 완충하여 발생하는 소음을 더 개선할 수 있다.
세라믹 소체(100)의 상부 면에는 제1 진동 흡수층(141)과 마주보도록 제2 진동 흡수층(142)이 형성될 수 있다. 제2 진동 흡수층(142)은 제1 진동 흡수층(141)과 대칭으로 형성할 수 있으며, 본 발명은 제2 진동 흡수층(142)을 제1 진동 흡수층(141)에 대해 비대칭으로 형성하는 등 필요에 따라 다양하게 변경될 수 있다.
즉, 제2 진동 흡수층(142)은 제1 진동 흡수층(141)과 유사하게 그 두께가 3 내지 500 ㎛일 수 있으며, 인쇄회로기판(200) 실장시 필렛(fillet)를 형성할 수 있는 범위 내에서 적용할 수 있다. 또한, 제2 진동 흡수층(141)도 제1 진동 흡수층(141)과 마찬가지로 비전도성 폴리머로 이루어질 수 있다.
이러한 제1 및 제2 진동 흡수층(141, 142)은 세라믹 소체(110)의 상하 면에 형성되어 유전체 커버층의 역할을 함께 수행할 수 있다.
제1 및 제2 외부 전극(131, 132)은 도전성이 우수한 물질로 이루어질 수 있으며, 적층 세라믹 커패시터(100)의 내부에 형성된 제1 및 제2 내부 전극(121, 122) 또는 그 밖의 다양한 패턴과 인쇄회로기판(200)을 전기적으로 연결하는 역할을 할 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)은 니켈(Ni), 은(Ag) 또는 팔라듐(Pd)과 같은 도전성이 우수한 물질로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
인쇄회로기판(200)은 상면에 회로 패턴(미도시)를 가지며, 이 인쇄회로기판(200) 위에 적층 세라믹 커패시터(100)가 실장된다.
적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 인쇄회로기판(200)의 회로 패턴에 전기적으로 접촉되고, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 저면과 측면을 솔더(150)로 솔더링하는 방법으로 접착되어 실장될 수 있다.
이때, 진동 감소 효과를 얻기 위해서는 인쇄회로기판(200)의 상측에 제1 진동 흡수층(141)이나 제2 진동 흡수층(142) 중 하나가 위치하도록 하여야 한다.
위와 같이 구성된 적층 세라믹 전자 부품(100)은, 도 4에 도시된 바와 같이, 전기장을 걸어줄 경우 적층 세라믹 커패시터(100)의 세라믹 소체(110)의 X, Y, Z 방향으로 응력이 발생하게 되고, 그 응력에 의해 진동이 발생하게 된다.
종래의 적층형 세라믹 커패시터에서는 전기적인 특성을 구현하는 내부 전극이 형성된 부분을 제외한 마진 부분 및 상하 커버 부분을 세라믹 소체와 동일한 티탄산바륨(BaTiO3)을 적용하여 구성하였다.
위와 같이 세라믹 소체로 구성된 마진 부분 및 커버 부분은 전기장 인가시 발생하는 진동을 흡수하지 못하고 오히려 발생하는 진동을 외부 전극을 통해 실장되어 있는 인쇄회로기판에 전달하는 역할을 하여 진동 및 이에 따른 소음의 크기를 크게 하는 문제점이 있었다.
그러나, 본 발명의 일 실시 형태에 따르면 인쇄회로기판(200)의 실장 면과 대응하는 세라믹 소체(110)의 일면에 진동 흡수층이 형성되어 있어서, 전압 인가시 발생하는 진동을 흡수 완충하여 소음을 최소한으로 억제할 수 있다.
한편, 도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터는, 제1 진동층(141)이 유전체층(111)의 적층 방향에 대해 수직 방향으로 세라믹 소체(110)의 일 측면에 형성될 수 있다.
즉, 앞서 일 실시 형태의 경우 제1 및 제2 내부 전극(121, 122)의 적층 방향에 대해 수평 방향으로 적층 세라믹 커패시터(100)를 인쇄회로기판(200) 위에 실장하는 것으로, 제1 및 제2 진동 흡수층(141, 142)은 세라믹 소체(110)의 상하 커버 부분에 형성되는 것이다.
그리고, 다른 실시 형태의 경우 제1 및 제2 내부 전극(121, 122)의 적층 방향에 대해 수직 방향으로 적층 세라믹 커패시터(100)를 인쇄회로기판(200) 위에 실장하는 것으로, 제1 및 제2 진동 흡수층(141, 142)이 세라믹 소체(110)의 양측 마진 부분에 형성되는 것이다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
복수의 세라믹 그린 시트를 준비한다.
상기 세라믹 그린 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께, 예를 들어 1.8 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 그린 시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.
이때, 상기 도전성 페이스트는 상기 세라믹 그린 시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부 전극막과 소정의 폭으로 마진부가 형성되도록 인쇄할 수 있다.
다음으로, 상기 제1 및 제2 내부전극막이 형성된 세라믹 그린 시트의를 각각 상기 제1 및 제2 내부전극막이 노출시키고자 하는 면에 대해서 일부를 제거하여 요홈을 형성한다.
다음으로, 상기 제1 및 제2 내부전극막을 갖는 복수의 세라믹 그린 시트를 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린 시트와 세라믹 그린 시트 상에 형성된 도전성 페이스트를 서로 압착시켜 내부에 제1 및 제2 내부 전극(121, 122)이 형성된 적층체를 구성한다.
다음으로, 상기 적층체의 하부 면에 그 두께가 3 내지 500 ㎛가 되도록 비전도성 폴리머로 이루어진 페이스트를 도포하여 제1 진동 흡수층(141)을 형성한다.
이때, 필요시엔 상기 적층체의 상부 면에 제1 진동 흡수층(141)과 마주보게 제2 진동 흡수층(142)을 형성할 수 있다. 제2 진동 흡수층(142)은 제1 진동 흡수층(141)과 유사하게 그 두께가 3 내지 500 ㎛가 되도록 비전도성 폴리머로 이루어진 페이스트를 도포하여 형성할 수 있다.
다음으로, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양 단면을 덮도록 전도성 물질을 제공하여 제1 및 제2 외부 전극(131, 132)을 형성한다. 제1 및 제2 외부전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부전극(131, 132)의 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 더 할 수 있다.
다음으로, 회로 패턴이 형성된 인쇄회로기판(200) 위에 제1 또는 제2 진동 흡수층(141, 142) 중 하나가 인접하도록 적층 세라믹 커패시터(100)를 실장한다.
이때, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 인쇄회로기판(200)의 회로 패턴에 전기적으로 접촉되고, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 저면과 측면을 솔더링 방법으로 접착하여 실장할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132; 제1 및 제2 외부 전극 141, 142 ; 제1 및 제2 진동 흡수층
150 ; 솔더 200 ; 인쇄회로기판

Claims (10)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극;
    상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 일면에 형성되며, 그 두께가 50 내지 500 ㎛인 제1 진동 흡수층;
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극에서 상기 제1 진동 흡수층이 형성된 면이 실장되는 인쇄회로기판; 을 포함하며,
    상기 제1 진동 흡수층은 비전도성 폴리머로 이루어진 적층 세라믹 전자 부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 세라믹 소체의 상기 제1 진동 흡수층과 마주보는 타면에 제2 진동 흡수층이 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 제2 진동 흡수층은 그 두께가 3 내지 500 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제3항에 있어서,
    상기 제2 진동 흡수층은 비전도성 폴리머로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극;
    상기 유전체층의 적층 방향에 대해 수직 방향으로 상기 세라믹 소체의 일면에 형성되며, 그 두께가 50 내지 500 ㎛인 제1 진동 흡수층;
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극에서 상기 제1 진동 흡수층이 형성된 면이 실장되는 인쇄회로기판; 을 포함하며,
    상기 제1 진동 흡수층은 비전도성 폴리머로 이루어진 적층 세라믹 전자 부품.
  7. 삭제
  8. 제6항에 있어서,
    상기 세라믹 소체의 상기 제1 진동 흡수층과 마주보는 타면에 제2 진동 흡수층이 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  9. 제8항에 있어서,
    상기 제2 진동 흡수층은 그 두께가 3 내지 500 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  10. 제8항에 있어서,
    상기 제2 진동 흡수층은 비전도성 폴리머로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품.
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