KR20180070489A - 발광소자의 제조 방법 - Google Patents

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Abstract

[과제] 리크 전류의 발생을 경감한 발광소자의 제조 방법을 제공한다.
[해결 수단] 기판과, n형 불순물을 포함한 n측 질화물 반도체층과, p형 불순물을 포함한 p측 질화물 반도체층을, 하방으로부터 상방을 향하여 순서대로 가지는 반도체 웨이퍼를 준비하는 공정과, 상기 기판에 레이저광을 조사함으로써, 상기 기판에 가공 변질부를 형성하는 공정과, 상기 기판에 가공 변질부가 형성된 상기 반도체 웨이퍼를 분할함으로써, 복수의 발광소자를 얻는 공정을 포함하는 발광소자의 제조 방법에 있어서, 상기 반도체 웨이퍼를 준비하는 공정과 상기 기판에 가공 변질부를 형성하는 공정과의 사이에, 상기 p측 질화물 반도체층의 상면에 있어서의, 상기 복수의 발광소자가 되는 영역의 경계를 포함한 영역에 보호층을 형성하는 공정과, 상기 반도체 웨이퍼를 어닐 함으로써, 상기 보호층이 형성되어 있지 않은 영역에 있어 상기 p측 질화물 반도체층을 저저항화하는 공정을 순서대로 포함하는 것을 특징으로 하는 발광소자의 제조 방법.

Description

발광소자의 제조 방법 {METHOD FOR MANUFACTURING LIGHT EMITTING ELEMENT}
본 발명은 발광소자의 제조 방법에 관한 것이다.
발광소자는, 예를 들면, 기판과, 기판의 상면측으로부터 순차적으로 n측 질화물 반도체층과 p측 질화물 반도체층을 가지는 반도체부를 포함하는 반도체 웨이퍼를 분할해 얻을 수 있다. 이러한 반도체 웨이퍼를 분할하는 방법으로서, 레이저광을 기판에 조사하여 가공 변질부를 형성한 후 분할하는 방법이 알려져 있다. 이 때, 반도체부 중 반도체 웨이퍼의 분할 예정선과 겹치는 영역을 에칭에 의해 윗쪽으로부터 제거함으로써, n측 질화물 반도체층을 노출시키고, 제거한 부분의 표면에 보호층을 형성하는 경우가 있다. 이에 의해, 반도체 웨이퍼를 분할할 때에 생기는 부스러기가 에칭에 의해 노출된 표면에 부착하는 것을 억제할 수 있으므로, 부스러기를 통하여 리크 전류가 흐르는 것을 억제할 수가 있다. (예를 들면, 특허 문헌 1).
[선행 기술 문헌]
[특허 문헌]
[특허 문헌 1]일본 특허공개 2005－166728
특허 문헌 1의 발광소자에서는, 리크 전류의 발생을 한층 더 경감할 수 있는 여지가 있다.
기판과, n형 불순물을 포함한 n측 질화물 반도체층과, p형 불순물을 포함한 p측 질화물 반도체층을, 하방으로부터 상방을 향하여 순서대로 가지는 반도체 웨이퍼를 준비하는 공정과, 상기 기판에 레이저광을 조사함으로써, 상기 기판에 가공 변질부를 형성하는 공정과, 상기 기판에 가공 변질부가 형성된 상기 반도체 웨이퍼를 분할함으로써, 복수의 발광소자를 얻는 공정을 포함하는 발광소자의 제조 방법에 있어서, 상기 반도체 웨이퍼를 준비하는 공정과 상기 기판에 가공 변질부를 형성하는 공정과의 사이에, 상기 p측 질화물 반도체층의 상면에 있어서의, 상기 복수의 발광소자가 되는 영역의 경계를 포함한 영역에 보호층을 형성하는 공정과, 상기 반도체 웨이퍼를 어닐 함으로써, 상기 보호층이 형성되어 있지 않은 영역에 있어 상기 p측 질화물 반도체층을 저저항화하는 공정을 순서대로 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
이러한 제조 방법에 의하면, 리크 전류의 발생이 경감된 발광소자를 제조할 수가 있다. 또, 리크 전류의 발생이 경감된 발광소자를 제공할 수가 있다.
도 1a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 1b는 도 1a 중의 A－A선을 따른 모식적 단면도.
도 2a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 2b는 도 2a 중의 A－A선에 있어서의 모식적 단면도.
도 3a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 3b는 도 3a 중의 A－A선에 있어서의 모식적 단면도.
도 4a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 4b는 도 4a 중의 A－A선에 있어서의 모식적 단면도.
도 5a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 5b는 도 5a 중의 A－A선에 있어서의 모식적 단면도.
도 6a는 본 실시 형태에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 6b는 도 6a 중의 A－A선에 있어서의 모식적 단면도.
도 7a는 비교예에 따른 발광소자의 제조 방법을 설명하기 위한 모식적 평면도.
도 7b는 도 7a 중의 A－A선에 있어서의 모식적 단면도.
도 8은 실시예 1에 따른 발광소자의 역전류치를 측정한 결과를 나타내는 그래프.
도 9는 실시예 2에 따른 발광소자의 역전류치를 측정한 결과를 나타내는 그래프.
도 10은 실시예 3에 따른 발광소자의 역전류치를 측정한 결과를 나타내는 그래프.
도 11은 비교예에 따른 발광소자의 역전류치를 측정한 결과를 나타내는 그래프.
이하, 본 발명의 실시 형태 및 실시예에 대해 도면을 참조하여 설명한다. 다만, 이하에 나타내는 실시 형태 및 실시예는, 본 발명의 기술 사상을 구체화하기 위한 구성을 예시하는 것이며, 본 발명을 특정하는 것은 아니다. 또한 이하의 설명에 있어서, 동일한 명칭, 부호는 동일 혹은 동질의 부재를 나타내므로 상세 설명을 적절히 생략한다.
［실시 형태 1］
본 실시 형태에 따른 발광소자(100)의 제조 방법에 있어서, 우선, 도 1a 및 도 1b에 도시한 바와 같이, 하방으로부터 상방을 향하여, 기판(11)과, n형 불순물을 포함한 n측 질화물 반도체층(12n)과, p형 불순물을 포함한 p측 질화물 반도체층(12p)을 순서대로 가지는 반도체 웨이퍼(1)를 준비한다(이하, 기판(11)상에 형성된 「n측 질화물 반도체층(12n)」과 「p측 질화물 반도체층(12p)」을 포함하는 영역을 「반도체부(12)」라고 한다. ). 다음에, 도 3a 및 도 3b에 도시한 바와 같이, p측 질화물 반도체층(12p)의 상면에 있어서 복수의 발광소자(100)가 되는 영역의 경계를 포함한 영역에 보호층(14)을 형성한다(이하, 복수의 발광소자(100)가 되는 영역의 경계를 「분할 예정선(13)」이라고 한다). 또한, 참조번호 14가 가리키는, p측 질화물 반도체층(12p)을 고저항인 채로 유지하기 위한 보호층을 「제1 보호층(14)」이라고 하고, 후술하는 참조번호 18이 가리키는, 발광소자(100)의 상면을 보호하기 위한 보호층을 「제2 보호층(18)」이라고 할 수도 있다. 또한, 도 3a에서는, 도면에서의 설명을 간편하게 하기 위해서, 반도체 웨이퍼(1) 중, 이후에 4개의 발광소자(100)로 되는 영역에 대해 도시하고 있다. 이 점에 대해서는, 도 2a 내지 도 5a, 도 7a에 있어서의 모식적 평면도에 대해서도 마찬가지이다. 다음에, 도 4a 및 도 4b에 나타낸 바와 같이, 반도체 웨이퍼(1)를 어닐(열처리)함으로써, 제1 보호층(14)이 형성되어 있지 않은 영역에서 p측 질화물 반도체층(12p)을 저저항화한다. p측 질화물 반도체층(12p) 중 제1 보호층(14)이 형성되지 않은 영역에서는 어닐에 의해 p형 불순물을 불활성화하고 있는 수소가 p형 불순물로부터 이탈하는데 비해, p측 질화물 반도체층(12p) 중 제1 보호층(14)이 설치되어 있는 영역에서는 p형 불순물을 불활성화하고 있는 수소가 p형 불순물로부터 이탈하기 어렵기 때문에, 제1 보호층(14)이 형성되어 있지 않은 영역에 있어 p측 질화물 반도체층(12p)을 저저항화 할 수 있는 반면, 제1 보호층(14)이 형성되어 있는 영역에서는 p측 질화물 반도체층(12p)이 고저항인 채로 유지된다고 추측된다. 그 후, 도 5a 및 도 5b에 나타낸 바와 같이, 기판(11)에 레이저광(L)을 조사함으로써, 상기 기판(11)에 가공 변질부를 형성한다. 그리고, 기판(11)에 가공 변질부가 형성된 반도체 웨이퍼(1)를 분할함으로써, 도 6a 및 도 6b에 나타낸 것과 같은 발광소자(100)를 복수개 얻는다.
이에 의해, 도 6a 및 도 6b에 나타낸 바와 같이, 얻어진 발광소자(100)의 측면 부분에는, p측 질화물 반도체층(12p)의 일부에 상당하는 고저항부(12x)가 배치되게 되므로, 설령, 반도체 웨이퍼(1)를 분할할 때에 생기는 부스러기가 발광소자(100)의 측면에 부착된다고 해도, 본래, 저저항화 된 p측 질화물 반도체층(12p) 및 그 바로 아래에 위치하는 n측 질화물 반도체층(12n)의 전역에 대해 어느 정도 균등하게 흘러야 할 전류가 부스러기를 통해 치우쳐 흐르는 것을 경감할 수 있다. 또한 이하에서는, 반도체부(12) 중 어떤 영역에 있어서 어느 정도 균등하게 흘러야 할 전류가, 데미지를 받은 영역 등 특정의 영역에 치우쳐 흐르는 것을 「리크 전류가 생긴다」, 「전류가 리크 한다」 라고 한다.
　레이저광(L)의 에너지는 레이저광(L)의 광축에 가까워질수록 크기 때문에, 전형적으로는, 분할 예정선(13)과 겹치는 영역에 레이저광(L)에 의한 데미지가 생기기 쉽다. 그러나, 본 실시 형태에서는, 분할 예정선(13)과 겹치는 영역에 고저항부(12x)가 배치되므로, 만일 그 영역에 데미지가 생겼다고 해도, 그 데미지에 기인해 리크 전류가 생길 가능성은 낮다.
또한, 발명자들이 연구 검토한 결과, 도 7a 및 도 7b에 나타낸 종래 기술과 같이, 반도체부(12) 중 분할 예정선(13)과 겹치는 영역을 에칭에 의해 제거하는 경우, 에칭에 의해 형성된 반도체부(12)의 오목부(20)의 측면과 반도체부(12)의 상면에 의해 규정되는 모서리부 및 그 근방(이하 「모서리부 등(21)」이라고 한다)에 레이저광(L)이 집중되어 데미지가 생기기 쉽다는 것을 알게 되었다. 모서리부 등(21)에 레이저광(L)의 에너지가 집중하는 구체적인 이유는 명확하지는 않지만, 반도체부(12)에 오목부(20)를 형성하면, 레이저광(L)이 반사나 굴절하여 레이저광(L)이 모서리부 등(21)에 모이기 쉽기 때문이라고 생각된다. 즉, 종래 기술과 같이 반도체부(12)에 오목부(20)를 형성하는 경우, 반도체부(12)를 제거하는 영역을 충분히 크게 하지 않으면 반도체부(12)의 모서리부 등(21)에 데미지가 생겨 전류가 리크할 우려가 있다. 그러나, 본 실시 형태에서는, 반도체부(12)에 오목부(20)을 형성하지 않는다. 즉, 본 실시 형태에서는, 반도체부(12)의 상면은 실질적으로 평탄하고 반도체부(12)에 모서리부 등(21)이 존재하지 않기 때문에, 모서리부 등(21)에 데미지가 생겨 그 데미지에 기인해 전류가 리크할 우려도 없다.
또한, 종래 기술에 있어서도, 반도체부(12)를 제거하는 영역을 충분히 크게 하면, 모서리부 등(21)에 데미지가 생기지는 않지만, 그렇게 하면 한 장의 반도체 웨이퍼에 있어서의 발광 영역이 줄어들어 버린다. 그러나, 본 실시 형태에서는 모서리부 등(21)이 존재하지 않기 때문에, 한 장의 반도체 웨이퍼(1)에 있어서의 발광 영역을 보다 크게 얻을 수가 있다. 따라서, 본 실시 형태에서는, 종래 기술과 1개의 발광소자의 크기를 동일하게 하는 경우에, 1개의 발광소자(100)에 있어서의 발광 영역을 크게 할 수가 있으므로 발광 출력을 높일 수가 있으며, 동시에 순방향 전압(이하 「Vf」라고도 말한다)을 저감 할 수 있다. 또, 종래 기술과 1개의 발광소자에 있어서의 발광 영역의 크기를 동일하게 하는 경우는, 본 실시 형태에서는, 발광에 기여하지 않는 영역을 저감 할 수가 있으므로, 한 장의 반도체 웨이퍼(1)로부터 얻을 수 있는 발광소자(100)의 수를 늘릴 수 있다.
이하, 각 공정에 대해 순서에 따라 설명한다.
(반도체 웨이퍼의 준비 공정)
우선, 도 1a 및 도 1b에 나타낸 바와 같이, 하방으로부터 상방으로 향하여, 기판(11)과, n형 불순물을 포함한 n측 질화물 반도체층(12n)과, p형 불순물을 포함한 p측 질화물 반도체층(12p)을 순서대로 구비하는 반도체 웨이퍼(1)를 준비한다. 여기에서는, n측 질화물 반도체층(12n)과 p측 질화물 반도체층(12p)과의 사이에, 활성층(12a)을 가지는 경우에 대해 설명한다. 이하, n측 질화물 반도체층(12n), 활성층(12a) 및 p측 질화물 반도체층(12p)을 합하여 반도체부(12)라고 부르는 경우가 있다. 반도체부(12)를 구성하는 각층에는, 예를 들면, InXAlYGa1－X－YN(0≤X, 0≤Y, X＋Y≤1) 등의 질화물 반도체를 사용할 수가 있다.
n형 불순물로서는, 예를 들면, Si를 사용할 수 있고, p형 불순물로서는, 예를 들면, Mg를 사용할 수 있다. 기판(11)으로서는, 사파이어 등의 절연성 기판이나, GaN, SiC, ZnS, ZnO, GaAs, Si 등의 도전성 기판을 사용할 수가 있다. 기판(11)의 상면에는, 저온 성장 버퍼층 등이 기초층으로서 형성되어도 좋다.
본 명세서에 있어서, p측 질화물 반도체층(12p)과 n측 질화물 반도체층(12n)과의 계면, 또는 활성층(12a)을 기준으로 하여, 반도체부(12) 중 p전극이 설치되는 측을 p측 질화물 반도체층(12p)이라고 하고, 반도체부(12) 중 n전극이 설치되는 측을 n측 질화물 반도체층(12n)이라고 한다.
본 실시 형태에서는, 도 2a 및 도 2b에 나타낸 바와 같이, 도 1a 및 도 1b에 나타낸 상태로부터, p측 질화물 반도체층(12p)측으로부터 반도체부(12)의 일부를 에칭하여, n측 질화물 반도체층(12n)을 노출시킴으로써, 이후의 공정에 있어서 n패드 전극(16)을 마련하기 위한 영역을 형성한다. 이 때, p측 질화물 반도체층(12p) 중, 반도체 웨이퍼(1)의 분할 예정선(13)과 겹치는 영역은 에칭되지 않는다.
p측 질화물 반도체층(12p)측으로부터 반도체부(12)의 일부를 에칭하여 n측 질화물 반도체층(12n)을 노출시킬 경우, 발광소자(100)의 상면에 전위차가 발생한다. 이 때문에, 반도체부(12)를 에칭한 후, 후술하는 전류 확산층(15)을 형성할 경우, 전류 확산층(15)의 재료(예를 들면, Ag등)에 따라서는 전위차에 의해 마이그레이션(migration)을 일으킬 가능성이 있다. 따라서, 이러한 재료를 전류 확산층(15)으로 사용하는 경우에는, 전류 확산층(15)을 형성한 후에, 반도체부(12)를 에칭하는 것이 바람직하다. 이에 의해, 예를 들면 전류 확산층(15)을 커버층으로 덮은 후에 반도체부(12)를 제거할 수 있으므로, 전위차에 의한 전류 확산층(15)의 마이그레이션(migration)의 발생을 억제할 수가 있다.
(보호층의 형성 공정)
다음으로, 도 3a 및 도 3b에 나타낸 바와 같이, p측 질화물 반도체층(12p)의 상면으로서, 반도체 웨이퍼(1)의 분할 예정선(13)과 겹치는 영역에, 제1 보호층(14)을 형성한다. 반도체 웨이퍼(1)의 분할 예정선(13)은, 이후의 공정에서 반도체 웨이퍼(1)를 분할하였을 때에, 발광소자(100)가 임의의 형상이 되도록 연신되어도 되고, 전형적으로는, 도 3a 등에 도시한 바와 같이, 위에서 볼 때 격자모양으로 형성될 수 있다. 반도체 웨이퍼(1)의 분할 예정선(13)을 격자모양으로 함으로써, 평면 형상이 직사각형인 발광소자(100)를 얻을 수 있다. 발광소자(100)의 다른 형상으로서는, 평면형상이 육각형 등이 되도록 할 수도 있다. 제1 보호층(14)은, 반도체 웨이퍼(1)의 분할 예정선(13)과 겹치는 영역에 형성되는 한 어떠한 형상이라도 좋지만, 반도체 웨이퍼(1)의 분할 예정선(13)이 격자모양인 경우, 제1 보호층(14)도, 이들 격자모양의 분할 예정선(13)과 겹치도록 격자모양으로 형성할 수 있다. 이에 의해, 직사각형의 발광소자(100)의, 모든 측면에 있어, 리크 전류가 흐르는 것을 억제할 수가 있다.
제1 보호층(14)으로서는, SiO2, SiN, SiON, Al2O3, ZnO, ZrO2, TiO2, Nb2O5, Ta2O5등을 사용할 수가 있고 전형적으로는 SiO2를 사용할 수 있다. 제1 보호층(14)은, CVD나 스퍼터 장치 등으로 제1 보호층(14)이 될 재료를 반도체 웨이퍼(1)상에 성막 함으로써 형성할 수 있다.
제1 보호층(14)의 두께는, 0.01μm이상이 바람직하고, 0.2μm이상이 보다 바람직하다. 이에 의해, 제1 보호층(14)이 형성된 영역에 있어서 p측 질화물 반도체층(12p)이 저저항이 되는 것을 보다 확실히 억제할 수가 있다. 제1 보호층(14)의 두께는, 1μm이하가 바람직하고, 0.5μm이하가 보다 바람직하다. 이에 의해, 제1 보호층(14)에 크랙이 생기는 것을 억제할 수 있다.
위에서 볼 때, 제1 보호층(14)의 단변방향에 있어서의 폭(분할 예정선(13)과 수직을 이루는 방향에 있어서의 폭)은, 1μm이상이 바람직하고, 5μm이상이 보다 바람직하다. 이에 의해, 반도체 웨이퍼(1)를, 제1 보호층(14)의 바로 아래에서 보다 확실히 복수의 발광소자(100)로 분할할 수가 있다. 위에서 볼 때, 제1 보호층(14)의 단변방향에 있어서의 폭(분할 예정선(13)과 수직을 이루는 방향에 있어서의 폭)은, 50μm이하가 바람직하고, 20μm이하가 보다 바람직하고, 15μm이하가 더욱 바람직하다. 이에 의해, p측 질화물 반도체층(12p) 중 저저항이 되는 영역을 크게 얻을 수 있다.
제1 보호층(14)을 형성한 후, p측 질화물 반도체층(12p)의 상면 중 제1 보호층(14)이 형성되어 있지 않은 영역으로서, 제1 보호층(14)이 형성된 영역의 근방을 포함한 영역에, 전류 확산층(15)을 형성할 수가 있다. 여기에서는, 제1 보호층(14)을 형성한 후, p측 질화물 반도체층(12p)의 상면으로서, 제1 보호층(14)이 형성되어 있지 않은 영역의 거의 전면에, 전류 확산층(15)을 형성한다. 여기서, 제1 보호층(14)이 형성된 영역의 근방이란, 제1 보호층(14)으로부터 20μm이내의 영역을 말한다. 이에 의해, 발광소자(100)의 면내에 있어서의 전류 밀도 분포를 보다 균일하게 할 수가 있기 때문에, 발광소자(100)의 발광 효율을 향상시킬 수가 있다. 덧붙여 전류 확산층(15)을 형성하는 타이밍은, 예를 들면, 제1 보호층(14)을 형성하기 전에 설치해도 좋고, 후술하는 p측 질화물 반도체층(12p)의 저저항화 공정 이후에 설치해도 좋다.
전류 확산층(15)을 p측 질화물 반도체층(12p)의 저저항화 공정 이후에 형성함으로써, 특정의 재료가 p측 질화물 반도체층(12p)의 저저항화를 억제하는 것이라고 해도, 그것을 전류 확산층(15)으로서 사용할 수가 있다.
전류 확산층으로서 ITO, ZnO, In2O3등의 도전성 금속 산화물 등을 사용할 수가 있다. 전류 확산층(15)을 반사층으로도 사용하는 경우에는, Ag등을 사용할 수가 있다. 전류 확산층(15)은, 예를 들면, 스퍼터 장치 등으로 전류 확산층(15)이 되는 재료를 p측 질화물 반도체층(12p)의 상면에 성막함으로써 형성할 수 있다.
위에서 볼 때, 전류 확산층(15)과 제1 보호층(14) 사이의 거리는, 0μm이상이 바람직하고, 2μm이상이 보다 바람직하다. 양자간에 일정 이상의 거리를 둠으로써, 발광이 약한 발광소자(100)의 외주부에서 전류 확산층(15)에 의한 빛의 흡수를 저감 할 수 있으므로, 광추출 효율을 향상시킬 수가 있다. 위에서 볼 때, 전류 확산층(15)과 제1 보호층(14) 사이의 거리는, 20μm이하가 바람직하고, 10μm이하가 보다 바람직하다. 이에 의해, 발광소자(100)에 있어서의 전류 확산층(15)의 면적을 크게 할 수가 있으므로, Vf를 저감시킬 수 있다.
(p측 질화물 반도체층의 저저항화 공정)
다음으로, 반도체 웨이퍼(1)를 어닐함으로써, 제1 보호층(14)이 형성되어 있지 않은 영역에 있어서, p측 질화물 반도체층(12p)을 저저항화한다. 이에 의해, 제1 보호층(14)이 형성된 영역에 있어서의 p측 질화물 반도체층(12p)은 고저항인 채로 유지되어 고저항부(12x)를 구성하게 된다. 이 때문에, 반도체 웨이퍼(1)를 분할 예정선(13)을 따라 분할하였을 때에, 반도체 웨이퍼(1)의 단면으로부터 비산한 부스러기가 발광소자(100)의 측면에 부착한다고 해도, p측 질화물 반도체층(12p)과 n측 질화물 반도체층(12n) 사이에 부스러기를 통해 전류가 흐르는 것을 억제할 수 있다. 도 4a 및 도 4b에서는, 이해를 용이하게 하기 위해서, p측 질화물 반도체층(12p) 중 고저항인 채로 유지되는 고저항부(12x)에 대응하는 영역을 사선으로 나타내고 있고, 도 5a 내지 도 6b에서도 마찬가지이다.
어닐은, 실질적으로 수소를 포함하지 않는 분위기에서 실시하는 것이 바람직하다. 전형적으로는, 질소 분위기 중에서 어닐하는 것이 바람직하다. 반도체 웨이퍼(1)를 어닐하는 온도로서는, 350℃~600℃이 바람직하다. 반도체 웨이퍼(1)를 어닐하는 시간으로서는, 10분~60분이 바람직하다. 이에 의해, p측 질화물 반도체층을 효율적으로 저저항화할 수가 있다.
다음에, 도 5a 및 도 5b에 나타낸 바와 같이, 반도체부(12)에 n패드 전극(16)및 p패드 전극(17)을 형성한다. 여기에서는, n패드 전극(16)및 p패드 전극(17)의 상면의 일부를 제외하고, 반도체 웨이퍼(1)의 상면의 거의 전면을 제2 보호층(18)으로 덮는다. 제2 보호층(18)은, 제1 보호층(14)을 덮도록 형성할 수도 있고, 제1 보호층(14)을 제거하고 나서 형성할 수도 있다. 제2 보호층(18)은, SiO2, SiN, SiON, Al2O3, ZnO, ZrO2, TiO2, Nb2O5, Ta2O5등을 사용할 수가 있고, 전형적으로는 SiO2를 사용할 수 있다. 제2 보호층(18)은, CVD나 스퍼터 장치 등으로 제2 보호층(18)이 될 재료를 반도체 웨이퍼(1)상에 성막함으로써 형성할 수가 있다.
(레이저광의 조사 공정)
다음으로, 도 5a 및 도 5b에 나타낸 바와 같이, 기판(11) 중 분할 예정선(13)에 대응하는 영역에, 레이저광(L)을 조사한다. 이 때, 기판(11)의 안쪽에 초점이 맞도록, 레이저광(L)을 집광하여 조사한다. 이에 의해, 반도체 웨이퍼(1)를 분할할 때의 기점이 되는 가공 변질부를 기판(11)내에 생기게 할 수가 있기 때문에, 이후의 공정에 있어서, 반도체 웨이퍼(1)를 분할하기 쉽게 할 수 있다. 반도체부(12)에 생기는 데미지를 가능한 한 줄이기 위해서, 반도체 웨이퍼(1)의 기판(11)측, 즉 반도체 웨이퍼(1)의 아래쪽 면측으로부터 레이저광(L)을 조사하는 것이 바람직하다.
레이저광(L)을 발하는 레이저 가공기로서는, 가공 변질부가 형성 가능한 것이면 된다. 구체적으로는, 섬유 레이저, CO2 레이저, YAG 레이저 등을 사용할 수가 있다. 레이저광(L)은, 파장을 200 nm~5000 nm로 할 수가 있고, 360 nm~2000 nm로 하는 것이 바람직하다. 레이저광L의 펄스폭은, 10 fsec~10μsec로 할 수가 있고, 100 fsec~1 nsec로 하는 것이 바람직하다. 레이저광(L)의 출력은, 0.01 W~10 W로 하는 것이 바람직하다.
본 실시 형태에서는, 종래와 같이, 위에서 볼 때, 분할 예정선(13)과 겹치는 영역에 반도체부(12)에 오목부(20)를 형성하지 않기 때문에, 모서리부 등(21)도 존재하지 않는다. 이 때문에, 종래와 같이 반도체부(12)에 오목부(20)를 형성할 때에 오목부(20)의 분할 예정선(13)과 수직을 이루는 방향에 있어서의 폭과 본 실시 형태와 같이 반도체부(12)에 오목부(20)를 형성하지 않고 제1 보호층(14)을 형성할 때에 있어서의 제1 보호층(14)의 분할 예정선(13)과 수직을 이루는 방향에 있어서의 폭이 동일한 경우에, 전자(종래) 및 후자(본 실시 형태)에 있어 레이저광(L)을 조사하는 영역을 반도체부(12)에 똑같이 근접시키면, 후자(본 실시 형태)가 전자(종래)보다 데미지를 받기 어렵다. 따라서, 후자(본 실시 형태)의 경우는 레이저광(L)의 조사 위치를 반도체부(12)에 보다 근접시킬 수 있다.
한편, 반도체 웨이퍼(1)를 분할할 때, 기판(11)의 결정 방위 등에 따라서는, 반도체 웨이퍼(1)는, 반도체 웨이퍼(1)의 서로 평행한 상면 및 하면에 수직을 이루지 않고, 레이저광(L)에 의해 형성되는 가공 변질부로부터 일정한 각도를 가지고 비스듬하게 분할되는 경우가 있다. 이 경우, 분할 예정선(13)으로부터의 차이의 정도에 따라서는, 얻어진 발광소자(100)가 불량품이 되어 버린다.
그러나, 전술한 바와 같이, 본 실시 형태에서는 종래와 비교해, 기판(11)에 있어서의 레이저광(L)를 조사하는 영역, 즉 가공 변질부를 형성하는 영역을 반도체부(12)에 근접시킬 수 있다. 가공 변질부를 형성하는 영역은, 예를 들면 기판(11)의 두께의 반보다 위의 영역으로 할 수가 있다. 이에 의해, 분할 예정선(13)으로부터의 차이를 작게 할 수가 있으므로 수율의 향상을 기대할 수 있다.
기판(11)에 가공 변질부를 형성하는 위치(기판(11)의 두께 방향에 있어서의 위치)는 1개일 필요는 없고, 복수의 위치에 가공 변질부를 형성할 수도 있다. 이렇게 하면, 기판(11)이 두꺼워도 비교적 용이하게 반도체 웨이퍼(1)를 분할할 수 있다. 기판(11)에 가공 변질부를 복수의 위치에 형성하는 경우에는, 예를 들면 반도체부(12)에 가장 가까운 위치에 있는 가공 변질부가 기판(11)의 두께의 반보다 위의 영역에 있으면, 분할 예정선(13)으로부터의 차이를 작게 할 수가 있다.
게다가 가공 변질부를 형성하는 영역을 반도체부(12)에 근접시킴으로써, 발광소자(100)를 발광시켰을 때에, 반도체부(12)로부터 기판(11) 측을 방출되는 빛이 가공 변질부에 비교적 빨리 도달하도록 할 수가 있다. 이에 의해, 보다 많은 빛을, 레이저광(L)에 의해 표면이 거친 면이 된 가공 변질부에서 반사시킬 수가 있기 때문에, 발광소자(100)의 광추출량을 향상시킬 수가 있다.
이 때, 깊이 방향에 대해 가공 변질부를 기판(11)의 복수의 위치에 형성하는 경우에는, 제1 가공 변질부를 형성함과 함께, 제1 가공 변질부보다 상방에, 제2 가공 변질부를 형성할 수가 있다. 예를 들면, 기판(11)에, 제1 펄스 에너지 및 제1 피치로 레이저광(L)을 조사함으로써 제1 가공 변질부가 형성되며, 기판(11)에, 제1 펄스 에너지보다 작은 제2 펄스 에너지 및 제1 피치보다 넓은 제2 피치로 레이저광(L)을 조사함으로써, 제2 가공 변질부가 형성된다. 이에 의해, 가공 변질부를 반도체부(12)에 근접하게 형성하여 광추출량을 향상시키면서, 레이저광L에 의한 반도체부(12)에 대한 데미지를 억제할 수가 있다. 즉, 반도체 웨이퍼(1)를 분할하는데 충분한 크기의 가공 변질부를 형성하기 위해서는, 비교적 큰 펄스 에너지와 비교적 작은 피치로 레이저광L을 기판(11)에 조사할 필요가 있지만, 반도체부(12)에 비교적 가까운 위치에 이러한 가공 변질부를 형성하면, 반도체부(12)에 데미지가 생길 우려가 있다. 따라서, 기판(11)에, 제1 펄스 에너지보다 작은 제2 펄스 에너지 및 제1 피치보다 넓은 제2 피치로 레이저광L을 조사함으로써, 제2 가공 변질부를, 제1 가공 변질부를 형성할 때의 제1 펄스 에너지 및 제1 피치와 같은 펄스 에너지와 피치로 형성했을 경우에 비해, 레이저광L에 의한 반도체부(12)에 대한 데미지를 억제할 수가 있다.
제1 가공 변질부 및 제2 가공 변질부를 형성하는 경우, 제1 가공 변질부를 기판(11)의 두께의 반보다 아래의 영역에 형성해, 제2 가공 변질부를 기판(11)의 두께의 반보다 위의 영역에 형성할 수 있다. 이에 의해, 가공 변질부를 반도체부(12)에 근접하게 형성함으로써 광추출량을 한층 더 향상시키면서, 레이저광L에 의한 반도체부(12)에 대한 데미지를 한층 더 억제할 수가 있다.
게다가 본 실시 형태에 있어서, 모서리부 등(21)이 존재하지 않기 때문에 종래와 비교해, 강한 펄스 에너지의 레이저광L을 조사할 수가 있다. 이에 의해, 비교적 두꺼운 기판(11)을 사용해도 반도체 웨이퍼(1)를 분할하기 쉽게 된다.
구체적으로는, 기판(11)의 두께를 50μm~500μm로 할 수 있다. 레이저광L은, 기판(11)의 상면으로부터 10μm~150μm의 위치에 조사하는 것이 바람직하고, 20μm~100μm의 위치에 조사하는 것이 보다 바람직하다. 환언하면, 가공 변질부를 기판(11)의 상면으로부터 10μm~150μm의 위치에 형성하는 것이 바람직하고, 20μm~100μm의 위치에 형성하는 것이 보다 바람직하다. 이에 의해 반도체부(12)의 데미지를 억제하면서, 반도체 웨이퍼(1)를 고정밀도로 분할할 수 있다.
(반도체 웨이퍼의 분할 공정)
그 후, 반도체 웨이퍼(1)를 분할 예정선(13)을 따라 분할함으로써, 도 6a 및 도 6b에 나타내는 것 같은 발광소자(100)를 복수개 얻을 수 있다. 반도체 웨이퍼(1)를 분할하는 방법으로서는, 예를 들면, 기판(11)의 아래쪽 면을 롤러나 브레이드 등으로 가압하여 힘을 가함으로써 분할할 수 있다.
［실시 형태 2］
본 실시 형태에 관한 발광소자(100)는, 도 6a 및 도 6b에 나타낸 바와 같이, 하방으로부터 상방을 향하여, 기판(11)과, n형 불순물을 포함한 n측 질화물 반도체층(12n)과, p형 불순물을 포함한 p측 질화물 반도체층(12p)을, 순차적으로 구비하는 반도체 구조를 포함한다. 반도체 구조에서는, p측 질화물 반도체층(12p)측이 광추출면측이며, n측 질화물 반도체층(12n)측이 실장면측이다. 환언하면, 발광소자(100)는, 페이스업 실장형의 발광소자이다. 그리고, 위에서 볼 때, p측 질화물 반도체층(12p)의 외주부가, p측 질화물 반도체층(12p)의 외주부의 안쪽보다 고저항이다.
이에 의해, 발광소자(100)의 측면 부분에는, p측 질화물 반도체층(12p)의 일부에 상당하는 고저항부(12x)가 배치되므로, 설령 발광소자(100)의 측면에 리크원이 되는 부스러기 등이 부착되어 있는 경우에서도, 리크 전류가 생기는 것을 억제할 수가 있다. 또한, 설령 고저항부(12x)에 데미지가 생기는 경우에도, 그 데미지에 기인해 리크 전류가 생기는 것을 억제할 수가 있다.
발광소자(100)에서는, p측 질화물 반도체층(12p)의 상면 가운데, 외주부에 대응하는 영역에, 제1 보호층(14)을 형성할 수 있다. 반도체 웨이퍼(1)가 어닐될 때, 제1 보호층(14)이 형성된 영역에 있어서의 p측 질화물 반도체층(12p)은 고저항인 채로 유지되므로, 제1 보호층(14)의 하부에 고저항부(12x)를 구성할 수 있다. 덧붙여 제1 보호층(14)은, 반도체 웨이퍼(1)가 어닐된 후에, 제거되어도 된다.
반도체 구조의 상방으로서, 제1 보호층(14)의 상면을 포함한 영역에, 제2 보호층(18)을 형성할 수 있다. 이에 의해, 발광소자(100)의 상면을 보호할 수가 있다.
p측 질화물 반도체층(12p)의 상면 중, 외주부보다 안쪽의 영역으로서, 외주부의 근방을 포함한 영역에는, 전류 확산층(15)을 형성할 수가 있다. 여기에서는, p측 질화물 반도체층(12p)의 상면으로서, 외주부보다 안쪽의 영역의 거의 전면에, 전류 확산층(15)을 형성한다. 여기서, p측 질화물 반도체층(12p)의 외주부의 근방이란, 외주부로부터 안쪽을 향해 20μm이하의 영역을 말한다. 이에 의해, 발광소자(100)의 면내에 있어서의 전류 밀도 분포를 보다 균일하게 할 수가 있기 때문에, 발광소자(100)의 발광 효율을 향상시킬 수가 있다. 또한, 발광소자(100)의 면내에 있어 전류가 흐르는 면적을 비교적 크게 할 수가 있기 때문에, 발광소자(100)로부터의 광추출량을 향상시킬 수가 있다.
기판(11)의 측면에는, 가공 변질부가 형성된다. 이에 의해, 반도체 웨이퍼(1)를 분할하기 쉽게 할 수가 있기 때문에, 발광소자(100)를 얻기 쉽게 할 수 있다. 가공 변질부는, 기판(11)의 두께의 반보다 위에 형성할 수 있다. 이에 의해, 반도체 웨이퍼(1)를 분할해 발광소자(100)를 얻을 때의 분할 예정선(13)으로부터의 차이를 작게 할 수 있다. 게다가 가공 변질부가 형성되는 영역을 반도체부(12)에 근접시킴으로써, 보다 많은 빛을 가공 변질부에서 반사시킬 수가 있기 때문에, 발광소자(100)로부터의 광추출량을 향상시킬 수가 있다.
깊이 방향에 있어서, 가공 변질부가 기판(11)의 복수의 위치에 형성되는 경우에는, 가공 변질부는, 제1 피치로 형성된 제1 가공 변질부와 제1 피치보다 넓은 제2 피치로 형성된 제2 가공 변질부를 가질 수 있다. 그리고, 제1 가공 변질부보다 윗쪽에, 제2 가공 변질부를 형성할 수 있다. 이에 의해, 가공 변질부가 반도체부(12)에 근접하게 형성되기 때문에, 발광소자(100)로부터의 광추출량을 높일 수가 있다. 또, 제1 가공 변질부의 피치보다 넓은 피치로 제2 가공 변질부가 형성되기 때문에, 레이저광L에 의한 반도체부(12)에 대한 데미지를 억제할 수가 있다.
제1 가공 변질부 및 제2 가공 변질부가 형성되는 경우, 제1 가공 변질부를 기판(11)의 두께의 반보다 아래의 영역에 형성하고, 제2 가공 변질부를 기판(11)의 두께의 반보다 위의 영역에 형성할 수 있다. 이에 의해, 가공 변질부를 반도체부(12)에 근접하게 형성함으로써 광추출량을 한층 더 높이면서, 레이저광L에 의한 반도체부(12)에 대한 데미지를 한층 더 억제할 수가 있다.
[실시예 1］
도 1a~도 6b에 근거해, 본 실시예에 대해 설명한다.
우선, 도 1a 및 도 1b에 나타낸 바와 같이, 기판(11)상에, n형 불순물로서 Si를 포함한 n측 질화물 반도체층(12n)과, 활성층(12a)과, p형 불순물로서 Mg를 포함한 p측 질화물 반도체층(12p)을 적층하여, 반도체 웨이퍼(1)를 얻었다. 기판(11)으로서 두께 800μm의 사파이어 기판을 사용하고, n측 질화물 반도체층(12n), 활성층(12a), p측 질화물 반도체층(12p)으로서 GaN, AlGaN, InGaN등을 각각 형성했다. 그 후, 도 2a 및 도 2b에 나타낸 바와 같이, p측 질화물 반도체층(12p)측으로부터 반도체부의 일부를 에칭하여 n측 질화물 반도체층(12n)을 노출시킴으로써, 이후의 공정에 있어서 n패드 전극(16)을 마련하기 위한 영역을 형성했다. 또한, 이 때의 p측 질화물 반도체층(12p)의 에칭에 있어서는, p측 질화물 반도체층(12p) 가운데, 반도체 웨이퍼(1)의 분할 예정선(13)과 겹치는 영역은 에칭하고 않는다.
다음에, 도 3a 및 도 3b에 나타낸 바와 같이, p측 질화물 반도체층(12p)의 상면으로서, 반도체 웨이퍼(1)의 분할 예정선(13)과 겹치는 영역에, SiO2로 이루어진 제1 보호층(14)을 약 0.3μm의 막두께로 형성했다. 반도체 웨이퍼(1)의 분할 예정선(13)은, 위에서 볼 때, 격자모양으로 하여, 인접하는 분할 예정선(13)과 분할 예정선(13)과의 사이의 거리는, 650μm로 하였다. 제1 보호층(14)의 단변방향의 폭은, 20μm로 했다. 그 후, p측 질화물 반도체층(12p)의 상면으로서, 제1 보호층(14)이 형성되지 않은 영역의 거의 전면에, 전류 확산층(15)으로서 ITO를 약 0.1μm의 막두께로 형성하였다. 전류 확산층(15)과 제1 보호층(14) 사이의 거리는, 6μm로 했다.
다음에, 도 4a 및 도 4b에 나타낸 바와 같이, 반도체 웨이퍼(1)를 질소 분위기에서 약 500℃에서 40분간 어닐함으로써, 제1 보호층(14)이 형성되지 않은 영역에 있어서 p측 질화물 반도체층(12p)을 저저항화 하였다.
다음에, 도 5a 및 도 5b에 나타낸 바와 같이, p측 질화물 반도체층(12p)의 상면에 형성된 전류 확산층(15)상에, p패드 전극(17)을 형성하고, 노출된 n측 질화물 반도체층(12n)상에, n패드 전극(16)을 형성하였다. p패드 전극으로서 Cr, Rh, Pt, Au를 순서대로 적층하였다. n패드 전극으로서 Ti, Al, Ti, Ru, Ti, Cr, Rh, Pt, Au를 순서대로 적층했다. p패드 전극(17)및 n패드 전극(16)을 제외한 반도체 웨이퍼(1)의 상면의 거의 전면에, SiO2로 이루어지는 제2 보호층(18)을 약 0.2μm의 막두께로 형성하였다. 그 후, 기판(11)을 아래쪽 면측으로부터 깎아내어, 두께 150μm로 하였다.
다음에, 도 5a 및 도 5b에 나타낸 바와 같이, 기판(11)의 하면측으로부터, 기판(11)의 분할 예정선(13)에 대응하는 영역에, 레이저광L을 조사하였다. 레이저광L은, 기판(11)의 상면으로부터 100μm의 위치에 조사하였다. 레이저광L로서 파장이 1064 nm이며, 펄스폭이 약 1 psec, 출력이 약 0.3 W인 섬유 레이저를 사용했다.
그 후, 반도체 웨이퍼(1)를 분할 예정선(13)을 따라 분할함으로써, 복수의 발광소자(100)를 얻었다. 반도체 웨이퍼(1)는, 반도체 웨이퍼(1)의 분할 예정선(13)을 따라, 기판(11)의 하면 측을 롤러로 가압하여 힘을 가함으로써, 분할하였다.
그 결과, 도 6a 및 도 6b에 나타낸 바와 같은, 직사각형이며, 각변의 길이가 650μm인 발광소자(100)를 5529개 얻을 수 있었다. 이러한 발광소자(100)에 대해서, 역방향으로 5 V의 전압을 걸었을 때에 흐르는 전류(이하, 「Ir」이라고도 말한다)를 측정하는 시험을 실시하였다. 그 결과, 도 8에 나타낸 바와 같이, 실시예 1에서는 발광소자(100)에 대해 Ir이 0.01 이상의 것이 39개(발생율 0.7%)이어서, 리크 전류가 충분히 억제된 것을 알 수 있었다.
［실시예 2］
도 9에, 제1 보호층(14)의 단변방향의 폭을 30μm로 설정한 것 이외에, 실시예 1과 마찬가지로 형성한 5542개의 실시예 2에 따른 발광소자(100)의 시험 결과를 나타내었다. 이와 같이, 실시예 2에서는, 발광소자(100)에 대해 Ir가 0.01이상의 것이 42개(발생율 0.8%)로 되어, 리크 전류가 충분히 억제된 것을 알 수 있었다.
［실시예 3］
도 10에, 제1 보호층(14)의 단변 방향의 폭을 40μm로 설정한 것 이외에, 실시예 1과 마찬가지로 형성한 실시예 3에 따른 발광소자(100)의 시험 결과를 나타내었다. 이와 같이, 실시예 3에서는, 발광소자(100)에 대해 Ir이 0.01이상의 것이 36개(발생율 0.7%)가 되어, 리크 전류가 충분히 억제된 것을 알 수 있었다.
［비교예］
비교예로서, 실시예 1과는, p측 질화물 반도체층(12p) 가운데, 반도체 웨이퍼(2)의 분할 예정선(13)과 겹치는 영역을 에칭하는 점이 다른 발광소자(200)를 준비했다.
즉, 반도체 웨이퍼(2)에서는 에칭에 의해 반도체부(12)에 오목부(20)가 형성되기 때문에, 모서리부 등(21)이 존재한다. 그 이외에 대해서는, 실시예 1과 마찬가지이다.
비교예에서는, 도 7a 및 도 7b에 나타낸 바와 같이, 반도체부의 오목부(20)의 단변방향에 있어서의 폭을 50μm로 하였다. 환언하면, 발광소자(200)의 p측 질화물 반도체층(12p) 가운데, 바깥 둘레를 25μm씩 에칭하였다.
비교예에서는, 직사각형이며, 각변의 길이가 650μm인 발광소자(200)를 4050개 작성하였다. 이러한 발광소자(200)에 대해서, 역방향으로 5 V의 전압을 걸었을 때에 흐르는 Ir을 측정하는 시험을 실시하였다. 그 결과, 도 11에 나타낸 바와 같이, 비교예에서는 발광소자(200) 가운데, Ir이 0.01이상인 발광소자(200)가 599개(발생율 14. 8%)가 되어, 리크 전류가 충분히 억제 되지 않은 것을 알았다.
비교예에 따른 발광소자(200)에서는, 실시예 1~3의 제1 보호층(14)의 단변 방향에 있어서의 폭과 비교해, 오목부(20)의 단변 방향에 있어서의 폭을 크게 하고 있다. 그러나, 에칭에 의해 반도체부(12)에 오목부(20)가 형성되기 때문에, 반도체부(12)의 모서리부 등(21)이 레이저광L에 의해 데미지를 받게 되어, 리크 전류가 생긴 것이라고 생각된다. 한편, 실시예 1~3에 있어서의 발광소자(100)에서는, 발광소자(200)의 오목부(20)의 단변 방향에 있어서의 폭에 비해, 보호층(14)의 단변 방향에 있어서의 폭을 작게 하였음에도 불구하고, 리크 전류가 충분히 억제되었다.
1, 2 반도체 웨이퍼
100, 200 발광소자
11　기판
12　반도체부
12n　n측 질화물 반도체층
12a　활성층
12p　p측 질화물 반도체층
12x　고저항부
13　분할 예정선
14　제1 보호층
15　전류 확산층
16　n패드 전극
17　p패드 전극
18　제2 보호층
20　오목부
21　모서리부 등
L　레이저광

Claims (19)

  1. 기판과, n형 불순물을 포함한 n측 질화물 반도체층과, p형 불순물을 포함한 p측 질화물 반도체층을 하방으로부터 상방을 향하여 순서대로 가지는 반도체 웨이퍼를 준비하는 공정과,
    상기 기판에 레이저광을 조사함으로써, 상기 기판에 가공 변질부를 형성하는 공정과,
    상기 기판에 가공 변질부가 형성된 상기 반도체 웨이퍼를 분할함으로써, 복수의 발광소자를 얻는 공정을 포함하는 발광소자의 제조 방법으로서,
    상기 반도체 웨이퍼를 준비하는 공정과 상기 기판에 가공 변질부를 형성하는 공정과의 사이에,
    상기 p측 질화물 반도체층의 상면에 있어서의, 상기 복수의 발광소자가 되는 영역의 경계를 포함한 영역에 보호층을 형성하는 공정과,
    상기 반도체 웨이퍼를 어닐함으로써, 상기 보호층이 형성되지 않은 영역에 있어서 상기 p측 질화물 반도체층을 저저항화하는 공정을 순서대로 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
  2. 제1항에 있어서, 상기 가공 변질부를 형성하는 공정에 있어서, 상기 기판의 두께의 반보다 위의 영역에 상기 가공 변질부를 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  3. 제1항에 있어서, 상기 보호층을 형성하는 공정 이후에, 상기 p측 질화물 반도체층의 상면 중 상기 보호층이 형성되지 않은 영역으로서, 상기 보호층이 형성된 영역의 근방을 포함한 영역에, 전류 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
  4. 제2항에 있어서, 상기 보호층을 형성하는 공정 이후에, 상기 p측 질화물 반도체층의 상면 중 상기 보호층이 형성되지 않은 영역으로서, 상기 보호층이 형성된 영역의 근방을 포함한 영역에, 전류 확산층을 형성하는 공정을 포함하는 것을 특징으로 하는 발광소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 보호층을 형성하는 공정에 있어서, 상기 p측 질화물 반도체층의 상면에 격자모양으로 상기 보호층을 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 가공 변질부를 형성하는 공정에 있어서, 상기 기판에, 제1 펄스 에너지 및 제1 피치로 레이저광을 조사함으로써 제1 가공 변질부를 형성하는 한편, 제1 펄스 에너지보다 작은 제2 펄스 에너지 및 상기 제1 피치보다 넓은 제2 피치로 레이저광을 조사함으로써, 상기 제1 가공 변질부보다도 상방에 제2 가공 변질부를 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  7. 제5항에 있어서, 상기 가공 변질부를 형성하는 공정에 있어서, 상기 기판에, 제1 펄스 에너지 및 제1 피치로 레이저광을 조사함으로써 제1 가공 변질부를 형성하는 한편, 제1 펄스 에너지보다 작은 제2 펄스 에너지 및 상기 제1 피치보다 넓은 제2 피치로 레이저광을 조사함으로써, 상기 제1 가공 변질부보다도 상방에 제2 가공 변질부를 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  8. 제6항에 있어서, 상기 가공 변질부를 형성하는 공정에 있어서, 상기 제1 가공 변질부를 상기 기판의 두께의 반보다 아래의 영역에 형성하고, 상기 제2 가공 변질부를 상기 기판의 두께의 반보다 위의 영역에 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  9. 제7항에 있어서, 상기 가공 변질부를 형성하는 공정에 있어서, 상기 제1 가공 변질부를 상기 기판의 두께의 반보다 아래의 영역에 형성하고, 상기 제2 가공 변질부를 상기 기판의 두께의 반보다 위의 영역에 형성하는 것을 특징으로 하는 발광소자의 제조 방법.
  10. 기판과, n형 불순물을 포함한 n측 질화물 반도체층과, p형 불순물을 포함한 p측 질화물 반도체층을 하방으로부터 상방을 향하여 순서대로 가지는 반도체 구조를 구비하며,
    상기 반도체 구조의 상기 p측 질화물 반도체층측이 광추출면측이고, 동시에, 상기 반도체 구조의 상기 n측 질화물 반도체층측이 실장면측이며,
    위에서 볼 때, 상기 p측 질화물 반도체층의 외주부가, 상기 p측 질화물 반도체층의 외주부의 내측보다 고저항인 것을 특징으로 하는 발광소자.
  11. 제10항에 있어서, 상기 p측 질화물 반도체층의 상면 중, 상기 외주부에 대응하는 영역에 제1 보호층이 형성되는 것을 특징으로 하는 발광소자.
  12. 제11항에 있어서, 상기 반도체 구조의 상방으로서, 상기 제1 보호층의 상면을 포함한 영역에 제2 보호층이 형성되는 것을 특징으로 하는 발광소자.
  13. 제10항에 있어서, 상기 p측 질화물 반도체층의 상면 중, 상기 외주부보다 내측의 영역으로서, 상기 외주부의 근방을 포함한 영역에 전류 확산층이 형성되는 것을 특징으로 하는 발광소자.
  14. 제11항에 있어서, 상기 p측 질화물 반도체층의 상면 중, 상기 외주부보다 내측의 영역으로서, 상기 외주부의 근방을 포함한 영역에 전류 확산층이 형성되는 것을 특징으로 하는 발광소자.
  15. 제12항에 있어서, 상기 p측 질화물 반도체층의 상면 중, 상기 외주부보다 내측의 영역으로서, 상기 외주부의 근방을 포함한 영역에 전류 확산층이 형성되는 것을 특징으로 하는 발광소자.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서, 상기 기판의 측면에 가공 변질부가 형성되는 것을 특징으로 하는 발광소자.
  17. 제16항에 있어서, 상기 가공 변질부는 상기 기판의 두께의 반보다 위에 형성되는 것을 특징으로 하는 발광소자.
  18. 제16항에 있어서, 상기 가공 변질부는, 제1 피치로 형성된 제1 가공 변질부와, 상기 제1 피치보다 넓은 제2 피치로 형성된 제2 가공 변질부를 포함하며, 상기 제1 가공 변질부보다 상방에 상기 제2 가공 변질부가 형성되는 것을 특징으로 하는 발광소자.
  19. 제18항에 있어서, 상기 제1 가공 변질부가 상기 기판의 두께의 반보다 아래의 영역에 형성되며, 상기 제2 가공 변질부가 상기 기판의 두께의 반보다 위의 영역에 형성되는 것을 특징으로 하는 발광소자.
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