KR20180060952A - 자가 정렬 스페이서와 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 방법은, 하측 소스/드레인 콘택 플러그를 하부 층간 유전체 내에 형성하는 단계를 포함한다. 상기 하측 소스/드레인 콘택 플러그는 트랜지스터의 소스/드레인 영역에 전기적으로 결합된다. 상기 방법은, 층간 유전체를 상기 하측 소스/드레인 콘택 플러그 위에 형성하는 단계를 더 포함한다. 상기 층간 유전체 내에 소스/드레인 접촉 개구가 형성되어, 상기 하측 소스/드레인 콘택 플러그는 상기 소스/드레인 접촉 개구를 통해 노출된다. 유전체 스페이서 층이, 상기 소스/드레인 접촉 개구 내로 연장되는 제1 부분과, 상기 층간 유전체 위에 있는 제2 부분을 구비하도록 형성된다. 이방성 에칭이 상기 유전체 스페이서 층 상에 수행되고, 상기 유전체 스페이서 층의 잔류 수직 부분이 소스/드레인 콘택 스페이서를 형성한다. 상측 소스/드레인 콘택 플러그를 형성하도록 상기 소스/드레인 접촉 개구의 잔류 부분이 충전된다.

Description

자가 정렬 스페이서와 그 제조 방법{SELF-ALIGNED SPACERS AND METHOD FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 하기의 가출원된 미국 특허 출원의 이익을 주장한다. 본원에 참조로 인용되어 있으며, 2016년 11월 29일자로 "자가 정렬 스페이서와 그 제조 방법(Self-Aligned Spacers and Method Forming Same)"란 제목으로 출원된 미국 가특허 출원 제62/427,377호.
집적 회로의 크기가 점점 더 소형화됨에 따라, 개별 형성 프로세스들도 또한 점점 더 어려워지고, 종래에는 문제가 발생하지 않았던 곳에서 문제가 발생할 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET)의 형성에서는, 금속 게이트와 인접 소스 및 드레인 영역이 서로 전기적으로 단락될 수 있다. 금속 게이트의 콘택 플러그는 또한 인접 소스 및 드레인 영역의 콘택 플러그에 단락될 수 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 주목해야 할 필요가 있다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 25는 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들의 단면도를 도시한다.
도 26은 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성하는 프로세스 흐름을 보여준다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "하위", "밑", "하부", "상위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
트랜지스터와 그 상위 상호접속 구조 및 이를 형성하는 방법이, 다양한 예시적인 실시형태들에 따라 제공된다. 일부 실시형태들에 따라, 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들이 예시되어 있다. 몇몇 실시형태의 몇몇 변형들이 거론되어 있다. 다양한 도면들 및 예시적인 실시형태들에 걸쳐서, 유사한 참조 번호는 유사한 요소를 나타내는데 이용된다.
도 1 내지 도 25는 본원의 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들의 단면도를 도시한다. 도 1 내지 도 25에 도시된 단계들은 또한, 도 26에 도시된 프로세스 흐름(200)에 개략적으로 반영되어 있다. 예시적인 실시형태들은 핀 전계 효과 트랜지스터(FinFET)의 형성을 예로서 사용한다. 본원의 구조 및 형성 방법은 평면 트랜지스터 및 각각의 콘택 플러그에 용이하게 적용 가능한 것으로 인식된다.
도 1을 참조해 보면, 반도체 웨이퍼(2)의 일부인 반도체 기판(20) 상에 촉기 구조가 형성된다. 본원의 일부 실시형태들에 따르면, 반도체 기판(20)은 결정질 실리콘으로 형성된다. 탄소, 게르마늄, 갈륨, 붕소, 비소, 질소, 인듐, 인 및/또는 등과 같은 통상적으로 사용되는 다른 물질도 또한 반도체 기판(20)에 포함될 수 있다. 또한, 반도체 기판(20)은 Ⅲ-Ⅴ족 화합물 반도체 또는 실리콘 게르마늄을 포함하는 화합물 반도체 기판일 수 있다.
본원의 일부 실시형태들에 따르면, 초기 구조는 반도체 핀(22)에 기초하여 형성된 FinFET의 일부분으로서, 반도체 핀(22)의 양측에 있는 STI(Shallow Trench Isolation) 영역(도시 생략)의 상단면보다 높게 돌출되는 FinFET의 일부분을 포함한다. 선 21은 STI 영역의 상단면의 레벨을 보여주기 위해 도시되어 있고, 반도체 핀(22)은 선 21보다 높다.
게이트 스택(32)은 반도체 핀(22) 상에 형성되고, 반도체 핀(22)의 상단면과 측벽 상에서 연장되는 부분을 갖는다. 본원의 일부 실시형태들에 따르면, 게이트 스택(32)은, 더미 게이트 스택(도시 생략)을 형성한 후, 더미 게이트 스택을 대체 게이트로 대체함으로써 형성되는 대체 게이트 스택이다. 게이트 스택(32)은, 반도체 핀(22)의 상단면과 측벽에 접촉하는 계면 산화물 층(26), 계면 산화물 층(26)의 위에 있는 게이트 유전체(28), 및 게이트 유전체(28)의 위에 있는 게이트 전극(30)을 포함할 수 있다. 복수의 후속 프로세스에서 게이트 스택(32)을 보호하기 위해, 하드 마스크(34)가 게이트 전극(30) 위에 형성된다. 하드 마스크(34)는 또한 게이트 스택의 일부분으로서 고려될 수 있다. 계면 산화물 층(26)은 반도체 핀(22)의 표면 층을 열 산화시킴으로써 형성될 수 있다. 게이트 유전체(28)는 산화규소, 질화규소, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물 등과 같은 하이-k 유전체 물질(들), 이들의 조합, 또는 이들의 다중 층으로 형성될 수 있다. 게이트 전극(30)은, 예를 들어 코발트, 알루미늄, 질화티탄, 질화탄탈, 텅스텐, 질화텅스텐, 탄화탄탈, 질화탄탈규소 등을 포함하는 금속 게이트일 수 있고, 서로 다른 재료들의 복수의 층을 포함할 수 있다. 각각의 트랜지스터가 P형 금속 산화막 반도체(PMOS) 트랜지스터인지 또는 N형 금속 산화막 반도체(NMOS) 트랜지스터인지에 따라, 게이트 전극(30)의 재료는 각각의 MOS 트랜지스터에 적합한 일 함수를 갖도록 선택될 수 있다.
게이트 스페이서(36)가 게이트 스택(32)의 측벽 및 하드 마스크(34) 상에 형성된다. 본원의 일부 실시형태에 따르면, 게이트 스페이서(36)는 복수의 층, 예를 들어 층(36A) 및 층(36B)을 포함한다. 도시되어 있지는 않지만, 게이트 스페이서(36)에는 더 많은 층들이 포함될 수 있다. 게이트 스페이서(36)의 재료는 산화규소, 질화규소, 산질화규소, 탄화-산질화규소 및/또는 등을 포함한다. 층(36A, 36B)은 서로 다른 요소를 포함할 수 있고, 예를 들어 어느 한 층은 산화규소로 형성되며 다른 층은 질화규소로 형성된다. 대안적으로, 층(36A, 36B)은 동일한 요소(예를 들어, 규소 및 질소)를 서로 다른 조성으로 (서로 다른 비율로) 포함한다. 일부 실시형태들에 따르면, 게이트 스페이서(36)는 반도체 핀(22)의 상단면 및 측벽과 접촉해 있을 수 있다.
접촉 에칭 정지 층(CESL)(38)은 기판(20)을 덮도록 형성되고, 게이트 스페이서(36)의 측벽 상에서 연장될 수 있다. 본원의 일부 실시형태들에 따르면, CESL(38)은 질화규소, 탄화규소, 또는 다른 유전체 물질로 형성된다. 층간 유전체(ILD)(40)는 CESL(38)과 게이트 스택(32)의 위에 형성된다. ILD(40)는, 복수의 ILD에서 최저 ILD이므로, 이하에서 ILD0이라 한다. ILD0(40)는 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소-도핑 포스포-실리케이트 글래스(BPSG), 테트라 에틸 오르소 실리케이트(TEOS) 산화물 등과 같은 산화물로 형성될 수 있다. 상기 형성에는, 예를 들어 화학적 기상 증착(CVD), 유동성 CVD(FCVD), 스핀-온 코팅 등이 포함될 수 있다. 하드 마스크 층(34), 게이트 스페이서(36), CESL(38) 및 ILD0(40)의 상단면을 서로 동일 평면 상에 있도록 평평하게 하기 위해, 화학적 기계적 연마(CMP) 등과 같은 평탄화가 수행될 수 있다.
적어도 소스/드레인 영역(42)의 하측 부분이 반도체 기판(20) 내로 연장되어 있는, 소스 및 드레인 영역(이하에서는 소스/드레인 영역이라 함)(42)이 형성된다. 본원의 일부 실시형태들에 따르면, 소스/드레인 영역(42)은, 각각의 트랜지스터가 p형 트랜지스터인지 또는 n형 트랜지스터인지에 따라, p형 또는 n형 불순물을 포함한다. 소스/드레인 영역(42)은, 각각의 트랜지스터가 n형 MOS 트랜지스터인 경우에는 SiP를 포함할 수 있고, 또는 각각의 트랜지스터가 p형 MOS 트랜지스터인 경우에는 SiGe를 포함할 수 있다. 소스/드레인 영역(42)의 형성은, 리세스를 형성하도록 반도체 핀(22)을 에칭하는 단계와, 상기 리세스 내에 소스/드레인 영역(42)을 에피택셜 성장시키는 단계를 포함할 수 있다. p형 트랜지스터가 형성되는 경우에는, 에피택시 영역(42)에 붕소 또는 인듐 등과 같은 p형 불순물이 도핑될 수 있다. n형 트랜지스터가 형성되는 경우에는, 에피택시 영역(42)에 인 등과 같은 n형 불순물이 도핑될 수 있다. p형 또는 n형 불순물은, 에피택시가 수행될 때에 현장 도핑될 수 있거나, 및/또는 에피택시 이후에 주입될 수 있다.
도 2 내지 도 6은 하측 소스/드레인 콘택 플러그의 형성을 보여준다. 본원의 일부 실시형태들에 따르면, 도 2에 도시된 바와 같이, 희생 유전체 층(46)이 형성된 후, 포토 레지스트(48)가 도포 및 패터닝된다. 본원의 대안적인 실시형태들에 따르면, 희생 유전체 층(46)의 형성이 생략된다. 패터닝된 포토 레지스트(48)는 단일 층 포토 레지스트일 수 있거나, 또는 2개의 포토 레지스트와 상기 2개의 포토 레지스트를 분리하는 무기 층을 포함하는 3층 포토 레지스트일 수 있다. 이어서, 접촉 개구(50)를 형성하도록, 희생 유전체 층(46), ILD0(40) 및 CESL(38)이 에칭된다. 그 후에, 소스/드레인 실리사이드 영역(52)이, 예를 들어 자가-정렬 실리사이드화 프로세스를 통해 형성된다. 그 후에, 포토 레지스트(48)가 제거된다.
소스/드레인 접촉 개구(50)는 단일 리소그래피 프로세스에서 형성될 수 있거나, 또는 2개의 리소그래피 프로세스를 포함하는 더블 패터닝 프로세스에서 형성될 수 있고, 대체 게이트 스택(32)의 좌측에 있는 소스/드레인 접촉 개구(50)의 패턴은 제1 리소그래피 마스크(도시 생략)에 있으며, 대체 게이트 스택(32)의 우측에 있는 소스/드레인 접촉 개구(50)의 패턴은 제2 리소그래피 마스크(도시 생략)에 있는 것으로 인식된다.
도 3을 참조해 보면, 유전체 스페이서 층(54)이 성막된다. 유전체 스페이서 층(54)은 SiN, SiCN, SiC, AlON, HfOx 등과 같은 유전체 물질로 형성될 수 있다. 유전체 스페이서 층(55)은 원자층 증착(ALD), 화학적 기상 증착(CVD) 등과 같은 등각 증착법을 이용하여 형성된다. 따라서, 유전체 스페이서 층(54)은 개구(50) 내로 연장되고, 유전체 스페이서 층(54)의 수직 부분의 두께는 수평 부분의 두께와 실질적으로 동일하다.
도 4를 참조해 보면, 유전체 스페이서 층(54)의 수평 부분을 제거하도록 이방성 에칭이 수행되어, 접촉 개구(50) 내에는 유전체 스페이서 층(54)의 수직 부분이 남겨진다. 본 명세서 전반에 걸쳐, 남아 있는 수직 부분을 콘택 스페이서(56)라 한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 202로 나타내어져 있다. 웨이퍼(2)의 평면도에서, 콘택 스페이서(56)는 각각의 접촉 개구(50)를 에워싸고 있는 링을 형성한다. 콘택 스페이서의 내측 에지의 상단 부분은 테이퍼질 수 있고, 또한 곡선형을 이루게 되어, 곡선형의 내측 에지가 접촉 개구(50)에 면하고 있을 수 있다. 내측 에지의 하측 부분은 실질적으로 직선형일 수 있다.
이어서, 도 5에 도시된 바와 같이, 접촉 개구(50)에 전도성 재료(들)(58)가 충전된다. 전도성 재료의 상단면은 희생 유전체 층(46)의 상단면보다 높다. 도 6은 ILD0(40)의 위에 있는 전도성 재료(들)(58)의 부분들이 제거되는, 평탄화 프로세스를 보여준다. 또한, 희생 유전체 층(46)은, 만약 형성되어 있다면, 평탄화 프로세스에서 제거된다. 남아 있는 전도성 재료(들)(58)의 부분은 소스/드레인 콘택 플러그(60)이다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 204로 나타내어져 있다. 본원의 일부 실시형태들에 따르면, 각각의 소스/드레인 콘택 플러그(60)는 티타늄, 질화티타늄, 탄탈, 또는 질화탄탈로 형성된 전도성 배리어 층과, 확산 배리어 층의 위에 있는 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함한다. 본원의 대안적인 실시형태들에 다르면, 콘택 플러그(60)는 텅스텐 등과 같은 균질한 재료 또는 합금으로 이루어진 단일 층으로 형성된다. 일부 실시형태들에 따르면, 콘택 플러그(60)의 상단면은 ILD0(40) 및 하드 마스크(34)의 상단면과 동일 평면 상에 있을 수 있다.
도 7 내지 도 12는 상측 소스/드레인 콘택 플러그의 형성을 보여준다. 도 7을 참조해 보면, 에칭 정지 층(62)이 형성된 후, ILD(64)가 형성된다. 본 명세서 전반에 걸쳐, ILD(64)를 대안적으로 ILD1이라 한다. 에칭 정지 층(62)은 또한 탄화규소, 산질화규소, 탄질화규소, 이들의 조합, 또는 이들의 복합 층으로 형성될 수 있다. 에칭 정지 층(62)은 CVD, 플라즈마 강화 화학적 기상 증착(PECVD), ALD 등과 같은 성막 방법을 이용하여 형성될 수 있다. ILD1(64)은 PSG, BSG, BPSG, 불소-도핑 실리콘 유리(FSG), TEOS, 또는 다른 비다공성 로우-k 유전체 물질로부터 선택되는 재료를 포함할 수 있다. ILD1(64)은 스핀 코팅, FCVD 등을 이용하여 형성될 수 있거나, 또는 CVD, PECVD, 저압 화학적 기상 증착(LPCVD) 등과 같은 성막 방법을 이용하여 형성될 수 있다.
도 8은, 에칭을 통해 형성되는 개구(66)의 형성을 보여준다. 이어서, 도 9를 참조해 보면, 유전체 스페이서 층(68)이 성막을 통해 형성되고, 예를 들어 수평 부분과 수직 부분의 두께의 차이가 수평 부분의 두께의 약 10%보다 작은, 등각 층 또는 실질적인 등각 층으로서 형성된다. 성막은 ALD, CVD 등을 통해 달성될 수 있다. 유전체 스페이서 층(68)은 SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, HfOx, 이들의 조합, 및/또는 이들의 다중 층으로부터 선택된 유전체 물질로 형성될 수 있다.
도 10은 유전체 스페이서 층(68)의 수평 부분을 제거하여, 도 10에 도시된 바와 같은 콘택 스페이서(70)를 형성하는, 이방성 에칭을 보여준다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 206로 나타내어져 있다. 유전체 스페이서 층(68)(도 9)의 이방성 에칭으로 인해, 남아 있는 개구(66)는 상단의 폭(W1)과 하단의 폭(W2)을 가질 수 있는데, 비 W1/W2는 약 1.0 내지 약 2.0의 범위일 수 있다. 콘택 스페이서(70)의 내측 에지의 상단 부분은 테이퍼질 수 있고, 또한 곡선형을 이루게 되어, 곡선형의 부분들이 개구(66)에 면하고 있을 수 있다. 콘택 스페이서(70)의 하측 부분은 개구(66)에 면하는 실질적으로 직선형인 에지를 가질 수 있다. 또, 웨이퍼(2)의 평면도에서, 콘택 스페이서(70)는 각각의 개구(66)를 에워싸는 링이다.
이어서, 도 11에 도시된 바와 같이, 접촉 개구(66)에 전도성 재료(들)(72)가 충전된다. 그 후에, ILD1(64)의 위에 있는 전도성 재료(들)(72)의 부분들이 제거되는, 평탄화 프로세스(예를 들어, CMP)가 수행된다. 남아 있는 전도성 재료(들)(72)의 부분은 평탄화 이후에 남게 되며, 이를 도 12에 도시된 바와 같이 상측 소스/드레인 콘택 플러그(74)라 한다. 본원의 일부 실시형태들에 따르면, 콘택 스페이서(70)의 테이퍼진 상단 부분은 평탄화에서 제거되고, 남아 있는 콘택 스페이서(70)는 콘택 플러그(74)에 접촉하는 실질적으로 직선형인 내측 에지를 갖는다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 208로 나타내어져 있다.
본원의 대안적인 실시형태들에 따르면, 콘택 스페이서(70)의 테이퍼진 상단 부분은 평탄화 이후에 남아 있는 부분(도시 생략)을 갖고, 남아 있는 콘택 스페이서(70)의 내측 에지는 (도 11에 도시된 바와 같이) 콘택 플러그(74)와 물리적으로 접촉하는 곡선형 상단 부분을 갖는다. 본원의 일부 실시형태들에 따르면, 상측 소스/드레인 콘택 플러그(74)의 재료는 소스/드레인 콘택 플러그(60)의 재료와 유사하다. 예를 들어, 소스/드레인 콘택 플러그(74)는 전도성 배리어 층과, 확산 배리어 층의 위에 있는 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다.
도 13 내지 도 20은 게이트 콘택 플러그와 추가적인 소스/드레인 콘택 플러그의 형성을 보여준다. 본원의 일부 실시형태들에 따르면, 도 13에 도시된 바와 같이, 본원의 일부 실시형태들에 따라 에칭 정지 층(76)이 형성된 후, 유전체 층(78)이 형성되는데, 본 명세서 전반에 걸쳐, 이 유전체 층을 ILD2(78)라 할 수 있다. 본원의 대안적인 실시형태들에 따르면, 에칭 정지 층(76)이 형성되지 않고, 유전체 층(78)이 ILD1(64)과 접촉해 있다. 따라서, 에칭 정지 층(76)은 형성될 수도 있고 혹은 형성되지 않을 수도 있다는 것을 나타내기 위해 점선을 이용하여 도시되어 있다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(76)과 유전체 층(78)은 에칭 정지 층(62)과 유전체 층(64)의 후보 재료들의 그룹과 동일한 그룹으로부터 각각 선택된 재료로 형성된다. 본원의 대안적인 실시형태들에 따르면, 유전체 층(78)은 로우-k 유전체 물질로 형성되는데, 이 로우-k 유전체 물질은 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(HSQ), 메틸실세스퀴옥산(MSQ) 등으로 형성될 수 있다.
도 14를 참조해 보면, 층(78, 76, 64, 62)을 관통 에칭하여 게이트 접촉 개구(82)를 형성하도록, 패터닝된 리소그래피 마스크(80)를 사용하여, 포토 리소그래피 프로세스가 수행된다. 리소그래피 마스크(80)는 포토 레지스트로 형성된 하위 층(80A)과, 무기 물질로 형성된 중간 층(80B), 그리고 다른 포토 레지스트로 형성된 상위 층(80C)을 포함할 수 있다. 그 후에, 게이트 접촉 개구(82)가 양 게이트 스페이서(36) 사이의 공간 내로 연장되도록, 하드 마스크(34)(도 13)의 노출된 부분이 제거된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 210로 나타내어져 있다. 본원의 일부 실시형태들에 따르면, 게이트 접촉 개구(82)의 형성은 이방성 에칭을 포함한다. 게이트 스페이서(36)의 측벽은 게이트 접촉 개구(82)에 노출될 수 있다. 에칭제가 게이트 스페이서(36)를 공격하지 않고, 이에 따라 노출된 게이트 스페이서(36)가 에칭되지 않도록, 에칭제가 선택될 수 있다. 본원의 대안적인 실시형태들에 따르면, 게이트 접촉 개구(82)가 하드 마스크(34)보다 좁아서, 하드 마스크(34)의 일부 에지 부분(도시 생략)이 게이트 접촉 개구(82)의 일측 또는 양측에 남게 된다. 도 14는 중간 층(80B)과 상위 층(80C)을 도시하지만, 실제로, 게이트 접촉 개구(82)가 형성되는 시점에, 중간 층(80B)과 상위 층(80C)은 이미 소모되어 있을 수 있다. 그 후에, 남아 있는 리소그래피 마스크(80)가 제거되고, 결과적으로 얻어지는 웨이퍼(2)가 도 15에 도시되어 있다.
도 16을 참조해 보면, 게이트 접촉 개구(82)(도 15) 내로 연장되는, 다른 패터닝된 리소그래피 마스크(84)가 형성된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 212로 나타내어져 있다. 층(78, 76)을 더 에칭하여 소스/드레인 접촉 개구(86)를 형성하도록, 상기 패터닝된 리소그래피 마스크(84)가 에칭 마스크로서 사용된다. 콘택 플러그(74)와 콘택 스페이서(70)는 접촉 개구(86)를 통해 노출된다. 이와 유사하게, 접촉 개구(86)가 형성될 무렵에는, 리소그래피 마스크(84)의 중간 층과 상위 층은 이미 소모되어 있을 수 있다. 이어서, 남아 있는 리소그래피 마스크(84)가 제거되고, 결과적으로 얻어지는 웨이퍼(2)가 도 17에 도시되어 있다.
도 18은 게이트 접촉 개구(82)와 소스/드레인 접촉 개구(86) 내로 연장되는, 유전체 스페이서 층(88)의 형성을 보여준다. 유전체 스페이서 층(88)을 형성하는 방법 및 재료는, 유전체 스페이서 층(68)(도 9)을 형성하는 방법 및 재료의 방법 및 재료의 후보 그룹과 동일한 그룹으로부터 각각 선택될 수 있다. 예를 들어, 유전체 스페이서 층(88)을 형성하기 위한 후보 재료는 SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, 및 HfOx를 포함하지만, 이에 국한되는 것은 아니다. 유전체 스페이서 층(88)은 또한 등각적이거나 실질적으로 등각적일 수 있다. 또한, 유전체 스페이서 층(88)은 게이트 접촉 개구(82)와 소스/드레인 접촉 개구(86) 양자 모두의 안으로 연장된다.
이어서, 이방성 에칭이 수행되고, 도 19에 도시된 바와 같이, 남아 있는 유전체 스페이서 층(88)의 부분이 콘택 스페이서(90, 92)를 형성한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 214로 나타내어져 있다. 이어서, 남아 있는 접촉 개구(82, 86)(도 18)를 충전하도록 전도성 재료(94)가 성막된다. 이어서, 평탄화 프로세스가 수행되고, 남아 있는 전도성 재료(94)는 도 20에 도시된 바와 같이 소스/드레인 콘택 플러그(96)와 게이트 콘택 플러그(98)를 형성한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 216로 나타내어져 있다. 도 15 내지 도 19에 도시된 바와 같이, 콘택 플러그(96, 98)의 형성은 더블 패터닝 프로세스를 이용하여 각각의 접촉 개구(82, 86)(도 17)를 형성하는 것을 포함하여, 접촉 개구(82, 86)는 광 근접 효과를 야기하는 일 없이 서로 가까이 위치하게 될 수 있다. 한편, 제조 비용을 감소시키도록 접촉 개구(82, 86)는 동시에 충전된다.
도 20은 또한 이웃하는 콘택 플러그(96, 98) 사이의 거리(간격)와 콘택 플러그(96, 98)의 폭을 보여준다. 콘택 플러그(96)의 폭은 W3이고, 콘택 플러그(98)의 폭은 W3'이다. 이웃하는 콘택 플러그(96, 98) 사이의 거리는 S1이다. 본원의 일부 실시형태들에 따르면, 비 S1/W3과 비 S2/W3'은 약 1.0 내지 2.0의 범위이다.
도 21 내지 도 25는 싱글 다마신 프로세스를 통해, 하측 금속 층[이하에서는 금속 층(1 또는 M1)이라 함]과 상위 비아를 형성하는 것을 보여준다. 도 21을 참조해 보면, 에칭 정지 층(102)과 유전체 층(104)이 형성된다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(102)은 에칭 정지 층(76)의 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 재료로 형성되고, 유전체 층(104)은 3.8 미만의 유전율을 갖는 로우-k 유전체 물질로 형성될 수 있다. 예를 들어, 로우-k 유전체 층(104)은 탄소 함유 로우-k 유전체 물질, HSQ, MSQ 등으로 형성될 수 있다.
도 22는 로우-k 유전체 층(104)과 에칭 정지 층(102)을 에칭하여, 콘택 플러그(96, 98)를 노출시키는 것을 포함하는, 트렌치(106)의 형성을 보여준다. 이어서, 도 23에 도시된 바와 같이, 금속 라인(108)과 금속 라인 스페이서(110)가 형성된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 218로 나타내어져 있다. 이 형성 프로세스는 콘택 스페이서(70) 및 콘택 플러그(74)의 형성과 각각 유사할 수 있어, 이 형성 프로세스의 세부 사항은 여기에 반복 설명되지 않는다. 콘택 스페이서(70)를 형성하기 위한 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 유전체 물질로, 금속 라인 스페이서(110)가 형성될 수 있다. 금속 라인(108)은 전도성 확산 배리어와 상기 전도성 확산 배리어의 위에 있는 구리 함유 금속 재료를 포함할 수 있다.
이어서, 다마신 프로세스를 통해 비아가 금속 라인(108)의 위에 형성된다. 도 23을 참조해 보면, 에칭 정지 층(112)과 유전체 층(114)이 형성된다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(112)은 에칭 정지 층(76, 102)의 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 재료로 형성되고, 유전체 층(114)은 로우-k 유전체 층(104)의 물질과 유사한 로우-k 유전체 물질로 형성될 수 있다. 도 24는 비아 개구(115)와 유전체 층(116)의 형성을 보여주는데, 이 유전체 층은 ALD, CVD 등을 이용하여 성막된 등각 층 또는 실질적으로 등각적인 층이다. 유전체 층(116)은 비아 개구(115) 내로 연장된다.
도 25는 비아(118)와 비아 스페이서(120)의 형성을 보여준다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 220으로 나타내어져 있다. 이 형성 프로세스는 콘택 스페이서(70) 및 콘택 플러그(74)의 형성과 각각 유사할 수 있어, 이 형성 프로세스의 세부 사항은 여기에 반복 설명되지 않는다. 콘택 스페이서(70)를 형성하기 위한 후보 재료들과 동일한 재료들로부터 선택된 유전체 물질로, 비아 스페이서(120)가 형성될 수 있다. 비아(118)는 전도성 확산 배리어들과 각각의 전도성 확산 배리어의 위에 있는 구리 함유 금속 재료를 포함할 수 있다. 후속 프로세스들에서, 금속 라인(108), 금속 라인 스페이서(110), 비아(118) 및 비아 스페이서(120)를 형성하는 프로세스를 반복하여, (M2, M3, M4, ... Mtop 등과 같은) 상위 금속 라인과 비아를 형성할 수 있다. 상위 금속 라인과 비아는 (도 21 내지 도 25에 도시된 바와 같이) 싱글 다마신 프로세스 또는 듀얼 다마신 프로세스를 이용하여 형성될 수 있어, 각각의 비아 및 금속 라인이 비아 개구 및 트렌치에 각각 충전되기 전에, 유전체 층이 성막되고 이방성으로 에칭된다.
본 출원의 실시형태들은 몇몇 유익한 특징을 갖는다. 콘택 스페이서, 금속 라인 스페이서, 및/또는 비아 스페이서를 형성함으로써, 오버레이 시프트가 존재하는 경우에, 하위 전도성 피처에 대한 상위 전도성 피처의 전기적 단락을 방지하기 위한 추가적인 유전체 스페이서가 존재한다. 따라서, 프로세스 창이 증가된다.
본원의 일부 실시형태들에 따르면, 방법은 하측 소스/드레인 콘택 플러그를 하부 층간 유전체 내에 형성하는 단계를 포함한다. 상기 하측 소스/드레인 콘택 플러그는 트랜지스터의 소스/드레인 영역에 전기적으로 결합된다. 상기 방법은, 층간 유전체를 상기 하측 소스/드레인 콘택 플러그 위에 형성하는 단계를 더 포함한다. 상기 층간 유전체 내에 소스/드레인 접촉 개구가 형성되어, 상기 하측 소스/드레인 콘택 플러그는 상기 소스/드레인 접촉 개구를 통해 노출된다. 유전체 스페이서 층이, 상기 소스/드레인 접촉 개구 내로 연장되는 제1 부분과, 상기 층간 유전체 위에 있는 제2 부분을 구비하도록 형성된다. 이방성 에칭이 상기 유전체 스페이서 층 상에 수행되고, 상기 유전체 스페이서 층의 잔류 수직 부분이 소스/드레인 콘택 스페이서를 형성한다. 상측 소스/드레인 콘택 플러그를 형성하도록 상기 소스/드레인 접촉 개구의 잔류 부분이 충전된다.
상기한 실시형태의 방법은, 게이트 접촉 개구를 형성하도록 상기 제1 층간 유전체를 에칭하는 단계; 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계; 상기 게이트 접촉 개구 내로 연장되는 부분을 갖는 제2 스페이서 층을 형성하는 단계; 상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하도록 상기 제2 스페이서 층을 에칭하는 단계; 상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계; 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계; 제2 소스/드레인 접촉 개구를 형성하도록 상기 제2 층간 유전체를 에칭하는 단계로서, 상기 제2 스페이서 층은 상기 제2 소스/드레인 접촉 개구 내로 더 연장되고, 상기 제2 스페이서 층을 에칭하는 단계는, 제2 소스/드레인 콘택 스페이서를 상기 제2 소스/드레인 접촉 개구 내에 형성하는 것인 단계; 및 제2 소스/드레인 콘택 플러그를 상기 제2 소스/드레인 접촉 개구 내에 형성하는 단계를 더 포함할 수 있다.
상기한 실시형태의 방법은, 상기 제1 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계; 상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계; 상기 제1 로우-k 유전체 층 위에 제2 로우-k 유전체 층을 형성하는 단계; 상기 제2 로우-k 유전체 층 내에 금속 비아를 형성하는 단계로서, 상기 비아는 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 금속 비아를 둘러싸는 유전체 비아 스페이서를 형성하는 단계를 더 포함할 수 있다.
본원의 일부 실시형태들에 따르면, 방법은, 트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 제1 층간 유전체 내에 형성하는 단계; 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계; 제2 소스/드레인 콘택 플러그를 상기 제2 층간 유전체 내에 형성하는 단계; 상기 제2 층간 유전체 위에 제3 층간 유전체를 형성하는 단계; 및 게이트 접촉 개구를 형성하도록 제2 층간 유전체와 제3 층간 유전체를 에칭하는 단계를 포함한다. 트랜지스터의 게이트 전극이 게이트 접촉 개구에 노출된다. 게이트 접촉 개구 내에 게이트 콘택 스페이서가 형성된다. 상기 게이트 콘택 스페이서는 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통한다. 상기 게이트 접촉 개구 내에 게이트 콘택 플러그가 형성되고, 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있다.
상기한 실시형태에서, 상기 게이트 콘택 스페이서를 형성하는 단계와 상기 소스/드레인 콘택 스페이서를 형성하는 단계는, 공동 성막 프로세스와 공동 에칭 프로세스를 공유할 수 있다.
상기한 실시형태의 방법은, 상기 게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭한 후에, 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계를 더 포함할 수 있고, 상기 게이트 콘택 스페이서와 상기 게이트 콘택 플러그는 게이트 스페이서의 상단면보다 낮은 레벨까지 연장되는 것일 수 있다.
상기한 실시형태의 방법은, 상기 제3 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계; 상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 로우-k 유전체 층 위에 제2 로우-k 유전체 층을 형성하는 단계; 상기 제2 로우-k 유전체 층 내에 비아를 형성하는 단계로서, 상기 비아는 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 비아를 둘러싸는 유전체 비아 스페이서를 형성하는 단계를 더 포함할 수 있다.
본원의 일부 실시형태들에 따르면, 디바이스는, 반도체 기판; 상기 반도체 기판 위에 있는 게이트 전극; 상기 게이트 전극의 일측에 있는 소스/드레인 영역; 상기 소스/드레인 영역의 위에 있는 제1 층간 유전체로서, 상기 게이트 전극의 적어도 일부분이 상기 제1 층간 유전체 내에 있는 것인 제1 층간 유전체; 상기 제1 층간 유전체 위에 있는 제2 층간 유전체; 상기 제2 층간 유전체 위에 있는 제3 층간 유전체; 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 게이트 콘택 스페이서; 및 상기 게이트 전극에 전기적으로 결합된 게이트 콘택 플러그를 포함한다. 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있다.
상기한 실시형태의 디바이스는, 상기 게이트 전극의 양측에 있는 게이트 스페이서를 더 포함할 수 있고, 상기 게이트 스페이서의 상단면은 상기 게이트 전극의 상단면보다 높으며, 상기 게이트 콘택 스페이서는 상기 게이트 스페이서들 사이로 연장되는 것일 수 있다.
상기한 실시형태의 디바이스에서, 상기 게이트 콘택 스페이서는, 분간 가능한 계면 없이, 상기 제3 층간 유전체의 상단면으로부터 상기 제2 층간 유전체의 하단면까지 연속적으로 연장되는 것일 수 있다.
상기한 실시형태의 디바이스는, 상기 제1 층간 유전체 내에 있는 제1 소스/드레인 콘택 플러그; 상기 제2 층간 유전체 내에 있는 제2 소스/드레인 콘택 플러그로서, 상기 제1 소스/드레인 콘택 플러그와 상기 제2 소스/드레인 콘택 플러그의 사이에는 분간 가능한 계면이 있는 것인 제2 소스/드레인 콘택 플러그; 및 상기 제2 층간 유전체 내에 있고 상기 제2 소스/드레인 콘택 플러그를 둘러싸는 소스/드레인 콘택 스페이서를 더 포함할 수 있다.
상기한 실시형태의 디바이스는, 상기 제3 층간 유전체 위에 있는 로우-k 유전체 층; 상기 로우-k 유전체 층 내에 있는 금속 라인으로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 금속 라인; 및 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 더 포함할 수 있다.
당업자가 본원의 양태를 보다 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 방법으로서,
    트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 하측 소스/드레인 콘택 플러그를 하부 층간 유전체 내에 형성하는 단계;
    제1 층간 유전체를 상기 하측 소스/드레인 콘택 플러그 위에 형성하는 단계;
    상기 제1 층간 유전체에 제1 소스/드레인 접촉 개구를 형성하는 단계로서, 상기 제1 소스/드레인 접촉 개구를 통해 상기 하측 소스/드레인 콘택 플러그가 노출되는 것인 단계;
    상기 제1 소스/드레인 접촉 개구 내로 연장되는 제1 부분과, 상기 제1 층간 유전체 위에 있는 제2 부분을 포함하는 제1 유전체 스페이서 층을 형성하는 단계;
    상기 제1 유전체 스페이서 층에 이방성 에칭을 수행하는 단계로서, 상기 제1 유전체 스페이서 층의 잔류 수직 부분은 제1 소스/드레인 콘택 스페이서를 형성하는 것인 단계; 및
    제1 소스/드레인 콘택 플러그를 형성하도록 상기 제1 소스/드레인 접촉 개구의 잔류 부분을 충전하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 트랜지스터의 게이트 스페이서 및 상기 하측 소스/드레인 콘택 플러그의 위에 접촉하는 제1 에칭 정지 층을 형성하는 단계를 더 포함하고, 상기 제1 층간 유전체는 상기 제1 에칭 정지 층의 위에 접촉해 있는 것인 방법.
  3. 제1항에 있어서,
    게이트 접촉 개구를 형성하도록 상기 제1 층간 유전체를 에칭하는 단계;
    상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계;
    상기 게이트 접촉 개구 내로 연장되는 부분을 갖는 제2 스페이서 층을 형성하는 단계;
    상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하도록 상기 제2 스페이서 층을 에칭하는 단계; 및
    상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 제1 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계;
    상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및
    상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 트랜지스터의 게이트 스택 위에 희생 층을 형성하는 단계;
    하측 소스/드레인 접촉 개구를 형성하도록 상기 희생 층과 상기 하부 층간 유전체를 에칭하는 단계;
    상기 하측 소스/드레인 접촉 개구 내에 하부 콘택 스페이서를 형성하는 단계;
    상기 하측 소스/드레인 접촉 개구에 전도성 재료를 충전하는 단계; 및
    상기 하부 층간 유전체의 위에 있는 전도성 재료의 부분과 희생 층을 제거하여 상기 하측 소스/드레인 콘택 플러그를 형성하도록, 평탄화를 수행하는 단계
    를 더 포함하는 방법.
  6. 방법으로서,
    트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 제1 층간 유전체 내에 형성하는 단계;
    상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계;
    제2 소스/드레인 콘택 플러그를 상기 제2 층간 유전체 내에 형성하는 단계;
    상기 제2 층간 유전체 위에 제3 층간 유전체를 형성하는 단계;
    게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭하는 단계로서, 상기 트랜지스터의 게이트 전극이 상기 게이트 접촉 개구에 노출되는 것인 단계;
    상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하는 단계로서, 상기 게이트 콘택 스페이서는 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 것인 단계; 및
    상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계로서, 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있는 것인 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    소스/드레인 접촉 개구를 형성하도록 상기 제3 층간 유전체를 에칭하는 단계로서, 상기 제2 소스/드레인 콘택 플러그는 상기 소스/드레인 접촉 개구를 통해 노출되는 것인 단계;
    소스/드레인 콘택 스페이서를 상기 소스/드레인 접촉 개구 내에 형성하는 단계; 및
    상기 소스/드레인 접촉 개구 내에 제3 소스/드레인 콘택 플러그를 형성하는 단계로서, 상기 제2 소스/드레인 콘택 플러그는 상기 소스/드레인 콘택 스페이서에 의해 둘러싸여 있는 것인 단계
    를 더 포함하는 방법.
  8. 제6항에 있어서, 상기 게이트 콘택 스페이서를 형성하는 단계는:
    상기 게이트 접촉 개구 내로 연장되며 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 유전체 스페이서 층을 성막하는 단계; 및
    상기 유전체 스페이서 층에 이방성 에칭을 수행하는 단계로서, 상기 유전체 스페이서 층의 잔류 부분은 상기 게이트 콘택 스페이서를 형성하는 것인 단계
    를 포함하는 것인 방법.
  9. 제6항에 있어서, 상기 게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭한 후에, 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계를 더 포함하는 방법.
  10. 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위에 있는 게이트 전극;
    상기 게이트 전극의 일측에 있는 소스/드레인 영역;
    상기 소스/드레인 영역의 위에 있는 제1 층간 유전체로서, 상기 게이트 전극의 적어도 일부분이 상기 제1 층간 유전체 내에 있는 것인 제1 층간 유전체;
    상기 제1 층간 유전체 위에 있는 제2 층간 유전체;
    상기 제2 층간 유전체 위에 있는 제3 층간 유전체;
    상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 게이트 콘택 스페이서; 및
    상기 게이트 전극에 전기적으로 결합되며 상기 게이트 콘택 스페이서에 의해 둘러싸여 있는 게이트 콘택 플러그
    를 포함하는 디바이스.
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