KR20180060952A - Self-aligned spacers and method forming same - Google Patents

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Abstract

According to the present invention, a method comprises a step of forming a lower source/drain contact plug within a lower interlayer dielectric. The lower source/drain contact plug is electrically coupled to a source/drain area of a transistor. The method further comprises a step of forming an interlayer dielectric on the lower source/drain contact plug. A source/drain contact open portion is formed within the interlayer dielectric, such that the lower source/drain contact plug is exposed through the source/drain contact open portion. A dielectric spacer layer is formed to have a first area extended into the source/drain contact open portion, and a second area on the interlayer dielectric. An anisotropic etching is performed on the dielectric spacer layer, and a residual vertical portion of the dielectric spacer layer forms a source/drain contact spacer. A residual portion of the source/drain contact open portion is filled in order to form an upper source/drain contact plug.

Description

자가 정렬 스페이서와 그 제조 방법{SELF-ALIGNED SPACERS AND METHOD FORMING SAME}[0001] SELF-ALIGNED SPACERS AND METHOD FORMING SAME [0002]

우선권 주장 및 상호 참조Priority claim and cross-reference

본 출원은 하기의 가출원된 미국 특허 출원의 이익을 주장한다. 본원에 참조로 인용되어 있으며, 2016년 11월 29일자로 "자가 정렬 스페이서와 그 제조 방법(Self-Aligned Spacers and Method Forming Same)"란 제목으로 출원된 미국 가특허 출원 제62/427,377호.This application claims the benefit of the following provisional U.S. patent application. U.S. Provisional Patent Application No. 62 / 427,377, filed November 29, 2016, entitled " Self-Aligned Spacers and Method Forming Same ", which is incorporated herein by reference.

집적 회로의 크기가 점점 더 소형화됨에 따라, 개별 형성 프로세스들도 또한 점점 더 어려워지고, 종래에는 문제가 발생하지 않았던 곳에서 문제가 발생할 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET)의 형성에서는, 금속 게이트와 인접 소스 및 드레인 영역이 서로 전기적으로 단락될 수 있다. 금속 게이트의 콘택 플러그는 또한 인접 소스 및 드레인 영역의 콘택 플러그에 단락될 수 있다.As the size of integrated circuits becomes smaller and smaller, individual forming processes are also becoming increasingly difficult, and problems may arise where there have been no problems in the past. For example, in the formation of a fin field effect transistor (FinFET), the metal gate and the adjacent source and drain regions can be electrically shorted to each other. The contact plug of the metal gate may also be shorted to the contact plug of the adjacent source and drain regions.

본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 주목해야 할 필요가 있다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 25는 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들의 단면도를 도시한다.
도 26은 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성하는 프로세스 흐름을 보여준다.Embodiments of the present invention are best understood by reading the following detailed description in conjunction with the accompanying drawings. It should be noted that, in accordance with standard practice in the industry, the various features are not drawn to scale. Indeed, the dimensions of the various features may be increased or decreased arbitrarily for clarity of explanation.
1 to 25 illustrate cross-sectional views of intermediate steps in forming a top interconnect structure with a transistor in accordance with some embodiments.
Figure 26 shows a process flow for forming a top interconnect structure with transistors in accordance with some embodiments.

이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.The following disclosure provides a number of different embodiments, or embodiments, that implement various features of the present invention. Specific embodiments of components and arrangement that outline the subject matter are described below. Of course, these specific embodiments are by way of example only and are not intended to be limiting. For example, in the following description, forming the first feature on or on the second feature may include embodiments in which the first feature and the second feature are formed in direct contact, and the first feature and the second feature Embodiments in which additional features may be formed between the first feature and the second feature such that they are not in direct contact may also be included. In addition, the present disclosure may repeat the reference numerals and / or characters in various embodiments. Such repetition is for the sake of simplicity, and does not indicate the relationship between the various embodiments and / or configurations that are discussed in nature.

또한, "하위", "밑", "하부", "상위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.It will also be appreciated that space-related terms such as "lower," "lower," "lower," "upper," "upper," and the like, Quot;) < / RTI > for convenience of description. These space-related terms are intended to encompass the various orientations of the device during use or operation as well as the orientations shown in the figures. The device may be oriented differently (rotated 90 degrees or in other orientations), so that the space-related description phrases used herein can be similarly interpreted.

트랜지스터와 그 상위 상호접속 구조 및 이를 형성하는 방법이, 다양한 예시적인 실시형태들에 따라 제공된다. 일부 실시형태들에 따라, 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들이 예시되어 있다. 몇몇 실시형태의 몇몇 변형들이 거론되어 있다. 다양한 도면들 및 예시적인 실시형태들에 걸쳐서, 유사한 참조 번호는 유사한 요소를 나타내는데 이용된다.Transistors and their upper interconnect structures and methods for forming them are provided in accordance with various exemplary embodiments. In accordance with some embodiments, intermediate steps in forming an upper interconnect structure with a transistor are illustrated. Several variations of some embodiments have been discussed. Throughout the various drawings and the exemplary embodiments, like reference numerals are used to denote like elements.

도 1 내지 도 25는 본원의 일부 실시형태들에 따라 트랜지스터와 상위 상호접속 구조를 형성함에 있어서의 중간 단계들의 단면도를 도시한다. 도 1 내지 도 25에 도시된 단계들은 또한, 도 26에 도시된 프로세스 흐름(200)에 개략적으로 반영되어 있다. 예시적인 실시형태들은 핀 전계 효과 트랜지스터(FinFET)의 형성을 예로서 사용한다. 본원의 구조 및 형성 방법은 평면 트랜지스터 및 각각의 콘택 플러그에 용이하게 적용 가능한 것으로 인식된다.1 to 25 illustrate cross-sectional views of intermediate steps in forming an upper interconnect structure with transistors in accordance with some embodiments of the present disclosure. The steps shown in Figs. 1 to 25 are also schematically reflected in the process flow 200 shown in Fig. Exemplary embodiments use the formation of a fin field effect transistor (FinFET) as an example. It is recognized that the structure and method of formation herein are readily applicable to planar transistors and respective contact plugs.

도 1을 참조해 보면, 반도체 웨이퍼(2)의 일부인 반도체 기판(20) 상에 촉기 구조가 형성된다. 본원의 일부 실시형태들에 따르면, 반도체 기판(20)은 결정질 실리콘으로 형성된다. 탄소, 게르마늄, 갈륨, 붕소, 비소, 질소, 인듐, 인 및/또는 등과 같은 통상적으로 사용되는 다른 물질도 또한 반도체 기판(20)에 포함될 수 있다. 또한, 반도체 기판(20)은 Ⅲ-Ⅴ족 화합물 반도체 또는 실리콘 게르마늄을 포함하는 화합물 반도체 기판일 수 있다.Referring to FIG. 1, a pneumatic structure is formed on a semiconductor substrate 20, which is a part of the semiconductor wafer 2. According to some embodiments herein, the semiconductor substrate 20 is formed of crystalline silicon. Other commonly used materials such as carbon, germanium, gallium, boron, arsenic, nitrogen, indium, phosphorus, and / or the like may also be included in the semiconductor substrate 20. Further, the semiconductor substrate 20 may be a compound semiconductor substrate containing a III-V group compound semiconductor or silicon germanium.

본원의 일부 실시형태들에 따르면, 초기 구조는 반도체 핀(22)에 기초하여 형성된 FinFET의 일부분으로서, 반도체 핀(22)의 양측에 있는 STI(Shallow Trench Isolation) 영역(도시 생략)의 상단면보다 높게 돌출되는 FinFET의 일부분을 포함한다. 선 21은 STI 영역의 상단면의 레벨을 보여주기 위해 도시되어 있고, 반도체 핀(22)은 선 21보다 높다.According to some embodiments of the present disclosure, the initial structure is a portion of the FinFET formed based on the semiconductor fin 22, and is higher than the top surface of a shallow trench isolation (STI) region (not shown) on either side of the semiconductor fin 22 And includes a part of the protruding FinFET. Line 21 is shown to show the level of the top surface of the STI region, and semiconductor pin 22 is higher than line 21.

게이트 스택(32)은 반도체 핀(22) 상에 형성되고, 반도체 핀(22)의 상단면과 측벽 상에서 연장되는 부분을 갖는다. 본원의 일부 실시형태들에 따르면, 게이트 스택(32)은, 더미 게이트 스택(도시 생략)을 형성한 후, 더미 게이트 스택을 대체 게이트로 대체함으로써 형성되는 대체 게이트 스택이다. 게이트 스택(32)은, 반도체 핀(22)의 상단면과 측벽에 접촉하는 계면 산화물 층(26), 계면 산화물 층(26)의 위에 있는 게이트 유전체(28), 및 게이트 유전체(28)의 위에 있는 게이트 전극(30)을 포함할 수 있다. 복수의 후속 프로세스에서 게이트 스택(32)을 보호하기 위해, 하드 마스크(34)가 게이트 전극(30) 위에 형성된다. 하드 마스크(34)는 또한 게이트 스택의 일부분으로서 고려될 수 있다. 계면 산화물 층(26)은 반도체 핀(22)의 표면 층을 열 산화시킴으로써 형성될 수 있다. 게이트 유전체(28)는 산화규소, 질화규소, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물 등과 같은 하이-k 유전체 물질(들), 이들의 조합, 또는 이들의 다중 층으로 형성될 수 있다. 게이트 전극(30)은, 예를 들어 코발트, 알루미늄, 질화티탄, 질화탄탈, 텅스텐, 질화텅스텐, 탄화탄탈, 질화탄탈규소 등을 포함하는 금속 게이트일 수 있고, 서로 다른 재료들의 복수의 층을 포함할 수 있다. 각각의 트랜지스터가 P형 금속 산화막 반도체(PMOS) 트랜지스터인지 또는 N형 금속 산화막 반도체(NMOS) 트랜지스터인지에 따라, 게이트 전극(30)의 재료는 각각의 MOS 트랜지스터에 적합한 일 함수를 갖도록 선택될 수 있다.The gate stack 32 is formed on the semiconductor fin 22 and has a portion extending over the top surface and sidewalls of the semiconductor fin 22. According to some embodiments of the present disclosure, the gate stack 32 is a replacement gate stack formed by forming a dummy gate stack (not shown) and then replacing the dummy gate stack with a replacement gate. The gate stack 32 includes an interfacial oxide layer 26 in contact with the top surface and sidewalls of the semiconductor fin 22, a gate dielectric 28 overlying the interfacial oxide layer 26, (Not shown). A hard mask 34 is formed over the gate electrode 30 to protect the gate stack 32 in a plurality of subsequent processes. The hard mask 34 may also be considered as part of the gate stack. The interfacial oxide layer 26 may be formed by thermally oxidizing the surface layer of the semiconductor fin 22. The gate dielectric 28 may be formed of a high-k dielectric material (s) such as silicon oxide, silicon nitride, hafnium oxide, lanthanum oxide, aluminum oxide, etc., combinations thereof, or multiple layers thereof. The gate electrode 30 may be a metal gate including, for example, cobalt, aluminum, titanium nitride, tantalum nitride, tungsten, tungsten nitride, tantalum carbide, silicon tantalum nitride, can do. Depending on whether each transistor is a P-type metal oxide semiconductor (PMOS) transistor or an N-type metal oxide semiconductor (NMOS) transistor, the material of the gate electrode 30 can be selected to have a work function suitable for each MOS transistor .

게이트 스페이서(36)가 게이트 스택(32)의 측벽 및 하드 마스크(34) 상에 형성된다. 본원의 일부 실시형태에 따르면, 게이트 스페이서(36)는 복수의 층, 예를 들어 층(36A) 및 층(36B)을 포함한다. 도시되어 있지는 않지만, 게이트 스페이서(36)에는 더 많은 층들이 포함될 수 있다. 게이트 스페이서(36)의 재료는 산화규소, 질화규소, 산질화규소, 탄화-산질화규소 및/또는 등을 포함한다. 층(36A, 36B)은 서로 다른 요소를 포함할 수 있고, 예를 들어 어느 한 층은 산화규소로 형성되며 다른 층은 질화규소로 형성된다. 대안적으로, 층(36A, 36B)은 동일한 요소(예를 들어, 규소 및 질소)를 서로 다른 조성으로 (서로 다른 비율로) 포함한다. 일부 실시형태들에 따르면, 게이트 스페이서(36)는 반도체 핀(22)의 상단면 및 측벽과 접촉해 있을 수 있다.A gate spacer 36 is formed on the side wall of the gate stack 32 and the hard mask 34. According to some embodiments of the present disclosure, the gate spacer 36 includes a plurality of layers, e.g., a layer 36A and a layer 36B. Although not shown, more layers may be included in the gate spacer 36. The material of the gate spacer 36 includes silicon oxide, silicon nitride, silicon oxynitride, carbonitride-silicon nitride and / or the like. The layers 36A and 36B may comprise different elements, for example, one layer is formed of silicon oxide and the other layer is formed of silicon nitride. Alternatively, layers 36A and 36B contain the same elements (e.g., silicon and nitrogen) in different compositions (in different ratios). According to some embodiments, the gate spacer 36 may be in contact with the top surface and the sidewalls of the semiconductor fin 22.

접촉 에칭 정지 층(CESL)(38)은 기판(20)을 덮도록 형성되고, 게이트 스페이서(36)의 측벽 상에서 연장될 수 있다. 본원의 일부 실시형태들에 따르면, CESL(38)은 질화규소, 탄화규소, 또는 다른 유전체 물질로 형성된다. 층간 유전체(ILD)(40)는 CESL(38)과 게이트 스택(32)의 위에 형성된다. ILD(40)는, 복수의 ILD에서 최저 ILD이므로, 이하에서 ILD0이라 한다. ILD0(40)는 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소-도핑 포스포-실리케이트 글래스(BPSG), 테트라 에틸 오르소 실리케이트(TEOS) 산화물 등과 같은 산화물로 형성될 수 있다. 상기 형성에는, 예를 들어 화학적 기상 증착(CVD), 유동성 CVD(FCVD), 스핀-온 코팅 등이 포함될 수 있다. 하드 마스크 층(34), 게이트 스페이서(36), CESL(38) 및 ILD0(40)의 상단면을 서로 동일 평면 상에 있도록 평평하게 하기 위해, 화학적 기계적 연마(CMP) 등과 같은 평탄화가 수행될 수 있다.A contact etch stop layer (CESL) 38 is formed to cover the substrate 20 and may extend over the sidewalls of the gate spacers 36. According to some embodiments of the present disclosure, the CESL 38 is formed of silicon nitride, silicon carbide, or other dielectric material. An interlevel dielectric (ILD) 40 is formed over the CESL 38 and the gate stack 32. Since ILD 40 is the lowest ILD in a plurality of ILDs, it is hereinafter referred to as ILDO. ILDO 40 may be formed of an oxide such as phospho-silicate glass (PSG), boro-silicate glass (BSG), boron-doped phospho-silicate glass (BPSG), tetraethylorthosilicate (TEOS) have. Such formation may include, for example, chemical vapor deposition (CVD), fluidized CVD (FCVD), spin-on coating, and the like. Planarization such as chemical mechanical polishing (CMP) or the like may be performed to flatten the top surfaces of the hard mask layer 34, the gate spacers 36, the CESL 38 and the ILDO 40 to be coplanar with each other have.

적어도 소스/드레인 영역(42)의 하측 부분이 반도체 기판(20) 내로 연장되어 있는, 소스 및 드레인 영역(이하에서는 소스/드레인 영역이라 함)(42)이 형성된다. 본원의 일부 실시형태들에 따르면, 소스/드레인 영역(42)은, 각각의 트랜지스터가 p형 트랜지스터인지 또는 n형 트랜지스터인지에 따라, p형 또는 n형 불순물을 포함한다. 소스/드레인 영역(42)은, 각각의 트랜지스터가 n형 MOS 트랜지스터인 경우에는 SiP를 포함할 수 있고, 또는 각각의 트랜지스터가 p형 MOS 트랜지스터인 경우에는 SiGe를 포함할 수 있다. 소스/드레인 영역(42)의 형성은, 리세스를 형성하도록 반도체 핀(22)을 에칭하는 단계와, 상기 리세스 내에 소스/드레인 영역(42)을 에피택셜 성장시키는 단계를 포함할 수 있다. p형 트랜지스터가 형성되는 경우에는, 에피택시 영역(42)에 붕소 또는 인듐 등과 같은 p형 불순물이 도핑될 수 있다. n형 트랜지스터가 형성되는 경우에는, 에피택시 영역(42)에 인 등과 같은 n형 불순물이 도핑될 수 있다. p형 또는 n형 불순물은, 에피택시가 수행될 때에 현장 도핑될 수 있거나, 및/또는 에피택시 이후에 주입될 수 있다.Source and drain regions (hereinafter referred to as source / drain regions) 42, in which at least a lower portion of the source / drain region 42 extends into the semiconductor substrate 20, are formed. According to some embodiments of the present disclosure, the source / drain regions 42 include p-type or n-type impurities, depending on whether each transistor is a p-type transistor or an n-type transistor. The source / drain regions 42 may include SiP when each transistor is an n-type MOS transistor, or SiGe when each transistor is a p-type MOS transistor. The formation of the source / drain region 42 may include etching the semiconductor fin 22 to form a recess and epitaxially growing the source / drain region 42 within the recess. When a p-type transistor is formed, the epitaxial region 42 may be doped with a p-type impurity such as boron or indium. When the n-type transistor is formed, the n-type impurity such as phosphorus can be doped into the epitaxial region 42. The p-type or n-type impurity may be doped in-situ when epitaxy is performed, and / or may be implanted after epitaxy.

도 2 내지 도 6은 하측 소스/드레인 콘택 플러그의 형성을 보여준다. 본원의 일부 실시형태들에 따르면, 도 2에 도시된 바와 같이, 희생 유전체 층(46)이 형성된 후, 포토 레지스트(48)가 도포 및 패터닝된다. 본원의 대안적인 실시형태들에 따르면, 희생 유전체 층(46)의 형성이 생략된다. 패터닝된 포토 레지스트(48)는 단일 층 포토 레지스트일 수 있거나, 또는 2개의 포토 레지스트와 상기 2개의 포토 레지스트를 분리하는 무기 층을 포함하는 3층 포토 레지스트일 수 있다. 이어서, 접촉 개구(50)를 형성하도록, 희생 유전체 층(46), ILD0(40) 및 CESL(38)이 에칭된다. 그 후에, 소스/드레인 실리사이드 영역(52)이, 예를 들어 자가-정렬 실리사이드화 프로세스를 통해 형성된다. 그 후에, 포토 레지스트(48)가 제거된다.Figures 2 to 6 show the formation of the lower source / drain contact plug. According to some embodiments of the present disclosure, as shown in FIG. 2, after the sacrificial dielectric layer 46 is formed, a photoresist 48 is applied and patterned. According to alternative embodiments herein, the formation of sacrificial dielectric layer 46 is omitted. The patterned photoresist 48 may be a single layer photoresist or a three layer photoresist comprising an inorganic layer separating the two photoresists and the two photoresists. The sacrificial dielectric layer 46, ILDO 40, and CESL 38 are then etched to form a contact opening 50. Thereafter, the source / drain silicide regions 52 are formed, for example, through a self-aligned silicidation process. Thereafter, the photoresist 48 is removed.

소스/드레인 접촉 개구(50)는 단일 리소그래피 프로세스에서 형성될 수 있거나, 또는 2개의 리소그래피 프로세스를 포함하는 더블 패터닝 프로세스에서 형성될 수 있고, 대체 게이트 스택(32)의 좌측에 있는 소스/드레인 접촉 개구(50)의 패턴은 제1 리소그래피 마스크(도시 생략)에 있으며, 대체 게이트 스택(32)의 우측에 있는 소스/드레인 접촉 개구(50)의 패턴은 제2 리소그래피 마스크(도시 생략)에 있는 것으로 인식된다.The source / drain contact openings 50 may be formed in a single lithography process, or may be formed in a double patterning process that includes two lithographic processes, and the source / drain contact openings 50 on the left side of the alternate gate stack 32 The pattern of the source / drain contact openings 50 on the right side of the alternate gate stack 32 is in a second lithography mask (not shown) do.

도 3을 참조해 보면, 유전체 스페이서 층(54)이 성막된다. 유전체 스페이서 층(54)은 SiN, SiCN, SiC, AlON, HfOx 등과 같은 유전체 물질로 형성될 수 있다. 유전체 스페이서 층(55)은 원자층 증착(ALD), 화학적 기상 증착(CVD) 등과 같은 등각 증착법을 이용하여 형성된다. 따라서, 유전체 스페이서 층(54)은 개구(50) 내로 연장되고, 유전체 스페이서 층(54)의 수직 부분의 두께는 수평 부분의 두께와 실질적으로 동일하다.Referring to FIG. 3, a dielectric spacer layer 54 is deposited. The dielectric spacer layer 54 may be formed of a dielectric material such as SiN, SiCN, SiC, AlON, HfOx, or the like. The dielectric spacer layer 55 is formed using conformal deposition techniques such as atomic layer deposition (ALD), chemical vapor deposition (CVD), and the like. Thus, the dielectric spacer layer 54 extends into the opening 50, and the thickness of the vertical portion of the dielectric spacer layer 54 is substantially equal to the thickness of the horizontal portion.

도 4를 참조해 보면, 유전체 스페이서 층(54)의 수평 부분을 제거하도록 이방성 에칭이 수행되어, 접촉 개구(50) 내에는 유전체 스페이서 층(54)의 수직 부분이 남겨진다. 본 명세서 전반에 걸쳐, 남아 있는 수직 부분을 콘택 스페이서(56)라 한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 202로 나타내어져 있다. 웨이퍼(2)의 평면도에서, 콘택 스페이서(56)는 각각의 접촉 개구(50)를 에워싸고 있는 링을 형성한다. 콘택 스페이서의 내측 에지의 상단 부분은 테이퍼질 수 있고, 또한 곡선형을 이루게 되어, 곡선형의 내측 에지가 접촉 개구(50)에 면하고 있을 수 있다. 내측 에지의 하측 부분은 실질적으로 직선형일 수 있다.4, an anisotropic etch is performed to remove the horizontal portion of the dielectric spacer layer 54 leaving a vertical portion of the dielectric spacer layer 54 within the contact opening 50. [ Throughout this specification, the remaining vertical portions are referred to as contact spacers 56. This individual step is represented by step 202 in the process flow shown in Fig. In a top view of the wafer 2, a contact spacer 56 forms a ring surrounding each contact opening 50. The upper portion of the inner edge of the contact spacer may be tapered and may also be curved so that the curved inner edge faces the contact opening 50. The lower portion of the inner edge may be substantially straight.

이어서, 도 5에 도시된 바와 같이, 접촉 개구(50)에 전도성 재료(들)(58)가 충전된다. 전도성 재료의 상단면은 희생 유전체 층(46)의 상단면보다 높다. 도 6은 ILD0(40)의 위에 있는 전도성 재료(들)(58)의 부분들이 제거되는, 평탄화 프로세스를 보여준다. 또한, 희생 유전체 층(46)은, 만약 형성되어 있다면, 평탄화 프로세스에서 제거된다. 남아 있는 전도성 재료(들)(58)의 부분은 소스/드레인 콘택 플러그(60)이다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 204로 나타내어져 있다. 본원의 일부 실시형태들에 따르면, 각각의 소스/드레인 콘택 플러그(60)는 티타늄, 질화티타늄, 탄탈, 또는 질화탄탈로 형성된 전도성 배리어 층과, 확산 배리어 층의 위에 있는 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함한다. 본원의 대안적인 실시형태들에 다르면, 콘택 플러그(60)는 텅스텐 등과 같은 균질한 재료 또는 합금으로 이루어진 단일 층으로 형성된다. 일부 실시형태들에 따르면, 콘택 플러그(60)의 상단면은 ILD0(40) 및 하드 마스크(34)의 상단면과 동일 평면 상에 있을 수 있다.The contact opening 50 is then filled with conductive material (s) 58, as shown in Fig. The top surface of the conductive material is higher than the top surface of the sacrificial dielectric layer 46. 6 shows a planarization process in which portions of the conductive material (s) 58 above ILDO 40 are removed. Also, the sacrificial dielectric layer 46, if formed, is removed in the planarization process. The remaining portion of the conductive material (s) 58 is the source / drain contact plug 60. This individual step is shown in step 204 in the process flow shown in FIG. According to some embodiments herein, each source / drain contact plug 60 includes a conductive barrier layer formed of titanium, titanium nitride, tantalum, or tantalum nitride, and a conductive barrier layer formed of tungsten, aluminum, Metal. In accordance with alternative embodiments herein, the contact plugs 60 are formed as a single layer of homogeneous material or alloy such as tungsten or the like. According to some embodiments, the top surface of the contact plug 60 may be coplanar with the top surface of the ILDO 40 and the hard mask 34.

도 7 내지 도 12는 상측 소스/드레인 콘택 플러그의 형성을 보여준다. 도 7을 참조해 보면, 에칭 정지 층(62)이 형성된 후, ILD(64)가 형성된다. 본 명세서 전반에 걸쳐, ILD(64)를 대안적으로 ILD1이라 한다. 에칭 정지 층(62)은 또한 탄화규소, 산질화규소, 탄질화규소, 이들의 조합, 또는 이들의 복합 층으로 형성될 수 있다. 에칭 정지 층(62)은 CVD, 플라즈마 강화 화학적 기상 증착(PECVD), ALD 등과 같은 성막 방법을 이용하여 형성될 수 있다. ILD1(64)은 PSG, BSG, BPSG, 불소-도핑 실리콘 유리(FSG), TEOS, 또는 다른 비다공성 로우-k 유전체 물질로부터 선택되는 재료를 포함할 수 있다. ILD1(64)은 스핀 코팅, FCVD 등을 이용하여 형성될 수 있거나, 또는 CVD, PECVD, 저압 화학적 기상 증착(LPCVD) 등과 같은 성막 방법을 이용하여 형성될 수 있다.Figures 7 to 12 show the formation of the upper source / drain contact plug. Referring to FIG. 7, after the etch stop layer 62 is formed, the ILD 64 is formed. Throughout this specification, ILD 64 is alternatively referred to as ILD1. The etch stop layer 62 may also be formed of silicon carbide, silicon oxynitride, silicon carbide, combinations thereof, or a composite layer thereof. The etch stop layer 62 may be formed using a deposition method such as CVD, plasma enhanced chemical vapor deposition (PECVD), ALD, and the like. ILD1 64 may comprise a material selected from PSG, BSG, BPSG, fluorine-doped silicon glass (FSG), TEOS, or other nonporous low-k dielectric materials. ILD1 64 may be formed using spin coating, FCVD, or the like, or may be formed using a deposition method such as CVD, PECVD, low pressure chemical vapor deposition (LPCVD), or the like.

도 8은, 에칭을 통해 형성되는 개구(66)의 형성을 보여준다. 이어서, 도 9를 참조해 보면, 유전체 스페이서 층(68)이 성막을 통해 형성되고, 예를 들어 수평 부분과 수직 부분의 두께의 차이가 수평 부분의 두께의 약 10%보다 작은, 등각 층 또는 실질적인 등각 층으로서 형성된다. 성막은 ALD, CVD 등을 통해 달성될 수 있다. 유전체 스페이서 층(68)은 SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, HfOx, 이들의 조합, 및/또는 이들의 다중 층으로부터 선택된 유전체 물질로 형성될 수 있다.Figure 8 shows the formation of openings 66 formed through etching. 9, a dielectric spacer layer 68 is formed through the deposition, for example, the difference in thickness between the horizontal portion and the vertical portion is less than about 10% of the thickness of the horizontal portion, Is formed as an isotropic layer. Deposition can be achieved through ALD, CVD, and the like. The dielectric spacer layer 68 may be formed of a dielectric material selected from SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, HfOx, combinations thereof, and / or multiple layers thereof.

도 10은 유전체 스페이서 층(68)의 수평 부분을 제거하여, 도 10에 도시된 바와 같은 콘택 스페이서(70)를 형성하는, 이방성 에칭을 보여준다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 206로 나타내어져 있다. 유전체 스페이서 층(68)(도 9)의 이방성 에칭으로 인해, 남아 있는 개구(66)는 상단의 폭(W1)과 하단의 폭(W2)을 가질 수 있는데, 비 W1/W2는 약 1.0 내지 약 2.0의 범위일 수 있다. 콘택 스페이서(70)의 내측 에지의 상단 부분은 테이퍼질 수 있고, 또한 곡선형을 이루게 되어, 곡선형의 부분들이 개구(66)에 면하고 있을 수 있다. 콘택 스페이서(70)의 하측 부분은 개구(66)에 면하는 실질적으로 직선형인 에지를 가질 수 있다. 또, 웨이퍼(2)의 평면도에서, 콘택 스페이서(70)는 각각의 개구(66)를 에워싸는 링이다.10 shows an anisotropic etch that removes the horizontal portion of dielectric spacer layer 68 to form contact spacers 70 as shown in FIG. This individual step is shown in step 206 in the process flow shown in Fig. The remaining openings 66 may have a width W1 at the top and a width W2 at the bottom due to anisotropic etching of the dielectric spacer layer 68 (Figure 9), wherein the ratio W1 / W2 is between about 1.0 and about 2.0 < / RTI > The upper portion of the inner edge of the contact spacer 70 may be tapered and may also be curved so that the curved portions face the opening 66. The lower portion of the contact spacer 70 may have a substantially straight edge facing the opening 66. In the plan view of the wafer 2, the contact spacer 70 is a ring surrounding each opening 66.

이어서, 도 11에 도시된 바와 같이, 접촉 개구(66)에 전도성 재료(들)(72)가 충전된다. 그 후에, ILD1(64)의 위에 있는 전도성 재료(들)(72)의 부분들이 제거되는, 평탄화 프로세스(예를 들어, CMP)가 수행된다. 남아 있는 전도성 재료(들)(72)의 부분은 평탄화 이후에 남게 되며, 이를 도 12에 도시된 바와 같이 상측 소스/드레인 콘택 플러그(74)라 한다. 본원의 일부 실시형태들에 따르면, 콘택 스페이서(70)의 테이퍼진 상단 부분은 평탄화에서 제거되고, 남아 있는 콘택 스페이서(70)는 콘택 플러그(74)에 접촉하는 실질적으로 직선형인 내측 에지를 갖는다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 208로 나타내어져 있다.The contact opening 66 is then filled with a conductive material (s) 72, as shown in Fig. Thereafter, a planarization process (e.g., CMP) is performed in which portions of the conductive material (s) 72 above ILD1 64 are removed. The remaining portion of the conductive material (s) 72 remains after planarization and is referred to as the upper source / drain contact plug 74 as shown in FIG. The tapered top portion of the contact spacer 70 is removed from the planarization and the remaining contact spacers 70 have a substantially straight inner edge that contacts the contact plugs 74. In accordance with some embodiments of the present disclosure, This individual step is represented by step 208 in the process flow shown in FIG.

본원의 대안적인 실시형태들에 따르면, 콘택 스페이서(70)의 테이퍼진 상단 부분은 평탄화 이후에 남아 있는 부분(도시 생략)을 갖고, 남아 있는 콘택 스페이서(70)의 내측 에지는 (도 11에 도시된 바와 같이) 콘택 플러그(74)와 물리적으로 접촉하는 곡선형 상단 부분을 갖는다. 본원의 일부 실시형태들에 따르면, 상측 소스/드레인 콘택 플러그(74)의 재료는 소스/드레인 콘택 플러그(60)의 재료와 유사하다. 예를 들어, 소스/드레인 콘택 플러그(74)는 전도성 배리어 층과, 확산 배리어 층의 위에 있는 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다.According to alternative embodiments of the present disclosure, the tapered top portion of the contact spacer 70 has a remaining portion (not shown) after planarization, and the inner edge of the remaining contact spacer 70 Has a curved top portion that is in physical contact with the contact plug 74 (as shown in FIG. According to some embodiments of the invention, the material of the upper source / drain contact plug 74 is similar to that of the source / drain contact plug 60. For example, the source / drain contact plug 74 may comprise a conductive barrier layer and a metal such as tungsten, aluminum, copper, etc. on top of the diffusion barrier layer.

도 13 내지 도 20은 게이트 콘택 플러그와 추가적인 소스/드레인 콘택 플러그의 형성을 보여준다. 본원의 일부 실시형태들에 따르면, 도 13에 도시된 바와 같이, 본원의 일부 실시형태들에 따라 에칭 정지 층(76)이 형성된 후, 유전체 층(78)이 형성되는데, 본 명세서 전반에 걸쳐, 이 유전체 층을 ILD2(78)라 할 수 있다. 본원의 대안적인 실시형태들에 따르면, 에칭 정지 층(76)이 형성되지 않고, 유전체 층(78)이 ILD1(64)과 접촉해 있다. 따라서, 에칭 정지 층(76)은 형성될 수도 있고 혹은 형성되지 않을 수도 있다는 것을 나타내기 위해 점선을 이용하여 도시되어 있다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(76)과 유전체 층(78)은 에칭 정지 층(62)과 유전체 층(64)의 후보 재료들의 그룹과 동일한 그룹으로부터 각각 선택된 재료로 형성된다. 본원의 대안적인 실시형태들에 따르면, 유전체 층(78)은 로우-k 유전체 물질로 형성되는데, 이 로우-k 유전체 물질은 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(HSQ), 메틸실세스퀴옥산(MSQ) 등으로 형성될 수 있다.Figures 13-20 illustrate the formation of gate contact plugs and additional source / drain contact plugs. 13, after an etch stop layer 76 is formed in accordance with some embodiments of the present disclosure, a dielectric layer 78 is formed, throughout this specification, This dielectric layer can be referred to as ILD2 (78). According to alternative embodiments herein, the etch stop layer 76 is not formed and the dielectric layer 78 is in contact with the ILDl 64. Thus, the etch stop layer 76 is shown using dotted lines to indicate that it may or may not be formed. The etch stop layer 76 and the dielectric layer 78 are formed of a material selected from the same group as the etch stop layer 62 and the group of candidate materials of the dielectric layer 64. In some embodiments, According to alternative embodiments herein, the dielectric layer 78 is formed of a low-k dielectric material that includes a carbon-containing low-k dielectric material, hydrogen silsesquioxane (HSQ), methyl Silsesquioxane (MSQ), or the like.

도 14를 참조해 보면, 층(78, 76, 64, 62)을 관통 에칭하여 게이트 접촉 개구(82)를 형성하도록, 패터닝된 리소그래피 마스크(80)를 사용하여, 포토 리소그래피 프로세스가 수행된다. 리소그래피 마스크(80)는 포토 레지스트로 형성된 하위 층(80A)과, 무기 물질로 형성된 중간 층(80B), 그리고 다른 포토 레지스트로 형성된 상위 층(80C)을 포함할 수 있다. 그 후에, 게이트 접촉 개구(82)가 양 게이트 스페이서(36) 사이의 공간 내로 연장되도록, 하드 마스크(34)(도 13)의 노출된 부분이 제거된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 210로 나타내어져 있다. 본원의 일부 실시형태들에 따르면, 게이트 접촉 개구(82)의 형성은 이방성 에칭을 포함한다. 게이트 스페이서(36)의 측벽은 게이트 접촉 개구(82)에 노출될 수 있다. 에칭제가 게이트 스페이서(36)를 공격하지 않고, 이에 따라 노출된 게이트 스페이서(36)가 에칭되지 않도록, 에칭제가 선택될 수 있다. 본원의 대안적인 실시형태들에 따르면, 게이트 접촉 개구(82)가 하드 마스크(34)보다 좁아서, 하드 마스크(34)의 일부 에지 부분(도시 생략)이 게이트 접촉 개구(82)의 일측 또는 양측에 남게 된다. 도 14는 중간 층(80B)과 상위 층(80C)을 도시하지만, 실제로, 게이트 접촉 개구(82)가 형성되는 시점에, 중간 층(80B)과 상위 층(80C)은 이미 소모되어 있을 수 있다. 그 후에, 남아 있는 리소그래피 마스크(80)가 제거되고, 결과적으로 얻어지는 웨이퍼(2)가 도 15에 도시되어 있다.14, a photolithography process is performed using patterned lithography mask 80 to etch through layers 78, 76, 64 and 62 to form gate contact openings 82. As shown in FIG. The lithography mask 80 may include a lower layer 80A formed of a photoresist, an intermediate layer 80B formed of an inorganic material, and an upper layer 80C formed of another photoresist. Thereafter, the exposed portions of the hard mask 34 (FIG. 13) are removed so that the gate contact openings 82 extend into the space between both gate spacers 36. This individual step is shown in step 210 in the process flow shown in FIG. According to some embodiments herein, the formation of the gate contact opening 82 includes anisotropic etching. The sidewalls of the gate spacers 36 may be exposed to the gate contact openings 82. The etchant may be selected such that the etchant does not attack the gate spacer 36 and thus the exposed gate spacer 36 is not etched. The gate contact opening 82 is narrower than the hard mask 34 such that a portion of the edge of the hard mask 34 (not shown) is exposed to one or both sides of the gate contact opening 82. [ It remains. 14 shows the intermediate layer 80B and the upper layer 80C but actually the intermediate layer 80B and the upper layer 80C may already be consumed at the time when the gate contact opening 82 is formed . Thereafter, the remaining lithography mask 80 is removed, and the resulting wafer 2 is shown in Fig.

도 16을 참조해 보면, 게이트 접촉 개구(82)(도 15) 내로 연장되는, 다른 패터닝된 리소그래피 마스크(84)가 형성된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 212로 나타내어져 있다. 층(78, 76)을 더 에칭하여 소스/드레인 접촉 개구(86)를 형성하도록, 상기 패터닝된 리소그래피 마스크(84)가 에칭 마스크로서 사용된다. 콘택 플러그(74)와 콘택 스페이서(70)는 접촉 개구(86)를 통해 노출된다. 이와 유사하게, 접촉 개구(86)가 형성될 무렵에는, 리소그래피 마스크(84)의 중간 층과 상위 층은 이미 소모되어 있을 수 있다. 이어서, 남아 있는 리소그래피 마스크(84)가 제거되고, 결과적으로 얻어지는 웨이퍼(2)가 도 17에 도시되어 있다. 16, another patterned lithographic mask 84 is formed that extends into the gate contact opening 82 (Fig. 15). This individual step is indicated in step 212 in the process flow shown in Fig. The patterned lithographic mask 84 is used as an etch mask to further etch the layers 78,76 to form the source / drain contact openings 86. [ The contact plug 74 and the contact spacer 70 are exposed through the contact opening 86. Similarly, by the time contact openings 86 are formed, the intermediate and upper layers of the lithography mask 84 may already be consumed. The remaining lithography mask 84 is then removed and the resulting wafer 2 is shown in Fig.

도 18은 게이트 접촉 개구(82)와 소스/드레인 접촉 개구(86) 내로 연장되는, 유전체 스페이서 층(88)의 형성을 보여준다. 유전체 스페이서 층(88)을 형성하는 방법 및 재료는, 유전체 스페이서 층(68)(도 9)을 형성하는 방법 및 재료의 방법 및 재료의 후보 그룹과 동일한 그룹으로부터 각각 선택될 수 있다. 예를 들어, 유전체 스페이서 층(88)을 형성하기 위한 후보 재료는 SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, 및 HfOx를 포함하지만, 이에 국한되는 것은 아니다. 유전체 스페이서 층(88)은 또한 등각적이거나 실질적으로 등각적일 수 있다. 또한, 유전체 스페이서 층(88)은 게이트 접촉 개구(82)와 소스/드레인 접촉 개구(86) 양자 모두의 안으로 연장된다.Figure 18 shows the formation of a dielectric spacer layer 88 that extends into the gate contact opening 82 and the source / drain contact opening 86. The method and material for forming the dielectric spacer layer 88 may be selected from the same group as the candidate group of methods and materials of the method and materials for forming the dielectric spacer layer 68 (FIG. 9), respectively. For example, candidate materials for forming the dielectric spacer layer 88 include, but are not limited to, SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, and HfOx. The dielectric spacer layer 88 may also be conformal or substantially conformal. The dielectric spacer layer 88 also extends into both the gate contact opening 82 and the source / drain contact opening 86.

이어서, 이방성 에칭이 수행되고, 도 19에 도시된 바와 같이, 남아 있는 유전체 스페이서 층(88)의 부분이 콘택 스페이서(90, 92)를 형성한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 214로 나타내어져 있다. 이어서, 남아 있는 접촉 개구(82, 86)(도 18)를 충전하도록 전도성 재료(94)가 성막된다. 이어서, 평탄화 프로세스가 수행되고, 남아 있는 전도성 재료(94)는 도 20에 도시된 바와 같이 소스/드레인 콘택 플러그(96)와 게이트 콘택 플러그(98)를 형성한다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 216로 나타내어져 있다. 도 15 내지 도 19에 도시된 바와 같이, 콘택 플러그(96, 98)의 형성은 더블 패터닝 프로세스를 이용하여 각각의 접촉 개구(82, 86)(도 17)를 형성하는 것을 포함하여, 접촉 개구(82, 86)는 광 근접 효과를 야기하는 일 없이 서로 가까이 위치하게 될 수 있다. 한편, 제조 비용을 감소시키도록 접촉 개구(82, 86)는 동시에 충전된다.Anisotropic etching is then performed and a portion of the remaining dielectric spacer layer 88 forms contact spacers 90 and 92, as shown in FIG. This individual step is shown in step 214 in the process flow shown in FIG. The conductive material 94 is then deposited to fill the remaining contact openings 82, 86 (Figure 18). A planarization process is then performed and the remaining conductive material 94 forms a source / drain contact plug 96 and a gate contact plug 98 as shown in FIG. This individual step is represented by step 216 in the process flow shown in Fig. The formation of the contact plugs 96 and 98, as shown in Figures 15-19, includes forming the respective contact openings 82,86 (Figure 17) using a double patterning process, 82, 86 can be positioned close to each other without causing optical proximity effects. Meanwhile, the contact openings 82 and 86 are simultaneously charged so as to reduce the manufacturing cost.

도 20은 또한 이웃하는 콘택 플러그(96, 98) 사이의 거리(간격)와 콘택 플러그(96, 98)의 폭을 보여준다. 콘택 플러그(96)의 폭은 W3이고, 콘택 플러그(98)의 폭은 W3'이다. 이웃하는 콘택 플러그(96, 98) 사이의 거리는 S1이다. 본원의 일부 실시형태들에 따르면, 비 S1/W3과 비 S2/W3'은 약 1.0 내지 2.0의 범위이다.Figure 20 also shows the distance (spacing) between neighboring contact plugs 96, 98 and the width of the contact plugs 96, 98. The width of the contact plug 96 is W3 and the width of the contact plug 98 is W3 '. The distance between neighboring contact plugs 96, 98 is S1. According to some embodiments herein, ratio S1 / W3 and ratio S2 / W3 'range from about 1.0 to 2.0.

도 21 내지 도 25는 싱글 다마신 프로세스를 통해, 하측 금속 층[이하에서는 금속 층(1 또는 M1)이라 함]과 상위 비아를 형성하는 것을 보여준다. 도 21을 참조해 보면, 에칭 정지 층(102)과 유전체 층(104)이 형성된다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(102)은 에칭 정지 층(76)의 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 재료로 형성되고, 유전체 층(104)은 3.8 미만의 유전율을 갖는 로우-k 유전체 물질로 형성될 수 있다. 예를 들어, 로우-k 유전체 층(104)은 탄소 함유 로우-k 유전체 물질, HSQ, MSQ 등으로 형성될 수 있다.21 to 25 show forming a lower metal layer (hereinafter referred to as a metal layer 1 or M1) and upper vias through a single damascene process. Referring to FIG. 21, an etch stop layer 102 and a dielectric layer 104 are formed. The etch stop layer 102 is formed of a material selected from the same group as the group of candidate materials of the etch stop layer 76 and the dielectric layer 104 is formed of a material having a dielectric constant of less than 3.8 -k dielectric material. For example, the low-k dielectric layer 104 may be formed of a carbon-containing low-k dielectric material, HSQ, MSQ, or the like.

도 22는 로우-k 유전체 층(104)과 에칭 정지 층(102)을 에칭하여, 콘택 플러그(96, 98)를 노출시키는 것을 포함하는, 트렌치(106)의 형성을 보여준다. 이어서, 도 23에 도시된 바와 같이, 금속 라인(108)과 금속 라인 스페이서(110)가 형성된다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 218로 나타내어져 있다. 이 형성 프로세스는 콘택 스페이서(70) 및 콘택 플러그(74)의 형성과 각각 유사할 수 있어, 이 형성 프로세스의 세부 사항은 여기에 반복 설명되지 않는다. 콘택 스페이서(70)를 형성하기 위한 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 유전체 물질로, 금속 라인 스페이서(110)가 형성될 수 있다. 금속 라인(108)은 전도성 확산 배리어와 상기 전도성 확산 배리어의 위에 있는 구리 함유 금속 재료를 포함할 수 있다.22 shows the formation of trench 106, including etching low-k dielectric layer 104 and etch stop layer 102 to expose contact plugs 96 and 98. Then, as shown in FIG. 23, metal lines 108 and metal line spacers 110 are formed. This individual step is represented by step 218 in the process flow shown in FIG. This forming process may be similar to the formation of the contact spacers 70 and the contact plugs 74, respectively, so the details of this forming process are not repeated here. A metal line spacer 110 may be formed from a dielectric material selected from the same group as the group of candidate materials for forming the contact spacers 70. The metal line 108 may comprise a conductive diffusion barrier and a copper containing metal material on top of the conductive diffusion barrier.

이어서, 다마신 프로세스를 통해 비아가 금속 라인(108)의 위에 형성된다. 도 23을 참조해 보면, 에칭 정지 층(112)과 유전체 층(114)이 형성된다. 본원의 일부 실시형태들에 따르면, 에칭 정지 층(112)은 에칭 정지 층(76, 102)의 후보 재료들의 그룹과 동일한 그룹으로부터 선택된 재료로 형성되고, 유전체 층(114)은 로우-k 유전체 층(104)의 물질과 유사한 로우-k 유전체 물질로 형성될 수 있다. 도 24는 비아 개구(115)와 유전체 층(116)의 형성을 보여주는데, 이 유전체 층은 ALD, CVD 등을 이용하여 성막된 등각 층 또는 실질적으로 등각적인 층이다. 유전체 층(116)은 비아 개구(115) 내로 연장된다.Vias are then formed on the metal line 108 through a damascene process. Referring to FIG. 23, an etch stop layer 112 and a dielectric layer 114 are formed. According to some embodiments herein, the etch stop layer 112 is formed of a material selected from the same group as the group of candidate materials of the etch stop layer 76,102, and the dielectric layer 114 is formed of a low- Lt; / RTI > may be formed of a low-k dielectric material similar to the material of layer 104 of FIG. 24 shows the formation of the via opening 115 and dielectric layer 116, which is an isotropic layer or a substantially conformal layer deposited using ALD, CVD, or the like. The dielectric layer 116 extends into the via opening 115.

도 25는 비아(118)와 비아 스페이서(120)의 형성을 보여준다. 이 개별 단계는, 도 26에 도시된 프로세스 흐름에서 단계 220으로 나타내어져 있다. 이 형성 프로세스는 콘택 스페이서(70) 및 콘택 플러그(74)의 형성과 각각 유사할 수 있어, 이 형성 프로세스의 세부 사항은 여기에 반복 설명되지 않는다. 콘택 스페이서(70)를 형성하기 위한 후보 재료들과 동일한 재료들로부터 선택된 유전체 물질로, 비아 스페이서(120)가 형성될 수 있다. 비아(118)는 전도성 확산 배리어들과 각각의 전도성 확산 배리어의 위에 있는 구리 함유 금속 재료를 포함할 수 있다. 후속 프로세스들에서, 금속 라인(108), 금속 라인 스페이서(110), 비아(118) 및 비아 스페이서(120)를 형성하는 프로세스를 반복하여, (M2, M3, M4, ... Mtop 등과 같은) 상위 금속 라인과 비아를 형성할 수 있다. 상위 금속 라인과 비아는 (도 21 내지 도 25에 도시된 바와 같이) 싱글 다마신 프로세스 또는 듀얼 다마신 프로세스를 이용하여 형성될 수 있어, 각각의 비아 및 금속 라인이 비아 개구 및 트렌치에 각각 충전되기 전에, 유전체 층이 성막되고 이방성으로 에칭된다.Figure 25 shows the formation of vias 118 and via spacers 120. This individual step is represented by step 220 in the process flow shown in FIG. This forming process may be similar to the formation of the contact spacers 70 and the contact plugs 74, respectively, so the details of this forming process are not repeated here. Via spacers 120 may be formed of a dielectric material selected from the same materials as the candidate materials for forming the contact spacers 70. Vias 118 may include conductive diffusion barriers and a copper-containing metal material on top of each conductive diffusion barrier. In subsequent processes, the process of forming the metal line 108, the metal line spacers 110, the vias 118 and the via spacers 120 is repeated to form the metal lines 108, M2, M3, M4, ..., Mtop, Upper metal lines and vias can be formed. The upper metal lines and vias may be formed using a single damascene process or a dual damascene process (as shown in Figures 21-25) such that each via and metal line is filled in the via opening and trench, respectively Prior to this, a dielectric layer is deposited and etched anisotropically.

본 출원의 실시형태들은 몇몇 유익한 특징을 갖는다. 콘택 스페이서, 금속 라인 스페이서, 및/또는 비아 스페이서를 형성함으로써, 오버레이 시프트가 존재하는 경우에, 하위 전도성 피처에 대한 상위 전도성 피처의 전기적 단락을 방지하기 위한 추가적인 유전체 스페이서가 존재한다. 따라서, 프로세스 창이 증가된다.Embodiments of the present application have several beneficial features. By forming the contact spacers, metal line spacers, and / or via spacers, there is an additional dielectric spacer to prevent electrical shorting of the upper conductive features to the lower conductive features, in the presence of an overlay shift. Thus, the process window is increased.

본원의 일부 실시형태들에 따르면, 방법은 하측 소스/드레인 콘택 플러그를 하부 층간 유전체 내에 형성하는 단계를 포함한다. 상기 하측 소스/드레인 콘택 플러그는 트랜지스터의 소스/드레인 영역에 전기적으로 결합된다. 상기 방법은, 층간 유전체를 상기 하측 소스/드레인 콘택 플러그 위에 형성하는 단계를 더 포함한다. 상기 층간 유전체 내에 소스/드레인 접촉 개구가 형성되어, 상기 하측 소스/드레인 콘택 플러그는 상기 소스/드레인 접촉 개구를 통해 노출된다. 유전체 스페이서 층이, 상기 소스/드레인 접촉 개구 내로 연장되는 제1 부분과, 상기 층간 유전체 위에 있는 제2 부분을 구비하도록 형성된다. 이방성 에칭이 상기 유전체 스페이서 층 상에 수행되고, 상기 유전체 스페이서 층의 잔류 수직 부분이 소스/드레인 콘택 스페이서를 형성한다. 상측 소스/드레인 콘택 플러그를 형성하도록 상기 소스/드레인 접촉 개구의 잔류 부분이 충전된다.According to some embodiments of the present disclosure, a method includes forming a lower source / drain contact plug in a lower interlayer dielectric. The lower source / drain contact plug is electrically coupled to the source / drain region of the transistor. The method further includes forming an interlayer dielectric over the lower source / drain contact plug. A source / drain contact opening is formed in the interlevel dielectric such that the lower source / drain contact plug is exposed through the source / drain contact opening. A dielectric spacer layer is formed having a first portion extending into the source / drain contact opening and a second portion overlying the interlevel dielectric. An anisotropic etch is performed on the dielectric spacer layer, and the remaining vertical portion of the dielectric spacer layer forms a source / drain contact spacer. The remaining portion of the source / drain contact opening is filled to form an upper source / drain contact plug.

상기한 실시형태의 방법은, 게이트 접촉 개구를 형성하도록 상기 제1 층간 유전체를 에칭하는 단계; 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계; 상기 게이트 접촉 개구 내로 연장되는 부분을 갖는 제2 스페이서 층을 형성하는 단계; 상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하도록 상기 제2 스페이서 층을 에칭하는 단계; 상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계; 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계; 제2 소스/드레인 접촉 개구를 형성하도록 상기 제2 층간 유전체를 에칭하는 단계로서, 상기 제2 스페이서 층은 상기 제2 소스/드레인 접촉 개구 내로 더 연장되고, 상기 제2 스페이서 층을 에칭하는 단계는, 제2 소스/드레인 콘택 스페이서를 상기 제2 소스/드레인 접촉 개구 내에 형성하는 것인 단계; 및 제2 소스/드레인 콘택 플러그를 상기 제2 소스/드레인 접촉 개구 내에 형성하는 단계를 더 포함할 수 있다.The method of the above embodiment includes: etching the first interlayer dielectric to form a gate contact opening; Etching the hardmask between the gate spacers to extend the gate contact openings between the gate spacers of the transistor; Forming a second spacer layer having a portion extending into the gate contact opening; Etching the second spacer layer to form a gate contact spacer within the gate contact opening; Forming a gate contact plug in the gate contact opening; Forming a second interlayer dielectric over the first interlayer dielectric; Etching the second interlayer dielectric to form a second source / drain contact opening, the second spacer layer further extending into the second source / drain contact opening, and the step of etching the second spacer layer , Forming a second source / drain contact spacer in the second source / drain contact opening; And forming a second source / drain contact plug in the second source / drain contact opening.

상기한 실시형태의 방법은, 상기 제1 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계; 상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계; 상기 제1 로우-k 유전체 층 위에 제2 로우-k 유전체 층을 형성하는 단계; 상기 제2 로우-k 유전체 층 내에 금속 비아를 형성하는 단계로서, 상기 비아는 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 금속 비아를 둘러싸는 유전체 비아 스페이서를 형성하는 단계를 더 포함할 수 있다.The method of the above-described embodiment includes: forming a first low-k dielectric layer on the first interlayer dielectric; Forming a metal line in the first low-k dielectric layer, wherein the metal line is electrically coupled to the source / drain region; Forming a dielectric metal line spacer surrounding the metal line; Forming a second low-k dielectric layer over the first low-k dielectric layer; Forming a metal via in the second row-k dielectric layer, wherein the via is electrically coupled to the source / drain region; And forming dielectric via spacers surrounding the metal vias.

본원의 일부 실시형태들에 따르면, 방법은, 트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 제1 층간 유전체 내에 형성하는 단계; 상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계; 제2 소스/드레인 콘택 플러그를 상기 제2 층간 유전체 내에 형성하는 단계; 상기 제2 층간 유전체 위에 제3 층간 유전체를 형성하는 단계; 및 게이트 접촉 개구를 형성하도록 제2 층간 유전체와 제3 층간 유전체를 에칭하는 단계를 포함한다. 트랜지스터의 게이트 전극이 게이트 접촉 개구에 노출된다. 게이트 접촉 개구 내에 게이트 콘택 스페이서가 형성된다. 상기 게이트 콘택 스페이서는 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통한다. 상기 게이트 접촉 개구 내에 게이트 콘택 플러그가 형성되고, 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있다.According to some embodiments of the present disclosure, a method includes forming a first source / drain contact plug in a first interlayer dielectric that is electrically coupled to a source / drain region of a transistor; Forming a second interlayer dielectric over the first interlayer dielectric; Forming a second source / drain contact plug in the second interlayer dielectric; Forming a third interlayer dielectric over the second interlayer dielectric; And etching the second interlayer dielectric and the third interlayer dielectric to form a gate contact opening. The gate electrode of the transistor is exposed to the gate contact opening. A gate contact spacer is formed in the gate contact opening. The gate contact spacer penetrates the second interlayer dielectric and the third interlayer dielectric. A gate contact plug is formed in the gate contact opening, and the gate contact plug is surrounded by the gate contact spacer.

상기한 실시형태에서, 상기 게이트 콘택 스페이서를 형성하는 단계와 상기 소스/드레인 콘택 스페이서를 형성하는 단계는, 공동 성막 프로세스와 공동 에칭 프로세스를 공유할 수 있다.In the above embodiment, the step of forming the gate contact spacer and the step of forming the source / drain contact spacer may share a cavity forming process and a cavity etching process.

상기한 실시형태의 방법은, 상기 게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭한 후에, 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계를 더 포함할 수 있고, 상기 게이트 콘택 스페이서와 상기 게이트 콘택 플러그는 게이트 스페이서의 상단면보다 낮은 레벨까지 연장되는 것일 수 있다.The method of the above embodiment may further comprise etching the second interlayer dielectric and the third interlayer dielectric to form the gate contact openings and then etching the gate spacers to extend the gate contact openings between the gate spacers of the transistors. Etching the hardmask between the gate contact spacer and the gate contact plug, wherein the gate contact spacer and the gate contact plug extend to a lower level than the top surface of the gate spacer.

상기한 실시형태의 방법은, 상기 제3 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계; 상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계를 더 포함할 수 있다.The method of the above-described embodiment includes: forming a first low-k dielectric layer on the third interlayer dielectric; Forming a metal line in the first low-k dielectric layer, wherein the metal line is electrically coupled to the source / drain region; And forming a dielectric metal line spacer surrounding the metal line.

또한, 상기 제1 로우-k 유전체 층 위에 제2 로우-k 유전체 층을 형성하는 단계; 상기 제2 로우-k 유전체 층 내에 비아를 형성하는 단계로서, 상기 비아는 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및 상기 비아를 둘러싸는 유전체 비아 스페이서를 형성하는 단계를 더 포함할 수 있다.Forming a second low-k dielectric layer over the first low-k dielectric layer; Forming a via in the second row-k dielectric layer, wherein the via is electrically coupled to the source / drain region; And forming dielectric via spacers surrounding the vias.

본원의 일부 실시형태들에 따르면, 디바이스는, 반도체 기판; 상기 반도체 기판 위에 있는 게이트 전극; 상기 게이트 전극의 일측에 있는 소스/드레인 영역; 상기 소스/드레인 영역의 위에 있는 제1 층간 유전체로서, 상기 게이트 전극의 적어도 일부분이 상기 제1 층간 유전체 내에 있는 것인 제1 층간 유전체; 상기 제1 층간 유전체 위에 있는 제2 층간 유전체; 상기 제2 층간 유전체 위에 있는 제3 층간 유전체; 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 게이트 콘택 스페이서; 및 상기 게이트 전극에 전기적으로 결합된 게이트 콘택 플러그를 포함한다. 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있다.According to some embodiments of the present application, a device comprises: a semiconductor substrate; A gate electrode on the semiconductor substrate; A source / drain region on one side of the gate electrode; A first interlayer dielectric overlying the source / drain region, wherein at least a portion of the gate electrode is within the first interlayer dielectric; A second interlayer dielectric overlying the first interlayer dielectric; A third interlayer dielectric overlying the second interlayer dielectric; A gate contact spacer penetrating the second interlayer dielectric and the third interlayer dielectric; And a gate contact plug electrically coupled to the gate electrode. The gate contact plug is surrounded by the gate contact spacer.

상기한 실시형태의 디바이스는, 상기 게이트 전극의 양측에 있는 게이트 스페이서를 더 포함할 수 있고, 상기 게이트 스페이서의 상단면은 상기 게이트 전극의 상단면보다 높으며, 상기 게이트 콘택 스페이서는 상기 게이트 스페이서들 사이로 연장되는 것일 수 있다.The device of the above embodiment may further include gate spacers on both sides of the gate electrode, wherein the top surface of the gate spacer is higher than the top surface of the gate electrode, and the gate contact spacer extends between the gate spacers .

상기한 실시형태의 디바이스에서, 상기 게이트 콘택 스페이서는, 분간 가능한 계면 없이, 상기 제3 층간 유전체의 상단면으로부터 상기 제2 층간 유전체의 하단면까지 연속적으로 연장되는 것일 수 있다.In the device of the above embodiment, the gate contact spacer may be one which continuously extends from the upper end face of the third interlayer dielectric to the lower end face of the second interlayer dielectric without a separable interface.

상기한 실시형태의 디바이스는, 상기 제1 층간 유전체 내에 있는 제1 소스/드레인 콘택 플러그; 상기 제2 층간 유전체 내에 있는 제2 소스/드레인 콘택 플러그로서, 상기 제1 소스/드레인 콘택 플러그와 상기 제2 소스/드레인 콘택 플러그의 사이에는 분간 가능한 계면이 있는 것인 제2 소스/드레인 콘택 플러그; 및 상기 제2 층간 유전체 내에 있고 상기 제2 소스/드레인 콘택 플러그를 둘러싸는 소스/드레인 콘택 스페이서를 더 포함할 수 있다.The device of the above embodiment includes: a first source / drain contact plug in the first interlayer dielectric; And a second source / drain contact plug in said second interlayer dielectric, said second source / drain contact plug having a separable interface between said first source / drain contact plug and said second source / ; And a source / drain contact spacer within the second interlayer dielectric and surrounding the second source / drain contact plug.

상기한 실시형태의 디바이스는, 상기 제3 층간 유전체 위에 있는 로우-k 유전체 층; 상기 로우-k 유전체 층 내에 있는 금속 라인으로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 금속 라인; 및 상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 더 포함할 수 있다.The device of the above embodiment includes: a low-k dielectric layer over the third interlayer dielectric; A metal line in the low-k dielectric layer, the metal line being electrically coupled to the source / drain region; And a dielectric metal line spacer surrounding the metal line.

당업자가 본원의 양태를 보다 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.In order that those skilled in the art will be better able to understand aspects of the present disclosure, the foregoing is intended to provide an overview of features of the various embodiments. Those skilled in the art will readily appreciate that the disclosure herein may be used as a basis for designing or modifying other processes and structures to achieve the same advantages of the embodiments disclosed herein and / or to perform the same purpose. Those skilled in the art will also appreciate that various modifications, substitutions and alterations can be made herein without departing from the spirit and scope of equivalents, and without departing from the spirit and scope of the invention.

Claims (10)

방법으로서,
트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 하측 소스/드레인 콘택 플러그를 하부 층간 유전체 내에 형성하는 단계;
제1 층간 유전체를 상기 하측 소스/드레인 콘택 플러그 위에 형성하는 단계;
상기 제1 층간 유전체에 제1 소스/드레인 접촉 개구를 형성하는 단계로서, 상기 제1 소스/드레인 접촉 개구를 통해 상기 하측 소스/드레인 콘택 플러그가 노출되는 것인 단계;
상기 제1 소스/드레인 접촉 개구 내로 연장되는 제1 부분과, 상기 제1 층간 유전체 위에 있는 제2 부분을 포함하는 제1 유전체 스페이서 층을 형성하는 단계;
상기 제1 유전체 스페이서 층에 이방성 에칭을 수행하는 단계로서, 상기 제1 유전체 스페이서 층의 잔류 수직 부분은 제1 소스/드레인 콘택 스페이서를 형성하는 것인 단계; 및
제1 소스/드레인 콘택 플러그를 형성하도록 상기 제1 소스/드레인 접촉 개구의 잔류 부분을 충전하는 단계
를 포함하는 방법.As a method,
Forming a lower source / drain contact plug in the lower interlayer dielectric electrically coupled to the source / drain regions of the transistor;
Forming a first interlayer dielectric over the lower source / drain contact plug;
Forming a first source / drain contact opening in the first interlayer dielectric, wherein the lower source / drain contact plug is exposed through the first source / drain contact opening;
Forming a first dielectric spacer layer comprising a first portion extending into the first source / drain contact opening and a second portion overlying the first interlayer dielectric;
Performing an anisotropic etch on the first dielectric spacer layer, wherein the remaining vertical portion of the first dielectric spacer layer forms a first source / drain contact spacer; And
Filling the remaining portion of the first source / drain contact opening to form a first source / drain contact plug
≪ / RTI > 제1항에 있어서, 상기 트랜지스터의 게이트 스페이서 및 상기 하측 소스/드레인 콘택 플러그의 위에 접촉하는 제1 에칭 정지 층을 형성하는 단계를 더 포함하고, 상기 제1 층간 유전체는 상기 제1 에칭 정지 층의 위에 접촉해 있는 것인 방법.2. The method of claim 1, further comprising forming a first etch stop layer in contact with the gate spacer of the transistor and the lower source / drain contact plug, wherein the first interlayer dielectric comprises a first etch stop layer Being in contact with the top. 제1항에 있어서,
게이트 접촉 개구를 형성하도록 상기 제1 층간 유전체를 에칭하는 단계;
상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계;
상기 게이트 접촉 개구 내로 연장되는 부분을 갖는 제2 스페이서 층을 형성하는 단계;
상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하도록 상기 제2 스페이서 층을 에칭하는 단계; 및
상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계
를 더 포함하는 방법.The method according to claim 1,
Etching the first interlayer dielectric to form a gate contact opening;
Etching the hardmask between the gate spacers to extend the gate contact openings between the gate spacers of the transistor;
Forming a second spacer layer having a portion extending into the gate contact opening;
Etching the second spacer layer to form a gate contact spacer within the gate contact opening; And
Forming a gate contact plug in the gate contact opening
≪ / RTI > 제1항에 있어서,
상기 제1 층간 유전체 위에 제1 로우-k 유전체 층을 형성하는 단계;
상기 제1 로우-k 유전체 층 내에 금속 라인을 형성하는 단계로서, 상기 금속 라인은 상기 소스/드레인 영역에 전기적으로 결합되는 것인 단계; 및
상기 금속 라인을 둘러싸는 유전체 금속 라인 스페이서를 형성하는 단계를 더 포함하는 방법.The method according to claim 1,
Forming a first low-k dielectric layer over the first interlayer dielectric;
Forming a metal line in the first low-k dielectric layer, wherein the metal line is electrically coupled to the source / drain region; And
Further comprising forming a dielectric metal line spacer surrounding the metal line. 제1항에 있어서,
상기 트랜지스터의 게이트 스택 위에 희생 층을 형성하는 단계;
하측 소스/드레인 접촉 개구를 형성하도록 상기 희생 층과 상기 하부 층간 유전체를 에칭하는 단계;
상기 하측 소스/드레인 접촉 개구 내에 하부 콘택 스페이서를 형성하는 단계;
상기 하측 소스/드레인 접촉 개구에 전도성 재료를 충전하는 단계; 및
상기 하부 층간 유전체의 위에 있는 전도성 재료의 부분과 희생 층을 제거하여 상기 하측 소스/드레인 콘택 플러그를 형성하도록, 평탄화를 수행하는 단계
를 더 포함하는 방법.The method according to claim 1,
Forming a sacrificial layer over the gate stack of the transistor;
Etching the sacrificial layer and the lower interlayer dielectric to form a lower source / drain contact opening;
Forming a lower contact spacer in the lower source / drain contact opening;
Filling the lower source / drain contact opening with a conductive material; And
Performing planarization to remove the portion of the conductive material overlying the lower interlevel dielectric and the sacrificial layer to form the lower source / drain contact plug
≪ / RTI > 방법으로서,
트랜지스터의 소스/드레인 영역에 전기적으로 결합되는 제1 소스/드레인 콘택 플러그를 제1 층간 유전체 내에 형성하는 단계;
상기 제1 층간 유전체 위에 제2 층간 유전체를 형성하는 단계;
제2 소스/드레인 콘택 플러그를 상기 제2 층간 유전체 내에 형성하는 단계;
상기 제2 층간 유전체 위에 제3 층간 유전체를 형성하는 단계;
게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭하는 단계로서, 상기 트랜지스터의 게이트 전극이 상기 게이트 접촉 개구에 노출되는 것인 단계;
상기 게이트 접촉 개구 내에 게이트 콘택 스페이서를 형성하는 단계로서, 상기 게이트 콘택 스페이서는 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 것인 단계; 및
상기 게이트 접촉 개구 내에 게이트 콘택 플러그를 형성하는 단계로서, 상기 게이트 콘택 플러그는 상기 게이트 콘택 스페이서에 의해 둘러싸여 있는 것인 단계
를 포함하는 방법.As a method,
Forming a first source / drain contact plug in the first interlayer dielectric that is electrically coupled to a source / drain region of the transistor;
Forming a second interlayer dielectric over the first interlayer dielectric;
Forming a second source / drain contact plug in the second interlayer dielectric;
Forming a third interlayer dielectric over the second interlayer dielectric;
Etching the second interlayer dielectric and the third interlayer dielectric to form a gate contact opening, the gate electrode of the transistor being exposed to the gate contact opening;
Forming a gate contact spacer in the gate contact opening, the gate contact spacer penetrating the second interlayer dielectric and the third interlayer dielectric; And
Forming a gate contact plug in the gate contact opening, wherein the gate contact plug is surrounded by the gate contact spacer
≪ / RTI > 제6항에 있어서,
소스/드레인 접촉 개구를 형성하도록 상기 제3 층간 유전체를 에칭하는 단계로서, 상기 제2 소스/드레인 콘택 플러그는 상기 소스/드레인 접촉 개구를 통해 노출되는 것인 단계;
소스/드레인 콘택 스페이서를 상기 소스/드레인 접촉 개구 내에 형성하는 단계; 및
상기 소스/드레인 접촉 개구 내에 제3 소스/드레인 콘택 플러그를 형성하는 단계로서, 상기 제2 소스/드레인 콘택 플러그는 상기 소스/드레인 콘택 스페이서에 의해 둘러싸여 있는 것인 단계
를 더 포함하는 방법.The method according to claim 6,
Etching the third interlayer dielectric to form a source / drain contact opening, wherein the second source / drain contact plug is exposed through the source / drain contact opening;
Forming a source / drain contact spacer in the source / drain contact opening; And
And forming a third source / drain contact plug in the source / drain contact opening, wherein the second source / drain contact plug is surrounded by the source / drain contact spacer.
≪ / RTI > 제6항에 있어서, 상기 게이트 콘택 스페이서를 형성하는 단계는:
상기 게이트 접촉 개구 내로 연장되며 상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 유전체 스페이서 층을 성막하는 단계; 및
상기 유전체 스페이서 층에 이방성 에칭을 수행하는 단계로서, 상기 유전체 스페이서 층의 잔류 부분은 상기 게이트 콘택 스페이서를 형성하는 것인 단계
를 포함하는 것인 방법.7. The method of claim 6, wherein forming the gate contact spacer comprises:
Depositing a dielectric spacer layer extending into the gate contact opening and through the second interlayer dielectric and the third interlayer dielectric; And
Performing an anisotropic etch on the dielectric spacer layer, wherein the remaining portion of the dielectric spacer layer forms the gate contact spacer
≪ / RTI > 제6항에 있어서, 상기 게이트 접촉 개구를 형성하도록 상기 제2 층간 유전체와 상기 제3 층간 유전체를 에칭한 후에, 상기 트랜지스터의 게이트 스페이서들 사이로 상기 게이트 접촉 개구를 연장시키도록 상기 게이트 스페이서들 사이에서 하드 마스크를 에칭하는 단계를 더 포함하는 방법.7. The method of claim 6, further comprising, after etching the second interlayer dielectric and the third interlayer dielectric to form the gate contact openings, between the gate spacers to extend the gate contact openings between the gate spacers of the transistor ≪ / RTI > further comprising etching the hardmask. 디바이스로서,
반도체 기판;
상기 반도체 기판 위에 있는 게이트 전극;
상기 게이트 전극의 일측에 있는 소스/드레인 영역;
상기 소스/드레인 영역의 위에 있는 제1 층간 유전체로서, 상기 게이트 전극의 적어도 일부분이 상기 제1 층간 유전체 내에 있는 것인 제1 층간 유전체;
상기 제1 층간 유전체 위에 있는 제2 층간 유전체;
상기 제2 층간 유전체 위에 있는 제3 층간 유전체;
상기 제2 층간 유전체와 상기 제3 층간 유전체를 관통하는 게이트 콘택 스페이서; 및
상기 게이트 전극에 전기적으로 결합되며 상기 게이트 콘택 스페이서에 의해 둘러싸여 있는 게이트 콘택 플러그
를 포함하는 디바이스.As a device,
A semiconductor substrate;
A gate electrode on the semiconductor substrate;
A source / drain region on one side of the gate electrode;
A first interlayer dielectric overlying the source / drain region, wherein at least a portion of the gate electrode is within the first interlayer dielectric;
A second interlayer dielectric overlying the first interlayer dielectric;
A third interlayer dielectric overlying the second interlayer dielectric;
A gate contact spacer penetrating the second interlayer dielectric and the third interlayer dielectric; And
A gate contact plug electrically coupled to the gate electrode and surrounded by the gate contact spacer,
/ RTI >
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