KR20180053480A - 표시 장치 및 그 구동 방법 - Google Patents

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이준표
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김정현
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Abstract

표시 장치는 게이트 구동 제어 회로, 게이트 구동 회로 및 표시 패널을 포함한다. 게이트 구동 제어 회로는 N개의 게이트 클럭 제어 신호들에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들 및 N개의 반전 게이트 클럭 신호들을 발생한다. 게이트 구동 회로는 N개의 게이트 클럭 신호들 또는 N개의 반전 게이트 클럭 신호들을 기초로 복수의 게이트 신호들을 발생하여 복수의 게이트 라인들에 인가한다. 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 복수의 픽셀들을 포함한다. 복수의 픽셀들 각각은 복수의 게이트 라인들과 평행한 제1 변의 길이가 복수의 데이터 라인들과 평행한 제2 변의 길이보다 길다. 게이트 클럭 제어 신호들의 개수는 복수의 픽셀들의 색상의 개수의 정수 배이다.

Description

표시 장치 및 그 구동 방법{DISPLAY APPARATUS AND METHOD OF OPERATING THE SAME}
본 발명은 영상 표시에 관한 것으로서, 더욱 상세하게는 표시 장치 및 상기 표시 장치의 구동 방법에 관한 것이다.
대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
상기와 같은 표시 장치들은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들이 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동 회로와, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동 회로를 포함한다. 최근에는 가로 픽셀을 포함하는 표시 패널 구조가 연구되고 있다.
본 발명의 일 목적은 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 게이트 구동 제어 회로, 게이트 구동 회로 및 표시 패널을 포함한다. 상기 게이트 구동 제어 회로는 N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들 및 상기 N개의 게이트 클럭 신호들과 반대 위상을 가지는 N개의 반전 게이트 클럭 신호들을 발생한다. 상기 게이트 구동 회로는 상기 N개의 게이트 클럭 신호들 또는 상기 N개의 반전 게이트 클럭 신호들을 기초로 복수의 게이트 신호들을 발생하여 복수의 게이트 라인들에 인가한다. 상기 표시 패널은 상기 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 복수의 픽셀들을 포함한다. 상기 복수의 픽셀들 각각은 상기 복수의 게이트 라인들과 평행한 제1 변의 길이가 상기 복수의 데이터 라인들과 평행한 제2 변의 길이보다 길다. 상기 게이트 클럭 제어 신호들의 개수는 상기 복수의 픽셀들의 색상의 개수의 정수 배이다.
일 실시예에서, 동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은, 동일한 게이트 클럭 제어 신호에 기초하여 발생될 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들 및 청색 광을 출력하는 복수의 블루 픽셀들을 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수는 3의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일할 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제1 게이트 라인과 연결되는 제1 레드 픽셀들을 포함하고, 상기 복수의 그린 픽셀들은 제2 게이트 라인과 연결되는 제1 그린 픽셀들을 포함하고, 상기 복수의 블루 픽셀들은 제3 게이트 라인과 연결되는 제1 블루 픽셀들을 포함할 수 있다. 상기 게이트 구동 회로는 제1, 제2 및 제3 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제1, 제2 및 제3 게이트 라인들에 인가되는 제1, 제2 및 제3 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제4 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제5 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제6 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수가 3인 경우에, 상기 게이트 구동 회로는 상기 제1, 제2 및 제3 게이트 클럭 신호들과 반대 위상을 가지는 제1, 제2 및 제3 반전 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제4, 제5 및 제6 게이트 라인들에 인가되는 제4, 제5 및 제6 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들의 배열 순서는 상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들의 배열 순서와 동일할 수 있다.
일 실시예에서, 상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들의 배열 순서는 상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들의 배열 순서와 다를 수 있다.
일 실시예에서, 상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들 각각은 제1 측에 배치되는 데이터 라인과 연결될 수 있다. 상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들 각각은 상기 제1 측과 대향하는 제2 측에 배치되는 데이터 라인과 연결될 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제4 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제5 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제6 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수가 6인 경우에, 상기 게이트 구동 회로는 제4, 제5 및 제6 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제4, 제5 및 제6 게이트 라인들에 인가되는 제4, 제5 및 제6 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들, 청색 광을 출력하는 복수의 블루 픽셀들 및 백색 광을 출력하는 복수의 화이트 픽셀들을 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수는 4의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일할 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제1 게이트 라인과 연결되는 제1 레드 픽셀들을 포함하고, 상기 복수의 그린 픽셀들은 제2 게이트 라인과 연결되는 제1 그린 픽셀들을 포함하고, 상기 복수의 블루 픽셀들은 제3 게이트 라인과 연결되는 제1 블루 픽셀들을 포함하고, 상기 복수의 화이트 픽셀들은 제4 게이트 라인과 연결되는 제1 화이트 픽셀들을 포함할 수 있다. 상기 게이트 구동 회로는 제1, 제2, 제3 및 제4 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제1, 제2, 제3 및 제4 게이트 라인들에 인가되는 제1, 제2, 제3 및 제4 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제5 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제6 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제7 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하고, 상기 복수의 화이트 픽셀들은 제8 게이트 라인과 연결되는 제2 화이트 픽셀들을 더 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수가 4인 경우에, 상기 게이트 구동 회로는 상기 제1, 제2, 제3 및 제4 게이트 클럭 신호들과 반대 위상을 가지는 제1, 제2, 제3 및 제4 반전 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제5, 제6, 제7 및 제8 게이트 라인들에 인가되는 제5, 제6, 제7 및 제8 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 복수의 레드 픽셀들은 제5 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제6 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제7 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하고, 상기 복수의 화이트 픽셀들은 제8 게이트 라인과 연결되는 제2 화이트 픽셀들을 더 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수가 8인 경우에, 상기 게이트 구동 회로는 제5, 제6, 제7 및 제8 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제5, 제6, 제7 및 제8 게이트 라인들에 인가되는 제5, 제6, 제7 및 제8 게이트 신호들을 발생할 수 있다.
일 실시예에서, 상기 게이트 구동 제어 회로는 N개의 레벨 쉬프터들을 포함할 수 있다. 상기 N개의 레벨 쉬프터들 각각은 상기 N개의 게이트 클럭 제어 신호들 중 하나 및 N개의 차지 쉐어링(charge sharing) 제어 신호들 중 하나에 기초하여 상기 N개의 게이트 클럭 신호들 중 하나 및 상기 N개의 반전 게이트 클럭 신호들 중 하나를 발생할 수 있다.
일 실시예에서, 상기 N개의 레벨 쉬프터들 중 제1 레벨 쉬프터는 제1, 제2, 제3 및 제4 PMOS 트랜지스터들과 제1 및 제2 NMOS 트랜지스터들을 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 제1 게이트 클럭 신호를 출력하는 제1 출력 단자와 게이트 온 전압 사이에 연결되고, 제1 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되고, 상기 제1 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함할 수 있다. 상기 제2 PMOS 트랜지스터는 제1 반전 게이트 클럭 신호를 출력하는 제2 출력 단자와 상기 게이트 온 전압 사이에 연결되고, 제1 반전 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함할 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제2 출력 단자와 상기 게이트 오프 전압 사이에 연결되고, 상기 제1 반전 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함할 수 있다. 상기 제3 및 제4 PMOS 트랜지스터들은 상기 제1 출력 단자와 상기 제2 출력 단자 사이에 직렬로 연결되고, 제1 차지 쉐어링 제어 신호가 인가되는 게이트 전극을 포함할 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 상기 표시 패널의 표시 영역에 배치될 수 있다. 상기 게이트 구동 회로는 상기 표시 영역을 둘러싸는 상기 표시 패널의 주변 영역에 배치될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치의 구동 방법에서, N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들 및 상기 N개의 게이트 클럭 신호들과 반대 위상을 가지는 N개의 반전 게이트 클럭 신호들을 발생한다. 상기 N개의 게이트 클럭 신호들 또는 상기 N개의 반전 게이트 클럭 신호들에 기초하여 복수의 게이트 신호들을 발생한다. 표시 패널에 포함되는 복수의 픽셀들과 연결되는 복수의 게이트 라인들에 상기 복수의 게이트 신호들을 인가한다. 상기 복수의 픽셀들 각각은 상기 복수의 게이트 라인들과 평행한 제1 변의 길이가 복수의 데이터 라인들과 평행한 제2 변의 길이보다 길다. 상기 게이트 클럭 제어 신호들의 개수는 상기 복수의 픽셀들의 색상의 개수의 정수 배이다.
일 실시예에서, 동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은, 동일한 게이트 클럭 제어 신호에 기초하여 발생될 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들 및 청색 광을 출력하는 복수의 블루 픽셀들을 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수는 3의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일할 수 있다.
일 실시예에서, 상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들, 청색 광을 출력하는 복수의 블루 픽셀들 및 백색 광을 출력하는 복수의 화이트 픽셀들을 포함할 수 있다. 상기 게이트 클럭 제어 신호들의 개수는 4의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 표시 장치에서는, 복수의 게이트 클럭 제어 신호들에 기초하여 복수의 게이트 클럭 신호들 및 복수의 게이트 신호들이 발생될 수 있으며, 이 때 게이트 클럭 제어 신호들 및 게이트 클럭 신호들의 개수는 복수의 픽셀들의 색상의 개수의 정수 배일 수 있다. 또한, 동일한 게이트 클럭 제어 신호를 이용하여 동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들을 구동할 수 있다. 따라서, 게이트 클럭 제어 신호들에 대한 출력 편차에 따른 충전량 차이 및/또는 이에 의한 가로줄 얼룩의 발생이 방지될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 일 예를 나타내는 블록도이다.
도 3은 도 2의 게이트 구동 제어 회로에 포함되는 개시 펄스 발생 회로의 일 예를 나타내는 회로도이다.
도 4a는 도 2의 게이트 구동 제어 회로에 포함되는 제1 레벨 쉬프터의 일 예를 나타내는 회로도이다.
도 4b는 도 4a의 제1 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 5, 6 및 7은 도 2의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 다른 예를 나타내는 블록도이다.
도 9 및 10은 도 8의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 11은 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 또 다른 예를 나타내는 블록도이다.
도 12 및 13은 도 11의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 14는 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 또 다른 예를 나타내는 블록도이다.
도 15 및 16은 도 14의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300), 데이터 구동 회로(400) 및 게이트 구동 제어 회로(500)를 포함한다. 표시 장치(10)는 회로 기판(printed circuit board; PCB)(250) 및 연성 회로 기판(flexible PCB; FPCB)(450)을 더 포함할 수 있다.
표시 패널(100)은 출력 영상 데이터(DAT)에 기초하여 구동(즉, 영상을 표시)한다. 표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결된다. 게이트 라인들(GL)은 제1 방향(DR1)으로 연장될 수 있고, 데이터 라인들(DL)은 제1 방향(DR1)과 교차하는(예를 들어, 직교하는) 제2 방향(DR2)으로 연장될 수 있다. 표시 패널(100)은 표시 영역(DA) 및 주변 영역(PA)으로 구분될 수 있다. 표시 영역(DA)은 매트릭스 형태로 배치된 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다.
복수의 픽셀들(PX) 각각은 게이트 라인들(GL)과 평행한 제1 변의 길이가 데이터 라인들(DL)과 평행한 제2 변의 길이보다 길 수 있다. 다시 말하면, 복수의 픽셀들(PX) 각각은 장변이 게이트 라인들(GL)과 평행한 제1 방향(DR1)으로 연장되고 단변이 데이터 라인들(DL)과 평행한 제2 방향(DR2)으로 연장되는 가로 픽셀 구조로 구현될 수 있다.
타이밍 제어 회로(200)는 표시 패널(100), 게이트 구동 회로(300), 데이터 구동 회로(400) 및 게이트 구동 제어 회로(500)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 호스트 또는 그래픽 처리 장치)로부터 입력 영상 데이터(IDAT) 및 입력 제어 신호(ICONT)를 수신한다. 입력 영상 데이터(IDAT)는 복수의 픽셀들(PX)에 대한 픽셀 데이터들을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 기초하여 출력 영상 데이터(DAT)를 발생한다. 예를 들어, 타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(adaptive color correction; ACC) 및/또는 능동 커패시턴스 보상(dynamic capacitance compensation; DCC) 등을 수행하여 출력 영상 데이터(DAT)를 발생할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 게이트 구동 제어 회로(500) 및 게이트 구동 회로(300)를 제어하기 위한 제1 제어 신호 및 데이터 구동 회로(400)를 제어하기 위한 제2 제어 신호(DCONT)를 발생한다. 상기 제1 제어 신호는 수직 개시 제어 신호(STV), N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들(CPV), N개의 차지 쉐어링(charge sharing) 제어 신호들(CS) 등을 포함할 수 있다. 제2 제어 신호(DCONT)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다.
게이트 구동 제어 회로(500)는 N개의 게이트 클럭 제어 신호들(CPV)에 기초하여 N개의 게이트 클럭 신호들(CKV) 및 N개의 반전 게이트 클럭 신호들(CKVB)을 발생한다. 도 6, 13 등을 참조하여 후술하는 것처럼, N개의 게이트 클럭 신호들(CKV)은 서로 위상이 일부 중첩하는 신호들이고, N개의 반전 게이트 클럭 신호들(CKVB)은 N개의 게이트 클럭 신호들(CKV)과 반대 위상을 가지는 신호들이다. 게이트 구동 제어 회로(500)는 수직 개시 제어 신호(STV)에 기초하여 수직 개시 펄스(STVP)를 발생할 수 있다. 게이트 클럭 신호들(CKV) 및 반전 게이트 클럭 신호들(CKVB)을 발생하는데 차지 쉐어링 제어 신호들(CS)이 추가적으로 이용될 수 있다. 게이트 클럭 신호들(CKV), 반전 게이트 클럭 신호들(CKVB) 및 수직 개시 펄스(STVP)를 발생하는데 외부로부터 수신되는 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF)이 추가적으로 이용될 수 있다. 게이트 구동 제어 회로(500)는 전원 관리 회로(power management integrated circuit; PMIC)라 부를 수도 있다.
게이트 구동 회로(300)는 게이트 라인들(GL)을 통해 표시 패널(100)과 연결되고, N개의 게이트 클럭 신호들(CKV) 및/또는 N개의 반전 게이트 클럭 신호들(CKVB)에 기초하여 복수의 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 게이트 라인들(GL)에 순차적으로 제공할 수 있다. 상기 게이트 신호들을 발생하는데 수직 개시 펄스(STVP)가 추가적으로 이용될 수 있다.
데이터 구동 회로(400)는 데이터 라인들(DL)을 통해 표시 패널(100)과 연결되고, 제2 제어 신호(DCONT) 및 디지털 형태의 출력 영상 데이터(DAT)에 기초하여 아날로그 형태의 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 데이터 라인들(DL)을 통해 표시 패널(100)의 복수의 라인들(예를 들어, 수평 라인들)에 순차적으로 제공할 수 있다.
일 실시예에서, 게이트 구동 회로(300)는 표시 패널(100)의 주변 영역(PA)에 집적(integrated)되는 비정질 실리콘 게이트(amorphous silicon gate; ASG)부일 수 있다. 예를 들어, 게이트 구동 회로(300)는 표시 패널(100)의 제1 변(예를 들어, 좌측 단변)에 인접하도록 주변 영역(PA)에 배치될 수 있다. 도시하지는 않았지만, 실시예에 따라서 상기 게이트 구동 회로는 상기 표시 패널 외부의 임의의 위치에 배치될 수도 있다.
일 실시예에서, 타이밍 제어 회로(200) 및 게이트 구동 제어 회로(500)는 회로 기판(250) 상에 부착될 수 있고, 데이터 구동 회로(400)는 연성 회로 기판(450) 상에 부착될 수 있다. 연성 회로 기판(450)은 회로 기판(250)과 표시 패널(100)을 전기적으로 연결할 수 있다. 예를 들어, 이방성 도전 필름(anisotropic conductive film; ACF)에 의해 회로 기판(250)과 연성 회로 기판(450)이 전기적으로 연결될 수 있고 연성 회로 기판(450)과 표시 패널(100)이 전기적으로 연결될 수 있다. 예를 들어, 연성 회로 기판(450)은 상기 표시 패널(100)의 제1 변과 만나는 표시 패널(100)의 제2 변(예를 들어, 상측 장변)에 인접하도록 부착될 수 있다.
본 발명의 실시예들에 따른 표시 장치(10)에서, 게이트 클럭 제어 신호들(CPV)의 개수(즉, N)는 복수의 픽셀들(PX)의 색상의 개수의 정수 배일 수 있다. 일 실시예에서, 복수의 픽셀들(PX)의 색상이 세 종류인 경우에, 상기 게이트 클럭 제어 신호들(CPV)의 개수는 3의 배수일 수 있다. 다른 실시예에서, 복수의 픽셀들(PX)의 색상이 네 종류인 경우에, 상기 게이트 클럭 제어 신호들(CPV)의 개수는 4의 배수일 수 있다. 이 때, 동일한 색상을 갖는 픽셀들과 연결된 게이트 라인들은 동일한 게이트 클럭 제어 신호에 기초하여 구동될 수 있다. 한편, 게이트 클럭 신호들(CKV)의 개수 및 반전 게이트 클럭 신호들(CKVB)의 개수는 상기 게이트 클럭 제어 신호들(CPV)의 개수와 실질적으로 동일할 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 게이트 구동 제어 회로(500a)는 개시 펄스 발생 회로(510), 제1 레벨 쉬프터(520a), 제2 레벨 쉬프터(530a) 및 제3 레벨 쉬프터(540a)를 포함할 수 있다.
개시 펄스 발생 회로(510)는 수직 개시 제어 신호(STV)에 기초하여 수직 개시 펄스(STVP)를 발생할 수 있다.
제1 레벨 쉬프터(520a)는 제1 게이트 클럭 제어 신호(CPV1) 및 제1 차지 쉐어링 제어 신호(CS1)에 기초하여 제1 게이트 클럭 신호(CKV1) 및 제1 반전 게이트 클럭 신호(CKVB1)를 발생할 수 있다. 제2 레벨 쉬프터(530a)는 제2 게이트 클럭 제어 신호(CPV2) 및 제2 차지 쉐어링 제어 신호(CS2)에 기초하여 제2 게이트 클럭 신호(CKV2) 및 제2 반전 게이트 클럭 신호(CKVB2)를 발생할 수 있다. 제3 레벨 쉬프터(540a)는 제3 게이트 클럭 제어 신호(CPV3) 및 제3 차지 쉐어링 제어 신호(CS3)에 기초하여 제3 게이트 클럭 신호(CKV3) 및 제3 반전 게이트 클럭 신호(CKVB3)를 발생할 수 있다.
게이트 구동 제어 회로(500a)는 세 개의 게이트 클럭 제어 신호들(CPV1~CPV3)에 기초하여 세 개의 게이트 클럭 신호들(CKV1~CKV3) 및 세 개의 반전 게이트 클럭 신호들(CKVB1~CKVB3)을 발생할 수 있다. 따라서, 게이트 구동 제어 회로(500a)는 복수의 픽셀들(도 1의 PX)이 서로 다른 세 종류의 색상을 갖는 표시 장치에 적용될 수 있다.
일 실시예에서, 도 5 등을 참조하여 후술하는 것처럼, 게이트 구동 제어 회로(500a)를 포함하는 표시 장치의 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들 및 청색 광을 출력하는 복수의 블루 픽셀들을 포함할 수 있다. 다른 실시예에서, 도시하지는 않았지만, 게이트 구동 제어 회로(500a)를 포함하는 표시 장치의 복수의 픽셀들은 노란색 광을 출력하는 복수의 옐로우 픽셀들, 청록색 광을 출력하는 복수의 시안(cyan) 픽셀들 및 진홍색 광을 출력하는 복수의 마젠타(magenta) 픽셀들을 포함할 수 있다. 또 다른 실시예에서, 게이트 구동 제어 회로(500a)를 포함하는 표시 장치의 복수의 픽셀들은 서로 다른 임의의 세 종류의 컬러 픽셀들을 포함할 수 있다.
도 3은 도 2의 게이트 구동 제어 회로에 포함되는 개시 펄스 발생 회로의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 개시 펄스 발생 회로(510)는 제1 버퍼(BUF11), 제1 PMOS 트랜지스터(TP11) 및 제1 NMOS 트랜지스터(TN11)를 포함할 수 있다.
제1 버퍼(BUF11)는 수직 개시 제어 신호(STV)를 버퍼링하여 출력할 수 있다. 제1 PMOS 트랜지스터(TP11)는 게이트 온 전압(VON)과 제1 출력 단자(OT11) 사이에 연결될 수 있고, 제1 버퍼(BUF11)로부터 출력된 수직 개시 제어 신호(STV)가 인가되는 게이트 전극을 포함할 수 있다. 제1 NMOS 트랜지스터(TN11)는 제1 출력 단자(OT11)와 게이트 오프 전압(VOFF) 사이에 연결될 수 있고, 제1 버퍼(BUF11)로부터 출력된 수직 개시 제어 신호(STV)가 인가되는 게이트 전극을 포함할 수 있다. 제1 출력 단자(OT11)를 통해 게이트 구동 회로(도 1의 300)의 동작 시점을 나타내는 수직 개시 펄스(STVP)가 출력될 수 있다.
도 4a는 도 2의 게이트 구동 제어 회로에 포함되는 제1 레벨 쉬프터의 일 예를 나타내는 회로도이다. 도 4b는 도 4a의 제1 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 4a 및 4b를 참조하면, 제1 레벨 쉬프터(520a)는 제1 버퍼(BUF21), 제2 버퍼(BUF22), 제3 버퍼(BUF23), 제1 PMOS 트랜지스터(TP21), 제2 PMOS 트랜지스터(TP22), 제3 PMOS 트랜지스터(TP23), 제4 PMOS 트랜지스터(TP24), 제1 NMOS 트랜지스터(TN21) 및 제2 NMOS 트랜지스터(TN22)를 포함할 수 있다.
제1 버퍼(BUF21)는 제1 게이트 클럭 제어 신호(CPV1)를 버퍼링하여 출력할 수 있다. 제2 버퍼(BUF22)는 제1 게이트 클럭 제어 신호(CPV1)의 반전 신호(/CPV1)를 버퍼링하여 출력할 수 있다. 제3 버퍼(BUF23)는 제1 차지 쉐어링 제어 신호(CS1)를 버퍼링하여 출력할 수 있다.
제1 PMOS 트랜지스터(TP21)는 게이트 온 전압(VON)과 제1 출력 단자(OT21) 사이에 연결될 수 있고, 제1 버퍼(BUF21)로부터 출력된 제1 게이트 클럭 제어 신호(CPV1)가 인가되는 게이트 전극을 포함할 수 있다. 제1 NMOS 트랜지스터(TN21)는 제1 출력 단자(OT21)와 게이트 오프 전압(VOFF) 사이에 연결될 수 있고, 제1 버퍼(BUF21)로부터 출력된 제1 게이트 클럭 제어 신호(CPV1)가 인가되는 게이트 전극을 포함할 수 있다. 제2 PMOS 트랜지스터(TP22)는 게이트 온 전압(VON)과 제2 출력 단자(OT22) 사이에 연결될 수 있고, 제2 버퍼(BUF22)로부터 출력된 제1 게이트 클럭 제어 신호(CPV1)의 반전 신호(/CPV1)가 인가되는 게이트 전극을 포함할 수 있다. 제2 NMOS 트랜지스터(TN22)는 제2 출력 단자(OT22)와 게이트 오프 전압(VOFF) 사이에 연결될 수 있고, 제2 버퍼(BUF22)로부터 출력된 제1 게이트 클럭 제어 신호(CPV1)의 반전 신호(/CPV1)가 인가되는 게이트 전극을 포함할 수 있다. 제1 및 제2 출력 단자들(OT21, OT22)을 통해 제1 게이트 클럭 신호(CKV1) 및 제1 반전 게이트 클럭 신호(CKVB1)가 각각 출력될 수 있다.
제3 및 제4 PMOS 트랜지스터들(TP23, TP24)은 제1 출력 단자(OT21)와 제2 출력 단자(OT22) 사이에 직렬로 연결될 수 있고, 제3 버퍼(BUF23)로부터 출력된 제1 차지 쉐어링 제어 신호(CS1)가 인가되는 게이트 전극을 각각 포함할 수 있다.
도 4b에 도시된 것처럼, 제1 레벨 쉬프터(520a)에 의해 발생되는 제1 게이트 클럭 신호(CKV1) 및 제1 반전 게이트 클럭 신호(CKVB1)는 로우 레벨과 하이 레벨 사이를 스윙할 수 있으며, 서로 반대 위상을 가질 수 있다. 예를 들어, 제1 게이트 클럭 신호(CKV1)가 상기 로우 레벨을 가질 때 제1 반전 게이트 클럭 신호(CKVB1)는 상기 하이 레벨을 가질 수 있다. 제1 게이트 클럭 신호(CKV1) 및 제1 반전 게이트 클럭 신호(CKVB1)가 상기 로우 및 하이 레벨들 중 하나에서 상기 로우 및 하이 레벨들 중 다른 하나로 천이하는 동안에, 제1 차지 쉐어링 제어 신호(CS1)에 의해 활성화되는 차지 쉐어링 구간(PCS)에서 차지 쉐어링 동작이 수행될 수 있다.
한편, 도시하지는 않았지만, 도 2의 제2 및 제3 레벨 쉬프터들(530a, 540a)은 도 4a에 도시된 제1 레벨 쉬프터(520a)와 실질적으로 동일한 구조를 가질 수 있으며, 제2 및 제3 레벨 쉬프터들(530a, 540a)에 의해 발생되는 제2 및 제3 게이트 클럭 신호들(CKV2, CKV3) 및 제2 및 제3 반전 게이트 클럭 신호들(CKVB2, CKVB3)은 도 4b에 도시된 제1 게이트 클럭 신호(CKV1) 및 제1 반전 게이트 클럭 신호(CKVB1)와 실질적으로 동일한 파형을 가질 수 있다.
한편, 도시하지는 않았지만, 실시예에 따라서 차지 쉐어링 동작을 수행하기 위한 구성들(예를 들어, 제1 차지 쉐어링 제어 신호(CS1), 제3 버퍼(BUF23), 제3 및 제4 PMOS 트랜지스터들(TP23, TP24))은 생략될 수 있다.
도 5, 6 및 7은 도 2의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 2 및 5를 참조하면, 표시 패널(도 1의 100)은 복수의 픽셀들(R11, R12, R13, R14, R21, R22, R23, R24, G11, G12, G13, G14, G21, G22, G23, G24, B11, B12, B13, B14, B21, B22, B23, B24)을 포함할 수 있다. 상기 복수의 픽셀들은 데이터 라인들(DL1, DL2, DL3, DL4, DL5) 및 게이트 라인들(GL1, GL2, GL3, GL4, GL5, GL6)과 연결될 수 있고, 복수의 레드 픽셀들(R11~R14, R21~R24), 복수의 그린 픽셀들(G11~G14, G21~G24) 및 복수의 블루 픽셀들(B11~B14, B21~B24)을 포함할 수 있다.
구체적으로, 상기 복수의 픽셀들 각각은 하측에 배치되는 게이트 라인과 연결될 수 있다. 제1 픽셀 행 내의 제1 레드 픽셀들(R11~R14)은 제1 게이트 라인(GL1)과 연결될 수 있고, 제2 픽셀 행 내의 제1 그린 픽셀들(G11~G14)은 제2 게이트 라인(GL2)과 연결될 수 있고, 제3 픽셀 행 내의 제1 블루 픽셀들(B11~B14)은 제3 게이트 라인(GL3)과 연결될 수 있고, 제4 픽셀 행 내의 제2 레드 픽셀들(R21~R24)은 제4 게이트 라인(GL4)과 연결될 수 있고, 제5 픽셀 행 내의 제2 그린 픽셀들(G21~G24)은 제5 게이트 라인(GL5)과 연결될 수 있으며, 제6 픽셀 행 내의 제2 블루 픽셀들(B21~B24)은 제6 게이트 라인(GL6)과 연결될 수 있다.
또한, 제1 레드 픽셀들(R11~R14), 제1 그린 픽셀들(G11~G14) 및 제1 블루 픽셀들(B11~B14) 각각은 좌측에 배치되는 데이터 라인과 연결될 수 있고, 제2 레드 픽셀들(R21~R24), 제2 그린 픽셀들(G21~G24) 및 제2 블루 픽셀들(B21~B24) 각각은 우측에 배치되는 데이터 라인과 연결될 수 있다. 제1 픽셀 열 내의 픽셀들(R11, G11, B11)은 제1 데이터 라인(DL1)과 연결될 수 있고, 상기 제1 픽셀 열 내의 픽셀들(R21, G21, B21)과 제2 픽셀 열 내의 픽셀들(R12, G12, B12)은 제2 데이터 라인(DL2)과 연결될 수 있고, 상기 제2 픽셀 열 내의 픽셀들(R22, G22, B22)과 제3 픽셀 열 내의 픽셀들(R13, G13, B13)은 제3 데이터 라인(DL3)과 연결될 수 있고, 상기 제3 픽셀 열 내의 픽셀들(R23, G23, B23)과 제4 픽셀 열 내의 픽셀들(R14, G14, B14)은 제4 데이터 라인(DL4)과 연결될 수 있으며, 상기 제4 픽셀 열 내의 픽셀들(R24, G24, B24)은 제5 데이터 라인(DL5)과 연결될 수 있다.
도 5의 예에서, 상기 복수의 픽셀들은 게이트 라인들(GL1~GL6)에 대한 비엇갈림 구조 및 데이터 라인들(DL1~DL5)에 대한 엇갈림 구조를 가질 수 있다. 비엇갈림 구조는 하나의 픽셀 행(또는 픽셀 열)에 포함되는 픽셀들이 하나의 게이트 라인(또는 하나의 데이터 라인)과만 연결되는 구조를 나타내며, 엇갈림 구조는 하나의 픽셀 행(또는 픽셀 열)에 포함되는 픽셀들이 두 개 이상의 게이트 라인들(또는 두 개 이상의 데이터 라인들)과 연결되는 구조를 나타낸다. 다시 말하면, 게이트 라인들(GL1~GL6)에 대한 비엇갈림 구조에서, 하나의 게이트 라인과 연결되는 픽셀들은 하나의 게이트 라인을 기준으로 일측에만(예를 들어, 상측에만) 배치될 수 있다. 데이터 라인들(DL1~DL5)에 대한 엇갈림 구조에서, 하나의 데이터 라인과 연결되는 픽셀들은 하나의 데이터 라인을 기준으로 양측 모두에(예를 들어, 좌측 및 우측 모두에) 배치될 수 있다. 도 5에 도시된 구조를 가로 픽셀의 3 DOT 데이터 라인 엇갈림 구조라 부를 수 있다.
게이트 구동 회로(도 1의 300)는 복수의 스테이지들(STG11, STG12, STG13, STG14, STG15, STG16)을 포함할 수 있다. 상기 복수의 스테이지들은 게이트 클럭 신호들(CKV1~CKV3) 및 반전 게이트 클럭 신호들(CKVB1~CKVB3)에 기초하여 게이트 라인들(GL1~GL6)을 구동하기 위한 게이트 신호들(GS1, GS2, GS3, GS4, GS5, GS6)을 발생할 수 있다.
구체적으로, 제1 스테이지(STG11)는 수직 개시 펄스(STVP) 및 제1 게이트 클럭 신호(CKV1)에 기초하여 제1 게이트 라인(GL1)에 인가되는 제1 게이트 신호(GS1)를 발생할 수 있다. 제2 스테이지(STG12)는 제2 게이트 클럭 신호(CKV2)에 기초하여 제2 게이트 라인(GL2)에 인가되는 제2 게이트 신호(GS2)를 발생할 수 있다. 제3 스테이지(STG13)는 제3 게이트 클럭 신호(CKV3)에 기초하여 제3 게이트 라인(GL3)에 인가되는 제3 게이트 신호(GS3)를 발생할 수 있다. 제4 스테이지(STG14)는 제1 반전 게이트 클럭 신호(CKVB1)에 기초하여 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)를 발생할 수 있다. 제5 스테이지(STG15)는 제2 반전 게이트 클럭 신호(CKVB2)에 기초하여 제5 게이트 라인(GL5)에 인가되는 제5 게이트 신호(GS5)를 발생할 수 있다. 제6 스테이지(STG16)는 제3 반전 게이트 클럭 신호(CKVB3)에 기초하여 제6 게이트 라인(GL6)에 인가되는 제6 게이트 신호(GS6)를 발생할 수 있다.
일 실시예에서, 도시하지는 않았지만, 상기 복수의 스테이지들은 캐스캐이드(cascade) 방식으로 연결될 수 있으며, 이전 스테이지의 출력이 다음 스테이지에 입력될 수 있다. 예를 들어, 제1 스테이지(STG11)에서 출력되는 제1 게이트 신호(GS1)가 제2 스테이지(STG12)에 입력될 수 있고, 제2 스테이지(STG12)에서 출력되는 제2 게이트 신호(GS2)가 제3 스테이지(STG13)에 입력될 수 있고, 제3 스테이지(STG13)에서 출력되는 제3 게이트 신호(GS3)가 제4 스테이지(STG14)에 입력될 수 있고, 제4 스테이지(STG14)에서 출력되는 제4 게이트 신호(GS4)가 제5 스테이지(STG15)에 입력될 수 있으며, 제5 스테이지(STG15)에서 출력되는 제5 게이트 신호(GS5)가 제6 스테이지(STG16)에 입력될 수 있다.
일 실시예에서, 동일한 색상의 픽셀들과 연결된 게이트 라인들은 동일한 게이트 클럭 제어 신호에 기초하여 구동될 수 있다. 다시 말하면, 동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은 동일한 게이트 클럭 제어 신호에 기초하여 발생될 수 있다. 예를 들어, 레드 픽셀들(R11~R14, R21~R24)과 연결되는 게이트 라인들(GL1, GL4)에 인가되는 게이트 신호들(GS1, GS4)은, 제1 게이트 클럭 제어 신호(CPV1)에 의해 발생되는 클럭 신호들(CKV1, CKVB1)에 기초하여 발생될 수 있다. 이와 유사하게, 그린 픽셀들(G11~G14, G21~G24)과 연결되는 게이트 라인들(GL2, GL5)에 인가되는 게이트 신호들(GS2, GS5)은, 제2 게이트 클럭 제어 신호(CPV2)에 의해 발생되는 클럭 신호들(CKV2, CKVB2)에 기초하여 발생될 수 있다. 블루 픽셀들(B11~B14, B21~B24)과 연결되는 게이트 라인들(GL3, GL6)에 인가되는 게이트 신호들(GS3, GS6)은, 제3 게이트 클럭 제어 신호(CPV3)에 의해 발생되는 클럭 신호(CKV3, CKVB3)에 기초하여 발생될 수 있다.
본 발명의 실시예들에 따른 표시 장치에서는, 동일한 차지 쉐어링 동작에 의해 발생된 클럭 신호들(예를 들어, CKV1, CKVB1)을 이용하여 동일한 색상(예를 들어, 적색)을 갖는 픽셀들(예를 들어, R11~R14, R21~R24)과 연결되는 게이트 라인들(예를 들어, GL1, GL4)을 구동함으로써, 충전 시간을 확보할 수 있고, 레벨 쉬프터의 출력 편차에 따른 충전량 차이 및/또는 이에 의한 가로줄 얼룩의 발생이 방지될 수 있다.
도 5의 실시예에서, 제2 레드 픽셀들(R21~R24), 제2 그린 픽셀들(G21~G24) 및 제2 블루 픽셀들(B21~B24)의 배열 순서는 제1 레드 픽셀들(R11~R14), 제1 그린 픽셀들(G11~G14) 및 제1 블루 픽셀들(B11~B14)의 배열 순서와 실질적으로 동일할 수 있다. 예를 들어, 픽셀들(R11~R14, G11~G14, B11~B14)은 제2 방향(DR2)으로 R, G, B의 순서로 배열될 수 있고, 픽셀들(R21~R24, G21~G24, B21~B24) 또한 제2 방향(DR2)으로 R, G, B의 순서로 배열될 수 있다.
한편, 도시하지는 않았지만, 제1 및 제2 방향들(DR1, DR2)을 따라 상기 복수의 픽셀들이 반복 배치될 수 있으며, 제2 방향(DR2)을 따라 상기 복수의 스테이지들이 반복 배치될 수 있다. 이 경우, 제6 게이트 라인(GL6) 이후의 제7 내지 제12 게이트 라인들에 인가되는 제7 내지 제12 게이트 신호들은, 제1 내지 제6 게이트 신호들(GS1~GS6)과 유사하게 게이트 클럭 신호들(CKV1~CKV3) 및 반전 게이트 클럭 신호들(CKVB1~CKVB3)에 기초하여 발생될 수 있다.
도 2 및 6을 참조하면, 게이트 구동 제어 회로(500a)에 의해 발생되는 게이트 클럭 신호들(CKV1~CKV3)은 서로 위상이 일부 중첩할 수 있다. 예를 들어, 게이트 클럭 신호들(CKV1~CKV3) 각각은 제1 구간(PD1) 동안 온(ON) 레벨을 가질 수 있고, 게이트 클럭 신호들(CKV1~CKV3) 중 인접하는 두 개의 게이트 클럭 신호들은 제2 구간(PD2)만큼의 위상 차를 가질 수 있다. 제2 구간(PD2)의 길이는 제1 구간(PD1)의 길이의 약 1/3일 수 있다. 예를 들어, 제1 구간(PD1)은 연속하는 세 수평 주기(3H)에 대응할 수 있고, 제2 구간(PD2)은 하나의 수평 주기(1H)에 대응할 수 있다.
반전 게이트 클럭 신호들(CKVB1~CKVB3)은 게이트 클럭 신호들(CKV1~CKV3)과 반대 위상을 가질 수 있다. 게이트 신호들(GS1~GS6)은 게이트 클럭 신호들(CKV1~CKV3) 및 반전 게이트 클럭 신호들(CKVB1~CKVB3)에 포함되는 펄스들 중 하나를 가질 수 있다.
도 2 및 7을 참조하면, 표시 패널(도 1의 100)은 복수의 픽셀들(R11~R14, R21~R24, G11~G14, G21~G24, B11~B14, B21~B24)을 포함할 수 있고, 게이트 구동 회로(도 1의 300)는 복수의 스테이지들(STG11~STG16)을 포함할 수 있다.
일부 픽셀들(G21~G24, B21~B24)의 배열 순서 및 이에 따른 일부 스테이지들(STG15, STG16)과 일부 게이트 라인들(GL5, GL6)의 연결 구조가 변경되는 것을 제외하면, 도 7의 실시예는 도 5의 실시예와 실질적으로 동일할 수 있다.
도 7의 실시예에서, 제2 레드 픽셀들(R21~R24), 제2 그린 픽셀들(G21~G24) 및 제2 블루 픽셀들(B21~B24)의 배열 순서는 제1 레드 픽셀들(R11~R14), 제1 그린 픽셀들(G11~G14) 및 제1 블루 픽셀들(B11~B14)의 배열 순서와 다를 수 있다. 예를 들어, 픽셀들(R11~R14, G11~G14, B11~B14)은 제2 방향(DR2)으로 R, G, B의 순서로 배열될 수 있고, 픽셀들(R21~R24, G21~G24, B21~B24) 또한 제2 방향(DR2)으로 R, B, G의 순서로 배열될 수 있다. 다시 말하면, 제2 그린 픽셀들(G21~G24)과 제2 블루 픽셀들(B21~B24)의 배치가 변경될 수 있고, 제5 게이트 라인(GL5)과 제6 게이트 라인의 배치가 변경될 수 있다. 이 때, 제5 스테이지(STG15)를 제5 게이트 라인(GL5)과 연결하고 제6 스테이지(STG16)를 제6 게이트 라인(GL6)과 연결하기 위해, 도 7에 도시된 것처럼 스테이지들(STG15, STG16)과 게이트 라인들(GL5, GL6)은 교차 연결 구조(cross-coupled structure)를 가질 수 있다.
도시하지는 않았지만, 제2 레드 픽셀들(R21~R24), 제2 그린 픽셀들(G21~G24) 및 제2 블루 픽셀들(B21~B24)의 배열 순서는 제1 레드 픽셀들(R11~R14), 제1 그린 픽셀들(G11~G14) 및 제1 블루 픽셀들(B11~B14)의 배열 순서와 다른 임의의 배열 순서일 수 있다.
도 5 및 7을 참조하여 게이트 라인들(GL1~GL6)에 대한 비엇갈림 구조 및 데이터 라인들(DL1~DL5)에 대한 엇갈림 구조를 갖는 경우에 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들에 따른 표시 장치에 포함되는 복수의 픽셀들은 데이터 라인들에 대한 비엇갈림 구조를 가질 수도 있고, 게이트 라인들에 대한 엇갈림 구조를 가질 수도 있다. 게이트 라인들에 대한 엇갈림 구조를 갖는 경우에, 하나의 픽셀 행 내에 배치되는 픽셀들은 동일한 하나의 색상이 아닌 서로 다른 색상들을 가질 수도 있다.
도 8은 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 다른 예를 나타내는 블록도이다.
도 8을 참조하면, 게이트 구동 제어 회로(500b)는 개시 펄스 발생 회로(510), 제1 레벨 쉬프터(520b), 제2 레벨 쉬프터(530b), 제3 레벨 쉬프터(540b), 제4 레벨 쉬프터(525b), 제5 레벨 쉬프터(535b) 및 제6 레벨 쉬프터(545b)를 포함할 수 있다.
도 8의 개시 펄스 발생 회로(510)는 도 2의 개시 펄스 발생 회로(510)와 실질적으로 동일할 수 있다. 도 8의 제1 내지 제3 레벨 쉬프터들(520b~540b)은 도 2의 제1 내지 제3 레벨 쉬프터들(520a~540a)과 각각 실질적으로 동일할 수 있다.
제4 레벨 쉬프터(525b)는 제4 게이트 클럭 제어 신호(CPV4) 및 제4 차지 쉐어링 제어 신호(CS4)에 기초하여 제4 게이트 클럭 신호(CKV4) 및 제4 반전 게이트 클럭 신호(CKVB4)를 발생할 수 있다. 제5 레벨 쉬프터(535b)는 제5 게이트 클럭 제어 신호(CPV5) 및 제5 차지 쉐어링 제어 신호(CS5)에 기초하여 제5 게이트 클럭 신호(CKV5) 및 제5 반전 게이트 클럭 신호(CKVB5)를 발생할 수 있다. 제6 레벨 쉬프터(545b)는 제6 게이트 클럭 제어 신호(CPV6) 및 제6 차지 쉐어링 제어 신호(CS6)에 기초하여 제6 게이트 클럭 신호(CKV6) 및 제6 반전 게이트 클럭 신호(CKVB6)를 발생할 수 있다. 제4 내지 제6 레벨 쉬프터들(525b~545b) 각각의 구조 및 동작은 도 4a 및 4b를 참조하여 상술한 제1 레벨 쉬프터(520a)의 구조 및 동작과 실질적으로 동일할 수 있다.
게이트 구동 제어 회로(500b)는 여섯 개의 게이트 클럭 제어 신호들(CPV1~CPV6)에 기초하여 여섯 개의 게이트 클럭 신호들(CKV1~CKV6) 및 여섯 개의 반전 게이트 클럭 신호들(CKVB1~CKVB6)을 발생할 수 있다. 따라서, 게이트 구동 제어 회로(500b)는 복수의 픽셀들(도 1의 PX)이 서로 다른 세 종류의 색상을 갖는 표시 장치에 적용될 수 있다.
도 9 및 10은 도 8의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 8 및 9를 참조하면, 표시 패널(도 1의 100)은 복수의 픽셀들(R11~R14, R21~R24, G11~G14, G21~G24, B11~B14, B21~B24)을 포함할 수 있고, 게이트 구동 회로(도 1의 300)는 복수의 스테이지들(STG11~STG16)을 포함할 수 있다.
일부 스테이지들(STG14~STG16)에 인가되는 게이트 클럭 신호들(CKV4~CKV6)이 변경되는 것을 제외하면, 도 9의 실시예는 도 5의 실시예와 실질적으로 동일할 수 있다.
상기 복수의 스테이지들은 게이트 클럭 신호들(CKV1~CKV6)에 기초하여 게이트 라인들(GL1~GL6)을 구동하기 위한 게이트 신호들(GS1~GS6)을 발생할 수 있다.
구체적으로, 제1 내지 제3 스테이지들(STG11~STG13)의 동작은 도 5를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 제4 스테이지(STG14)는 제4 게이트 클럭 신호(CKV4)에 기초하여 제4 게이트 라인(GL4)에 인가되는 제4 게이트 신호(GS4)를 발생할 수 있다. 제5 스테이지(STG15)는 제5 게이트 클럭 신호(CKV5)에 기초하여 제5 게이트 라인(GL5)에 인가되는 제5 게이트 신호(GS5)를 발생할 수 있다. 제6 스테이지(STG16)는 제6 게이트 클럭 신호(CKV6)에 기초하여 제6 게이트 라인(GL6)에 인가되는 제6 게이트 신호(GS6)를 발생할 수 있다.
한편, 도시하지는 않았지만, 제1 및 제2 방향들(DR1, DR2)을 따라 상기 복수의 픽셀들이 반복 배치될 수 있으며, 제2 방향(DR2)을 따라 상기 복수의 스테이지들이 반복 배치될 수 있다. 이 경우, 제6 게이트 라인(GL6) 이후의 제7 내지 제12 게이트 라인들에 인가되는 제7 내지 제12 게이트 신호들은, 제1 내지 제6 반전 게이트 클럭 신호들(CKVB1~CKVB6)에 기초하여 발생될 수 있다. 상기 제12 게이트 라인 이후의 제13 내지 제18 게이트 라인들에 인가되는 제13 내지 제18 게이트 신호들은, 제1 내지 제6 게이트 신호들(GS1~GS6)과 유사하게 제1 내지 제6 게이트 클럭 신호들(CKV1~CKV6)에 기초하여 발생될 수 있다.
실시예에 따라서, 복수의 픽셀들의 연결 구조 및 배열 순서는 다양하게 변경될 수 있다.
도 8 및 10을 참조하면, 게이트 구동 제어 회로(500b)에 의해 발생되는 게이트 클럭 신호들(CKV1~CKV6)은 서로 위상이 일부 중첩할 수 있다. 예를 들어, 게이트 클럭 신호들(CKV1~CKV6) 각각은 제1 구간(PD1') 동안 온(ON) 레벨을 가질 수 있고, 게이트 클럭 신호들(CKV1~CKV6) 중 인접하는 두 개의 게이트 클럭 신호들은 제2 구간(PD2')만큼의 위상 차를 가질 수 있다. 제2 구간(PD2')의 길이는 제1 구간(PD1')의 길이의 약 1/6일 수 있다. 예를 들어, 제1 구간(PD1')은 연속하는 여섯 수평 주기(6H)에 대응할 수 있고, 제2 구간(PD2')은 하나의 수평 주기에 대응할 수 있다. 다른 예에서, 도 10의 제1 구간(PD1')의 길이는 도 6의 제1 구간(PD1)의 길이와 실질적으로 동일할 수 있다.
게이트 신호들(GS1~GS6)은 게이트 클럭 신호들(CKV1~CKV6)에 포함되는 펄스들 중 하나를 가질 수 있다. 도시하지는 않았지만, 반전 게이트 클럭 신호들(CKVB1~CKVB6)은 게이트 클럭 신호들(CKV1~CKV6)과 반대 위상을 가질 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 또 다른 예를 나타내는 블록도이다.
도 11을 참조하면, 게이트 구동 제어 회로(500c)는 개시 펄스 발생 회로(510), 제1 레벨 쉬프터(520c), 제2 레벨 쉬프터(530c), 제3 레벨 쉬프터(540c) 및 제4 레벨 쉬프터(550c)를 포함할 수 있다.
도 11의 개시 펄스 발생 회로(510)는 도 2의 개시 펄스 발생 회로(510)와 실질적으로 동일할 수 있다.
제1 레벨 쉬프터(520c)는 제1 게이트 클럭 제어 신호(CPVA) 및 제1 차지 쉐어링 제어 신호(CSA)에 기초하여 제1 게이트 클럭 신호(CKVA) 및 제1 반전 게이트 클럭 신호(CKVBA)를 발생할 수 있다. 제2 레벨 쉬프터(530c)는 제2 게이트 클럭 제어 신호(CPVB) 및 제2 차지 쉐어링 제어 신호(CSB)에 기초하여 제2 게이트 클럭 신호(CKVBB) 및 제2 반전 게이트 클럭 신호(CKVBBB)를 발생할 수 있다. 제3 레벨 쉬프터(540c)는 제3 게이트 클럭 제어 신호(CPVC) 및 제3 차지 쉐어링 제어 신호(CSC)에 기초하여 제3 게이트 클럭 신호(CKVC) 및 제3 반전 게이트 클럭 신호(CKVBC)를 발생할 수 있다. 제4 레벨 쉬프터(550c)는 제4 게이트 클럭 제어 신호(CPVD) 및 제4 차지 쉐어링 제어 신호(CSD)에 기초하여 제4 게이트 클럭 신호(CKVD) 및 제4 반전 게이트 클럭 신호(CKVBD)를 발생할 수 있다. 제1 내지 제4 레벨 쉬프터들(520c~550c) 각각의 구조 및 동작은 도 4a 및 4b를 참조하여 상술한 제1 레벨 쉬프터(520a)의 구조 및 동작과 실질적으로 동일할 수 있다.
게이트 구동 제어 회로(500c)는 네 개의 게이트 클럭 제어 신호들(CPVA~CPVD)에 기초하여 네 개의 게이트 클럭 신호들(CKVA~CKVD) 및 네 개의 반전 게이트 클럭 신호들(CKVBA~CKVBD)을 발생할 수 있다. 따라서, 게이트 구동 제어 회로(500c)는 복수의 픽셀들(도 1의 PX)이 서로 다른 네 종류의 색상을 갖는 표시 장치에 적용될 수 있다.
일 실시예에서, 도 12 등을 참조하여 후술하는 것처럼, 게이트 구동 제어 회로(500c)를 포함하는 표시 장치의 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들, 청색 광을 출력하는 복수의 블루 픽셀들 및 백색 광을 출력하는 복수의 화이트 픽셀들을 포함할 수 있다. 다른 실시예에서, 게이트 구동 제어 회로(500c)를 포함하는 표시 장치의 복수의 픽셀들은 서로 다른 임의의 네 종류의 컬러 픽셀들을 포함할 수 있다.
도 12 및 13은 도 11의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 11 및 12를 참조하면, 표시 패널(도 1의 100)은 복수의 픽셀들(RA1, RA2, RA3, RA4, RB1, RB2, RB3, RB4, GA1, GA2, GA3, GA4, GB1, GB2, GB3, GB4, BA1, BA2, BA3, BA4, BB1, BB2, BB3, BB4, WA1, WA2, WA3, WA4, WB1, WB2, WB3, WB4)을 포함할 수 있다. 상기 복수의 픽셀들은 데이터 라인들(DLA, DLB, DLC, DLD, DLE) 및 게이트 라인들(GLA, GLB, GLC, GLD, GLE, GLF, GLG, GLH)과 연결될 수 있고, 복수의 레드 픽셀들(RA1~RA4, RB1~RB4), 복수의 그린 픽셀들(GA1~GA4, GB1~GB4), 복수의 블루 픽셀들(BA1~BA4, BB1~BB4) 및 복수의 화이트 픽셀들(WA1~WA4, WB1~WB4)을 포함할 수 있다. 상기 복수의 픽셀들은 게이트 라인들(GLA~GLH)에 대한 비엇갈림 구조 및 데이터 라인들(DLA~DLE)에 대한 엇갈림 구조를 가질 수 있다.
구체적으로, 제1 레드 픽셀들(RA1~RA4)은 제1 게이트 라인(GLA)과 연결될 수 있고, 제1 그린 픽셀들(GA1~GA4)은 제2 게이트 라인(GLB)과 연결될 수 있고, 제1 블루 픽셀들(BA1~BA4)은 제3 게이트 라인(GLC)과 연결될 수 있고, 제1 화이트 픽셀들(WA1~WA4)은 제4 게이트 라인(GLD)과 연결될 수 있고, 제2 레드 픽셀들(RB1~RB4)은 제5 게이트 라인(GLE)과 연결될 수 있고, 제2 그린 픽셀들(GB1~GB4)은 제6 게이트 라인(GLF)과 연결될 수 있고, 제2 블루 픽셀들(BB1~BB4)은 제7 게이트 라인(GLG)과 연결될 수 있으며, 제2 화이트 픽셀들(WB1~WB4)은 제8 게이트 라인(GLH)과 연결될 수 있다.
또한, 픽셀들(RA1, GA1, BA1, WA1)은 제1 데이터 라인(DLA)과 연결될 수 있고, 픽셀들(RB1, GB1, BB1, WB1, RA2, GA2, BA2, WA2)은 제2 데이터 라인(DLB)과 연결될 수 있고, 픽셀들(RB2, GB2, BB2, WB2, RA3, GA3, BA3, WA3)은 제3 데이터 라인(DLC)과 연결될 수 있고, 픽셀들(RB3, GB3, BB3, WB3, RA4, GA4, BA4, WA4)은 제4 데이터 라인(DLD)과 연결될 수 있으며, 픽셀들(RB4, GB4, BB4, WB4)은 제5 데이터 라인(DLE)과 연결될 수 있다.
게이트 구동 회로(도 1의 300)는 복수의 스테이지들(STG21, STG22, STG23, STG24, STG25, STG26, STG27, STG28)을 포함할 수 있다. 상기 복수의 스테이지들은 게이트 클럭 신호들(CKVA~CKVD) 및 반전 게이트 클럭 신호들(CKVBA~CKVBD)에 기초하여 게이트 라인들(GLA~GLH)을 구동하기 위한 게이트 신호들(GSA, GSB, GSC, GSD, GSE, GSF, GSG, GSH)을 발생할 수 있다.
일 실시예에서, 동일한 색상의 픽셀들과 연결된 게이트 라인들은 동일한 게이트 클럭 제어 신호에 기초하여 구동될 수 있다. 다시 말하면, 동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은 동일한 게이트 클럭 제어 신호에 기초하여 발생될 수 있다. 예를 들어, 레드 픽셀들(RA1~RA4, RB1~RB4)을 구동하는 게이트 신호들(GSA, GSE)은, 제1 게이트 클럭 제어 신호(CPVA)에 의해 발생되는 클럭 신호들(CKV1, CKVB1)에 기초하여 발생될 수 있다. 이와 유사하게, 그린 픽셀들(GA1~GA4, GB1~GB4)을 구동하는 게이트 신호들(GSB, GSF)은, 제2 게이트 클럭 제어 신호(CPVB)에 의해 발생되는 클럭 신호들(CKVBB, CKVBBB)에 기초하여 발생될 수 있다. 블루 픽셀들(BA1~BA4, BB1~BB4)을 구동하는 게이트 신호들(GSC, GSG)은, 제3 게이트 클럭 제어 신호(CPVC)에 의해 발생되는 클럭 신호들(CKVC, CKVBC)에 기초하여 발생될 수 있다. 화이트 픽셀들(WA1~WA4, WB1~WB4)을 구동하는 게이트 신호들(GSD, GSH)은, 제4 게이트 클럭 제어 신호(CPVD)에 의해 발생되는 클럭 신호들(CKVD, CKVBD)에 기초하여 발생될 수 있다.
본 발명의 실시예들에 따른 표시 장치에서는, 동일한 차지 쉐어링 동작에 의해 발생된 클럭 신호들(예를 들어, CKVA, CKVBA)을 이용하여 동일한 색상(예를 들어, 적색)을 갖는 픽셀들(예를 들어, RA1~RA4, RB1~RB4)과 연결되는 게이트 라인들(예를 들어, GLA, GLE)을 구동함으로써, 충전 시간을 확보할 수 있고, 레벨 쉬프터의 출력 편차에 따른 충전량 차이 및/또는 이에 의한 가로줄 얼룩의 발생이 방지될 수 있다.
한편, 도시하지는 않았지만, 제1 및 제2 방향들(DR1, DR2)을 따라 상기 복수의 픽셀들이 반복 배치될 수 있으며, 제2 방향(DR2)을 따라 상기 복수의 스테이지들이 반복 배치될 수 있다. 이 경우, 제8 게이트 라인(GLH) 이후의 제9 내지 제16 게이트 라인들에 인가되는 제9 내지 제16 게이트 신호들은, 제1 내지 제8 게이트 신호들(GSA~GSH)과 유사하게 게이트 클럭 신호들(CKVA~CKVD) 및 반전 게이트 클럭 신호들(CKVBA~CKVBD)에 기초하여 발생될 수 있다.
실시예에 따라서, 복수의 픽셀들의 연결 구조 및 배열 순서는 다양하게 변경될 수 있다.
도 11 및 13을 참조하면, 게이트 구동 제어 회로(500c)에 의해 발생되는 게이트 클럭 신호들(CKVA~CKVD)은 서로 위상이 일부 중첩할 수 있다. 예를 들어, 게이트 클럭 신호들(CKVA~CKVD) 각각은 제1 구간(PD3) 동안 온(ON) 레벨을 가질 수 있고, 게이트 클럭 신호들(CKVA~CKVD) 중 인접하는 두 개의 게이트 클럭 신호들은 제2 구간(PD4)만큼의 위상 차를 가질 수 있다. 제2 구간(PD4)의 길이는 제1 구간(PD3)의 길이의 약 1/4일 수 있다. 예를 들어, 제1 구간(PD3)은 연속하는 네 수평 주기(4H)에 대응할 수 있고, 제2 구간(PD4)은 하나의 수평 주기에 대응할 수 있다.
반전 게이트 클럭 신호들(CKVBA~CKVBD)은 게이트 클럭 신호들(CKVA~CKVD)과 반대 위상을 가질 수 있다. 게이트 신호들(GSA~GSH)은 게이트 클럭 신호들(CKVA~CKVD) 및 반전 게이트 클럭 신호들(CKVBA~CKVBD)에 포함되는 펄스들 중 하나를 가질 수 있다.
도 14는 본 발명의 실시예들에 따른 표시 장치에 포함되는 게이트 구동 제어 회로의 또 다른 예를 나타내는 블록도이다.
도 14를 참조하면, 게이트 구동 제어 회로(500d)는 개시 펄스 발생 회로(510), 제1 레벨 쉬프터(520d), 제2 레벨 쉬프터(530d), 제3 레벨 쉬프터(540d), 제4 레벨 쉬프터(550d), 제5 레벨 쉬프터(525d), 제6 레벨 쉬프터(535d), 제7 레벨 쉬프터(545d) 및 제8 레벨 쉬프터(555d)를 포함할 수 있다.
도 14의 개시 펄스 발생 회로(510)는 도 2의 개시 펄스 발생 회로(510)와 실질적으로 동일할 수 있다. 도 14의 제1 내지 제4 레벨 쉬프터들(520d~550d)은 도 11의 제1 내지 제4 레벨 쉬프터들(520c~550c)과 각각 실질적으로 동일할 수 있다.
제5 레벨 쉬프터(525d)는 제5 게이트 클럭 제어 신호(CPVE) 및 제5 차지 쉐어링 제어 신호(CSE)에 기초하여 제5 게이트 클럭 신호(CKVE) 및 제5 반전 게이트 클럭 신호(CKVBE)를 발생할 수 있다. 제6 레벨 쉬프터(535d)는 제6 게이트 클럭 제어 신호(CPVF) 및 제6 차지 쉐어링 제어 신호(CSF)에 기초하여 제6 게이트 클럭 신호(CKVF) 및 제6 반전 게이트 클럭 신호(CKVBF)를 발생할 수 있다. 제7 레벨 쉬프터(545d)는 제7 게이트 클럭 제어 신호(CPVG) 및 제7 차지 쉐어링 제어 신호(CSG)에 기초하여 제7 게이트 클럭 신호(CKVG) 및 제7 반전 게이트 클럭 신호(CKVBG)를 발생할 수 있다. 제8 레벨 쉬프터(555d)는 제8 게이트 클럭 제어 신호(CPVH) 및 제8 차지 쉐어링 제어 신호(CSH)에 기초하여 제8 게이트 클럭 신호(CKVH) 및 제8 반전 게이트 클럭 신호(CKVBH)를 발생할 수 있다. 제5 내지 제8 레벨 쉬프터들(525d~555d) 각각의 구조 및 동작은 도 4a 및 4b를 참조하여 상술한 제1 레벨 쉬프터(520a)의 구조 및 동작과 실질적으로 동일할 수 있다.
게이트 구동 제어 회로(500d)는 여덟 개의 게이트 클럭 제어 신호들(CPVA~CPVH)에 기초하여 여덟 개의 게이트 클럭 신호들(CKVA~CKVH) 및 여덟 개의 반전 게이트 클럭 신호들(CKVBA~CKVBH)을 발생할 수 있다. 따라서, 게이트 구동 제어 회로(500d)는 복수의 픽셀들(도 1의 PX)이 서로 다른 네 종류의 색상을 갖는 표시 장치에 적용될 수 있다.
도 15 및 16은 도 14의 게이트 구동 제어 회로에 의한 표시 장치의 동작을 설명하기 위한 도면들이다.
도 14 및 15를 참조하면, 표시 패널(도 1의 100)은 복수의 픽셀들(RA1~RA4, RB1~RB4, GA1~GA4, GB1~GB4, BA1~BA4, BB1~BB4, WA1~WA4, WB1~WB4)을 포함할 수 있고, 게이트 구동 회로(도 1의 300)는 복수의 스테이지들(STG21~STG28)을 포함할 수 있다.
일부 스테이지들(STG25~STG28)에 인가되는 게이트 클럭 신호들(CKVE~CKVH)이 변경되는 것을 제외하면, 도 15의 실시예는 도 12의 실시예와 실질적으로 동일할 수 있다.
상기 복수의 스테이지들은 게이트 클럭 신호들(CKVA~CKVH)에 기초하여 게이트 라인들(GLA~GLH)을 구동하기 위한 게이트 신호들(GSA~GSH)을 발생할 수 있다.
한편, 도시하지는 않았지만, 제1 및 제2 방향들(DR1, DR2)을 따라 상기 복수의 픽셀들이 반복 배치될 수 있으며, 제2 방향(DR2)을 따라 상기 복수의 스테이지들이 반복 배치될 수 있다. 이 경우, 제8 게이트 라인(GLH) 이후의 제9 내지 제16 게이트 라인들에 인가되는 제9 내지 제16 게이트 신호들은, 제1 내지 제8 반전 게이트 클럭 신호들(CKVBA~CKVBH)에 기초하여 발생될 수 있다. 상기 제16 게이트 라인 이후의 제17 내지 제24 게이트 라인들에 인가되는 제17 내지 제24 게이트 신호들은, 제1 내지 제8 게이트 신호들(GSA~GSH)과 유사하게 제1 내지 제8 게이트 클럭 신호들(CKVA~CKVH)에 기초하여 발생될 수 있다.
실시예에 따라서, 복수의 픽셀들의 연결 구조 및 배열 순서는 다양하게 변경될 수 있다.
도 14 및 16을 참조하면, 게이트 구동 제어 회로(500d)에 의해 발생되는 게이트 클럭 신호들(CKVA~CKVH)은 서로 위상이 일부 중첩할 수 있다. 예를 들어, 게이트 클럭 신호들(CKVA~CKVH) 각각은 제1 구간(PD3') 동안 온(ON) 레벨을 가질 수 있고, 게이트 클럭 신호들(CKVA~CKVH) 중 인접하는 두 개의 게이트 클럭 신호들은 제2 구간(PD4')만큼의 위상 차를 가질 수 있다. 제2 구간(PD4')의 길이는 제1 구간(PD3')의 길이의 약 1/8일 수 있다. 예를 들어, 제1 구간(PD3')은 연속하는 여덟 수평 주기(8H)에 대응할 수 있고, 제2 구간(PD4')은 하나의 수평 주기에 대응할 수 있다. 다른 예에서, 도 16의 제1 구간(PD3')의 길이는 도 13의 제1 구간(PD3)의 길이와 실질적으로 동일할 수 있다.
게이트 신호들(GSA~GSH)은 게이트 클럭 신호들(CKVA~CKVH)에 포함되는 펄스들 중 하나를 가질 수 있다. 도시하지는 않았지만, 반전 게이트 클럭 신호들(CKVBA~CKVBH)은 게이트 클럭 신호들(CKVA~CKVH)과 반대 위상을 가질 수 있다.
도 17은 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 1 및 17을 참조하면, 본 발명의 실시예들에 따른 표시 장치(10)의 구동 방법에서, N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들(CPV)에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들(CKV) 및 N개의 게이트 클럭 신호들(CKV)과 반대 위상을 가지는 N개의 반전 게이트 클럭 신호들(CKVB)을 발생한다(단계 S100). N개의 게이트 클럭 신호들(CKV) 및/또는 N개의 반전 게이트 클럭 신호들(CKVB)에 기초하여 복수의 게이트 신호들을 발생하고(단계 S200), 복수의 게이트 라인들(GL)에 상기 복수의 게이트 신호들을 인가한다(단계 S300).
복수의 픽셀들(PX) 각각은 장변이 게이트 라인들(GL)과 평행한 제1 방향(DR1)으로 연장되고 단변이 데이터 라인들(DL)과 평행한 제2 방향(DR2)으로 연장되는 가로 픽셀 구조로 구현될 수 있다. 게이트 클럭 제어 신호들(CPV)의 개수(즉, N)는 복수의 픽셀들(PX)의 색상의 개수의 정수 배일 수 있다.
일 실시예에서, 복수의 픽셀들(PX)의 색상이 세 종류(예를 들어, R, G, B)인 경우에, 상기 게이트 클럭 제어 신호들(CPV)의 개수는 3의 배수일 수 있다. 다른 실시예에서, 복수의 픽셀들(PX)의 색상이 네 종류(예를 들어, R, G, B, W)인 경우에, 상기 게이트 클럭 제어 신호들(CPV)의 개수는 4의 배수일 수 있다. 이 때, 동일한 색상의 픽셀들과 연결된 게이트 라인들은 동일한 게이트 클럭 제어 신호에 기초하여 구동될 수 있다. 동일한 게이트 클럭 제어 신호에 의해 발생된 클럭 신호들(예를 들어, CKV1, CKVB1)을 이용하여 동일한 색상(예를 들어, 적색)을 갖는 픽셀들(예를 들어, R11~R14, R21~R24)과 연결되는 게이트 라인들(예를 들어, GL1, GL4)을 구동함으로써, 충전 시간을 확보할 수 있고, 출력 편차에 따른 충전량 차이 및/또는 이에 의한 가로줄 얼룩의 발생이 방지될 수 있다.
이상, 특정 개수의 픽셀 색상들 및 게이트 클럭 제어 신호들에 기초하여 본 발명의 실시예들에 따른 표시 장치 및 그 구동 방법을 설명하였으나, 본 발명의 실시예들은 게이트 클럭 제어 신호들의 개수가 임의의 픽셀 색상들의 개수의 임의의 정수 배이고 동일한 색상의 픽셀들을 구동하기 위해 동일한 게이트 클럭 제어 신호가 이용되는 임의의 표시 장치에 대해서 적용될 수 있다.
이상, N개의 게이트 클럭 제어 신호들 및 N개의 반전 게이트 클럭 제어 신호들 모두에 기초하여 게이트 신호들을 발생하는 예들을 설명하였으나, 본 발명의 실시예들은 N개의 게이트 클럭 제어 신호들 및 N개의 반전 게이트 클럭 제어 신호들 중 하나에만 기초하여 게이트 신호들을 발생하는 경우에도 적용될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라, 캠코더, PC(personal computer), 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들 및 상기 N개의 게이트 클럭 신호들과 반대 위상을 가지는 N개의 반전 게이트 클럭 신호들을 발생하는 게이트 구동 제어 회로;
    상기 N개의 게이트 클럭 신호들 또는 상기 N개의 반전 게이트 클럭 신호들을 기초로 복수의 게이트 신호들을 발생하여 복수의 게이트 라인들에 인가하는 게이트 구동 회로; 및
    상기 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 복수의 픽셀들을 구비하는 표시 패널을 포함하며,
    상기 복수의 픽셀들 각각은 상기 복수의 게이트 라인들과 평행한 제1 변의 길이가 상기 복수의 데이터 라인들과 평행한 제2 변의 길이보다 길고,
    상기 게이트 클럭 제어 신호들의 개수는 상기 복수의 픽셀들의 색상의 개수의 정수 배인 표시 장치.
  2. 제 1 항에 있어서,
    동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은, 동일한 게이트 클럭 제어 신호에 기초하여 발생되는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들 및 청색 광을 출력하는 복수의 블루 픽셀들을 포함하며,
    상기 게이트 클럭 제어 신호들의 개수는 3의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일한 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 복수의 레드 픽셀들은 제1 게이트 라인과 연결되는 제1 레드 픽셀들을 포함하고, 상기 복수의 그린 픽셀들은 제2 게이트 라인과 연결되는 제1 그린 픽셀들을 포함하고, 상기 복수의 블루 픽셀들은 제3 게이트 라인과 연결되는 제1 블루 픽셀들을 포함하며,
    상기 게이트 구동 회로는 제1, 제2 및 제3 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제1, 제2 및 제3 게이트 라인들에 인가되는 제1, 제2 및 제3 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 복수의 레드 픽셀들은 제4 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제5 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제6 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하며,
    상기 게이트 클럭 제어 신호들의 개수가 3인 경우에, 상기 게이트 구동 회로는 상기 제1, 제2 및 제3 게이트 클럭 신호들과 반대 위상을 가지는 제1, 제2 및 제3 반전 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제4, 제5 및 제6 게이트 라인들에 인가되는 제4, 제5 및 제6 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들의 배열 순서는 상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들의 배열 순서와 동일한 것을 특징으로 하는 표시 장치.
  7. 제 5 항에 있어서,
    상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들의 배열 순서는 상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들의 배열 순서와 다른 것을 특징으로 하는 표시 장치.
  8. 제 5 항에 있어서,
    상기 제1 레드 픽셀들, 상기 제1 그린 픽셀들 및 상기 제1 블루 픽셀들 각각은 제1 측에 배치되는 데이터 라인과 연결되고,
    상기 제2 레드 픽셀들, 상기 제2 그린 픽셀들 및 상기 제2 블루 픽셀들 각각은 상기 제1 측과 대향하는 제2 측에 배치되는 데이터 라인과 연결되는 것을 특징으로 하는 표시 장치.
  9. 제 4 항에 있어서,
    상기 복수의 레드 픽셀들은 제4 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제5 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제6 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하며,
    상기 게이트 클럭 제어 신호들의 개수가 6인 경우에, 상기 게이트 구동 회로는 제4, 제5 및 제6 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제4, 제5 및 제6 게이트 라인들에 인가되는 제4, 제5 및 제6 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들, 청색 광을 출력하는 복수의 블루 픽셀들 및 백색 광을 출력하는 복수의 화이트 픽셀들을 포함하고,
    상기 게이트 클럭 제어 신호들의 개수는 4의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일한 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 복수의 레드 픽셀들은 제1 게이트 라인과 연결되는 제1 레드 픽셀들을 포함하고, 상기 복수의 그린 픽셀들은 제2 게이트 라인과 연결되는 제1 그린 픽셀들을 포함하고, 상기 복수의 블루 픽셀들은 제3 게이트 라인과 연결되는 제1 블루 픽셀들을 포함하고, 상기 복수의 화이트 픽셀들은 제4 게이트 라인과 연결되는 제1 화이트 픽셀들을 포함하며,
    상기 게이트 구동 회로는 제1, 제2, 제3 및 제4 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제1, 제2, 제3 및 제4 게이트 라인들에 인가되는 제1, 제2, 제3 및 제4 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 복수의 레드 픽셀들은 제5 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제6 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제7 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하고, 상기 복수의 화이트 픽셀들은 제8 게이트 라인과 연결되는 제2 화이트 픽셀들을 더 포함하며,
    상기 게이트 클럭 제어 신호들의 개수가 4인 경우에, 상기 게이트 구동 회로는 상기 제1, 제2, 제3 및 제4 게이트 클럭 신호들과 반대 위상을 가지는 제1, 제2, 제3 및 제4 반전 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제5, 제6, 제7 및 제8 게이트 라인들에 인가되는 제5, 제6, 제7 및 제8 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  13. 제 11 항에 있어서,
    상기 복수의 레드 픽셀들은 제5 게이트 라인과 연결되는 제2 레드 픽셀들을 더 포함하고, 상기 복수의 그린 픽셀들은 제6 게이트 라인과 연결되는 제2 그린 픽셀들을 더 포함하고, 상기 복수의 블루 픽셀들은 제7 게이트 라인과 연결되는 제2 블루 픽셀들을 더 포함하고, 상기 복수의 화이트 픽셀들은 제8 게이트 라인과 연결되는 제2 화이트 픽셀들을 더 포함하며,
    상기 게이트 클럭 제어 신호들의 개수가 8인 경우에, 상기 게이트 구동 회로는 제5, 제6, 제7 및 제8 게이트 클럭 신호들에 기초하여 서로 인접한 상기 제5, 제6, 제7 및 제8 게이트 라인들에 인가되는 제5, 제6, 제7 및 제8 게이트 신호들을 발생하는 것을 특징으로 하는 표시 장치.
  14. 제 1 항에 있어서,
    상기 게이트 구동 제어 회로는 N개의 레벨 쉬프터들을 포함하고,
    상기 N개의 레벨 쉬프터들 각각은 상기 N개의 게이트 클럭 제어 신호들 중 하나 및 N개의 차지 쉐어링(charge sharing) 제어 신호들 중 하나에 기초하여 상기 N개의 게이트 클럭 신호들 중 하나 및 상기 N개의 반전 게이트 클럭 신호들 중 하나를 발생하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 N개의 레벨 쉬프터들 중 제1 레벨 쉬프터는,
    제1 게이트 클럭 신호를 출력하는 제1 출력 단자와 게이트 온 전압 사이에 연결되고, 제1 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함하는 제1 PMOS 트랜지스터;
    상기 제1 출력 단자와 게이트 오프 전압 사이에 연결되고, 상기 제1 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함하는 제1 NMOS 트랜지스터;
    제1 반전 게이트 클럭 신호를 출력하는 제2 출력 단자와 상기 게이트 온 전압 사이에 연결되고, 제1 반전 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함하는 제2 PMOS 트랜지스터;
    상기 제2 출력 단자와 상기 게이트 오프 전압 사이에 연결되고, 상기 제1 반전 게이트 클럭 제어 신호가 인가되는 게이트 전극을 포함하는 제2 NMOS 트랜지스터; 및
    상기 제1 출력 단자와 상기 제2 출력 단자 사이에 직렬로 연결되고, 제1 차지 쉐어링 제어 신호가 인가되는 게이트 전극을 포함하는 제3 및 제4 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 1 항에 있어서,
    상기 복수의 픽셀들은 상기 표시 패널의 표시 영역에 배치되며,
    상기 게이트 구동 회로는 상기 표시 영역을 둘러싸는 상기 표시 패널의 주변 영역에 배치되는 것을 특징으로 하는 표시 장치.
  17. N(N은 2 이상의 자연수)개의 게이트 클럭 제어 신호들에 기초하여, 서로 위상이 일부 중첩하는 N개의 게이트 클럭 신호들 및 상기 N개의 게이트 클럭 신호들과 반대 위상을 가지는 N개의 반전 게이트 클럭 신호들을 발생하는 단계;
    상기 N개의 게이트 클럭 신호들 또는 상기 N개의 반전 게이트 클럭 신호들에 기초하여 복수의 게이트 신호들을 발생하는 단계; 및
    표시 패널에 포함되는 복수의 픽셀들과 연결되는 복수의 게이트 라인들에 상기 복수의 게이트 신호들을 인가하는 단계를 포함하고,
    상기 복수의 픽셀들 각각은 상기 복수의 게이트 라인들과 평행한 제1 변의 길이가 복수의 데이터 라인들과 평행한 제2 변의 길이보다 길고,
    상기 게이트 클럭 제어 신호들의 개수는 상기 복수의 픽셀들의 색상의 개수의 정수 배인 표시 장치의 구동 방법.
  18. 제 17 항에 있어서,
    동일한 색상을 갖는 픽셀들과 연결되는 게이트 라인들에 인가되는 게이트 신호들은, 동일한 게이트 클럭 제어 신호에 기초하여 발생되는 것을 특징으로 하는 표시 장치의 구동 방법.
  19. 제 17 항에 있어서,
    상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들 및 청색 광을 출력하는 복수의 블루 픽셀들을 포함하며,
    상기 게이트 클럭 제어 신호들의 개수는 3의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일한 것을 특징으로 하는 표시 장치의 구동 방법.
  20. 제 17 항에 있어서,
    상기 복수의 픽셀들은 적색 광을 출력하는 복수의 레드 픽셀들, 녹색 광을 출력하는 복수의 그린 픽셀들, 청색 광을 출력하는 복수의 블루 픽셀들 및 백색 광을 출력하는 복수의 화이트 픽셀들을 포함하고,
    상기 게이트 클럭 제어 신호들의 개수는 4의 배수이고, 상기 게이트 클럭 신호들의 개수 및 상기 반전 게이트 클럭 신호들의 개수는 상기 게이트 클럭 제어 신호들의 개수와 동일한 것을 특징으로 하는 표시 장치의 구동 방법.

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