KR20180038600A - 표시 장치 - Google Patents

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KR20180038600A
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capacitor electrode
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capacitor
transistor
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정철윤
곽희준
윤주애
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삼성디스플레이 주식회사
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Abstract

본 발명에 따르면, 기판; 상기 기판 상에 제공되는 반도체층; 상기 반도체층 상에 제공되며, 적어도 하나의 제1 굴곡부를 갖는 게이트 절연막; 상기 게이트 절연막 상에 제공되는 게이트 전극; 상기 게이트 절연막 상에 제공되며, 상기 게이트 전극과 동일층에 제공된 제1 캐패시터 전극; 상기 게이트 전극 및 상기 제1 캐패시터 전극 상에 제공되고, 적어도 하나의 제2 굴곡부를 갖는 제1 층간 절연막; 상기 제1 층간 절연막 상에 제공되는 제2 캐패시터 전극; 상기 기판 상에 제공되며, 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극; 및 상기 드레인 전극과 연결된 발광 소자를 포함하고, 상기 제1 캐패시터 전극은 상기 제1 굴곡부의 형상에 대응되도록 굴곡져있고, 상기 제2 캐패시터 전극은 상기 제2 굴곡부의 형상에 대응되도록 굴곡져있는 것을 특징으로 하는 표시 장치가 제공된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시장치 중 평판 표시장치(Flat Panel Display Device)는 경량화 및 박형화가 가능하여 각광을 받고 있다. 평판 표시장치 중 유기전계발광 표시장치(Organic Light Emitting Display Device)는 빛을 방출하는 유기발광다이오드(organic light emitting diode)를 이용하여 화상을 표시하는 자발광형 표시장치로서, 별도의 광원을 필요로 하지 않는다. 또한 유기전계발광 표시장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도를 가지므로 차세대 표시장치로 주목받고 있다.
상술한 유기전계발광 표시장치는 유기발광다이오드, 상기 유기발광다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 캐패시터를 포함하는 다수의 화소를 포함한다.
일반적으로 복수의 트랜지스터 및 캐패시터는 발광영역에 중첩되지 않도록 배치된다. 캐패시터의 충전 용량은 캐패시터를 구성하는 전극들의 중첩 면적에 비례한다. 그러나, 고해상도 유기전계발광 표시장치 구현을 위해서 캐패시터가 차지하는 면적을 증가시키는데 한계가 있다.
본 발명은 캐패시터 용량이 향상된 표시 장치의 제공을 목적으로 한다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 제공되는 반도체층; 상기 반도체층 상에 제공되며, 적어도 하나의 제1 굴곡부를 갖는 게이트 절연막; 상기 게이트 절연막 상에 제공되는 게이트 전극; 상기 게이트 절연막 상에 제공되며, 상기 게이트 전극과 동일층에 제공된 제1 캐패시터 전극; 상기 게이트 전극 및 상기 제1 캐패시터 전극 상에 제공되고, 적어도 하나의 제2 굴곡부를 갖는 제1 층간 절연막; 상기 제1 층간 절연막 상에 제공되는 제2 캐패시터 전극; 상기 기판 상에 제공되며, 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극; 및 상기 드레인 전극과 연결된 발광 소자를 포함하고, 상기 제1 캐패시터 전극은 상기 제1 굴곡부의 형상에 대응되도록 굴곡져있고, 상기 제2 캐패시터 전극은 상기 제2 굴곡부의 형상에 대응되도록 굴곡져있는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 캐패시터 전극 상에 제공되고, 적어도 하나의 제3 굴곡부를 갖는 제2 층간 절연막; 및 상기 제2 층간 절연막 상에 제공되며, 상기 소스 전극 및 상기 드레인 전극과 동일층에 제공된 제3 캐패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 굴곡부와 상기 제2 굴곡부는 평면상에서 볼 때, 중첩되는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 캐패시터 전극은 평면상에서 볼 때 상기 제1 캐패시터 전극을 덮는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 캐패시터 전극의 넓이는 상기 제1 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제3 캐패시터 전극의 넓이는 상기 제2 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 소스 전극과 연결되며, 서로 평행한 복수의 데이터 라인을 더 포함하고, 상기 제2 캐패시터 전극은 상기 복수의 데이터 라인과 교차되도록 연장되어 있는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 소스 전극 및 상기 드레인 전극과 동일층에 제공되고, 상기 제2 캐패시터 전극과 연결되어, 상기 제2 캐패시터 전극에 고정 전압을 인가하는 전원 라인을 더 포함하는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 굴곡부 및 상기 제2 굴곡부는 제1 방향으로 연장된 형태, 상기 제1 방향과 수직한 제2 방향으로 연장된 형태, 또는 엠보싱 형태인 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 제공되는 반도체층; 상기 반도체층 상에 제공되는 게이트 전극; 상기 게이트 전극 상에 제공되고, 적어도 하나의 제2 굴곡부를 갖는 제1 층간 절연막; 상기 제1 층간 절연막 상에 제공되는 제2 캐패시터 전극; 상기 제2 캐패시터 전극 상에 제공되고, 적어도 하나의 제3 굴곡부를 갖는 제2 층간 절연막; 상기 기판 상에 제공되고, 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극; 상기 제2 층간 절연막 상에 제공된 제3 캐패시터 전극; 및 상기 드레인 전극과 연결된 발광 소자를 포함하고, 상기 제2 캐패시터 전극은 상기 제2 굴곡부의 형상에 대응되도록 굴곡져있고, 상기 제3 캐패시터 전극은 상기 제3 굴곡부의 형상에 대응되도록 굴곡져있는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 반도체층 상에 제공되며, 적어도 하나의 제1 굴곡부를 갖는 게이트 절연막; 및 상기 게이트 절연막 상에 제공되며, 상기 게이트 전극과 동일층에 제공된 제1 캐패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제3 캐패시터 전극은 평면상에서 볼 때 상기 제2 캐패시터 전극을 덮는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 굴곡부와 상기 제3 굴곡부는 평면상에서 볼 때, 중첩되는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제3 캐패시터 전극의 넓이는 상기 제2 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 캐패시터 전극의 넓이는 상기 제1 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 소스 전극과 연결되며, 서로 평행한 복수의 데이터 라인을 더 포함하고, 상기 제3 캐패시터 전극은 상기 복수의 데이터 라인과 교차되도록 연장되어 있는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 소스 전극 및 상기 드레인 전극과 동일층에 제공되고, 상기 제3 캐패시터 전극과 일체인 전원 라인을 더 포함하는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 전원 라인과 상기 제3 캐패시터 전극이 교차된 격자를 적어도 하나 이상 포함하는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 굴곡부 및 상기 제3 굴곡부는 제1 방향으로 연장된 형태, 상기 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태인 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 캐패시터 전극은 표시 장치 내 다른 구성요소와 분리된 플로팅(floating) 상태인 것을 특징으로 하는 표시 장치가 제공된다.
본 발명에 따르면, 절연막 두께 감소에 따른 층간 단락(short) 발생을 피하면서도 캐패시터 전극 면적 및 캐패시터 용량을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치에 포함되는 화소의 구조를 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다.
도 4는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다.
도 7은 도 5의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다.
도 9는 도 8의 Ⅲ-Ⅲ'선에 따른 단면도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 절연막을 나타낸 사시도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 절연막을 나타낸 사시도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 절연막을 나타낸 사시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 명세서에서 '상면'과 '하면'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '상면'과 '하면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '상면'이 '하면'이라고 해석될 수도 있고 '하면'이 '상면'으로 해석될 수도 있다. 따라서, '상면'을 '제1'이라고 표현하고 '하면'을 '제2'라고 표현할 수도 있고, '하면'을 '제1'로 표현하고 '상면’을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '상면'과 '하면'이 혼용되지 않는다.
이하, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치에 포함되는 화소의 구조를 나타낸 회로도이다.
도 1에 따르면, 유기 발광 표시 장치는 복수개의 화소를 포함할 수 있다. 복수 개의 화소 중 하나의 화소는 복수의 신호선, 복수의 트랜지스터, 캐패시터(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다. 이하에서는 복수개의 화소 중 m번째 데이터 라인(Dm) 및 n번째 게이트 라인(Gn)에 연결된 화소를 일 예로 설명한다.
복수의 트랜지스터는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)를 포함한다. 배선부는 복수의 스캔 신호 중 n번째 스캔 신호(Sn)를 전달하는 스캔 라인, 제4 트랜지스터(T4)에 이전 스캔 신호(Sn-1)을 전달하는 이전 스캔 라인, 제5 트랜지스터(T5) 및 제6 트랜지스터에 복수의 발광 신호 중 n번째 발광 제어 신호(En)를 전달하는 발광 제어선, 스캔 라인과 교차하며 m번째 데이터 신호(Dm)를 전달하는 데이터선, 구동 전압(ELVDD)을 전달하며 데이터선과 실질적으로 평행하게 형성되어 있는 구동 전압선, 제1 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선을 포함한다.
제1 트랜지스터(T1)의 게이트 전극은 캐패시터의 일단과 연결되어 있고, 제1 트랜지스터의 소스 전극은 제5 트랜지스터(T5)를 경유하여 구동 전압선과 연결되어 있다. 또한, 제1 트랜지스터(T1)의 드레인 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 음극(anode)과 전기적으로 연결되어 있다. 제1 트랜지스터는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 라인과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극은 데이터선과 연결되어있다. 또한, 제2 트랜지스터(T2)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되어 있는 동시에 제5 트랜지스터(T5)를 경유하여 구동 전압선과 연결되어 있다. 제2 트랜지스터(T2)는 스위칭 동작을 수행한다. 상기 스위칭 동작이란 스캔 라인을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 데이터선으로 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 소스 전극으로 전달하는 것을 의미한다.
제3 트랜지스터(T3)의 게이트 전극은 스캔 라인에 연결되어 있다. 제3 트랜지스터(T3)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되어있는 동시에 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 음극과 연결되어 있다. 또한, 제3 트랜지스터(T3)의 드레인 전극은 제4 트랜지스터(T4)의 드레인 전극과 연결되어있다. 제3 트랜지스터(T3)는 스캔 라인을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하고, 그 결과 제1 트랜지스터(T1)를 다이오드 연결시킨다. 다이오드 연결된 제1 트랜지스터(T1)를 통해서는 구동 전류가 흐를 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인과 연결되어 있고, 제4 트랜지스터(T4)의 소스 전극은 초기화 전압선과 연결되어 있다. 또한, 제4 트랜지스터(T4)의 드레인 전극은 캐패시터(Cst)의 일단, 제3 트랜지스터(T3)의 드레인 전극, 및 제1 트랜지스터(T1)의 게이트 전극과 연결되어있다. 제4 트랜지스터(T4)는 이전 스캔 라인을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴-온되고, 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극에 전달하는 초기화 동작을 수행한다. 초기화 동작에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 초기화된다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어선과 연결되어 있으며, 제5 트랜지스터(T5)의 소스 전극은 구동 전압선과 연결되어있다. 제5 트랜지스터(T5)의 드레인 전극은 제1 트랜지스터(T1)의 소스 전극 및 제2 트랜지스터(T2)의 드레인 전극과 연결되어있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어선과 연결되어 있으며, 제6 트랜지스터(T6)의 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되어있다. 또한, 제6 트랜지스터(T6)의 드레인 전극은 유기 발광 다이오드(OLED)의 음극과 전기적으로 연결되어있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선을 통해 전달받은 발광 제어 신호(En)에 따라 턴-온되고, 구동 전압(ELVDD)이 유기 발광 다이오드(OLED)에 전달된다. 구동 전압(ELVDD)을 전달받은 결과, 유기 발광 다이오드(OLED)에는 구동 전류가 흐르게 된다.
캐패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극과 연결되어있으며, 타단은 구동 전압선과 연결되어있다. 유기 발광 다이오드(OLED)의 양극(cathode)은 공통 전압(ELVSS)과 연결되어있다. 이에 따라, 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받고, 발광하여 화상을 표시할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다. 도 2에 따른 표시 장치는 도 1에서와 같이 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)를 포함한다.
도 3은 도 2에 따른 평면도를 보다 상세히 설명한 것으로, 본 발명에 따른 표시 장치에 포함된 화소를 나타낸 것이다. 본 발명에 따른 표시 장치에는 복수의 화소가 포함되나, 도 3에서는 설명의 편의를 위해서 n-1번째 스캔 라인을 첫 번째 스캔 라인(SL1)으로, n번째 스캔 라인을 두 번째 스캔 라인(SL2)으로, m-1번째 데이터 라인을 첫 번째 데이터 라인(DL1)으로, m번째 데이터 라인을 두 번째 데이터 라인(DL2)으로 기재하도록 한다. 또한, 첫 번째 스캔 라인(제1 스캔 라인, SL1), 두 번째 스캔 라인(제2 스캔 라인, SL2), 첫 번째 데이터 라인(제1 데이터 라인, DL1), 및 두 번째 데이터 라인(제2 데이터 라인, DL2)와 인접하여 배치된 화소(PXL)에 대해서만 설명하도록 한다.
도 3에서 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 각 화소는 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 색깔이 서로 다른 화소들의 경우 각 화소는 색깔별로 다른 면적이나 다른 형상을 가질 수 있다.
도 3에 따르면, 표시 장치는 배선부 및 화소(PXL)를 포함한다. 배선부는 각 화소(PXL)에 신호를 제공한다. 배선부는 스캔 라인(SL1, SL2), 데이터 라인(DL1, DL2) 및 전원 라인(PL)을 포함한다. 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 제1 방향으로 연장된다. 서로 실질적으로 평행할 수 있다. 제1 데이터 라인(DL1) 및 제2 데이터 라인(Dl2)는 상기 제1 방향과 교차되는 제2 방향으로 연장되며, 서로 실질적으로 평행하다. 전원 라인(PL)은 제1 및 제2 데이터 라인(DL1, DL2)와 실질적으로 평행하게, 제2 방향으로 연장될 수 있다. 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 트랜지스터에 주사 신호를 전달하고, 제1 데이터 라인 및 제2 데이터 라인(DL1, DL2)은 트랜지스터에 데이터 신호를 전달한다. 전원 라인(PL)은 트랜지스터에 전원(ELVDD, 도 1 참조)을 제공한다. 초기화 전원 라인(IPL)에는 초기화 전원이 인가될 수 있다.
각 화소는 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6), 캐패시터(Cst), 발광소자(OLED)를 포함한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 반도체층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다.
제1 게이트 전극(GE1)은 제1 브릿지(BR1)를 통해 제3 트랜지스터(T3)의 제3b 드레인 전극(DE3b) 및 제4 트랜지스터(T4)의 제4b 드레인 전극(DE4b)과 연결된다. 구체적으로, 제1 브릿지(BR1)는 제1 게이트 전극(GE1)과 연결된 제1 컨택홀(CH1) 및 제3b 드레인 전극(DE3b)와 연결된 제2 컨택홀(CH2)를 이용하여 양 전극을 연결한다. 또한, 제1 브릿지(BR1)는 제4b 드레인 전극(DE4b)와 연결된 제4 컨택홀(CH4) 및 상기 제1 컨택홀(CH1)을 이용하여 제4b 드레인 전극(DE4b)과 제1 게이트 전극(GE1)을 연결한다.
본 발명의 일 실시예에 있어서, 제1 반도체층(ACT1)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층일 수 있다. 제1 반도체층(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수회 절곡된 형상을 가질 수 있다. 제1 반도체층(ACT1)은 평면상에서 볼 때 제1 게이트 전극(GE1)과 중첩한다. 제1 반도체층(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어질 수 있다. 또한, 상기 게이트 전압 구동 범위 확장에 따라 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어 가능하다.
제1 소스 전극(SE1)은 제1 반도체층(ACT1)의 일단에 연결되며, 제2 트랜지스터(T2)의 제2 드레인 전극(DE2) 및 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다. 제1 드레인 전극(D1)은 제1 반도체층(ACT1)의 타단에 연결되며, 제3 트랜지스터(T3)의 제3 소스 전극(SE3) 및 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 반도체층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
제2 게이트 전극(GE2)은 제2 스캔 라인(SL2)에 연결된다. 제2 게이트 전극(GE2)은 제2 스캔 라인(SL2)의 일부로 제공되거나 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(ACT2)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층일 수 있다. 제2 반도체층(ACT2)은 평면상에서 볼 때 제2 게이트 전극(GE2)과 중첩한다. 제2 소스 전극(SE2)은 제7 컨택홀(CH7)을 통해 제1 데이터 라인(DL1)에 연결된다. 제2 드레인 전극(DE2)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
제3 트랜지스터(T3)는 누설 전류 방지를 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 반도체층(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 반도체층(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 반도체층(ACT3a)과 제3b 반도체층(ACT3b)을 제3 반도체층(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 제2 스캔 라인(SL2)에 연결된다. 제3 게이트 전극(GE3)은 제2 스캔 라인(SL2)의 일부로 제공되거나 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 제3 반도체층(ACT3)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층일 수 있다. 제3 반도체층(ACT3)은 평면상에서 볼 때 제3 게이트 전극(GE3)과 중첩한다. 제3 소스 전극(SE3)은 일단이 제3 반도체층(ACT3)에 연결되고, 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다. 아울러, 제3 드레인 전극(DE3)은 제1 브릿지(BR1)와 연결된 제2 컨택홀(CH2) 및 제1 컨택홀(CH1)을 통해 제1 게이트 전극(GE1)와 연결된다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 제4a 트랜지스터는 제4a 게이트 전극(GE4a), 제4a 반도체층(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 반도체층(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 반도체층(ACT4a)과 제4b 반도체층(ACT4b)을 제4 반도체층(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 제1 스캔 라인(SL1)에 연결된다. 제4 게이트 전극(GE4)은 제1 스캔 라인(SL1)의 일부로 제공되거나 제1 스캔 라인(SL1)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 제4 반도체층(ACT4)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층일 수 있다. 제4 반도체층(ACT4)은 평면상에서 볼 때 제4 게이트 전극(GE4)과 중첩한다. 제4 소스 전극(SE4)은 일단이 제4 반도체층(ACT4)에 연결되고 타단이 초기화 전원 라인(IPL)에 연결된다. 제4 소스 전극(SE4)과 초기화 전원 라인(IPL)은 제2 브릿지(BR2)에 의해 연결된다. 제2 브릿지(BR2)와 제4 소스 전극(SE4)은 제5 컨택홀(CH5)에 의해 연결되고, 초기화 전원 라인(IPL)과 제2 브릿지(BR2)는 제6 컨택홀(CH6)에 의해 연결된다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 반도체층(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
제5 게이트 전극(GE5)은 발광 제어 라인(EL)에 연결된다. 제5 게이트 전극(GE5)은 발광 제어 라인(EL)의 일부로 제공되거나, 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 제5 반도체층(ACT5)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층일 수 있다. 제5 반도체층(ACT5)은 평면상에서 볼 때 제5 게이트 전극(GE5)과 중첩한다. 제5 소스 전극(SE5)은 제8 컨택홀(CH8)을 통해 전원 라인(PL)에 연결된다. 제5 드레인 전극(DE5)은 일단이 제5 반도체층(ACT5)에 연결되고, 타단이 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
제6 트랜지스터(T6)은 제6 게이트 전극(GE6), 제6 반도체층(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
제6 게이트 전극(GE6)은 발광 제어 라인(EL)에 연결된다. 제6 게이트 전극(GE6)은 발광 제어 라인(EL)의 일부로 제공되거나 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 제6 반도체층(ACT6)은 불순물이 도핑되지 않은 반도체층일 수 있다. 또한, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층일 수 있다. 제6 반도체층(ACT6)은 평면상에서 볼 때 제6 게이트 전극(GE6)과 중첩한다. 제6 소스 전극(SE6)은 일단이 제6 반도체층(ACT6)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(D1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다. 제6 드레인 전극(DE6)은 일단이 제6 반도체층(ACT6)에 연결되고 타단이 제9 컨택홀(CH9)를 통해 브릿지 패턴(BRP)와 연결된다. 브릿지 패턴(BRP)은 개구(OPN)을 포함한다.
본 발명의 일 실시예에 따른 캐패시터(Cst)는 제1 캐패시터 전극(Cst1) 및 제2 캐패시터 전극(Cst2)를 포함할 수 있다. 제1 캐패시터 전극(Cst1)은 제3 컨택홀(CH3)을 통해 제1 브릿지(BR1) 및 제1 게이트 전극(GE1)과 연결된다. 제2 캐패시터 전극(Cst2)은 제10 컨택홀(CH10) 및 제11 컨택홀(CH11)을 통해 전원 라인(PL)과 연결된다. 제2 캐패시터 전극(Cst2)에는 전원 라인(PL)을 통해 일정한 크기의 고정 전압이 인가된다.
제2 캐패시터 전극(Cst2)은 제1 캐패시터 전극(Cst1) 상에 형성된다. 제2 캐패시터 전극(Cst2)의 넓이는 제1 캐패시터 전극(Cst1)의 넓이보다 크기 때문에, 평면상에서 볼 때 제2 캐패시터 전극(Cst2)은 제1 캐패시터 전극(Cst1)을 덮고 있다. 제2 캐패시터 전극(Cst2)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 교차한다. 비록 도면에서는 도시되어있지 않으나, 제2 캐패시터 전극(Cst2)은 제1, 제2 데이터 라인(DL1, DL2)과 교차하는 방향으로 계속 연장된다. 따라서, 제2 캐패시터 전극(Cst2)은 제1, 제2 데이터 라인(DL1, DL2)뿐만 아니라 다른 복수의 데이터 라인과 교차할 수 있다.
도 4는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다. 이하에서는 도 4에 대하여, 도 3을 참조하여 설명하도록 한다.
본 발명의 일 실시예에 따른 표시 장치의 구조를 적층 순서에 따라 설명하면, 우선 베이스 기판(SUB)상에 반도체층(ACT1 내지 ACT6)이 마련된다. 반도체층(ACT1 내지 ACT6)은 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 포함할 수 있다. 산화물 반도체는 아연 산화물(ZnO), 인듐 산화물(InO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 2개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 무기물 반도체는 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 등을 포함할 수 있다. 반도체층(ACT1 내지 ACT6)은 포토 리소그래피를 이용하여 형성할 수 있다.
반도체층(ACT1 내지 ACT6)상에는 게이트 절연막(GI)이 형성될 수 있다. 이 때, 본 발명의 일 실시예에 따른 게이트 절연막(GI)은 적어도 하나의 제1 굴곡부(GR1)를 포함할 수 있다. 따라서, 제1 굴곡부(GR1)가 포함된 게이트 절연막(GI)은 굴곡진 형태를 갖는다. 제1 굴곡부(GR1)의 형태나 크기 또는 수에는 제한이 없다. 예컨대, 제1 굴곡부(GR1)는 1개 또는 복수 개일 수 있다. 또한, 제1 굴곡부(GR1)는 오목하거나 볼록한 형태일 수 있으며, 제1 굴곡부(GR1)는 사다리꼴 형상, 사각형 형상, 반원 형상, 테이퍼된(tapered) 형상 등 다양한 형상의 단면을 가질 수 있다. 아울러, 제1 굴곡부(GR1)는 평면상에서 볼 때 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태일 수 있다. 제1 굴곡부(GR1)의 깊이에는 제한이 없으나, 게이트 절연막(GI)의 두께보다는 작을 수 있다. 제1 굴곡부(GR1)는 포토 리소그래피에 의해 형성될 수 있다. 그러나, 제1 굴곡부(GR1)의 형성 방법에 포토 리소그래피에 한정되는 것은 아니다.
게이트 절연막(GI)상에는 제1 캐패시터 전극(Cst1), 제1 스캔 라인(SL1) 및 발광 제어 라인(EL)이 동일층에 제공될 수 있다. 제1 캐패시터 전극(CST1)은 게이트 절연막(GI)의 제1 굴곡부(GR1)의 형상과 대응되는 굴곡진 형태를 갖는다. 제1 캐패시터 전극(Cst1)이 게이트 절연막(GI)상에 제1 굴곡부(GR1)의 굴곡을 따라 적층되기 때문이다. 따라서, 제1 캐패시터 전극(Cst1) 또한 제1 굴곡부(GR1)와 같이 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태를 포함할 수 있다.
제1 캐패시터 전극(Cst1)상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 평면상에서 볼 때 제1 굴곡부(GR1)와 중첩되는 제2 굴곡부(GR2)를 가질 수 있다. 따라서, 제1 층간 절연막(IL1)은 게이트 절연막(GI) 및 제1 캐패시터 전극(Cst1)과 대응되는 형태로 굴곡질 수 있다. 제2 굴곡부(GR2)는 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태일 수 있다. 제2 굴곡부(GR2)는 제1 굴곡부(GR1)상에 형성된 제1 캐패시터 전극(Cst1)의 형상이 전사된 것일 수 있다. 따라서, 제2 굴곡부(GR2)의 깊이는 제1 굴곡부(GR1)의 깊이보다 작을 수 있다. 아울러, 제2 굴곡부(GR2)의 단면부 형상은 제1 굴곡부(GR1)의 단면부 형상과 일치하지 않을 수 있다. 예컨대, 제1 굴곡부(GR1)의 단면이 사다리꼴 형상인 경우, 제2 굴곡부(GR2)의 단면은 테이퍼된 삼각형 형상일 수 있다.
제1 층간 절연막(IL1)상에는 제2 캐패시터 전극(Cst2), 초기화 전원 라인(IPL), 제2 스캔 라인(SL2), 제1 게이트 전극(GE1)이 형성될 수 있다. 제2 캐패시터 전극(Cst2)은 제1 층간 절연막(IL1)의 제2 굴곡부(GR2)의 형상과 대응되는 굴곡진 형태를 갖는다. 제2 캐패시터 전극(Cst2)이 제1 층간 절연막(IL1)상에 제2 굴곡부(GR2)의 굴곡을 따라 적층되기 때문이다. 따라서, 제2 캐패시터 전극(Cst2) 또한 제2 굴곡부(GR2)와 같이 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태를 포함할 수 있다.
제1 캐패시터 전극(Cst1) 및 제2 캐패시터 전극(Cst2)은 굴곡진 형태를 가짐에 따라, 그 넓이가 커질 수 있다. 제1 및 제2 캐패시터 전극(Cst1, Cst2)의 넓이는 캐패시터(Cst)의 축전 용량과 관련 있다. 제2 캐패시터 전극(Cst2)과 제1 캐패시터 전극(Cst1)의 중첩 면적이 넓을수록 캐패시터(Cst)의 축전 용량이 증가되기 때문이다. 구체적으로 캐패시터(Cst)의 축전 용량은 하기 식 1에 의해 결정될 수 있다.
[식 1]
Figure pat00001
(C는 캐패시터의 축전 용량, ε은 유전율, A는 캐패시터 전극의 중첩 면적, d는 캐패시터 전극간 거리)
상기 식 1에 따르면, 캐패시터(Cst)의 축전 용량은 캐패시터 전극(Cst1, Cst2)의 중첩 면적에 비례하고, 캐패시터 전극(Cst1, Cst2)간 거리에 반비례한다. 따라서, 캐패시터(Cst)의 축전 용량을 키우기 위해서는 제1 및 제2 캐패시터 전극(Cst1, Cst2)간 거리를 줄이거나, 제1 및 제2 캐패시터 전극(Cst1, Cst2)의 중첩 면적을 키워야 한다. 그러나, 제1 및 제2 캐패시터 전극(Cst1, Cst2)간 거리, 즉 제1 층간 절연막(IL1)의 두께를 줄이는 데에는 한계가 있다. 제1 층간 절연막(IL1)의 두께를 지나치게 줄일 경우, 제1 캐패시터 전극(Cst1)과 제2 캐패시터 전극(Cst2) 사이에 단락(short)가 발생할 수 있기 때문이다. 따라서, 캐패시터(Cst) 축전 용량을 향상시키기 위해서는 제1 및 제2 캐패시터 전극(Cst1, Cst2)의 중첩 면적을 키워야 한다. 그러나, 이것 역시 화소 크기가 점점 작아지는 추세에서는 한계가 있다.
본 발명의 일 실시예에 따르면, 작은 크기의 화소에서도 제1 및 제2 캐패시터 전극(Cst1, Cst2)의 중첩 면적을 키울 수 있다. 구체적으로, 제1 캐패시터 전극(Cst1) 및 제2 캐패시터 전극(Cst2)은 각각 제1 굴곡부(GR1) 및 제2 굴곡부(GR2)의 형상과 대응되는 굴곡진 형태를 갖기 때문에, 상대적으로 넓은 면적을 갖는다. 굴곡진 형태의 전극은 평평한 형태의 전극과 대비하였을 때, 동일 폭에서 더 넓은 면적을 갖기 때문이다. 따라서, 본 발명의 일 실시예에 따르면, 제1 층간 절연막(IL1)의 두께를 유지함으로써 단락 발생을 방지하면서도, 캐패시터(Cst)의 축전 용량을 향상시킬 수 있다.
제2 캐패시터 전극(Cst2)상에는 제2 층간 절연막(IL2)가 형성될 수 있다. 또한, 제2 층간 절연막(IL2)상에는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 전원 라인(PL), 제1 브릿지(BR1), 제2 브릿지(BR2), 및 브릿지 패턴(BRP)이 동일층에 형성될 수 있다.
브릿지 패턴(BRP)상에는 개구(OPN)를 포함하는 패시베이션층(PSV)가 제공된다. 개구(OPN)는 브릿지 패턴(BRP)의 적어도 일부를 노출시킨다. 패시베이션층(PSV)상에는 음극(AD)이 적층되는데, 상기 개구(OPN)를 통해 음극(AD)과 브릿지 패턴(BRP)은 전기적으로 연결된다. 음극(AD)상에는 화소 정의막(PDL) 및 발광층(EML)이 제공된다. 발광층(EML)상에는 양극(CD)가 제공된다. 음극(AD), 발광층(EML), 및 양극(CD)는 유기 발광 소자(OLED)를 구성한다. 양극(CD)상에는 양극(CD)를 커버하는 봉지막(SLM)이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 상기와 같이 양극(CD), 음극(AD) 및 발광층(EML)을 포함하는 유기 발광 소자를 포함할 수 있다. 그러나, 본 발명에 따른 표시 장치의 발광 소자는 이에 한정되는 것이 아니다. 통상의 기술자는 필요에 따라 유기 발광 소자 대신 전기 영동 소자 등 다양한 발광 소자를 채택할 수 있다.
본 발명의 일 실시예에 있어서, 제2 캐패시터 전극(Cst2)상에는 적어도 하나의 제3 굴곡부를 포함하는 제2 층간 절연막, 및 제2 층간 절연막 상에 제공되며 소스 전극 및 드레인 전극과 동일층에 제공된 제3 캐패시터 전극이 더 포함될 수 있다. 이 때, 제3 캐패시터 전극의 넓이는 제2 캐패시터 전극의 넓이보다 클 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다. 도 5에 따른 표시 장치는 도 1에서와 같이 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)를 포함한다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다. 도 6을 비롯하여 이하의 실시예에 따른 표시 장치는 도 3에 따른 표시 장치와 유사한 구성을 갖는다. 다만, 도 6을 비롯한 이하의 실시예에 따른 표시 장치와 도 3에 따른 표시 장치는 일부 다른 구성을 갖는 바, 이하에서는 상기 다른 구성에 대해 중점적으로 설명하도록 한다. 도 6을 비롯한 이하의 실시예에 따른 표시 장치에 존재하는 구성 중 이하에서 언급되지 않은 것에 대해서는 도 3에 개시되어 있는 구성에 관한 설명에 따른다.
도 6에 따른 표시 장치는 제2 캐패시터 전극(Cst2) 및 제3 캐패시터 전극(Cst3)을 포함한다. 제2 캐패시터 전극(Cst2)은 표시 장치 내 다른 구성요소와 분리된 플로팅(floating) 상태일 수 있다. 다만, 제2 캐패시터 전극(Cst2)은 필요에 따라서는 표시 장치 내 다른 구성요소와 전기적으로 연결될 수도 있다. 제2 캐패시터 전극(Cst2)상에는 제3 캐패시터 전극(Cst3)이 존재한다. 제3 캐패시터 전극(Cst3)은 전원 라인(PL)과 일체로 형성된다. 구체적으로 제3 캐패시터 전극(Cst3)은 전원 라인(PL)의 일부가 전원 라인(PL)과 교차하는 방향으로 연장된 형태를 갖는다.
도 6의 표시 장치의 제1 데이터 라인(DL1a, DL1b, DLsub1) 및 제2 데이터 라인(DL2a, DL2b, DLsub2)은 도 3의 표시 장치의 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 상이한 형태를 갖는다. 제1 데이터 라인(DL1a, DL1b, DLsub1) 및 제2 데이터 라인(DL2a, DL2b, DLsub2)의 일부(DL1a, DL1b, DL2a, DL2b)는 전원 라인(PL)과 동일층에 형성된다. 그러나, 제3 캐패시터 전극(Cst3)과 연결되는 것을 방지하기 위하여, 상기 데이터 라인의 다른 일부(DLsub1, DLsub2)는 발광 제어 라인(EL)과 동일층에 형성된다. 제1 데이터 라인(DL1a, DL1b, DLsub1)은 제7b 컨택홀(CH7b), 제 7c 컨택홀(CH7c)에 의해 서로 연결된다. 또한, 제2 데이터 라인(DL2a, DL2b, DLsub2)은 제10b 컨택홀(CH10b) 및 제10c 컨택홀(CH10c)에 의해 서로 연결된다. 아울러, 제1a 데이터 라인(DL1a)과 제2 트랜지스터(T2)의 제2 소스 전극(SE2)은 제7a 컨택홀(CH7a)에 의해 연결된다.
도 3의 표시 장치에서 제1 게이트 전극(GE1), 제3 드레인 전극(DE3), 제4 드레인 전극(DE4)이 제1 브릿지(BR1)으로 연결되는 것에 비해, 도 6의 표시 장치는 상기 구성 요소들을 연결하기 위해 제1 브릿지(BR1), 제3 브릿지(BR3), 및 제4 브릿지(BR4)를 포함한다. 구체적으로, 제1 게이트 전극(GE1)과 제3 드레인 전극(DE3), 및 제3 브릿지(BR3)은 각각 제1 컨택홀(CH1), 제2a 컨택홀(CH2a), 및 제2b 컨택홀(CH2b)을 통해 제1 브릿지(BR1)와 연결된다. 다만, 제2a 컨택홀(CH2a) 및 제2b 컨택홀(CH2b)은 필요에 따라서는 단일 컨택홀일 수 있다. 제3 브릿지(BR3)는 제2a 컨택홀(CH2a)를 통해 제1 브릿지(BR1)와 연결되며, 제4b 컨택홀(CH4b)를 통해 제4 브릿지(BR4)와 연결된다. 제4 브릿지(BR4)는 제4a 컨택홀(CH4a) 및 제4b 컨택홀(CH4b)를 통해 제4 드레인 전극(DE4)와 제3 브릿지(BR3)를 연결한다. 다만, 제4a 컨택홀(CH4a) 및 제4b 컨택홀(CH4b)은 필요에 따라서는 단일 컨택홀일 수 있다.
도 7은 도 5의 Ⅱ-Ⅱ'선에 따른 단면도이다. 이하에서는 도 7에 대하여, 도 6을 참조하여 설명하도록 한다.
본 발명의 일 실시예에 따른 표시 장치의 구조를 적층 순서에 따라 설명하면, 우선 베이스 기판(SUB)상에 반도체층(ACT1 내지 ACT6)이 마련된다. 반도체층(ACT1 내지 ACT6)에 관한 사항은 앞서 살펴본 바와 같다.
반도체층(ACT1 내지 ACT6)상에는 게이트 절연막(GI)가 형성될 수 있다. 도 7에 따르면, 게이트 절연막(GI)은 굴곡져있지 않고 평평하다.
게이트 절연막(GI) 상에는 제1 스캔 라인(SL1), 발광 제어 라인(EL), 제1 서브 데이터 라인(DLsub1), 제2 서브 데이터 라인(DLsub2), 및 제3 브릿지(BR3)가 동일층에 제공될 수 있다. 제1 서브 데이터 라인(DLsub1), 제2 서브 데이터 라인(DLsub2)은 앞서 설명한 바와 같이 제3 캐패시터 전극(Cst3)과 다른 층에 형성되는 바, 제3 캐패시터 전극(Cst3)과 데이터 라인이 교차되어도 서로 연결되지 않도록 한다.
발광 제어 라인(EL)상에는 제1 층간 절연막(IL1)이 제공된다. 제1 층간 절연막(IL1)은 적어도 하나의 제2 굴곡부(GR2)를 포함할 수 있다. 따라서, 제2 굴곡부(GR2)가 포함된 제1 층간 절연막(IL1)은 굴곡진 형태를 갖는다. 제2 굴곡부(GR2)의 형태나 크기 또는 수에는 제한이 없다. 예컨대, 제2 굴곡부(GR2)는 1개 또는 복수 개일 수 있다. 또한, 제2 굴곡부(GR2)는 사다리꼴 형상, 사각형 형상, 반원 형상, 테이퍼된(tapered) 형상 등 다양한 형상의 단면을 가질 수 있다. 아울러, 제2 굴곡부(GR2)는 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태일 수 있다. 제2 굴곡부(GR2)의 깊이에는 제한이 없으나, 제1 층간 절연막(IL1)의 두께보다는 작을 수 있다. 제2 굴곡부(GR2)의 깊이가 제1 층간 절연막(IL1)의 두께와 같아서 제2 굴곡부(GR2)가 개구 형태를 갖는 경우, 제2 굴곡부(GR2)상에 적층되는 전극과 다른 구성 요소간 단락(short)가 발생할 수 있기 때문이다. 제2 굴곡부(GR2)는 식각에 의해 형성될 수 있다, 그러나, 제2 굴곡부(GR1)의 형성 방법에 식각에 한정되는 것은 아니며, 제1 층간 절연막(IL1)이 유기 물질로 형성되는 경우, 제2 굴곡부(GR2)는 경화에 의해 형성될 수도 있다.
제1 층간 절연막(IL1)상에는 제2 캐패시터 전극(Cst2), 초기화 전원 라인(IPL), 제2 스캔 라인(SL2), 및 제1 게이트 전극(GE1)이 동일층에 제공될 수 있다. 제2 캐패시터 전극(CST2)은 제1 층간 절연막(IL1)의 제2 굴곡부(GR2)의 형상과 대응되는 굴곡진 형태를 갖는다. 제2 캐패시터 전극(Cst2)이 제1 층간 절연막(IL1)상에 제2 굴곡부(GR2)의 굴곡을 따라 적층되기 때문이다. 따라서, 제2 캐패시터 전극(Cst2) 또한 제2 굴곡부(GR2)와 같이 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태를 포함할 수 있다.
제2 캐패시터 전극(Cst2)상에는 제2 층간 절연막(IL2)이 제공될 수 있다. 제2 층간 절연막(IL2)은 평면상에서 볼 때 제2 굴곡부(GR2)와 중첩되는 제3 굴곡부(GR3)를 가질 수 있다. 따라서, 제2 층간 절연막(IL2)은 제1 층간 절연막(IL1) 및 제2 캐패시터 전극(Cst2)과 대응되는 형태로 굴곡질 수 있다. 제3 굴곡부(GR3)는 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태일 수 있다. 제3 굴곡부(GR3)는 제2 굴곡부(GR2)상에 형성된 제2 캐패시터 전극(Cst2)의 형상이 전사된 것일 수 있다. 따라서, 제3 굴곡부(GR3)의 깊이는 제2 굴곡부(GR2)의 깊이보다 작을 수 있다. 아울러, 제3 굴곡부(GR3)의 단면부 형상은 제2 굴곡부(GR2)의 단면부 형상과 일치하지 않을 수 있다. 예컨대, 제2 굴곡부(GR2)의 단면이 사다리꼴 형상인 경우, 제3 굴곡부(GR3)의 단면은 테이퍼된 삼각형 형상일 수 있다.
제2 층간 절연막(IL2)상에는 제3 캐패시터 전극(Cst3), 제1a 데이터 라인(DL1a), 제1b 데이터 라인(DL1b), 제2a 데이터 라인(DL2a), 제2b 데이터 라인(DL2b), 전원 라인(PL), 제1 브릿지(BR1), 제2 브릿지(BR2), 제4 브릿지(BR4), 및 브릿지 패턴(BRP)이 동일층에 제공될 수 있다.
제3 캐패시터 전극(Cst3)은 제2 캐패시터 전극(Cst2) 상에 형성된다. 제3 캐패시터 전극(Cst3)의 넓이는 제2 캐패시터 전극(Cst2)의 넓이보다 크기 때문에, 평면상에서 볼 때 제3 캐패시터 전극(Cst3)은 제2 캐패시터 전극(Cst2)을 덮고 있다. 제3 캐패시터 전극(Cst3)은 전원 라인(PL)과 일체로 형성된다. 제3 캐패시터 전극(Cst3)은 전원 라인(PL)과 교차하는 방향으로 연장되며, 격자를 형성한다. 상기 제3 캐패시터 전극(Cst3)과 전원 라인(PL)이 만나서 생기는 격자는 표시 장치에 적어도 하나 이상 포함될 수 있다. 비록 도면에서는 도시되어있지 않으나, 제3 캐패시터 전극(Cst3)은 제1, 제2 데이터 라인(DL1, DL2)과 교차하는 방향으로 계속 연장된다. 따라서, 제3 캐패시터 전극(Cst3)은 제1, 제2 데이터 라인(DL1, DL2)뿐만 아니라 다른 복수의 데이터 라인과 교차할 수 있다. 다만, 제3 캐패시터 전극(Cst3)과 제1 데이터 라인(DL1, DL2)가 교차하는 부분의 데이터 라인(DLsub1, DLsub2)은 제3 캐패시터 전극(Cst3)과 다른 층에 형성된다. 따라서, 제3 캐패시터 전극(Cst3)과 제1, 제2 데이터 라인은 교차하더라도 서로 연결되지 않는다. 제3 캐패시터 전극(Cst3)은 제2 층간 절연막(IL2)의 제3 굴곡부(GR3)의 형상과 대응되는 굴곡진 형태를 갖는다. 제3 캐패시터 전극(Cst3)이 제2 층간 절연막(IL2)상에 제3 굴곡부(GR3)의 굴곡을 따라 적층되기 때문이다. 따라서, 제3 캐패시터 전극(Cst3) 또한 제3 굴곡부(GR3)와 같이 제1 방향으로 연장된 형태, 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태를 포함할 수 있다.
제2 캐패시터 전극(Cst2) 및 제3 캐패시터 전극(Cst3)이 굴곡진 형태를 가짐에 따라, 둘 사이 중첩되는 영역의 넓이가 커진다는 것, 그에 따라 캐패시터(Cst)의 축전 용량이 커진다는 것에 관하여는 앞서 도 4에서 설명한 내용을 준용하도록 한다.
브릿지 패턴(BRP)상에는 개구(OPN)를 포함하는 패시베이션층(PSV)가 제공된다. 개구(OPN)는 브릿지 패턴(BRP)의 적어도 일부를 노출시킨다. 패시베이션층(PSV)상에는 음극(AD)가 적층되는데, 상기 개구(OPN)를 통해 음극(AD)과 브릿지 패턴(BRP)은 전기적으로 연결된다. 음극(AD)상에는 화소 정의막(PDL) 및 발광층(EML)이 제공된다. 발광층(EML)상에는 양극(CD)가 제공된다. 음극(AD), 발광층(EML), 및 양극(CD)는 유기 발광 소자(OLED)를 구성한다. 양극(CD)상에는 양극(CD)를 커버하는 봉지막(SLM)이 제공된다.
본 발명의 일 실시예에 있어서, 반도체층(ACT1 내지 ACT6)상에는 적어도 하나의 제1 굴곡부를 포함하는 게이트 절연막, 및 게이트 절연막 상에 제공되며 게이트 전극과 동일층에 제공된 제1 캐패시터 전극이 더 포함될 수 있다. 이 때, 제2 캐패시터 전극의 넓이는 제1 캐패시터 전극의 넓이보다 클 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 구현한 평면도이다. 도 9는 도 8의 Ⅲ-Ⅲ'선에 따른 단면도이다. 이하에서는 도 8 및 도 9를 참고하여 본 발명의 일 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 8 및 도 9에 따르면, 본 발명의 일 실시예에 따른 표시 장치는 제1 캐패시터 전극(Cst1), 제2 캐패시터 전극(Cst2), 및 제3 캐패시터 전극(Cst3)을 포함한다. 제1 캐패시터 전극(Cst1), 제2 캐패시터 전극(Cst2), 및 제3 캐패시터 전극(Cst3)은 평면상에서 볼 때 겹쳐있다. 또한, 제3 캐패시터 전극(Cst3)의 넓이는 제2 캐패시터 전극(Cst2)의 넓이보다 크고, 제2 캐패시터 전극(Cst2)의 넓이는 제1 캐패시터 전극(Cst1)의 넓이보다 크다. 게이트 절연막(GI)은 제1 굴곡부(GR1)를 포함하고, 제1 층간 절연막(IL1)은 제2 굴곡부(GR2)를 포함하고, 제2 층간 절연막(IL2)은 제3 굴곡부(GR3)를 포함한다. 제1 캐패시터 전극(Cst1), 제2 캐패시터 전극(Cst2), 및 제3 캐패시터 전극(Cst3)은 각각 제1 굴곡부(GR1), 제2 굴곡부(GR2), 및 제3 굴곡부(GR3)의 형상에 대응되도록 굴곡져있다. 제1 캐패시터 전극(Cst1), 제2 캐패시터 전극(Cst2), 및 제3 캐패시터 전극(Cst3) 각각의 사이에는 캐패시터(Cst)가 형성될 수 있다. 상기 구조에 따르면, 공간을 절약하면서도 큰 축전 용량을 얻을 수 있다.
도 10 내지 12는 본 발명의 일 실시예에 따른 게이트 절연막을 나타낸 사시도이다. 도 10 내지 도 12에 도시된 바와 같이 본 발명의 일 실시예에 따른 굴곡부들은 다양한 형태로 제공될 수 있다. 도 10 내지 12를 참조하면, 제1, 제2, 제3 굴곡부(GR1, GR2, GR3)는 제1 방향으로 연장된 형태, 상기 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태를 가질 수 있다. 다만, 굴곡부들의 형태는 상기 도시된 형태에 국한되는 것이 아니다. 굴곡부는 1개 또는 복수 개 존재할 수 있다. 굴곡부가 연장되는 제1 방향은 스캔 라인이 연장되는 방향과 평행하거나 평행하지 않을 수 있다. 또한, 굴곡부가 연장되는 제2 방향은 데이터 라인이 연장되는 방향과 평행하거나 평행하지 않을 수 있다. 굴곡부는 절연막상에 일정한 간격으로 분포하거나 특정 영역에 모여있을 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비전, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공되는 반도체층;
    상기 반도체층 상에 제공되며, 적어도 하나의 제1 굴곡부를 갖는 게이트 절연막;
    상기 게이트 절연막 상에 제공되는 게이트 전극;
    상기 게이트 절연막 상에 제공되며, 상기 게이트 전극과 동일층에 제공된 제1 캐패시터 전극;
    상기 게이트 전극 및 상기 제1 캐패시터 전극 상에 제공되고, 적어도 하나의 제2 굴곡부를 갖는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 제공되는 제2 캐패시터 전극;
    상기 기판 상에 제공되며, 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극; 및
    상기 드레인 전극과 연결된 발광 소자를 포함하고,
    상기 제1 캐패시터 전극은 상기 제1 굴곡부의 형상에 대응되도록 굴곡져있고, 상기 제2 캐패시터 전극은 상기 제2 굴곡부의 형상에 대응되도록 굴곡져있는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 제2 캐패시터 전극 상에 제공되고, 적어도 하나의 제3 굴곡부를 갖는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 제공되며, 상기 소스 전극 및 상기 드레인 전극과 동일층에 제공된 제3 캐패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 제1 굴곡부와 상기 제2 굴곡부는 평면상에서 볼 때, 중첩되는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서,
    상기 제2 캐패시터 전극은 평면상에서 볼 때 상기 제1 캐패시터 전극을 덮는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서,
    상기 제2 캐패시터 전극의 넓이는 상기 제1 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치.
  6. 제2항에 있어서,
    상기 제3 캐패시터 전극의 넓이는 상기 제2 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서,
    상기 소스 전극과 연결되며, 서로 평행한 복수의 데이터 라인을 더 포함하고,
    상기 제2 캐패시터 전극은 상기 복수의 데이터 라인과 교차되도록 연장되어 있는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극과 동일층에 제공되고, 상기 제2 캐패시터 전극과 연결되어, 상기 제2 캐패시터 전극에 고정 전압을 인가하는 전원 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1항에 있어서,
    상기 제1 굴곡부 및 상기 제2 굴곡부는 제1 방향으로 연장된 형태, 상기 제1 방향과 수직한 제2 방향으로 연장된 형태, 또는 엠보싱 형태인 것을 특징으로 하는 표시 장치.
  10. 기판;
    상기 기판 상에 제공되는 반도체층;
    상기 반도체층 상에 제공되는 게이트 전극;
    상기 게이트 전극 상에 제공되고, 적어도 하나의 제2 굴곡부를 갖는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 제공되는 제2 캐패시터 전극;
    상기 제2 캐패시터 전극 상에 제공되고, 적어도 하나의 제3 굴곡부를 갖는 제2 층간 절연막;
    상기 기판 상에 제공되고, 상기 반도체층과 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 제2 층간 절연막 상에 제공된 제3 캐패시터 전극; 및
    상기 드레인 전극과 연결된 발광 소자를 포함하고,
    상기 제2 캐패시터 전극은 상기 제2 굴곡부의 형상에 대응되도록 굴곡져있고, 상기 제3 캐패시터 전극은 상기 제3 굴곡부의 형상에 대응되도록 굴곡져있는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서,
    상기 반도체층 상에 제공되며, 적어도 하나의 제1 굴곡부를 갖는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되며, 상기 게이트 전극과 동일층에 제공된 제1 캐패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제10항에 있어서,
    상기 제3 캐패시터 전극은 평면상에서 볼 때 상기 제2 캐패시터 전극을 덮는 것을 특징으로 하는 표시 장치.
  13. 제10항에 있어서,
    상기 제2 굴곡부와 상기 제3 굴곡부는 평면상에서 볼 때, 중첩되는 것을 특징으로 하는 표시 장치.
  14. 제10항에 있어서,
    상기 제3 캐패시터 전극의 넓이는 상기 제2 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치.
  15. 제11항에 있어서,
    상기 제2 캐패시터 전극의 넓이는 상기 제1 캐패시터 전극의 넓이보다 큰 것을 특징으로 하는 표시 장치.
  16. 제10항에 있어서,
    상기 소스 전극과 연결되며, 서로 평행한 복수의 데이터 라인을 더 포함하고,
    상기 제3 캐패시터 전극은 상기 복수의 데이터 라인과 교차되도록 연장되어 있는 것을 특징으로 하는 표시 장치.
  17. 제10항에 있어서,
    상기 소스 전극 및 상기 드레인 전극과 동일층에 제공되고, 상기 제3 캐패시터 전극과 일체인 전원 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서,
    상기 전원 라인과 상기 제3 캐패시터 전극이 교차된 격자를 적어도 하나 이상 포함하는 것을 특징으로 하는 표시 장치.
  19. 제10항에 있어서,
    상기 제2 굴곡부 및 상기 제3 굴곡부는 제1 방향으로 연장된 형태, 상기 제1 방향과 수직한 제2 방향으로 연장된 형태 또는 엠보싱 형태인 것을 특징으로 하는 표시 장치.
  20. 제10항에 있어서,
    상기 제2 캐패시터 전극은 표시 장치 내 다른 구성요소와 분리된 플로팅(floating) 상태인 것을 특징으로 하는 표시 장치.
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