KR20180027684A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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KR20180027684A
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Abstract

본 개시는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 일 실시예에 의한 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고, 폴리실리콘을 포함하는 하부 게이트 전극, 상기 하부 게이트 전극 위에 위치하고, 채널 영역, 상기 채널 영역 양측에 위치하는 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이에 위치하는 제1 저농도 도핑 영역, 상기 채널 영역과 상기 드레인 영역 사이에 위치하는 제2 저농도 도핑 영역을 포함하는 반도체, 상기 반도체 위에 위치하는 상부 게이트 전극, 상기 반도체의 소스 영역과 연결되어 있는 소스 전극, 및 상기 반도체의 드레인 영역과 연결되어 있는 드레인 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
표시 장치 등 다양한 전자 장치에 포함된 박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 이러한 단점을 피하기 위하여 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
이러한 산화물 반도체를 이용하여 게이트 구동부를 형성하는 OSG(Oxide-Semiconductor-Gate) 구동 회로에서 높은 전압(Vds) 인가에 의해 소자가 파괴될 수 있으며, 이를 방지하기 위해 저농도 도핑 영역을 형성할 수 있다. 그러나, 이러한 저농도 도핑 영역에서 전류가 감소하는 문제점이 있다.
실시예들은 이러한 문제점을 해소하기 위한 것으로, 저농도 도핑 영역에서 전류가 감소하는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 의한 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고, 폴리실리콘을 포함하는 하부 게이트 전극, 상기 하부 게이트 전극 위에 위치하고, 채널 영역, 상기 채널 영역 양측에 위치하는 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이에 위치하는 제1 저농도 도핑 영역, 상기 채널 영역과 상기 드레인 영역 사이에 위치하는 제2 저농도 도핑 영역을 포함하는 반도체, 상기 반도체 위에 위치하는 상부 게이트 전극, 상기 반도체의 소스 영역과 연결되어 있는 소스 전극, 및 상기 반도체의 드레인 영역과 연결되어 있는 드레인 전극을 포함한다.
일 실시예에 의한 박막 트랜지스터 표시판은 상기 반도체와 상기 상부 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고, 상기 게이트 절연막의 폭이 상기 상부 게이트 전극의 폭보다 넓을 수 있다.
상기 반도체는 산화물 반도체 물질을 포함할 수 있다.
상기 반도체의 표면은 결정화될 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판은 상기 반도체 및 상기 상부 게이트 전극 위에 위치하는 보호막, 상기 반도체의 소스 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 접촉 구멍, 상기 반도체의 드레인 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 접촉 구멍, 상기 반도체의 제1 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 더미 구멍, 및 상기 반도체의 제2 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 더미 구멍을 더 포함할 수 있다.
상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되어 있고, 상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결될 수 있다.
상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치할 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하고, 채널 영역, 상기 채널 영역 양측에 위치하는 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이에 위치하는 제1 저농도 도핑 영역, 상기 채널 영역과 상기 드레인 영역 사이에 위치하는 제2 저농도 도핑 영역을 포함하는 반도체, 상기 반도체 위에 위치하는 상부 게이트 전극, 상기 반도체 및 상기 상부 게이트 전극 위에 위치하는 보호막, 상기 반도체의 소스 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 접촉 구멍, 상기 반도체의 드레인 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 접촉 구멍, 상기 반도체의 제1 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 더미 구멍, 상기 반도체의 제2 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 더미 구멍, 상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되어 있는 소스 전극, 및 상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결되어 있는 드레인 전극을 포함한다.
상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치할 수 있다.
상기 반도체는 산화물 반도체 물질로 이루어지고, 상기 반도체의 표면은 결정화될 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 기판 위에 저온폴리실리콘 공정을 이용하여 하부 게이트 전극을 형성하는 단계, 상기 하부 게이트 전극 위에 반도체를 형성하는 단계, 상기 반도체 위에 상부 게이트 전극을 형성하는 단계, 상기 반도체에 불순물을 도핑하여, 도핑이 이루어지지 않은 채널 영역, 고농도 도핑이 이루어진 소스 영역 및 드레인 영역, 저농도 도핑이 이루어진 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역을 형성하는 단계, 상기 반도체의 소스 영역과 연결되는 소스 전극을 형성하는 단계, 및 상기 반도체의 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함한다.
일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 상기 반도체 위에 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 게이트 절연막의 폭은 상기 상부 게이트 전극의 폭보다 넓게 형성하고, 상기 채널 영역은 상기 상부 게이트 전극 및 상기 게이트 절연막과 중첩하고, 상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 게이트 절연막과 중첩할 수 있다.
상기 반도체는 산화물 반도체 물질을 포함할 수 있다.
상기 반도체의 표면은 결정화될 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 상기 반도체 및 상기 상부 게이트 전극 위에 보호막을 형성하는 단계, 상기 보호막에 상기 상부 게이트 전극과 인접하도록 제1 더미 구멍 및 제2 더미 구멍을 형성하는 단계, 및 상기 제1 더미 구멍 및 상기 제2 더미 구멍을 통해 노출된 상기 반도체의 부분을 산소 플라즈마 처리하거나 산소 분위기에서 열처리하는 단계를 더 포함할 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 상기 보호막에 상기 반도체의 소스 영역과 중첩하도록 제1 접촉 구멍을 형성하고, 상기 반도체의 드레인 영역과 중첩하도록 제2 접촉 구멍을 형성하는 단계를 더 포함하고, 상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 소스 영역과 연결되고, 상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 영역과 연결될 수 있다.
상기 산소 플라즈마 처리 또는 상기 산소 분위기에서 열처리에 의해 상기 반도체의 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역이 확장될 수 있다.
일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 기판 위에 반도체를 형성하는 단계, 상기 반도체 위에 상부 게이트 전극을 형성하는 단계, 상기 반도체에 불순물을 도핑하여, 도핑이 이루어지지 않은 채널 영역, 고농도 도핑이 이루어진 소스 영역 및 드레인 영역을 형성하는 단계, 상기 반도체 및 상기 상부 게이트 전극 위에 보호막을 형성하는 단계, 상기 보호막에 상기 상부 게이트 전극과 인접하도록 제1 더미 구멍 및 제2 더미 구멍을 형성하는 단계, 상기 제1 더미 구멍 및 상기 제2 더미 구멍을 통해 노출된 상기 반도체의 부분을 산소 플라즈마 처리하거나 산소 분위기에서 열처리하여 저농도 도핑이 이루어진 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역을 형성하는 단계, 상기 보호막에 상기 반도체의 소스 영역과 중첩하도록 제1 접촉 구멍을 형성하고, 상기 반도체의 드레인 영역과 중첩하도록 제2 접촉 구멍을 형성하는 단계, 및 상기 보호막 위에 상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되는 소스 전극을 형성하고, 상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함한다.
상기 제1 저농도 도핑 영역은 상기 채널 영역과 상기 소스 영역 사이에 위치하고, 상기 제2 저농도 도핑 영역은 상기 채널 영역과 상기 드레인 영역 사이에 위치하고, 상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치할 수 있다.
상기 보호막에 상기 제1 더미 구멍, 상기 제2 더미 구멍, 상기 제1 접촉 구멍, 및 상기 제2 접촉 구멍을 동시에 형성할 수 있다.
실시예들에 따르면 저농도 도핑 영역에서 전류가 감소하는 것을 방지할 수 있다.
도 1은 일 실시예에 의한 박막 트랜지스터 표시판의 단면도이다.
도 2 내지 도 8은 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 9는 일 실시예에 의한 박막 트랜지스터 표시판을 나타낸 단면도이다.
도 10 내지 도 13은 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 박막 트랜지스터 표시판의 단면도이다.
도 1에 도시된 바와 같이, 일 실시예에 의한 박막 트랜지스터 표시판은 기판(110), 기판(110) 위에 위치하는 하부 게이트 전극(124)을 포함한다.
기판(110)은 유리, 폴리머 및 스테인리스 강 등과 같이 절연성 재질로 이루어질 수 있다. 기판(110)은 평판으로 이루어질 수도 있고, 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다.
하부 게이트 전극(124)은 폴리실리콘을 포함할 수 있다.
하부 게이트 전극(124) 및 기판(110) 위에는 제1 게이트 절연막(120)이 위치한다. 제1 게이트 절연막(120)은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx) 등과 같은 물질로 이루어질 수 있다. 또한, 제1 게이트 절연막(120)은 단일막 또는 다중막으로 이루어질 수 있다.
제1 게이트 절연막(120) 위에는 반도체(130)가 위치한다. 반도체(130)는 하부 게이트 전극(124)과 중첩한다. 반도체(130)는 산화물 반도체 물질로 이루어질 수 있다. 예를 들면, 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다. 반도체(130)는 복수의 층이 적층된 형태를 가질 수 있으며, 최상부에 위치하는 층은 결정화되어 있을 수 있다. 즉, 반도체(130)의 표면이 결정화되어 있을 수 있다.
반도체(130)는 채널 영역(131), 채널 영역(131)의 양측에 위치하는 소스 영역(132) 및 드레인 영역(133), 채널 영역(131)과 소스 영역(132) 사이에 위치하는 제1 저농도 도핑 영역(135), 채널 영역(131)과 드레인 영역(133) 사이에 위치하는 제2 저농도 도핑 영역(136)을 포함할 수 있다. 소스 영역(132) 및 드레인 영역(133)은 불순물이 고농도로 도핑되어 있고, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 불순물이 저농도로 도핑되어 있다.
반도체(130) 위에는 제2 게이트 절연막(140)이 위치한다. 제2 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 제2 게이트 절연막(140)은 단일막 또는 다중막으로 이루어질 수 있다.
제2 게이트 절연막(140) 위에는 상부 게이트 전극(154)이 위치한다. 상부 게이트 전극(154)은 금, 은, 구리, 니켈, 알루미늄, 몰리브덴 등과 같은 저저항 금속 물질 또는 이들의 합금으로 이루어질 수 있다.
제2 게이트 절연막(140)의 폭이 상부 게이트 전극(154)의 폭보다 넓게 이루어질 수 있다. 제2 게이트 절연막(140)은 반도체(130)의 채널 영역(131), 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)과 중첩할 수 있다. 상부 게이트 전극(154)은 반도체(130)의 채널 영역(131)과 중첩할 수 있다. 제2 게이트 절연막(140)은 반도체(130)의 소스 영역(132) 및 드레인 영역(133)과 중첩하지 않을 수 있다. 상부 게이트 전극(154)은 반도체(130)의 소스 영역(132), 드레인 영역(133), 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)과 중첩하지 않을 수 있다.
반도체(130), 제2 게이트 절연막(140) 및 상부 게이트 전극(154) 위에는 보호막(160)이 위치할 수 있다. 보호막(160)은 제1 보호막(160a)과 제2 보호막(160b)을 포함한다. 제1 보호막(160a)은 실리콘 질화물(SiNx)로 이루어질 수 있으며, 실리콘 질화물(SiNx) 위에 실리콘 산화물(SiOx)이 위치하는 이중층으로 이루어질 수도 있다. 제2 보호막(160b)은 제1 보호막(160a) 위에 위치할 수 있다. 제2 보호막(160b)은 실리콘 질화물(SiNx) 또는 알루미늄 산화물(AlOx) 등으로 이루어질 수 있다.
반도체(130)의 소스 영역(132)과 중첩하도록 보호막(160)에 제1 접촉 구멍(163)이 형성되어 있고, 반도체(130)의 드레인 영역(133)과 중첩하도록 보호막(160)에 제2 접촉 구멍(165)이 형성되어 있다.
보호막(160) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 반도체(130)의 소스 영역(132)과 연결되어 있고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 반도체(130)의 드레인 영역(133)과 연결되어 있다.
이처럼 반도체(130), 상부 게이트 전극(154), 소스 전극(173) 및 드레인 전극(175)은 하나의 박막 트랜지스터를 이룬다. 일 실시예에 의한 박막 트랜지스터 표시판은 복수의 화소와 이러한 화소를 구동하는 구동부를 포함할 수 있다. 상기에서 설명한 박막 트랜지스터는 각 화소와 직접 연결되어 있는 스위칭 소자로 이용될 수도 있고, 구동부 내에 위치하는 스위칭 소자로 이용될 수도 있다.
본 실시예에 의한 박막 트랜지스터의 반도체(130)는 산화물 반도체 물질로 이루어질 수 있으며, 이러한 박막 트랜지스터가 구동부에 내에 위치하는 스위칭 소자로 이용될 경우 높은 전압(Vds)이 인가될 수 있다. 본 실시예에 의한 박막 트랜지스터의 반도체(130)는 채널 영역(131)과 소스 영역(132) 사이에 제1 저농도 도핑 영역(135)을 포함하고, 채널 영역(131)과 드레인 영역(133) 사이에 제2 저농도 도핑 영역(136)을 포함한다. 따라서, 반도체(130) 내에서 도핑 농도가 서서히 변하도록 하여 전기장의 급격한 변화를 방지할 수 있다. 이때, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서 전류가 감소할 수 있다. 본 실시예에서는 반도체(130) 아래에 하부 게이트 전극(124)이 위치하고 있으므로, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서의 전류 감소를 방지할 수 있다.
하부 게이트 전극(124)은 반도체(130)의 채널 영역(131)과 중첩할 수 있으며, 나아가 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)과 중첩할 수도 있다. 또한, 하부 게이트 전극(124)은 상부 게이트 전극(154)과 연결되어 상부 게이트 전극(154)과 동일한 게이트 전압을 인가 받을 수 있다. 이처럼 하부 게이트 전극(124)에 게이트 전압이 인가되어 박막 트랜지스터의 반도체(130) 내에서의 전류 및 이동도를 증가시킬 수 있다. 하부 게이트 전극(124)은 상부 게이트 전극(154)을 대신하여 소스 전극(173)과 연결될 수도 있다.
하부 게이트 전극(124)은 폴리 실리콘으로 이루어지며, 폴리 실리콘은 낮은 밴드 갭을 가지면서 박막 트랜지스터의 신뢰성에 영향을 미칠 수 있는 주요 파장대의 광자(photon)를 흡수할 수 있다. 따라서, 본 실시예에 의한 박막 트랜지스터 표시판이 액정 표시 장치에 이용될 경우 하부 게이트 전극(124)은 박막 트랜지스터 표시판의 하부로부터 공급되는 백라이트 광을 차단하는 역할을 할 수 있다.
다음으로, 도 2 내지 도 8을 참고하여 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 2 내지 도 8은 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 2에 도시된 바와 같이, 기판(110) 위에 저온폴리실리콘(LTPS) 공정을 이용하여 하부 게이트 전극(124)을 형성한다.
이어, 기판(110) 및 하부 게이트 전극(124) 위에 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx) 등과 같은 물질을 증착하고, 이를 패터닝하여 제1 게이트 절연막(120)을 형성한다.
도 3에 도시된 바와 같이, 제1 게이트 절연막(120) 위에 산화물 반도체 물질을 이용하여 반도체(130)를 형성한다. 반도체(130)는 복수의 층이 적층된 형태를 가질 수 있으며, 최상부에 위치하는 층은 결정화되어 있을 수 있다. 즉, 반도체(130)의 표면이 결정화되어 있을 수 있다.
반도체(130) 위에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 증착하고, 이를 패터닝하여 제2 게이트 절연막(140)을 형성한다. 제2 게이트 절연막(140) 위에 금속 물질을 이용하여 상부 게이트 금속층(156)을 형성한다. 상부 게이트 금속층(156) 위에 포토 레지스트(500)를 도포한다.
포토 레지스트(500) 위에 마스크(600)를 대응시키고, 노광 공정을 진행한다. 마스크(600)는 슬릿 마스크 또는 하프톤 마스크로 이루어질 수 있다. 마스크(600)는 대부분의 광을 차단시키는 불투과부(NR), 일부 광을 차단시키고, 일부 광을 통과시키는 반투과부(HR), 대부분의 광을 통과시키는 투과부(TR)를 포함한다. 마스크(600)가 슬릿 마스크인 경우 반투과부(HR)는 슬릿 형상으로 이루어질 수 있다.
불투과부(NR)는 대략 하부 게이트 전극(124)의 중심부에 대응하고, 반투과부(HR)는 대략 하부 게이트 전극(124)의 가장자리부 혹은 그 주변 영역에 대응하고, 투과부(TR)는 하부 게이트 전극(124)의 좌측부 및 우측부에 대응한다. 즉, 불투과부(NR)의 양측에 투과부(TR)가 위치하고, 불투과부(NR)와 투과부(TR) 사이에 반투과부(HR)가 위치한다.
마스크(600)의 불투과부(NR)에 대응하는 포토 레지스트(500)의 부분에는 광이 거의 노출되지 않고, 마스크(600)의 반투과부(HR)에 대응하는 포토 레지스트(500)의 부분에는 일부 광이 노출되며, 마스크(600)의 투과부(TR)에 대응하는 포토 레지스트(500)의 부분에는 광이 대부분 노출된다.
도 4에 도시된 바와 같이, 노광 공정이 진행된 포토 레지스트(500)를 현상하여 패터닝한다. 포토 레지스트(500)가 포지티브 포토 레지스트인 경우, 광에 노출된 부분은 제거되고, 일부 광에 노출된 부분은 두께가 얇아지며, 광에 노출되지 않은 부분은 그대로 남게 된다. 즉, 포토 레지스트(500)가 두께가 상이한 두 부분으로 나뉘게 된다. 다만, 본 발명은 이에 한정되지 않으며, 포토 레지스트(500)가 네거티브 포토 레지스트로 이루어질 수도 있다. 이때, 마스크(600)의 설계는 변경되어야 한다. 마스크(600)의 불투과부가 투과부로, 투과부는 불투과부로 변경이 이루어질 수 있다.
이어, 패터닝된 포토 레지스트(500)를 마스크로 하여 상부 게이트 전극(154) 및 제2 게이트 절연막(140)을 패터닝한다. 이때, 상부 게이트 전극(154)의 폭과 제2 게이트 절연막(140)의 폭은 동일하다.
도 5에 도시된 바와 같이, 패터닝된 포토 레지스트(500)를 애싱 공정을 통해 그 두께를 감소시킨다. 상대적으로 얇은 두께를 가지는 포토 레지스트(500)의 부분은 제거되고, 상대적으로 두꺼운 두께를 가지는 포토 레지스트(500)의 부분은 얇은 두께를 가지게 된다.
이어, 애싱 공정이 진행된 포토 레지스트(500)를 마스크로 하여 상부 게이트 전극(154)을 패터닝한다. 이때, 상부 게이트 전극(154)의 폭이 줄어들게 되고, 제2 게이트 절연막(140)의 폭이 상부 게이트 전극(154)의 폭보다 넓게 이루어진다.
이어, 상부 게이트 전극(154)을 마스크로 하여 반도체(130)에 불순물을 도핑하면, 도 6에 도시된 바와 같이 반도체(130)가 채널 영역(131), 소스 영역(132), 드레인 영역(133), 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)을 포함하게 된다. 남아있는 포토 레지스트(500)는 모두 제거한다.
채널 영역(131)은 상부 게이트 전극(154) 및 제2 게이트 절연막(140)과 중첩할 수 있다. 채널 영역(131)은 상부 게이트 전극(154) 및 제2 게이트 절연막(140)에 의해 차단되어 도핑이 거의 이루어지지 않을 수 있다. 채널 영역(131)은 하부 게이트 전극(124)과도 중첩할 수 있다.
제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 제2 게이트 절연막(140)과 중첩할 수 있으며, 상부 게이트 전극(154)과는 중첩하지 않을 수 있다. 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 상부 게이트 전극(154)에 의해 차단되지는 않으나, 제2 게이트 절연막(140)에 의해 일부 차단되어 저농도 도핑이 이루어질 수 있다. 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 하부 게이트 전극(124)과도 중첩할 수 있다. 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 채널 영역(131)의 양측에 위치할 수 있다.
소스 영역(132) 및 드레인 영역(133)은 상부 게이트 전극(154) 및 제2 게이트 절연막(140)과 중첩하지 않을 수 있다. 소스 영역(132) 및 드레인 영역(133)은 고농도 도핑이 이루어질 수 있다. 소스 영역(132)은 제1 저농도 도핑 영역(135)과 인접하고, 드레인 영역(133)은 제2 저농도 도핑 영역(136)과 인접할 수 있다. 제1 저농도 도핑 영역(135)은 채널 영역(131)과 소스 영역(132) 사이에 위치하고, 제2 저농도 도핑 영역(136)은 채널 영역(131)과 드레인 영역(133) 사이에 위치할 수 있다.
이어, 반도체(130) 및 상부 게이트 전극(154) 위에 보호막(160)을 형성한다. 보호막(160)은 제1 보호막(160a)과 제2 보호막(160b)을 포함할 수 있다. 먼저, 반도체(130) 및 상부 게이트 전극(154) 위에 실리콘 질화물(SiNx)을 증착하여 제1 보호막(160a)을 형성한다. 이때, 실리콘 질화물(SiNx)과 실리콘 산화물(SiOx)을 연속 증착하여 제1 보호막(160a)을 형성할 수도 있다. 제1 보호막(160a) 위에 실리콘 질화물(SiNx) 또는 알루미늄 산화물(AlOx) 등과 같은 물질을 증착하여 제2 보호막(160b)을 형성한다.
도 7에 도시된 바와 같이, 반도체(130)의 소스 영역(132)과 중첩하도록 보호막(160)에 제1 접촉 구멍(163)을 형성하고, 반도체(130)의 드레인 영역(133)과 중첩하도록 보호막(160)에 제2 접촉 구멍(165)을 형성한다. 제1 접촉 구멍(163)에 의해 반도체(130)의 소스 영역(132)의 상부면이 일부 노출되고, 제2 접촉 구멍(165)에 의해 반도체(130)의 드레인 영역(133)의 상부면이 일부 노출된다.
도 8에 도시된 바와 같이, 보호막(160) 위에 금속 물질을 증착하고, 이를 패터닝하여 소스 전극(173) 및 드레인 전극(175)을 형성한다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 반도체(130)의 소스 영역(132)과 연결되고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 반도체(130)의 드레인 영역(133)과 연결된다.
최근 폴리 실리콘으로 이루어진 반도체를 포함하는 박막 트랜지스터와 산화물 반도체 물질로 이루어진 반도체를 포함하는 박막 트랜지스터가 함께 형성되어 있는 박막 트랜지스터 표시판에 대한 개발이 이루어지고 있다. 이러한 박막 트랜지스터 표시판의 경우 산화물 반도체 물질로 이루어진 반도체를 포함하는 박막 트랜지스터의 하부 게이트 전극을 폴리 실리콘으로 이루어진 반도체를 포함하는 박막 트랜지스터의 반도체를 형성하는 공정에서 함께 형성함으로써, 공정을 단순화할 수 있다.
다음으로, 도 9를 참조하여 일 실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 9에 도시된 일 실시예에 의한 박막 트랜지스터 표시판은 도 1에 도시된 일 실시예에 의한 박막 트랜지스터 표시판과 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역과 중첩하는 더미 구멍이 더 형성된다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 9는 일 실시예에 의한 박막 트랜지스터 표시판을 나타낸 단면도이다.
도 9에 도시된 바와 같이, 일 실시예에 의한 박막 트랜지스터 표시판은 기판(110), 기판(110) 위에 위치하는 하부 게이트 전극(124), 하부 게이트 전극(124) 위에 위치하는 제1 게이트 절연막(120), 제1 게이트 절연막(120) 위에 위치하는 반도체(130), 반도체(130) 위에 위치하는 제2 게이트 절연막(140), 제2 게이트 절연막(140) 위에 위치하는 상부 게이트 전극(154)을 포함한다. 반도체(130)는 채널 영역(131), 소스 영역(132), 드레인 영역(133), 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)을 포함한다. 상부 게이트 전극(154) 위에는 보호막(160)이 위치하고, 보호막(160) 위에는 소스 전극(173) 및 드레인 전극(175)이 위치한다.
보호막(160)에는 반도체(130)의 소스 영역(132)과 중첩하는 제1 접촉 구멍(163)이 형성되어 있고, 반도체(130)의 드레인 영역(133)과 중첩하는 제2 접촉 구멍(165)이 형성되어 있다. 또한, 보호막(160)에는 반도체(130)의 제1 저농도 도핑 영역(135)과 중첩하는 제1 더미 구멍(167)이 형성되어 있고, 반도체(130)의 제2 저농도 도핑 영역(136)과 중첩하는 제2 더미 구멍(169)이 형성되어 있다.
제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)은 반도체(130)의 표면에 위치할 수 있다. 따라서, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)의 두께는 반도체(130)의 두께보다 얇게 이루어질 수 있다. 또한, 제1 저농도 도핑 영역(135)의 아래에는 소스 영역(132)이 더 위치할 수 있고, 제2 저농도 도핑 영역(136)의 아래에는 드레인 영역(133)이 더 위치할 수 있다. 이처럼 반도체(130)의 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)이 반도체(130)의 두께보다 얇은 두께를 가지도록 형성함으로써, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서의 전류 감소를 방지할 수 있다.
앞선 실시예에서는 하부 게이트 전극(124)을 형성하여, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서의 전류 감소를 방지한다. 마찬가지로 본 실시예에서도 하부 게이트 전극(124)을 형성할 수 있다. 본 실시예에서는 반도체(130)의 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)의 두께 조절을 통해 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서의 전류 감소를 방지할 수 있으므로, 하부 게이트 전극(124)을 생략할 수도 있다.
앞선 실시예에서는 제2 게이트 절연막(140)의 폭을 상부 게이트 전극(154)의 폭보다 넓게 형성하였으며, 본 실시예에서도 제2 게이트 절연막(140)의 폭을 상부 게이트 전극(154)의 폭보다 넓게 형성할 수 있다. 또한, 본 실시예에서는 제2 게이트 절연막(140)의 폭을 상부 게이트 전극(154)의 폭과 동일하게 형성할 수도 있다.
다음으로, 도 10 내지 도 13을 참고하여 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 10 내지 도 13은 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 10에 도시된 바와 같이, 기판(110) 위에 저온폴리실리콘(LTPS) 공정을 이용하여 하부 게이트 전극(124)을 형성한다. 앞서 설명한 바와 같이, 하부 게이트 전극(124) 형성 공정을 생략할 수도 있다.
이어, 기판(110) 및 하부 게이트 전극(124) 위에 제1 게이트 절연막(120)을 형성한다. 제1 게이트 절연막(120) 위에 산화물 반도체 물질을 이용하여 반도체(130)를 형성한다.
이어, 반도체(130) 위에 제2 게이트 절연막(140)을 형성하고, 제2 게이트 절연막(140) 위에 상부 게이트 전극(154)을 형성한다. 이때, 제2 게이트 절연막(140)의 폭이 상부 게이트 전극(154)의 폭보다 넓게 형성할 수 있다. 또한 앞서 설명한 바와 같이, 제2 게이트 절연막(140)의 폭을 상부 게이트 전극(154)의 폭과 동일하게 형성할 수도 있다.
이어, 반도체(130)에 불순물을 도핑하여 채널 영역(131), 소스 영역(132), 드레인 영역(133), 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)을 형성한다. 반도체(130), 제2 게이트 절연막(140) 및 상부 게이트 전극(154) 위에 보호막(160)을 형성한다. 보호막(160)은 제1 보호막(160a)과 제2 보호막(160b)을 포함할 수 있다. 보호막(160) 위에 포토 레지스트(700)를 도포한다.
포토 레지스트(700) 위에 마스크(800)를 대응시키고, 노광 공정을 진행한다. 마스크(800)는 슬릿 마스크 또는 하프톤 마스크로 이루어질 수 있다. 마스크(800)는 대부분의 광을 차단시키는 불투과부(NR), 일부 광을 차단시키고, 일부 광을 통과시키는 반투과부(HR), 대부분의 광을 통과시키는 투과부(TR)를 포함한다.
마스크(800)의 불투과부(NR)에 대응하는 포토 레지스트(700)의 부분에는 광이 거의 노출되지 않고, 마스크(800)의 반투과부(HR)에 대응하는 포토 레지스트(700)의 부분에는 일부 광이 노출되며, 마스크(800)의 투과부(TR)에 대응하는 포토 레지스트(700)의 부분에는 광이 대부분 노출된다.
도 11에 도시된 바와 같이, 노광 공정이 진행된 포토 레지스트(700)를 현상하여 패터닝한다. 포토 레지스트(700)가 포지티브 포토 레지스트인 경우, 광에 노출된 부분은 제거되고, 일부 광에 노출된 부분은 두께가 얇아지며, 광에 노출되지 않은 부분은 그대로 남게 된다. 즉, 포토 레지스트(700)가 두께가 상이한 두 부분으로 나뉘게 된다. 다만, 본 발명은 이에 한정되지 않으며, 포토 레지스트(700)가 네거티브 포토 레지스트로 이루어질 수도 있다. 이때, 마스크(800)의 설계는 변경되어야 한다. 마스크(800)의 불투과부가 투과부로, 투과부는 불투과부로 변경이 이루어질 수 있다.
이어, 패터닝된 포토 레지스트(700)를 마스크로 하여 보호막(160)을 패터닝하여, 제1 더미 구멍(167) 및 제2 더미 구멍(169)을 형성한다. 제1 더미 구멍(167) 및 제2 더미 구멍(169)은 상부 게이트 전극(154)과 인접한 위치에 형성된다.
제1 더미 구멍(167) 및 제2 더미 구멍(169)을 통해 반도체(130)의 일부 영역이 노출된다. 특히, 반도체(130)의 고농도 도핑되어 있는 영역이 노출될 수 있다. 제1 더미 구멍(167) 및 제2 더미 구멍(169)을 통해 노출된 반도체(130)의 부분을 산소 플라즈마 처리하거나 산소 분위기에서 열처리한다. 이에 따라 산소 플라즈마 처리 또는 산소 분위기에서 열처리된 반도체(130)의 부분은 도핑 농도가 낮아지게 된다. 따라서, 기존의 반도체(130)의 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)의 폭이 확장될 수 있다. 확장된 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)의 부분은 반도체(130)의 표면에 위치하게 된다. 산소 플라즈마 처리 또는 산소 분위기에서 열처리를 진행하는 방식에서는 반도체(130)의 표면에 저농도 도핑 영역을 형성할 수 있으므로, 제1 저농도 도핑 영역(135) 및 제2 저농도 도핑 영역(136)에서의 전류 감소를 방지할 수 있다.
앞서 설명한 바와 같이 제2 게이트 절연막(140)의 폭을 상부 게이트 전극(154)의 폭과 동일하게 형성할 수도 있으며, 이때 반도체(130)에 불순물을 도핑하는 공정에서는 채널 영역, 소스 영역 및 드레인 영역이 형성되고, 저농도 도핑 영역이 별도로 형성되지 않는다. 이후, 보호막(160)에 제1 더미 구멍(167) 및 제2 더미 구멍(169)을 형성하고, 산소 플라즈마 처리 또는 산소 분위기에서 열처리를 진행하는 공정을 통해 고농도 도핑 영역의 일부의 도핑 농도를 낮추어 저농도 도핑 영역을 형성할 수 있다.
도 12에 도시된 바와 같이, 패터닝된 포토 레지스트(700)를 애싱 공정을 통해 그 두께를 감소시킨다. 상대적으로 얇은 두께를 가지는 포토 레지스트(700)의 부분은 제거되고, 상대적으로 두꺼운 두께를 가지는 포토 레지스트(700)의 부분은 얇은 두께를 가지게 된다.
이어, 애싱 공정이 진행된 포토 레지스트(700)를 마스크로 하여 보호막(160)을 패터닝한다. 이때, 보호막(160)에 반도체(130)의 소스 영역(132)과 중첩하도록 제1 접촉 구멍(163)을 형성하고, 반도체(130)의 드레인 영역(133)과 중첩하도록 제2 접촉 구멍(165)을 형성하게 된다.
도 13에 도시된 바와 같이, 남아있는 포토 레지스트(700)를 모두 제거한다. 보호막(160) 위에 금속 물질을 증착하고, 이를 패터닝하여 소스 전극(173) 및 드레인 전극(175)을 형성한다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 반도체(130)의 소스 영역(132)과 연결되고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 반도체(130)의 드레인 영역(133)과 연결된다.
상기에서 보호막(160)에 제1 더미 구멍(167) 및 제2 더미 구멍(169)을 먼저 형성하고, 반도체(130)를 산소 플라즈마 처리 또는 산소 분위기에서 열처리를 진행한 후 보호막(160)에 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)을 형성하는 것으로 설명하였다. 즉, 산소 플라즈마 처리 또는 산소 분위기에서 열처리를 하는 공정에서 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)은 형성되어 있지 않다. 다만, 본 발명 이에 한정되지 않는다. 보호막(160)에 제1 더미 구멍(167), 제2 더미 구멍(169), 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)을 동시에 형성할 수도 있다. 즉, 산소 플라즈마 처리 또는 산소 분위기에서 열처리를 하는 공정에서 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)이 형성되어 있을 수 있다. 이 경우, 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)에 의해 노출되는 반도체(130)의 부분의 도핑 농도도 함께 낮아지게 된다. 이때, 제1 접촉 구멍(163)과 중첩하는 반도체(130)의 부분은 소스 전극(173)과 연결되고, 제2 접촉 구멍(165)과 중첩하는 반도체(130)의 부분은 드레인 전극(175)과 연결되므로, 도핑 농도가 낮아지더라도 박막 트랜지스터의 동작은 원활하게 이루어질 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 120: 제1 게이트 절연막
124: 하부 게이트 전극 130: 반도체
131: 채널 영역 132: 소스 영역
133: 드레인 영역 135: 제1 저농도 도핑 영역
136: 제2 저농도 도핑 영역 140: 제2 게이트 절연막
154: 상부 게이트 전극 160: 보호막
163: 제1 접촉 구멍 165: 제2 접촉 구멍
167: 제1 더미 구멍 169: 제2 더미 구멍
173: 소스 전극 175: 드레인 전극
500, 700: 포토 레지스트 600, 800: 마스크

Claims (20)

  1. 기판,
    상기 기판 위에 위치하고, 폴리실리콘을 포함하는 하부 게이트 전극,
    상기 하부 게이트 전극 위에 위치하고, 채널 영역, 상기 채널 영역 양측에 위치하는 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이에 위치하는 제1 저농도 도핑 영역, 상기 채널 영역과 상기 드레인 영역 사이에 위치하는 제2 저농도 도핑 영역을 포함하는 반도체,
    상기 반도체 위에 위치하는 상부 게이트 전극,
    상기 반도체의 소스 영역과 연결되어 있는 소스 전극, 및
    상기 반도체의 드레인 영역과 연결되어 있는 드레인 전극을 포함하는 박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 반도체와 상기 상부 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고,
    상기 게이트 절연막의 폭이 상기 상부 게이트 전극의 폭보다 넓은 박막 트랜지스터 표시판.
  3. 제1 항에 있어서,
    상기 반도체는 산화물 반도체 물질을 포함하는 박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 반도체의 표면은 결정화되어 있는 박막 트랜지스터 표시판.
  5. 제1 항에 있어서,
    상기 반도체 및 상기 상부 게이트 전극 위에 위치하는 보호막,
    상기 반도체의 소스 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 접촉 구멍,
    상기 반도체의 드레인 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 접촉 구멍,
    상기 반도체의 제1 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 더미 구멍, 및
    상기 반도체의 제2 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 더미 구멍을 더 포함하는 박막 트랜지스터 표시판.
  6. 제5 항에 있어서,
    상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되어 있고,
    상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결되어 있는 박막 트랜지스터 표시판.
  7. 제5 항에 있어서,
    상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치하는 박막 트랜지스터 표시판.
  8. 기판,
    상기 기판 위에 위치하고, 채널 영역, 상기 채널 영역 양측에 위치하는 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이에 위치하는 제1 저농도 도핑 영역, 상기 채널 영역과 상기 드레인 영역 사이에 위치하는 제2 저농도 도핑 영역을 포함하는 반도체,
    상기 반도체 위에 위치하는 상부 게이트 전극,
    상기 반도체 및 상기 상부 게이트 전극 위에 위치하는 보호막,
    상기 반도체의 소스 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 접촉 구멍,
    상기 반도체의 드레인 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 접촉 구멍,
    상기 반도체의 제1 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제1 더미 구멍,
    상기 반도체의 제2 저농도 도핑 영역과 중첩하도록 상기 보호막에 형성되어 있는 제2 더미 구멍,
    상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되어 있는 소스 전극, 및
    상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결되어 있는 드레인 전극을 포함하는 박막 트랜지스터 표시판.
  9. 제8 항에 있어서,
    상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치하는 박막 트랜지스터 표시판.
  10. 제8 항에 있어서,
    상기 반도체는 산화물 반도체 물질로 이루어지고, 상기 반도체의 표면은 결정화되어 있는 박막 트랜지스터 표시판.
  11. 기판 위에 저온폴리실리콘 공정을 이용하여 하부 게이트 전극을 형성하는 단계,
    상기 하부 게이트 전극 위에 반도체를 형성하는 단계,
    상기 반도체 위에 상부 게이트 전극을 형성하는 단계,
    상기 반도체에 불순물을 도핑하여, 도핑이 이루어지지 않은 채널 영역, 고농도 도핑이 이루어진 소스 영역 및 드레인 영역, 저농도 도핑이 이루어진 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역을 형성하는 단계,
    상기 반도체의 소스 영역과 연결되는 소스 전극을 형성하는 단계, 및
    상기 반도체의 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11 항에 있어서,
    상기 반도체 위에 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 게이트 절연막의 폭은 상기 상부 게이트 전극의 폭보다 넓게 형성하고,
    상기 채널 영역은 상기 상부 게이트 전극 및 상기 게이트 절연막과 중첩하고, 상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 게이트 절연막과 중첩하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제11 항에 있어서,
    상기 반도체는 산화물 반도체 물질을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13 항에 있어서,
    상기 반도체의 표면은 결정화되어 있는 박막 트랜지스터 표시판의 제조 방법.
  15. 제11 항에 있어서,
    상기 반도체 및 상기 상부 게이트 전극 위에 보호막을 형성하는 단계,
    상기 보호막에 상기 상부 게이트 전극과 인접하도록 제1 더미 구멍 및 제2 더미 구멍을 형성하는 단계, 및
    상기 제1 더미 구멍 및 상기 제2 더미 구멍을 통해 노출된 상기 반도체의 부분을 산소 플라즈마 처리하거나 산소 분위기에서 열처리하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15 항에 있어서,
    상기 보호막에 상기 반도체의 소스 영역과 중첩하도록 제1 접촉 구멍을 형성하고, 상기 반도체의 드레인 영역과 중첩하도록 제2 접촉 구멍을 형성하는 단계를 더 포함하고,
    상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 소스 영역과 연결되고,
    상기 드레인 전극은 상기 제2 접촉 구멍을 통해 상기 드레인 영역과 연결되는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15 항에 있어서,
    상기 산소 플라즈마 처리 또는 상기 산소 분위기에서 열처리에 의해 상기 반도체의 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역이 확장되는 박막 트랜지스터 표시판의 제조 방법.
  18. 기판 위에 반도체를 형성하는 단계,
    상기 반도체 위에 상부 게이트 전극을 형성하는 단계,
    상기 반도체에 불순물을 도핑하여, 도핑이 이루어지지 않은 채널 영역, 고농도 도핑이 이루어진 소스 영역 및 드레인 영역을 형성하는 단계,
    상기 반도체 및 상기 상부 게이트 전극 위에 보호막을 형성하는 단계,
    상기 보호막에 상기 상부 게이트 전극과 인접하도록 제1 더미 구멍 및 제2 더미 구멍을 형성하는 단계,
    상기 제1 더미 구멍 및 상기 제2 더미 구멍을 통해 노출된 상기 반도체의 부분을 산소 플라즈마 처리하거나 산소 분위기에서 열처리하여 저농도 도핑이 이루어진 제1 저농도 도핑 영역 및 제2 저농도 도핑 영역을 형성하는 단계,
    상기 보호막에 상기 반도체의 소스 영역과 중첩하도록 제1 접촉 구멍을 형성하고, 상기 반도체의 드레인 영역과 중첩하도록 제2 접촉 구멍을 형성하는 단계, 및
    상기 보호막 위에 상기 제1 접촉 구멍을 통해 상기 반도체의 소스 영역과 연결되는 소스 전극을 형성하고, 상기 제2 접촉 구멍을 통해 상기 반도체의 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 저농도 도핑 영역은 상기 채널 영역과 상기 소스 영역 사이에 위치하고, 상기 제2 저농도 도핑 영역은 상기 채널 영역과 상기 드레인 영역 사이에 위치하고,
    상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은 상기 반도체의 표면에 위치하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제18 항에 있어서,
    상기 보호막에 상기 제1 더미 구멍, 상기 제2 더미 구멍, 상기 제1 접촉 구멍, 및 상기 제2 접촉 구멍을 동시에 형성하는 박막 트랜지스터 표시판의 제조 방법.
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