CN109904076A - 薄膜晶体管及其制备方法、基板及其制备方法、显示装置 - Google Patents

薄膜晶体管及其制备方法、基板及其制备方法、显示装置 Download PDF

Info

Publication number
CN109904076A
CN109904076A CN201910228660.8A CN201910228660A CN109904076A CN 109904076 A CN109904076 A CN 109904076A CN 201910228660 A CN201910228660 A CN 201910228660A CN 109904076 A CN109904076 A CN 109904076A
Authority
CN
China
Prior art keywords
sub
semiconductor pattern
substrate
preparation
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910228660.8A
Other languages
English (en)
Inventor
郭雄
左丞
党康鹏
陈宏�
秦鹏
�金钟
饶杨
王博
罗仲丽
刘腾
唐元生
黄世飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910228660.8A priority Critical patent/CN109904076A/zh
Publication of CN109904076A publication Critical patent/CN109904076A/zh
Priority to PCT/CN2020/080255 priority patent/WO2020192555A1/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明实施例提供一种薄膜晶体管及其制备方法、基板及其制备方法、显示装置，涉及薄膜晶体管技术领域，可解决有源层的制备工序繁琐的问题。薄膜晶体管的制备方法包括：在衬底上形成有源层；在衬底上形成有源层包括：在衬底上形成第一半导体图案，第一半导体图案划分为多个半导体图案子区；在第一半导体图案上形成阻挡层；阻挡层中与第一半导体图案在衬底上的正投影重叠的部分划分为多个第一子阻挡单元，多个第一子阻挡单元的厚度不完全相同；任一个第一子阻挡单元与一个半导体图案子区对应，相互对应的第一子阻挡单元与半导体图案子区在衬底上的正投影重叠；向阻挡层背离第一半导体图案的一侧注入离子；去除阻挡层。用于制备薄膜晶体管的有源层。

Description

薄膜晶体管及其制备方法、基板及其制备方法、显示装置
技术领域
本发明涉及薄膜晶体管技术领域，尤其涉及一种薄膜晶体管及其制备方法、基板及其制备方法、显示装置。
背景技术
目前，在制作薄膜晶体管(Thin Film Transistor，简称TFT)的有源层时，常需要对半导体图案的不同位置进行多次不同剂量(Dose)或浓度的掺杂，以改善薄膜晶体管的电学性能。如图1所示，薄膜晶体管的有源层100包括重掺杂区101、轻掺杂区102以及沟道区103。由于重掺杂区101、轻掺杂区102以及沟道区103掺杂的离子剂量不同，重掺杂区101掺杂的离子剂量大于轻掺杂区102掺杂的离子剂量，轻掺杂区102掺杂的离子剂量大于沟道区103掺杂的离子剂量，因而在形成有源层100时，需要对半导体图案的重掺杂区101、轻掺杂区102和沟道区103分别进行离子注入(Doping)。
由于不同剂量的掺杂需要进行多次离子注入，从而导致制备有源层的工艺繁琐。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、基板及其制备方法、显示装置，可解决有源层的制备工序繁琐的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种薄膜晶体管的制备方法，包括：在衬底上形成有源层；所述在衬底上形成有源层包括：在所述衬底上形成第一半导体图案，所述第一半导体图案划分为多个半导体图案子区；在所述第一半导体图案上形成阻挡层；所述阻挡层中与所述第一半导体图案在所述衬底上的正投影重叠的部分划分为多个第一子阻挡单元，多个所述第一子阻挡单元的厚度不完全相同；其中，任一个所述第一子阻挡单元与一个所述半导体图案子区对应，且相互对应的所述第一子阻挡单元与所述半导体图案子区在所述衬底上的正投影重叠；向所述阻挡层背离所述第一半导体图案的一侧注入离子；去除所述阻挡层。
在一些实施例中，所述阻挡层包括镂空区；所述第一半导体图案中需要注入离子浓度最大的所述半导体图案子区与所述镂空区在所述衬底上的正投影重叠。
在一些实施例中，所述阻挡层的材料为光刻胶。
在一些实施例中，所述在所述第一半导体图案上形成阻挡层包括：在所述第一半导体图案上形成光刻胶薄膜；利用半色调掩膜板对所述光刻胶薄膜进行掩膜曝光，显影后形成所述阻挡层，所述阻挡层中多个所述第一子阻挡单元的厚度不完全相同。
在一些实施例中，多个所述半导体图案子区包括沟道区和位于所述沟道区两侧的第一掺杂区；所述第一掺杂区用于与源极或漏极接触；所述沟道区注入的离子浓度小于所述第一掺杂区注入的离子浓度；与所述沟道区对应的所述第一子阻挡单元的厚度大于与所述第一掺杂区对应的所述第一子阻挡单元的厚度。
在一些实施例中，与所述沟道区对应的所述第一子阻挡单元的厚度范围为和/或，与所述第一掺杂区对应的所述第一子阻挡单元的厚度为0。
在一些实施例中，多个所述半导体图案子区还包括第二掺杂区，所述第二掺杂区位于所述第一掺杂区和所述沟道区之间；所述第二掺杂区注入的离子浓度大于所述沟道区注入的离子浓度，且小于所述第一掺杂区注入的离子浓度；与所述第二掺杂区对应的所述第一子阻挡单元的厚度小于与所述沟道区对应的所述第一子阻挡单元的厚度，且大于与所述第一掺杂区对应的所述第一子阻挡单元的厚度。
在一些实施例中，与所述第二掺杂区对应的所述第一子阻挡单元的厚度范围为
第二方面，提供一种基板的制备方法，利用上述的薄膜晶体管的制备方法在衬底上形成多个薄膜晶体管。
在一些实施例中，每个第一半导体图案的多个半导体图案子区包括沟道区和位于所述沟道区两侧的第一掺杂区；所述第一掺杂区用于与源极或漏极接触；其中，与多个所述第一半导体图案的所述沟道区一一对应的多个所述第一子阻挡单元的厚度不完全相同。
在一些实施例中，所述基板的制备方法还包括：在衬底上形成多个第一半导体图案的同时，在所述衬底上形成多个第二半导体图案；所述阻挡层还包括多个第二子阻挡单元，任一个所述第二子阻挡单元与一个所述第二半导体图案在衬底上的正投影重叠；其中，所述第二半导体图案被注入离子后用于作为存储电容的一个电极。
在一些实施例中，与所述第二半导体图案对应的所述第二子阻挡单元的厚度范围为
第三方面，提供一种薄膜晶体管，所述薄膜晶体管利用上述的薄膜晶体管的制备方法制备得到。
第四方面，提供一种基板，所述基板利用上述的基板的制备方法制备得到。
第五方面，提供一种显示装置，包括上述的基板。
本发明实施例提供一种薄膜晶体管及其制备方法、基板及其制备方法、显示装置，在制作有源层时，在衬底上形成第一半导体图案后，在第一半导体图案上形成阻挡层，阻挡层中与第一半导体图案在衬底上的正投影重叠的部分划分为多个第一子阻挡单元，多个第一子阻挡单元的厚度不完全相同，且任一个第一子阻挡单元与一个半导体图案子区对应，在对同一浓度的离子进行离子注入时，由于阻挡层的厚度与注入到第一半导体图案中离子的剂量成反比，而多个第一子阻挡单元的厚度不完全相同，因而进行离子注入时，注入到多个半导体图案子区上的离子剂量不完全相同。基于此，本发明实施例只需要进行一次离子注入就可以在第一半导体图案的不同位置注入不同剂量的离子，相对于相关技术，在制作有源层时需要进行多次离子注入，因而本发明实施例简化了有源层的制作工艺，提高了生产效率。此外，本发明实施例在进行离子注入时，只需要形成一次阻挡层，离子注入完成后去除一次阻挡层即可，因而进一步简化了有源层的制作工艺。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种对薄膜晶体管的有源层的不同位置进行不同浓度掺杂的结构示意图；
图2为本发明实施例提供的一种显示装置的结构示意图；
图3为本发明实施例提供的一种液晶显示面板的结构示意图；
图4为本发明实施例提供的一种电致发光显示面板或光致发光显示面板的结构示意图；
图5为本发明实施例提供的一种有源层的制备方法的流程示意图；
图6a为本发明实施例提供的一种在衬底上形成第一半导体图案的结构示意图一；
图6b为本发明实施例提供的一种在衬底上形成第一半导体图案的结构示意图二；
图7a为本发明实施例提供的一种在第一半导体图案上形成阻挡层的结构示意图一；
图7b为本发明实施例提供的一种在第一半导体图案上形成阻挡层的结构示意图二；
图8a为本发明实施例提供的一种对第一半导体图案进行离子注入的结构示意图一；
图8b为本发明实施例提供的一种对第一半导体图案进行离子注入的结构示意图二；
图9为本发明实施例提供的一种形成有源层的结构示意图；
图10为本发明实施例提供的一种在第一半导体图案上形成光刻胶薄膜的结构示意图；
图11为本发明实施例提供的一种利用半色调掩膜板对光刻胶薄膜进行掩膜曝光的结构示意图；
图12为本发明实施例提供的一种在第一半导体图案和阻挡层之间形成栅绝缘层的结构示意图；
图13为本发明实施例提供的一种在衬底上形成第一半导体图案和第二半导体图案的结构示意图。
附图标记：
1-框架；2-盖板玻璃；3-显示面板；4-电路板；10-薄膜晶体管；20-像素电极；30-公共电极；31-阵列基板；310-第一衬底；32-对盒基板；320-第二衬底；321-彩色滤光层；322-黑矩阵图案；33-液晶层；34-显示用基板；340-第三衬底；341-阳极；342-发光功能层；343-阴极；344-像素界定层；345-平坦层；35-封装层；40-第一绝缘层；50-第二绝缘层；100-有源层；101-第一掺杂区(重掺杂区)；102-第二掺杂区(轻掺杂区)；103-沟道区；110-衬底；120-第一半导体图案；1201-半导体图案子区；130-阻挡层；1301-第一子阻挡单元；140-光刻胶薄膜；150-半色调掩膜板；160-第二半导体图案；200-源极；300-漏极；400-栅极；500-栅绝缘层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种显示装置，显示装置可以为液晶显示装置(LiquidCrystal Display，简称LCD)；显示装置也可以为电致发光显示装置或光致发光显示装置。在显示装置为电致发光显示装置的情况下，电致发光显示装置可以为有机电致发光显示装置(Organic Light-Emitting Diode，简称OLED)或量子点电致发光显示装置(Quantum DotLight Emitting Diodes，简称QLED)。在显示装置为光致发光显示装置的情况下，光致发光显示装置可以为量子点光致发光显示装置。
如图2所示，显示装置的主要结构包括框架1、盖板玻璃2、显示面板3以及电路板4等其它电子配件。在显示装置为液晶显示装置的情况下，显示装置还包括背光组件。附图2中未示意出背光组件。
其中，框架1的纵截面呈U型，显示面板3、电路板4以及其它电子配件设置于框架1内，电路板4设置于显示面板3的下方，盖板玻璃2设置于显示面板3远离电路板4的一侧。在显示装置为液晶显示装置，液晶显示装置包括背光组件的情况下，背光组件设置在显示面板3和电路板4之间。
在显示装置为液晶显示装置的情况下，显示面板3为液晶显示面板。如图3所示，液晶显示面板包括相对设置的阵列基板31和对盒基板32、以及设置在阵列基板31和对盒基板32之间的液晶层33。
如图3所示，阵列基板31的每个亚像素均设置有位于第一衬底310上的薄膜晶体管10和像素电极20。薄膜晶体管10包括有源层100、源极200、漏极300、栅极(Gate)400及栅绝缘层(Gate Insulator，简称GI)500，源极200和漏极300分别与有源层100接触，像素电极20与薄膜晶体管10的漏极300电连接。在一些实施例中，如图3所示，阵列基板31还包括设置在第一衬底310上的公共电极30。像素电极20和公共电极30可以设置在同一层，在此情况下，像素电极20和公共电极30均为包括多个条状子电极的梳齿结构。像素电极20和公共电极30也可以设置在不同层，在此情况下，如图3所示，像素电极20和公共电极30之间设置有第一绝缘层40。在公共电极30设置在薄膜晶体管10和像素电极20之间的情况下，如图3所示，公共电极30与薄膜晶体管10之间还设置有第二绝缘层50。在另一些实施例中，对盒基板32包括公共电极30。阵列基板31还包括栅线和数据线，薄膜晶体管10的栅极400与栅线电连接，源极200与数据线电连接。阵列基板31上的薄膜晶体管10用于控制向像素电极20施加信号与否，在栅线输入信号时，与该栅线连接的薄膜晶体管10导通，数据线上的信号通过导通的薄膜晶体管10施加到像素电极20上。
如图3所示，对盒基板32包括设置在第二衬底320上的彩色滤光层321，在此情况下，对盒基板32也可以称为彩膜基板(Color filter，简称CF)。其中，彩色滤光层321至少包括红色光阻单元、绿色光阻单元以及蓝色光阻单元，红色光阻单元、绿色光阻单元以及蓝色光阻单元分别与阵列基板31上的亚像素一一正对。对盒基板32还包括设置在第二衬底320上的黑矩阵图案322，黑矩阵图案322用于将红色光阻单元、绿色光阻单元以及蓝色光阻单元间隔开。
在显示装置为电致发光显示装置或光致发光显示装置的情况下，显示面板3为电致发光显示面板或光致发光显示面板。如图4所示，电致发光显示面板或光致发光显示面板包括显示用基板34和用于封装显示用基板34的封装层35。此处，封装层35可以为封装薄膜，也可以为封装基板。
如图4所示，上述的显示用基板34的每个亚像素包括设置在第三衬底340上发光器件和驱动电路，驱动电路包括多个薄膜晶体管10。发光器件包括阳极341、发光功能层342以及阴极343，阳极341与作用驱动晶体管的薄膜晶体管10的漏极300电连接。显示用基板34还包括像素界定层344，像素界定层344包括多个开口区，一个发光器件设置在一个开口区中。在一些实施例中，发光功能层342包括发光层。在另一些实施例中，发光功能层342除包括发光层外，还包括电子传输层(election transporting layer，简称ETL)、电子注入层(election injection layer，简称EIL)、空穴传输层(hole transporting layer，简称HTL)以及空穴注入层(hole injection layer，简称HIL)中的一层或多层。
如图4所示，显示用基板34还包括设置在薄膜晶体管10和阳极341之间的平坦层345。
当显示面板3为电致发光显示面板或光致发光显示面板时，显示面板3可以是顶发射型显示面板，在此情况下，阳极341呈不透明，阴极343呈透明或半透明；显示面板3也可以是底发射型显示面板，在此情况下，阳极341呈透明或半透明，阴极343呈不透明；显示面板3也可以为双面发光型显示面板，在此情况下，阳极341和阴极343均呈透明或半透明。
无论显示装置为何种类型的显示装置，薄膜晶体管10都是显示装置中不可缺少的元件。薄膜晶体管10中的有源层100影响着薄膜晶体管10的性能，例如开关速度、漏电流以及阈值电压等。
基于此，为了提高薄膜晶体管10的性能，需要对有源层100的不同位置掺杂不同浓度的离子。示例的，如图1所示，在有源层100的源极接触区和漏极接触区掺杂的离子浓度大于在有源层100的沟道区103(沟道区为有源层100中与栅极400正对的区域)掺杂的离子浓度，在源极接触区(或漏极接触区)和沟道区102之间的区域(即附图1中的102)掺杂的离子浓度小于源极接触区(或漏极接触区)掺杂的离子浓度，大于沟道区掺杂的离子浓度。其中，有源层100中的漏极接触区和漏极接触区可以称为重掺杂区101，有源层100中的源极接触区(或漏极接触区)和沟道区之间的区域可以称为轻掺杂区102。
由于有源层100的不同位置掺杂的离子浓度不同，而相关技术一次掺杂工艺只能进行相同浓度的离子注入，因此在制作有源层100时需要分别进行不同浓度的离子注入。示例的，如图1所示，形成半导体图案后，在对重掺杂区101进行掺杂时，先形成第一光刻胶薄膜，通过对第一光刻胶薄膜进行掩膜曝光以及显影形成第一光刻胶层，第一光刻胶层正对重掺杂区101的区域镂空。之后，进行第一次离子注入，由于第一光刻胶层正对重掺杂区101的区域镂空，因此离子可以注入到重掺杂区101，然后去除第一光刻胶层。在对轻掺杂区102进行掺杂时，先形成第二光刻胶薄膜，通过对第二光刻胶薄膜进行掩膜曝光以及显影形成第二光刻胶层，第二光刻胶层正对轻掺杂区102的区域镂空。之后，进行第二次离子注入，由于第二光刻胶层正对轻掺杂区102的区域镂空，因此离子可以注入到轻掺杂区102，然后去除第二光刻胶层。在对沟道区103进行掺杂时，先形成第三光刻胶薄膜，通过对第三光刻胶薄膜进行掩膜曝光以及显影形成第三光刻胶层，第三光刻胶层正对沟道区103的区域镂空。之后，进行第三次离子注入，由于第三光刻胶层正对沟道区103的区域镂空，因此离子可以注入到沟道区103，最后去除第三光刻胶层。可以看出，相关技术在制作有源层100时，需要进行三次离子注入，需要进行三次掩膜曝光以及显影工艺，且需要去除三次光刻胶，从而导致制备有源层的工艺繁琐，大大降低了生产效率。
基于上述，本发明实施例提供一种薄膜晶体管10的制备方法，可以用于制备上述的薄膜晶体管。薄膜晶体管10的制备方法包括：在衬底上形成有源层100。
在一些实施例中，衬底110为设置有电路结构或膜层的基板。在另一些实施例中，衬底110为未制作电路结构或膜层的空白基板。
考虑到在制作有源层100时，虽然不同位置注入的离子剂量不同，但是注入的离子类型都是相同的。基于此，如图5所示，在衬底上形成有源层100包括：
S100、如图6a和图6b所示，在衬底110上形成第一半导体图案120，第一半导体图案120划分为多个半导体图案子区1201。
在衬底110上形成第一半导体图案120的过程可以为：在衬底110上形成第一半导体薄膜，对第一半导体薄膜进行构图工艺(构图工艺包括涂覆光刻胶、掩膜曝光、显影以及刻蚀等工艺)形成第一半导体图案120。
此处，对于第一半导体图案120的材料不进行限定，可以是多晶硅(Poly-silicon，简称P-Si)；也可以是单晶硅或非晶硅(a-Si)等。
此外，多个半导体图案子区1201的大小可以相同，也可以不相同。
在此基础上，对于半导体图案子区1201的个数不进行限定，可以根据需要进行设置。附图6a以第一半导体图案120划分为3个半导体图案子区1201，附图6b以第一半导体图案120划分为5个半导体图案子区1201为例进行示意。
S101、如图7a和图7b所示，在第一半导体图案120上形成阻挡层130；阻挡层130中与第一半导体图案120在衬底上的正投影重叠的部分划分为多个第一子阻挡单元1301，多个第一子阻挡单元1301的厚度不完全相同；其中，任一个第一子阻挡单元1301与一个半导体图案子区1201对应，且相互对应的第一子阻挡单元1301与半导体图案子区1201在衬底100上的正投影重叠。
其中，阻挡层130用于阻挡离子注入到第一半导体图案120中。应当理解到，被阻挡层130遮挡的区域，阻挡层130的厚度与注入到第一半导体图案120中离子的剂量成反比。阻挡层130的厚度越大，注入到第一半导体图案120中离子的剂量越小。可以根据与每个第一子阻挡单元1301对应的半导体图案子区1201需要注入的离子剂量来设计第一子阻挡单元1301的厚度。
需要说明的是，在制作薄膜晶体管10的有源层100时，除了设置有第一半导体图案120的区域，还包括其它区域，其它区域中包括不需要注入离子的区域(即No Doping区域)，因而阻挡层130还需要对所述其它区域中不需要注入离子的区域进行遮挡。即，阻挡层130中除包括与第一半导体图案120的多个半导体图案子区1201对应的第一子阻挡单元1301外，还包括与所述其它区域中不需要注入离子的区域对应的第一子阻挡单元1301，与所述其它区域中不需要注入离子的区域对应的第一子阻挡单元1301的厚度应是最大的。
阻挡层130的材料应选取能够阻挡离子注入，且易于剥离的材料。在一些实施例中，阻挡层130的材料为有机材料，例如光刻胶(Photoresist，简称PR胶)等感光材料。在另一些实施中，阻挡层130的材料为无机材料，例如氯化铝或氯化锌等。相对于阻挡层130的材料为金属如铝(Al)时，需要通过涂覆光刻胶、掩膜曝光、显影、刻蚀以及去除光刻胶才能形成阻挡层130，而当阻挡层130的材料为感光材料时，通过涂覆感光材料层、掩膜曝光以及显影工艺就可以形成阻挡层130，制作阻挡层130的工艺较为简单，且光刻胶易于剥离。
多个第一子阻挡单元1301的厚度不完全相同，可以是多个第一子阻挡单元1301的厚度都不相同；也可以是部分第一子阻挡单元1301的厚度相同，部分第一子阻挡单元1301的厚度不相同。
第一半导体图案120划分为多个半导体图案子区1201，可以是如图7b所示，每个半导体图案子区1201都对应一个第一子阻挡单元1301，即，半导体图案子区1201与第一子阻挡单元1301一一对应。也可以是如图7a所示，部分半导体图案子区1201中的每个都对应一个第一子阻挡单元1301，部分半导体图案子区1201未与第一子阻挡单元1301对应，即部分半导体图案子区1201上未设置有第一子阻挡单元1301。
S102、如图8a和图8b所示，向阻挡层130背离第一半导体图案120的一侧注入离子。
此处，可以向阻挡层130背离第一半导体图案120的一侧注入P型离子(即进行PDoping)，例如硼离子；也可以向阻挡层130背离第一半导体图案120的一侧注入N型离子(即进行N Doping)，例如磷离子。
由于阻挡层130的厚度与注入到第一半导体图案120中离子的剂量成反比，因而第一子阻挡单元1301的厚度越小，与该第一子阻挡单元1301对应的半导体图案子区1201注入的离子浓度越大，第一子阻挡单元1301的厚度越大，与该第一子阻挡单元1301对应的半导体图案子区1201注入的离子浓度越小。当阻挡层130的厚度增大到达一定值时，可以完全阻挡离子注入到第一半导体图案120中。由于多个第一子阻挡单元1301的厚度不完全相同，因而在进行离子注入后，注入到多个半导体图案子区1201的离子剂量不完全相同。在一些实施例中，第一半导体图案120包括未注入离子的半导体图案子区1201。
S103、如图9所示，去除阻挡层130。
此处，可以通过剥离液去除阻挡层130。
本发明实施例提供一种薄膜晶体管的制备方法，在制作有源层100时，在衬底110上形成第一半导体图案120后，在第一半导体图案120上形成阻挡层130，阻挡层130中与第一半导体图案120在衬底上的正投影重叠的部分划分为多个第一子阻挡单元1301，多个第一子阻挡单元1301的厚度不完全相同，且任一个第一子阻挡单元1301与一个半导体图案子区1201对应，在对同一浓度的离子进行离子注入时，由于阻挡层130的厚度与注入到第一半导体图案120中离子的剂量成反比，而多个第一子阻挡单元1301的厚度不完全相同，因而进行离子注入时，注入到多个半导体图案子区1201上的离子剂量不完全相同。基于此，本发明实施例只需要进行一次离子注入就可以在第一半导体图案120的不同位置注入不同剂量的离子，相对于相关技术，在制作有源层100时需要进行多次离子注入，因而本发明实施例简化了有源层100的制作工艺，提高了生产效率。此外，本发明实施例在进行离子注入时，只需要形成一次阻挡层130，离子注入完成后去除一次阻挡层130即可，因而进一步简化了有源层100的制作工艺。
考虑到如图8b所示，在第一半导体图案120中离子注入浓度最大的半导体图案子区1201上设置第一子阻挡单元1301时，即使第一子阻挡单元1301的厚度较小，在进行离子注入时，第一子阻挡单元1301还是会阻挡部分离子注入到半导体图案子区1201，导致部分离子被浪费。因而可选的，如图8a所示，阻挡层130包括镂空区；第一半导体图案120中需要注入离子浓度最大的半导体图案子区1201与镂空区在衬底110上的正投影重叠。
此处，可以将第一半导体图案120中需要注入离子浓度最大的半导体图案子区1201称为重掺杂区。
由于第一半导体图案120中需要注入离子浓度最大的半导体图案子区1201与镂空区正对，因而在进行离子注入时，需要离子注入浓度最大的半导体图案子区1201上方没有第一子阻挡单元1301的阻挡，因此与镂空区正对的半导体图案子区1201注入的离子浓度最大，且避免了离子浪费。
可选的，在阻挡层130的材料为光刻胶的情况下，在第一半导体图案120上形成阻挡层130包括：
S200、如图10所示，在第一半导体图案120上形成光刻胶薄膜。
在一些实施例中，可以通过涂覆的方式在第一半导体图案120上形成光刻胶薄膜。
此处，光刻胶薄膜可以是正性光刻胶，也可以负性光刻胶。
S201、如图11所示，利用半色调掩膜板(Half Tone Mask，简称HTM)150对光刻胶薄膜140进行掩膜曝光，显影后，形成如图7a或图7b所示的阻挡层130，阻挡层130中多个第一子阻挡单元1301的厚度不完全相同。
图7a或图7b以阻挡层130包括五个第一阻挡单元1301，五个第一阻挡单元1301中有三种厚度的第一阻挡单元1301为例进行示意。
由于半色调掩膜板150上粗细以及密集程度不同的线条会导致光的透光率或光通量不同，因而在曝光时，采用半色调掩膜板可以使得不同位置的光刻胶薄膜曝光程度不同，显影后形成的各个第一子阻挡单元1301的厚度不完全相同。在光刻胶薄膜为正性光刻胶的情况下，通过半色调掩膜板的光越多，光刻胶薄膜的曝光程度越大，显影后第一子阻挡单元1301的厚度越小。在光刻胶薄膜为负性光刻胶的情况下，通过半色调掩膜板的光越多，光刻胶薄膜的曝光程度越大，显影后第一子阻挡单元1301的厚度越大。
由于阻挡层130中多个第一子阻挡单元1301的厚度不完全相同，因而在第一半导体图案120上形成阻挡层130时，可以在第一半导体图案120上分别形成多个第一子阻挡单元1301，这样在形成阻挡层130时就需要多次构图工艺。
本发明实施例，利用半色调掩膜板150对光刻胶薄膜140进行掩膜曝光，这样一来，显影后可以同时形成多个厚度不同的第一子阻挡单元1301，从而简化了阻挡层130的制作工艺。
在一些实施例中，如图6a所示，多个半导体图案子区1201包括沟道区103和位于沟道区103两侧的第一掺杂区101；第一掺杂区101用于与源极200或漏极300接触。沟道区103注入的离子浓度小于第一掺杂区101注入的离子浓度；与沟道区103对应的第一子阻挡单元1301的厚度大于与第一掺杂区101对应的第一子阻挡单元1301的厚度。
第一半导体图案120的多个半导体图案子区1201包括但不限于沟道区103和第一掺杂区101。在第一半导体图案120的多个半导体图案子区1201仅包括沟道区103和第一掺杂区101的情况下，形成的薄膜晶体管可以应用到液晶显示装置中。
根据注入到多个半导体图案子区1201的离子浓度与第一子阻挡单元1301的厚度关系(第一子阻挡单元1301的厚度越大，注入到与第一子阻挡单元1301对应的半导体图案子区1201的离子浓度越小)，由于第一掺杂区101用于与源极200或漏极300接触，因而第一掺杂区101的导电性最好，第一掺杂区101注入的离子浓度最大，因此与第一掺杂区101对应的第一子阻挡单元1301的厚度最小。沟道区103决定着薄膜晶体管10的导通与否，沟道区103注入的离子浓度最小，因此与沟道区103对应的第一子阻挡单元1301的厚度最大。
在此基础上，可以在沟道区103注入离子。也可以不注入离子，即，沟道区103注入的离子浓度为0。在沟道区103注入的离子浓度为0的情况下，与沟道区103正对的第一子阻挡单元1301的厚度与除设置有第一半导体图案120的区域以外的其它区域中不需要注入离子的区域正对的第一子阻挡单元1301的厚度相同。
在沟道区103注入的离子浓度范围为1.5×1012ions/cm2～2.5×1012ions/cm2(例如2×1012ions/cm2)的情况下，与沟道区103对应的第一子阻挡单元1301的厚度范围为
示例的，与沟道区103对应的第一子阻挡单元1301的厚度可以为或
考虑到第一掺杂区101注入的离子浓度最大，第一掺杂区101注入的离子浓度范围为4.5×1014～5.5×1014ions/cm2(例如5×1014ions/cm2)，而与第一掺杂区101对应的第一子阻挡单元1301的厚度越小，注入到第一掺杂区101的离子浓度越大，因而在一些实施例中，与第一掺杂区101对应的第一子阻挡单元1301的厚度为0。
基于上述，在沟道区103注入的离子浓度为0的情况下，与沟道区103对应的第一子阻挡单元1301的厚度范围为
示例的，与沟道区103对应的第一子阻挡单元1301的厚度可以为或
在一些实施例中，与除设置有第一半导体图案120的区域以外的其它区域中，不需要注入离子的区域正对的第一子阻挡单元1301的厚度范围为
在一些实施例中，如图6b所示，多个半导体图案子区1201还包括第二掺杂区102，第二掺杂区102位于第一掺杂区101和沟道区103之间；第二掺杂区102注入的离子浓度大于沟道区103注入的离子浓度，且小于第一掺杂区101注入的离子浓度。与第二掺杂区102对应的第一子阻挡单元1201的厚度小于与沟道区103对应的第一子阻挡单元1201的厚度，且大于与第一掺杂区101对应的第一子阻挡单元1201的厚度。此处，在第一半导体图案120的多个半导体图案子区1201包括沟道区103、第一掺杂区101和第二掺杂区102的情况下，形成的薄膜晶体管可以应用到电致发光显示装置或光致发光显示装置中。
由于第一掺杂区101注入的离子浓度大于第二掺杂区102注入的离子浓度，因此可以将第一掺杂区101称为重掺杂区，将第二掺杂区102称为轻掺杂区。
第二掺杂区102位于沟道区103和第一掺杂区101之间，为电子运动提供缓冲区，因此第二掺杂区102注入离子浓度介于沟道区103和第一掺杂区101之间，与沟道区103对应的第一子阻挡单元1301的厚度介于与第二掺杂区102对应的第一子阻挡单元1301的厚度与第一掺杂区101对应的第一子阻挡单元1301的厚度之间。在第二掺杂区102注入的离子浓度范围为3.5×1012ions/cm2～4.5×1012ions/cm2(例如4×1012ions/cm2)的情况下，与第二掺杂区102对应的第一子阻挡单元1301的厚度范围为
示例的，与第二掺杂区102对应的第一子阻挡单元1301的厚度可以为或
在此基础上，本发明实施例中，薄膜晶体管10的制备方法还包括：在衬底110上形成源极200、漏极300、栅极400以及栅绝缘层500，源极200和漏极300分别与有源层100接触。在一些实施例中，在S100之后，在S101之前，如图12所示，在衬底110上形成栅绝缘层500。
栅绝缘层500的材料例如可以为SiOX(氧化硅)、SiNX(氮化硅)或SiNxOy(氮氧化硅)等。
在此基础上，本发明实施例利用离子注入设备进行离子注入时，可以通过加速电压(Accelerate，简称ACC)调节注入能量，加速电压越大，注入能量越大，注入深度越深。
本发明实施例还提供一种基板的制备方法，利用上述的薄膜晶体管10的制备方法在衬底110上形成多个薄膜晶体管10。
此处，基板可以是液晶显示装置中的阵列基板31；也可以是电致发光显示装置或光致发光显示装置中的显示用基板34。
本发明实施例提供的基板的制备方法可以用于制备上述液晶显示装置中的阵列基板31；也可以用于制备上述电致发光显示装置或光致发光显示装置中的显示用基板34。
需要说明的是，利用上述薄膜晶体管10的制备方法在衬底110上形成多个薄膜晶体管10的多个有源层100可以完全相同，也可以不完全相同。“完全相同”指的是制备多个薄膜晶体管10中的多个有源层100时，多个第一半导体图案120的半导体图案子区1201的个数以及注入的离子浓度均相同。“不完全相同”指的是制备多个薄膜晶体管10中的多个有源层100时，部分第一半导体图案120的半导体图案子区1201的个数以及注入的离子浓度均相同，部分第一半导体图案120的半导体图案子区1201的个数以及注入的离子浓度不相同。部分第一半导体图案120的半导体图案子区1201的个数以及注入的离子浓度不相同可以是部分第一半导体图案120的半导体图案子区1201的个数相同，对应的半导体图案子区1201注入的离子浓度不完全相同；也可以是部分第一半导体图案120的半导体图案子区1201的个数不相同。
本发明实施例提供一种基板的制备方法，基板的制备方法包括上述实施例提供的薄膜晶体管10的制备方法，由于上述实施例已经对薄膜晶体管10的制备方法以及有益效果进行了详细的描述，因而此处不再赘述。
在衬底110上形成多个薄膜晶体管10的过程包括在衬底110上形成多个第一半导体图案120，每个第一半导体图案120包括多个半导体图案子区1201。在一些实施例中，每个第一半导体图案120的多个半导体图案子区1201包括沟道区103和位于沟道区两侧的第一掺杂区101，第一掺杂区101用于与源极或漏极接触。
基板上有多个薄膜晶体管10，为了达到不同的电学特性，因此部分薄膜晶体管10的阈值电压会不相同。而薄膜晶体管10的阈值电压与注入到沟道区103的离子浓度有关，基于此，与多个第一半导体图案120的沟道区103一一对应的多个第一子阻挡单元1301的厚度不完全相同。
此处，与多个第一半导体图案120的沟道区103一一对应的多个第一子阻挡单元1301的厚度不完全相同指的是与多个第一半导体图案120的沟道区103一一对应的多个第一子阻挡单元1301的厚度部分相同，部分不相同。
本发明实施例中，在进行离子注入时，注入到第一半导体图案120中的离子浓度与阻挡层130的厚度有关，由于与多个第一半导体图案120的沟道区103一一对应的多个第一子阻挡单元1301的厚度不完全相同，因而注入到各个第一半导体图案120的沟道区103的离子浓度不完全相同。这样一来，形成薄膜晶体管10后，各个薄膜晶体管10的阈值电压不完全相同，从而可以使每个薄膜晶体管10都能够更好的发挥各自的特性，满足不同的设计要求。此外，相对于只能对同一掺杂浓度的沟道区103同时进行注入，对不同掺杂浓度的沟道区103需要分别进行注入，本发明实施例通过一次离子注入就可以同时对多个沟道区103进行不同浓度的离子注入，从而提高了基板的制作效率。
在基板的制作过程中，除了制作薄膜晶体管10的有源层100需要制作第一半导体图案120，并进行离子注入外，在一些实施例中，在制作存储电容(Cst)的电极时，也需要形成半导体图案，并进行离子注入(即Cst Doping)。基于此，基板的制备方法还包括：
如图13所示，在衬底110上形成多个第一半导体图案120的同时，在衬底110上形成多个第二半导体图案160；阻挡层130还包括多个第二子阻挡单元，任一个第二子阻挡单元与一个第二半导体图案160在衬底110上的正投影重叠；其中，第二半导体图案160被注入离子后用于作为存储电容的一个电极。
此处，由于在衬底110上形成多个第一半导体图案120的同时，在衬底110上形成多个第二半导体图案160，因而第一半导体图案120的材料和第二半导体图案160的材料相同。第一半导体图案120和第二半导体图案160可以接触，也可以不接触。
需要说明的是，可以根据需要注入到第二半导体图案160的离子浓度来设置与第二半导体图案160对应的第二子阻挡单元的厚度。此外，衬底110上形成有多个第二半导体图案160，与多个第二半导体图案160一一对应的多个第二子阻挡单元的厚度可以相同，也可以不相同。
本发明实施例，在衬底110上形成第一半导体图案120和第二半导体图案160，在第一半导体图案120和第二半导体图案160上形成阻挡层130，之后，通过一次离子注入在第一半导体图案120和第二半导体图案160中注入离子，从而可以同时形成薄膜晶体管10的有源层100和存储电容的一个电极，简化了基板的制作工艺。
考虑到在制作储存电容的电极时，向第二半导体图案160注入的离子浓度范围为8.5×1013ions/cm2～9.5×1013ions/cm2(例如9×1013ions/cm2)，因此在一些实施例中，与第二半导体图案160对应的第二子阻挡单元的厚度范围为
示例的，与第二半导体图案160对应的第二子阻挡单元的厚度可以为或
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种薄膜晶体管的制备方法，其特征在于，包括：在衬底上形成有源层；
所述在衬底上形成有源层包括：
在所述衬底上形成第一半导体图案，所述第一半导体图案划分为多个半导体图案子区；
在所述第一半导体图案上形成阻挡层；所述阻挡层中与所述第一半导体图案在所述衬底上的正投影重叠的部分划分为多个第一子阻挡单元，多个所述第一子阻挡单元的厚度不完全相同；其中，任一个所述第一子阻挡单元与一个所述半导体图案子区对应，且相互对应的所述第一子阻挡单元与所述半导体图案子区在所述衬底上的正投影重叠；
向所述阻挡层背离所述第一半导体图案的一侧注入离子；
去除所述阻挡层。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述阻挡层包括镂空区；
所述第一半导体图案中需要注入离子浓度最大的所述半导体图案子区与所述镂空区在所述衬底上的正投影重叠。
3.根据权利要求1或2所述的薄膜晶体管的制备方法，其特征在于，所述阻挡层的材料为光刻胶。
4.根据权利要求3所述的薄膜晶体管的制备方法，其特征在于，所述在所述第一半导体图案上形成阻挡层包括：
在所述第一半导体图案上形成光刻胶薄膜；
利用半色调掩膜板对所述光刻胶薄膜进行掩膜曝光，显影后形成所述阻挡层，所述阻挡层中多个所述第一子阻挡单元的厚度不完全相同。
5.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，多个所述半导体图案子区包括沟道区和位于所述沟道区两侧的第一掺杂区；所述第一掺杂区用于与源极或漏极接触；所述沟道区注入的离子浓度小于所述第一掺杂区注入的离子浓度；与所述沟道区对应的所述第一子阻挡单元的厚度大于与所述第一掺杂区对应的所述第一子阻挡单元的厚度。
6.根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，与所述沟道区对应的所述第一子阻挡单元的厚度范围为
和/或，与所述第一掺杂区对应的所述第一子阻挡单元的厚度为0。
7.根据权利要求5或6所述的薄膜晶体管的制备方法，其特征在于，多个所述半导体图案子区还包括第二掺杂区，所述第二掺杂区位于所述第一掺杂区和所述沟道区之间；
所述第二掺杂区注入的离子浓度大于所述沟道区注入的离子浓度，且小于所述第一掺杂区注入的离子浓度；与所述第二掺杂区对应的所述第一子阻挡单元的厚度小于与所述沟道区对应的所述第一子阻挡单元的厚度，且大于与所述第一掺杂区对应的所述第一子阻挡单元的厚度。
8.根据权利要求7所述的薄膜晶体管的制备方法，其特征在于，与所述第二掺杂区对应的所述第一子阻挡单元的厚度范围为
9.一种基板的制备方法，其特征在于，利用如权利要求1-8任一项所述的薄膜晶体管的制备方法在衬底上形成多个薄膜晶体管。
10.根据权利要求9所述的基板的制备方法，其特征在于，每个第一半导体图案的多个半导体图案子区包括沟道区和位于所述沟道区两侧的第一掺杂区；所述第一掺杂区用于与源极或漏极接触；
其中，与多个所述第一半导体图案的所述沟道区一一对应的多个所述第一子阻挡单元的厚度不完全相同。
11.根据权利要求9或10所述的基板的制备方法，其特征在于，所述基板的制备方法还包括：
在衬底上形成多个第一半导体图案的同时，在所述衬底上形成多个第二半导体图案；
所述阻挡层还包括多个第二子阻挡单元，任一个所述第二子阻挡单元与一个所述第二半导体图案在衬底上的正投影重叠；
其中，所述第二半导体图案被注入离子后用于作为存储电容的一个电极。
12.根据权利要求11所述的基板的制备方法，其特征在于，与所述第二半导体图案对应的所述第二子阻挡单元的厚度范围为
13.一种薄膜晶体管，其特征在于，所述薄膜晶体管利用如权利要求1-8任一项所述的薄膜晶体管的制备方法制备得到。
14.一种基板，其特征在于，所述基板利用如权利要求9-12任一项所述的基板的制备方法制备得到。
15.一种显示装置，其特征在于，包括如权利要求14所述的基板。
CN201910228660.8A 2019-03-25 2019-03-25 薄膜晶体管及其制备方法、基板及其制备方法、显示装置 Pending CN109904076A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910228660.8A CN109904076A (zh) 2019-03-25 2019-03-25 薄膜晶体管及其制备方法、基板及其制备方法、显示装置
PCT/CN2020/080255 WO2020192555A1 (zh) 2019-03-25 2020-03-19 薄膜晶体管及其制备方法、基板及其制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910228660.8A CN109904076A (zh) 2019-03-25 2019-03-25 薄膜晶体管及其制备方法、基板及其制备方法、显示装置

Publications (1)

Publication Number Publication Date
CN109904076A true CN109904076A (zh) 2019-06-18

Family

ID=66953888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910228660.8A Pending CN109904076A (zh) 2019-03-25 2019-03-25 薄膜晶体管及其制备方法、基板及其制备方法、显示装置

Country Status (2)

Country Link
CN (1) CN109904076A (zh)
WO (1) WO2020192555A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020192555A1 (zh) * 2019-03-25 2020-10-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、基板及其制备方法、显示装置
WO2024021338A1 (zh) * 2022-07-26 2024-02-01 苏州大学 等效源漏区优化的场效应晶体管器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040089295A (ko) * 2003-04-11 2004-10-21 삼성에스디아이 주식회사 엘디디구조를 가진 박막 트랜지스터 제조 방법
KR100611752B1 (ko) * 2004-05-03 2006-08-10 삼성에스디아이 주식회사 반도체 소자 형성 방법
CN104485278A (zh) * 2014-12-12 2015-04-01 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法和掺杂设备
CN104517896A (zh) * 2014-12-12 2015-04-15 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
CN107591413A (zh) * 2017-08-09 2018-01-16 武汉华星光电半导体显示技术有限公司 一种tft基板的制备方法、tft基板以及oled显示面板
CN107799603A (zh) * 2016-09-05 2018-03-13 三星显示有限公司 薄膜晶体管阵列面板及相关制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425552B (zh) * 2008-10-20 2010-08-11 淮阴师范学院 离子注入制备高性能碲镉汞p-n结的方法
CN101399288B (zh) * 2008-10-23 2010-08-25 北京时代民芯科技有限公司 一种ldmos芯片的轻掺杂漂移区结构形成方法
CN102104025B (zh) * 2009-12-18 2013-06-12 上海华虹Nec电子有限公司 Eeprom的栅氧化层制造方法及其制造的栅氧化层
CN107968124A (zh) * 2016-10-18 2018-04-27 上海和辉光电有限公司 一种半导体器件结构及其制备方法
CN109904076A (zh) * 2019-03-25 2019-06-18 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、基板及其制备方法、显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040089295A (ko) * 2003-04-11 2004-10-21 삼성에스디아이 주식회사 엘디디구조를 가진 박막 트랜지스터 제조 방법
KR100611752B1 (ko) * 2004-05-03 2006-08-10 삼성에스디아이 주식회사 반도체 소자 형성 방법
CN104485278A (zh) * 2014-12-12 2015-04-01 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法和掺杂设备
CN104517896A (zh) * 2014-12-12 2015-04-15 深圳市华星光电技术有限公司 一种阵列基板的掺杂方法及制造设备
CN107799603A (zh) * 2016-09-05 2018-03-13 三星显示有限公司 薄膜晶体管阵列面板及相关制造方法
CN107591413A (zh) * 2017-08-09 2018-01-16 武汉华星光电半导体显示技术有限公司 一种tft基板的制备方法、tft基板以及oled显示面板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020192555A1 (zh) * 2019-03-25 2020-10-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、基板及其制备方法、显示装置
WO2024021338A1 (zh) * 2022-07-26 2024-02-01 苏州大学 等效源漏区优化的场效应晶体管器件

Also Published As

Publication number Publication date
WO2020192555A1 (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
CN103811530B (zh) 柔性有机电致发光装置及其制造方法
TWI244786B (en) Dual panel-type organic electroluminescent device and method for fabricating the same
CN102456624B (zh) 有机电致发光显示器的阵列基板及其制造方法
CN110211974A (zh) 一种阵列基板、显示面板及阵列基板的制造方法
CN106601778A (zh) Oled背板及其制作方法
CN106898551A (zh) 制造薄膜晶体管的方法、薄膜晶体管基板和平板显示装置
CN104538357A (zh) 制作阵列基板的方法和阵列基板
CN101859793A (zh) 有机发光二极管显示器及其制造方法
CN105185792B (zh) 液晶显示面板、阵列基板及其制造方法
CN106486495A (zh) 薄膜晶体管基板、显示器及其制造方法
CN106992185A (zh) 薄膜晶体管基板、包括其的显示器及其制造方法
WO2020244292A1 (zh) 发光二极管驱动背板及其制备方法、显示装置
CN106935654A (zh) 用于显示设备的薄膜晶体管
CN106898613A (zh) Tft基板及其制作方法
CN100505297C (zh) 发光装置及其制造方法
CN103227150B (zh) 显示面板及其制作方法
CN107359177A (zh) 一种柔性背板的制作方法、液晶显示面板以及oled显示面板
CN104037127A (zh) 一种多晶硅层及显示基板的制备方法、显示基板
CN208637462U (zh) 一种显示器件的封装结构、显示装置
CN109904076A (zh) 薄膜晶体管及其制备方法、基板及其制备方法、显示装置
CN103296058B (zh) 显示面板及其制作方法
CN107706209A (zh) 有机电致发光显示面板及其制作方法
CN113745243B (zh) 一种oled显示面板及其制备方法
KR100495701B1 (ko) 유기 전계 발광 표시장치의 제조방법
JP6560760B2 (ja) 共平面型酸化物半導体ｔｆｔ基板構造及びその製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190618

RJ01 Rejection of invention patent application after publication