CN107799603B - 薄膜晶体管阵列面板及相关制造方法 - Google Patents

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Abstract

提供了一种薄膜晶体管阵列面板和相关制造方法。所述薄膜晶体管阵列面板包括晶体管，所述晶体管可以包括半导体、源电极、漏电极和栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区设置在源区与漏区之间。第一掺杂区设置在沟道区与源区之间。第二掺杂区设置在沟道区与漏区之间。第一掺杂区的掺杂浓度低于源区的掺杂浓度。第二掺杂区的掺杂浓度低于漏区的掺杂浓度。源电极电连接到源区。漏电极电连接到漏区。栅电极与沟道区叠置。

Description

薄膜晶体管阵列面板及相关制造方法
本申请要求于2016年9月5日提交到韩国知识产权局的第10-2016-0114087号韩国专利申请的优先权和权益；所述韩国专利申请的全部内容通过引用包含于此。
技术领域
技术领域涉及晶体管(例如，薄膜晶体管)、薄膜晶体管阵列面板以及晶体管和/或薄膜晶体管阵列面板的制造方法。
背景技术
薄膜晶体管(TFT)可以用于诸如显示装置的电子装置。TFT可以包括连接到用于传输扫描信号的栅极线的栅电极、连接到用于将信号传输到像素电极的数据线的源电极、面对源电极的漏电极以及电连接到源电极和漏电极中的每个的半导体。
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发明内容
实施例可以涉及晶体管(例如，薄膜晶体管)、薄膜晶体管阵列面板以及晶体管和/或薄膜晶体管阵列面板的制造方法。实施例可以防止晶体管的轻掺杂区中的不利的电流减小或者使晶体管的轻掺杂区中的不利的电流减小最小化。
实施例可以涉及一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括下面的元件：基底；下栅电极，设置在基底上并包括多晶硅；半导体，设置在下栅电极上并包括沟道区、分别设置在沟道区的相对侧处的源区和漏区、设置在沟道区与源区之间的第一轻掺杂区以及设置在沟道区与漏区之间的第二轻掺杂区；上栅电极，设置在半导体上；源电极，连接到半导体的源区；以及漏电极，连接到半导体的漏区。
薄膜晶体管阵列面板还可以包括设置在半导体与上栅电极之间的栅极绝缘层，其中，栅极绝缘层的宽度可以比上栅电极的宽度宽。
半导体可以包括氧化物半导体材料。
半导体的表面可以是结晶化的。
薄膜晶体管阵列面板还可以包括：钝化层，设置在半导体和上栅电极上；第一接触孔，形成在钝化层中以与半导体的源区叠置；第二接触孔，形成在钝化层中以与半导体的漏区叠置；第一虚设孔，形成在钝化层中以与半导体的第一轻掺杂区叠置；以及第二虚设孔，形成在钝化层中以与半导体的第二轻掺杂区叠置。
源电极可以通过第一接触孔连接到半导体的源区，并且漏电极可以通过第二接触孔连接到半导体的漏区。
第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
实施例可以涉及一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括下面的元件：基底；半导体，设置在基底上并包括沟道区、分别设置在沟道区的相对侧处的源区和漏区、设置在沟道区与源区之间的第一轻掺杂区以及设置在沟道区与漏区之间的第二轻掺杂区；上栅电极，设置在半导体上；钝化层，设置在半导体和上栅电极上；第一接触孔，形成在钝化层中并暴露半导体的源区；第二接触孔，形成在钝化层中并暴露半导体的漏区；第一虚设孔，形成在钝化层中并暴露半导体的第一轻掺杂区；第二虚设孔，形成在钝化层中并暴露半导体的第二轻掺杂区；源电极，通过第一接触孔连接到半导体的源区；以及漏电极，通过第二接触孔连接到半导体的漏区。
第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
半导体可以由氧化物半导体材料制成，并且半导体的表面可以是结晶化的。
实施例可以涉及一种薄膜晶体管阵列面板的制造方法。所述方法可以包括下面的步骤：通过低温多晶硅工艺在基底上形成下栅电极；在下栅电极上形成半导体；在半导体上形成上栅电极；通过将杂质掺杂在半导体中形成未被掺杂的沟道区、以高浓度掺杂的源区和漏区以及以低浓度掺杂的第一轻掺杂区和第二轻掺杂区；形成连接到半导体的源区的源电极；以及形成连接到半导体的漏区的漏电极。
薄膜晶体管阵列面板的制造方法还可以包括在半导体上形成栅极绝缘层，其中，栅极绝缘层的宽度可以比上栅电极的宽度宽，沟道区可以与上栅电极和栅极绝缘层叠置，第一轻掺杂区和第二轻掺杂区可以与栅极绝缘层叠置。
半导体可以包括氧化物半导体材料。
半导体的表面可以是结晶化的。
薄膜晶体管阵列面板的制造方法还可以包括：在半导体和上栅电极上形成钝化层；在钝化层中与上栅电极邻近地形成第一虚设孔和第二虚设孔；以及对半导体的通过第一虚设孔和第二虚设孔暴露的部分执行氧等离子体工艺或氧气氛下的热处理工艺。
薄膜晶体管阵列面板的制造方法还可以包括在钝化层中与半导体的源区叠置地形成第一接触孔，以及在钝化层中与半导体的漏区叠置地形成第二接触孔，其中，源电极可以通过第一接触孔连接到源区，并且漏电极可以通过第二接触孔连接到漏区。
半导体的第一轻掺杂区和第二轻掺杂区可以通过氧等离子体工艺或氧气氛下的热处理工艺被扩大。
实施例可以涉及一种薄膜晶体管阵列面板的制造方法。所述制造方法可以包括下面的步骤：在基底上形成半导体；在半导体上形成上栅电极；通过将杂质掺杂在半导体中形成未被掺杂的沟道区以及以高浓度掺杂的源区和漏区；在半导体和上栅电极上形成钝化层；在钝化层中与上栅电极邻近地形成第一虚设孔和第二虚设孔；通过对半导体的通过第一虚设孔和第二虚设孔暴露的部分执行氧等离子体工艺或者氧气氛下的热处理工艺来形成以低浓度掺杂的第一轻掺杂区和第二轻掺杂区；在钝化层中与半导体的源区叠置地形成第一接触孔；在钝化层中与半导体的漏区叠置地形成第二接触孔；在钝化层上形成通过第一接触孔连接到半导体的源区的源电极；以及在钝化层上形成通过第二接触孔连接到半导体的漏区的漏电极。
第一轻掺杂区可以设置在沟道区与源区之间，第二轻掺杂区可以设置在沟道区与漏区之间，并且第一轻掺杂区和第二轻掺杂区可以设置为与半导体的表面邻近。
可以在钝化层中同时形成第一虚设孔、第二虚设孔、第一接触孔和第二接触孔。
实施例可以涉及一种晶体管，例如，薄膜晶体管。晶体管可以包括半导体、源电极、漏电极和第一栅电极。半导体可以包括第一掺杂区、第二掺杂区、源区、漏区和沟道区。沟道区可以设置在源区与漏区之间。第一掺杂区可以设置在沟道区与源区之间。第二掺杂区可以设置在沟道区与漏区之间。第一掺杂区的掺杂浓度可以比源区的掺杂浓度低，并且可以大于0(并且可以比沟道区的掺杂浓度大)。第二掺杂区的掺杂浓度可以比漏区的掺杂浓度低，并且可以大于0(并且可以比沟道区的掺杂浓度大)。源电极可以电连接到源区。漏电极可以电连接到漏区。第一栅电极可以与沟道区叠置。
晶体管可以包括基底。第一栅电极可以设置在基底与半导体之间。基底与第一掺杂区之间的最小距离可以比基底与源区之间的最小距离大。
晶体管可以包括基底。第一栅电极可以设置在基底与半导体之间。基底与沟道区之间的最小距离可以比基底与第一掺杂区之间的最小距离大。基底与第一掺杂区之间的最小距离可以比基底与源区之间的最小距离大。基底与第二掺杂区之间的最小距离可以比基底与漏区之间的最小距离大。
第一栅电极可以直接接触基底并且可以由多晶硅形成。
晶体管可以包括第二栅电极和栅极绝缘层。沟道区可以设置在第一栅电极与第二栅电极之间。栅极绝缘层可以设置在沟道区与第二栅电极之间并且可以直接接触第一掺杂区和第二掺杂区中的至少一个。
晶体管可以包括栅极绝缘层。栅极绝缘层可以设置在沟道区与第二栅电极之间并且可以直接接触第一掺杂区和第二掺杂区中的至少一个。
栅极绝缘层可以不直接接触源区并且可以不直接接触漏区。
栅极绝缘层可以直接接触第一掺杂区、第二掺杂区和沟道区中的每个。
晶体管可以包括栅极绝缘层和钝化层。栅极绝缘层可以设置在沟道区与第二栅电极之间。钝化层可以直接接触半导体并且可以直接接触栅极绝缘层的至少三个面。
晶体管可以包括栅极绝缘层和钝化层。栅极绝缘层可以设置在沟道区与第二栅电极之间。栅极绝缘层的面可以直接接触第二栅电极。钝化层可以直接接触栅极绝缘层的所述面。
晶体管可以包括钝化层。钝化层可以直接接触第一掺杂区和第二掺杂区中的至少一个。
第一孔可以延伸穿过钝化层并且可以暴露第一掺杂区。第二孔可以延伸穿过钝化层并且可以暴露第二掺杂区。
晶体管可以包括钝化层。钝化层可以直接接触源区和漏区中的至少一个。第一孔可以延伸穿过钝化层并且可以暴露第一掺杂区。第二孔延伸穿过钝化层并且可以暴露第二掺杂区。
沟道区的第一面可以设置在第一栅电极与沟道区的第二面之间。第一方向可以垂直于沟道区的第一面。第一掺杂区在第一方向上的厚度可以比源区在第一方向上的厚度小。第二掺杂区在第一方向上的厚度可以比漏区在第一方向上的厚度小。
实施例可以涉及一种用于制造晶体管的方法。所述方法可以包括下面的步骤：制备半导体；在半导体中形成第一掺杂区、第二掺杂区、源区、漏区和沟道区，其中，沟道区设置在源区与漏区之间，其中，第一掺杂区设置在沟道区与源区之间，其中，第二掺杂区设置在沟道区与漏区之间，其中，第一掺杂区的掺杂浓度比源区的掺杂浓度低并且大于0，其中，第二掺杂区的掺杂浓度比漏区的掺杂浓度低并且大于0；形成源电极，源电极电连接到源区；形成漏电极，漏电极电连接到漏区；以及形成第一栅电极，其中，第一栅电极和沟道区彼此叠置。
所述方法可以包括下面的步骤：在半导体上设置栅极绝缘层；在栅极绝缘层上设置第一栅电极；掺杂半导体以形成第一掺杂区、第二掺杂区、源区、漏区和沟道区。半导体的第一部分和半导体的第二部分两者可以在掺杂期间被栅极绝缘层覆盖并且不被第一栅电极覆盖。半导体的第三部分可以在掺杂期间被栅极绝缘层和第一栅电极两者覆盖。第一掺杂区可以形成在半导体的第一部分处。第二掺杂区可以形成在半导体的第二部分处。沟道区可以形成在半导体的第三部分处。
所述方法可以包括下面的步骤：在设置半导体之前设置第二栅电极。栅极绝缘层的两个边缘可以与第二栅电极叠置而不与第一栅电极叠置。
所述方法可以包括下面的步骤：在半导体上设置钝化层；形成穿过钝化层的两个加工孔以暴露半导体的两个被掺杂的部分；通过两个加工孔对半导体的两个被掺杂的部分上执行等离子体工艺和热处理中的至少一个，以形成第一掺杂区和第二掺杂区。
等离子体工艺和/或热处理可以引起半导体的两个被掺杂的部分的掺杂浓度降低和/或加宽半导体的两个被掺杂的部分。
所述方法可以包括下面的步骤：在已经执行等离子体工艺和热处理中的至少一个之后，形成穿过钝化层的第一接触孔和第二接触孔；在第一接触孔内部设置源电极的一部分；以及在第二接触孔内部设置漏电极的一部分。
所述方法可以包括下面的步骤：当形成两个加工孔时形成穿过钝化层的第一接触孔和第二接触孔；在第一接触孔内部设置源电极的一部分；以及在第二接触孔内部设置漏电极的一部分。
根据实施例，可以防止晶体管中的(例如，晶体管的轻掺杂区中的)不利的电流减小，或者可以使晶体管中的(例如，晶体管的轻掺杂区中的)不利的电流减小最小化。
附图说明
图1示出了根据实施例的薄膜晶体管阵列面板的剖视图。
图2、图3、图4、图5、图6、图7和图8示出了在根据实施例的薄膜晶体管阵列面板的制造方法中形成的结构的剖视图。
图9示出了根据实施例的薄膜晶体管阵列面板的剖视图。
图10、图11、图12和图13示出了在根据实施例的薄膜晶体管阵列面板的制造方法中形成的结构的剖视图。
具体实施方式
参照附图描述实施例。如本领域的技术人员将认识到的，可以以各种不同的方式修改描述的实施例。
尽管在这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语可以用于将一个元件与另一元件区分。因此，在不脱离一个或更多个实施例的教导的情况下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可以不需要或意味着存在第二元件或其它元件。在这里也可以使用术语“第一”、“第二”等来区分不同类或组的元件。为了简洁，术语“第一”、“第二”等分别可以表示“第一类(或第一组)”、“第二类(或第二组)”等。
同样的附图标记可以在整个说明书中表示同样的元件。
在附图中，层、膜、面板、区域等的厚度可以为了清楚而夸大。
当第一元件(诸如层、膜、区域或基底)被称为“在”第二元件“上”时，第一元件可以直接在第二元件上，或者一个或更多个中间元件可以存在于第一元件与第二元件之间。当第一元件被称为“直接在”第二元件“上”时，没有有意设置的中间元件(除了诸如空气的环境因素)存在于第一元件与第二元件之间。
除非明确作出相反描述，否则词语“包括”和诸如“包含”或“由……组成”的变型可以意味着包括陈述的元件，但是不排除任何其它元件。
图1示出了根据实施例的薄膜晶体管阵列面板的剖视图。
如图1中所示，薄膜晶体管阵列面板包括基底110和设置在基底110上的下栅电极124。
基底110可以由诸如玻璃、聚合物和不锈钢中的至少一种的材料制成。基底110可以具有平板形状，并且它是柔性的、可伸展的、可折叠的、可弯曲的和/或可卷曲的。
下栅电极124可以包括多晶硅和/或可以由多晶硅形成。
第一栅极绝缘层120设置在下栅电极124和基底110上。第一栅极绝缘层120可以由诸如氧化硅(SiOx)、氧化铝(AlOx)等中的至少一种的绝缘材料制成。第一栅极绝缘层120可以形成为单层或多层。
半导体130设置在第一栅极绝缘层120上。半导体130与下栅电极124叠置。半导体130可以由氧化物半导体材料制成。例如，氧化物半导体材料可以由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)或其它材料的金属的氧化物或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)中的一些的组合的金属和一些金属的氧化物的组合制成。在实施例中，氧化物半导体材料可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)、氧化铟锌锡(IZTO)或其它材料。半导体130可以具有堆叠的层，半导体130的最上层可以是结晶化的。在实施例中，半导体130的表面可以是结晶化的。
半导体130可以包括沟道区131、设置在沟道区131的相对侧的源区132和漏区133、设置在沟道区131与源区132之间的第一轻掺杂区135以及设置在沟道区131与漏区133之间的第二轻掺杂区136。杂质以高浓度掺杂在源区132和漏区133中，杂质以低浓度掺杂在第一轻掺杂区135和第二轻掺杂区136中。
第二栅极绝缘层140设置在半导体130上。第二栅极绝缘层140可以由诸如氮化硅(SiNx)、氧化硅(SiOx)或其它材料的无机绝缘材料制成。第二栅极绝缘层140可以具有单层结构或多层结构。
上栅电极154设置在第二栅极绝缘层140上。上栅电极154可以由诸如金、银、铜、镍、铝、钼等的低电阻金属材料制成，或者由它们的合金制成。
第二栅极绝缘层140的宽度可以大于上栅电极154的宽度。第二栅极绝缘层140可以与半导体130的沟道区131、第一轻掺杂区135和第二轻掺杂区136叠置。上栅电极154可以与半导体130的沟道区131叠置。第二栅极绝缘层140可以不与半导体130的源区132和漏区133叠置。上栅电极154可以不与半导体130的源区132、漏区133、第一轻掺杂区135和第二轻掺杂区136叠置。
钝化层160设置在半导体130、第二栅极绝缘层140和上栅电极154上。钝化层160包括第一钝化层160a和第二钝化层160b。第一钝化层160a可以由氮化硅(SiNx)制成，并且它可以包括氧化硅(SiOx)设置在氮化硅(SiNx)上的双层。第二钝化层160b可以设置在第一钝化层160a上。第二钝化层160b可以由氮化硅(SiNx)、氧化铝(AlOx)或其它材料制成。
第一接触孔163形成在钝化层160中以与半导体130的源区132叠置，第二接触孔165形成在钝化层160中以与半导体130的漏区133叠置。
源电极173和漏电极175可以设置在钝化层160上。源电极173通过第一接触孔163连接到半导体130的源区132，漏电极175通过第二接触孔165连接到半导体130的漏区133。
如此，半导体130、上栅电极154、源电极173和漏电极175形成薄膜晶体管。薄膜晶体管阵列面板可以包括多个像素和用于驱动多个像素的驱动部分。上面描述的薄膜晶体管可以用作直接连接到每个像素的开关元件，或者用作包括在驱动部分中的开关元件。
薄膜晶体管的半导体130可以由氧化物半导体材料制成，当薄膜晶体管被用作包括在驱动部分中的开关元件时，可以对半导体130施加高电压(Vds)。在薄膜晶体管的半导体130中，第一轻掺杂区135设置在沟道区131与源区132之间，第二轻掺杂区136设置在沟道区131与漏区133之间。因此，掺杂浓度可以在半导体130中缓慢地改变，从而防止电场被快速地改变。在实施例中，因为下栅电极124设置在半导体130下方，所以可以防止第一轻掺杂区135和第二轻掺杂区136中的不利的电流减小。
下栅电极124可以与半导体130的沟道区131叠置，并且它还可以与第一轻掺杂区135和第二轻掺杂区136叠置。下栅电极124连接到上栅电极154，使得可以将相同的栅极电压施加到上栅电极154和下栅电极124两者。因此电流量和电流移动性可以在薄膜晶体管的半导体130中增大。下栅电极124可以连接到源电极173而非上栅电极154。
下栅电极124可以由多晶硅制成，并且因为多晶硅具有低带隙，所以它可以吸收会影响薄膜晶体管的可靠性的主要波长带宽中的光子。因此，当薄膜晶体管阵列面板用于液晶显示器时，下栅电极124可以用于阻挡从薄膜晶体管阵列面板的下部发射的背光中的光。
图2至图8示出了用根据实施例的薄膜晶体管阵列面板的制造方法形成的结构的剖视图。
参照图2，通过低温多晶硅(LTPS)工艺在基底110上形成下栅电极124。
随后，在基底110和下栅电极124上沉积诸如氧化硅(SiOx)、氧化铝(AlOx)等中的至少一种的绝缘材料并且使其图案化，因此形成第一栅极绝缘层120。
参照图3，在第一栅极绝缘层120上形成半导体130，在实施例中，使用氧化物半导体材料。半导体130可以具有堆叠的层，并且可以使半导体130的最上层结晶化。在实施例中，可以使半导体130的表面结晶化。
在半导体130上沉积氮化硅(SiNx)层和/或氧化硅(SiOx)层并且使其图案化，使得形成第二栅极绝缘层140。使用金属材料在第二栅极绝缘层140上形成上栅金属层156。在上栅金属层156上涂覆光致抗蚀剂500。
将掩模600设置为对应于光致抗蚀剂500，然后执行曝光工艺。可以将掩模600形成为狭缝掩模或半色调掩模。掩模600包括阻挡大部分光的非透射区(NR)、阻挡一些光并允许剩余的光透射的半透射区(HR)和允许大部分光透射的透射区(TR)。当掩模600是狭缝掩模时，半透射区(HR)可以具有狭缝形状。
非透射区(NR)基本上对应于下栅电极124的中心部分，半透射区(HR)基本上对应于下栅电极124的边缘区域或***区域，透射区(TR)基本上对应于下栅电极124的左部分和右部分。在实施例中，透射区(TR)设置在非透射区(NR)的相对侧上，半透射区(HR)设置在非透射区(NR)与透射区(TR)之间。
光致抗蚀剂500的对应于掩模600的非透射区(NR)的部分基本上不暴露于光，光致抗蚀剂500的对应于掩模600的半透射区(HR)的部分暴露于一些光，光致抗蚀剂500的对应于掩模600的透射区(TR)的部分暴露于大部分的光。
参照图4，使对其执行了曝光工艺的光致抗蚀剂500被显影为图案化的。当光致抗蚀剂500是正光致抗蚀剂时，暴露于光的部分被去除，部分地暴露于光的部分被减薄，未暴露于光的部分保留。在实施例中，光致抗蚀剂500被分为具有不同厚度的两个部分，在实施例中，光致抗蚀剂500可以是负光致抗蚀剂。在掩模600中，非透射区可以被改变为透射区，透射区可以被改变为非透射区。
随后，使用图案化的光致抗蚀剂500作为掩模对上栅电极154和第二栅极绝缘层140进行图案化。在实施例中，上栅电极154的宽度与第二栅极绝缘层140的宽度相同。
参照图5，通过灰化工艺减小图案化的光致抗蚀剂500的厚度。去除光致抗蚀剂500的具有相对薄的厚度的部分，光致抗蚀剂500的具有相对厚的厚度的部分变薄。
接下来，使用对其执行了灰化工艺的光致抗蚀剂500作为掩模来对上栅电极154进行图案化。在实施例中，上栅电极154的宽度减小，第二栅极绝缘层140的宽度变得比上栅电极154的宽度宽。
接下来，在使用上栅电极154作为掩模将杂质掺杂在半导体130中之后，参照图6，在半导体130中形成沟道区131、源区132、漏区133、第一轻掺杂区135和第二轻掺杂区136。完全去除光致抗蚀剂500的剩余部分。
沟道区131可以与上栅电极154和第二栅极绝缘层140叠置。沟道区131可以被上栅电极154和第二栅极绝缘层140阻挡以基本不被掺杂。沟道区131可以与下栅电极124叠置。
第一轻掺杂区135和第二轻掺杂区136可以与第二栅极绝缘层140叠置，并且可以不与上栅电极154叠置。第一轻掺杂区135和第二轻掺杂区136未被上栅电极154阻挡，但是它们被第二栅极绝缘层140部分地阻挡以被低浓度掺杂。第一轻掺杂区135和第二轻掺杂区136可以与下栅电极124叠置。第一轻掺杂区135和第二轻掺杂区136可以设置在沟道区131的相对侧处。
源区132和漏区133可以不与上栅电极154和第二栅极绝缘层140叠置。源区132和漏区133可以以高浓度掺杂。源区132可以与第一轻掺杂区135相邻，漏区133可以与第二轻掺杂区136相邻。第一轻掺杂区135可以设置在沟道区131与源区132之间，第二轻掺杂区136可以设置在沟道区131与漏区133之间。
接下来，在半导体130和上栅电极154上形成钝化层160。钝化层160可以包括第一钝化层160a和第二钝化层160b。首先，在半导体130和上栅电极154上沉积氮化硅(SiNx)层以形成第一钝化层160a。在实施例中，可以通过连续地沉积氮化硅(SiNx)层和/或氧化硅层(SiOx)形成第一钝化层160a。通过在第一钝化层160a上沉积诸如氮化硅(SiNx)、氧化铝(AlOx)或其它材料的绝缘材料，形成第二钝化层160b。
如图7所示，在钝化层160中设置第一接触孔163以暴露半导体130的源区132，在钝化层160中设置第二接触孔165以暴露半导体130的漏区133。半导体130的源区132的上表面被第一接触孔163部分地暴露，半导体130的漏区133的上表面被第二接触孔165部分地暴露。
参照图8，通过在钝化层160上沉积金属材料并且使金属材料图案化，形成源电极173和漏电极175。源电极173通过第一接触孔163连接到半导体130的源区132，漏电极175通过第二接触孔165连接到半导体130的漏区133。
近来，已经在开发设置有包括由多晶硅制成的半导体的薄膜晶体管和包括由氧化物半导体材料制成的半导体的薄膜晶体管两者的薄膜晶体管阵列面板。在这样的薄膜晶体管阵列面板的情况下，因为包括由氧化物半导体材料制成的半导体的薄膜晶体管的下栅电极在形成包括由多晶硅制成的半导体的薄膜晶体管的工艺中一起形成，所以可以简化它的工艺。
在下文中，将参照图9描述根据实施例的薄膜晶体管阵列面板。
参照图9描述的薄膜晶体管阵列面板的一些特征可以与参照图1描述的薄膜晶体管阵列面板的一些特征相同或相似。
图9示出了根据实施例的薄膜晶体管阵列面板的剖视图。
如图9中所示，根据实施例的薄膜晶体管阵列面板包括基底110、设置在基底110上的下栅电极124、设置在下栅电极124上的第一栅极绝缘层120、设置在第一栅极绝缘层120上的半导体130、设置在半导体130上的第二栅极绝缘层140和设置在第二栅极绝缘层140上的上栅电极154。半导体130包括沟道区131、源区132、漏区133、第一轻掺杂区135和第二轻掺杂区136。钝化层160设置在上栅电极154上，源电极173和漏电极175设置在钝化层160上。
与半导体130的源区132叠置的第一接触孔163和与半导体130的漏区133叠置的第二接触孔165设置在钝化层160中。在实施例中，暴露半导体130的第一轻掺杂区135的第一虚设孔167(或第一加工孔167)和暴露半导体130的第二轻掺杂区136的第二虚设孔169(或第二加工孔169)设置在钝化层160中。
第一轻掺杂区135和第二轻掺杂区136可以设置为与半导体130的表面邻近。在实施例中，第一轻掺杂区135和第二轻掺杂区136可以设置在半导体130的上部中。在实施例中，第一轻掺杂区135和第二轻掺杂区136在垂直于基底110的方向上的厚度可以比半导体130的其它区域在垂直于基底110的方向上的厚度(例如，源区132、漏区133和/或沟道区131的厚度)薄。在实施例中，源区132的一部分可以设置在第一轻掺杂区135下方并且/或者可以比第一轻掺杂区135靠近基底110，漏区133的一部分可以设置在第二轻掺杂区136下方并且/或者可以比第二轻掺杂区136靠近基底110。因为半导体130的第一轻掺杂区135和第二轻掺杂区136比半导体130的其它区域薄，所以可以防止第一轻掺杂区135和第二轻掺杂区136中的不利的电流减小或者使第一轻掺杂区135和第二轻掺杂区136中的不利的电流减小最小化。
在实施例中，通过形成下栅电极124，也可以防止第一轻掺杂区135和第二轻掺杂区136中的电流的不利减小或者使第一轻掺杂区135和第二轻掺杂区136中的电流的不利减小最小化。在实施例中，因为可以通过调节半导体130的第一轻掺杂区135和第二轻掺杂区136的厚度来防止第一轻掺杂区135和第二轻掺杂区136中的电流减小，所以下栅电极124可以不是必要的。
在实施例中，第二栅极绝缘层140可以比上栅电极154宽。在实施例中，第二栅极绝缘层140可以具有与上栅电极154的宽度相同的宽度。
图10至图13示出了用根据实施例的薄膜晶体管阵列面板的制造方法形成的结构的剖视图。
参照图10，通过低温多晶硅(LTPS)工艺在基底110上形成下栅电极124。如上所述，可以省略用于形成下栅电极124的工艺。
接下来，在基底110和下栅电极124上形成第一栅极绝缘层120。在第一栅极绝缘层120上形成半导体130，在实施例中，使用氧化物半导体材料。
接下来，在半导体130上形成第二栅极绝缘层140，并且在第二栅极绝缘层140上形成上栅电极154。在实施例中，第二栅极绝缘层140可以具有比上栅电极154的宽度宽的宽度。另外，如上所述，第二栅极绝缘层140可以具有与上栅电极154的宽度相同的宽度。
接下来，将杂质掺杂在半导体130中，使得形成沟道区131、源区132、漏区133、第一轻掺杂区135和第二轻掺杂区136。在半导体130、第二栅极绝缘层140和上栅电极154上形成钝化层160。钝化层160可以包括第一钝化层160a和第二钝化层160b。在钝化层160上涂覆光致抗蚀剂700。
将掩模800设置为对应于光致抗蚀剂700，然后执行曝光工艺。掩模800可以形成为狭缝掩模或半色调掩模。掩模800包括阻挡大部分光的非透射区(NR)、阻挡一些光并允许剩余的光透射的半透射区(HR)和允许大部分光透射的透射区(TR)。
光致抗蚀剂700的对应于掩模800的非透射区(NR)的部分基本上不暴露于光，光致抗蚀剂700的对应于掩模800的半透射区(HR)的部分暴露于一些光，光致抗蚀剂700的对应于掩模800的透射区(TR)的部分暴露于大部分的光。
参照图11，使对其执行了曝光工艺的光致抗蚀剂700被显影为图案化的。当光致抗蚀剂700是正光致抗蚀剂时，暴露于光的部分被去除，部分地暴露于光的部分被减薄，未暴露于光的部分保留。在实施例中，光致抗蚀剂700被分为具有不同厚度的两个部分。在实施例中，光致抗蚀剂700可以是负光致抗蚀剂。在掩模800中，非透射区可以被改变为透射区，透射区可以被改变为非透射区。
接下来，使用图案化的光致抗蚀剂700作为掩模对钝化层160进行图案化，以形成第一虚设孔167和第二虚设孔169。将第一虚设孔167和第二虚设孔169形成为与上栅电极154邻近。
半导体130的一些区域通过第一虚设孔167和第二虚设孔169暴露。具体地，半导体130的以高浓度掺杂的部分可以被暴露。通过氧等离子体工艺对半导体130的通过第一虚设孔167和第二虚设孔169暴露的部分进行处理，或者在氧气氛下对半导体130的通过第一虚设孔167和第二虚设孔169暴露的部分进行热处理。因此，半导体130的通过氧等离子体工艺处理的或者热处理的部分的掺杂浓度减小。因此，现有的半导体130的第一轻掺杂区135和第二轻掺杂区136的宽度可以被加宽。加宽的第一轻掺杂区135和第二轻掺杂区136的部分被设置为与半导体130的表面邻近。当执行氧等离子体工艺或在氧气氛下执行热处理工艺时，因为轻掺杂的区域可以形成为与半导体130的表面邻近，所以可以防止第一轻掺杂区135和第二轻掺杂区136中电流的减小。
如上所述，第二栅极绝缘层140可以具有与上栅电极154的宽度相同的宽度，在实施例中，在用于将杂质掺杂在半导体130中的工艺中，形成沟道区、源区和漏区，但是单独形成轻掺杂区。随后，在钝化层160中设置第一虚设孔167和第二虚设孔169，然后可以通过氧等离子体工艺或氧气氛下的热处理来减小重掺杂区的一部分的掺杂浓度，以形成轻掺杂区。
参照图12，通过灰化工艺减小图案化的光致抗蚀剂700的厚度。去除光致抗蚀剂700的具有相对薄的厚度的部分，光致抗蚀剂700的具有相对厚的厚度的部分变薄。
接下来，使用对其执行了灰化工艺的光致抗蚀剂700作为掩模对钝化层160进行图案化。在实施例中，在钝化层160中，将第一接触孔163设置为与半导体130的源区132叠置，将第二接触孔165设置为与半导体130的漏区133叠置。
参照图13，完全去除光致抗蚀剂700的剩余部分。通过在钝化层160上沉积金属材料并使其图案化，形成源电极173和漏电极175。源电极173通过第一接触孔163连接到半导体130的源区132，漏电极175通过第二接触孔165连接到半导体130的漏区133。
在实施例中，首先将第一虚设孔167和第二虚设孔169设置在钝化层160中，通过氧等离子体工艺处理半导体130或者在氧气氛下热处理半导体130，然后将第一接触孔163和第二接触孔165设置在钝化层160中。在实施例中，在氧等离子体工艺期间或在氧气氛下的热处理工艺期间，未形成第一接触孔163和第二接触孔165。在实施例中，可以在钝化层160中同时形成第一虚设孔167、第二虚设孔169、第一接触孔163和第二接触孔165。在实施例中，在氧等离子工艺期间或者在氧气氛下的热处理期间，可以形成第一接触孔163和第二接触孔165。在实施例中，还可以减小半导体130的由第一接触孔163和第二接触孔165暴露的部分的掺杂浓度。在实施例中，因为半导体130的由第一接触孔163暴露的部分连接到源电极173，半导体130的由第二接触孔165暴露的部分连接到漏电极175，所以即使掺杂浓度减小，薄膜晶体管仍可以正常操作。
尽管已经描述了示例实施例，但是实际的实施例不限于描述的实施例，而是覆盖限定在权利要求的精神和范围内的各种修改和等同布置。

Claims (14)

1.一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：
基底；
下栅电极，设置在所述基底上并包括多晶硅；
半导体，设置在所述下栅电极上并包括沟道区、分别设置在所述沟道区的相对侧处的源区和漏区、设置在所述沟道区与所述源区之间的第一轻掺杂区以及设置在所述沟道区与所述漏区之间的第二轻掺杂区；
上栅电极，设置在所述半导体上；
源电极，连接到所述半导体的所述源区；以及
漏电极，连接到所述半导体的所述漏区，
其中，所述第一轻掺杂区包括第一侧和第二侧，所述第一侧位于所述第二侧与所述基底之间，并且在平行于基底的方向上所述第一侧的宽度小于所述第二侧的宽度。
2.根据权利要求1所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括设置在所述半导体与所述上栅电极之间的栅极绝缘层，
其中，所述栅极绝缘层的宽度比所述上栅电极的宽度宽。
3.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述半导体包括氧化物半导体材料。
4.根据权利要求3所述的薄膜晶体管阵列面板，其中，所述半导体的表面是结晶化的。
5.根据权利要求1所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：
钝化层，设置在所述半导体和所述上栅电极上；
第一接触孔，形成在所述钝化层中以与所述半导体的所述源区叠置；
第二接触孔，形成在所述钝化层中以与所述半导体的所述漏区叠置；
第一虚设孔，形成在所述钝化层中以与所述半导体的所述第一轻掺杂区叠置；以及
第二虚设孔，形成在所述钝化层中以与所述半导体的所述第二轻掺杂区叠置。
6.根据权利要求5所述的薄膜晶体管阵列面板，其中，
所述源电极通过所述第一接触孔连接到所述半导体的所述源区，并且
所述漏电极通过所述第二接触孔连接到所述半导体的所述漏区。
7.根据权利要求5所述的薄膜晶体管阵列面板，其中，
所述第一轻掺杂区和所述第二轻掺杂区设置为与所述半导体的表面邻近。
8.一种薄膜晶体管阵列面板的制造方法，所述制造方法包括：
通过低温多晶硅工艺在基底上形成下栅电极；
在所述下栅电极上形成半导体；
在所述半导体上形成上栅电极；
通过将杂质掺杂在所述半导体中形成未被掺杂的沟道区、以高浓度掺杂的源区和漏区以及以低浓度掺杂的第一轻掺杂区和第二轻掺杂区；
形成连接到所述半导体的所述源区的源电极；以及
形成连接到所述半导体的所述漏区的漏电极，
其中，所述第一轻掺杂区包括第一侧和第二侧，所述第一侧位于所述第二侧与所述基底之间，并且在平行于基底的方向上所述第一侧的宽度小于所述第二侧的宽度。
9.根据权利要求8所述的薄膜晶体管阵列面板的制造方法，所述制造方法还包括：
在所述半导体上形成栅极绝缘层，
其中，所述栅极绝缘层的宽度比所述上栅电极的宽度宽，
所述沟道区与所述上栅电极和所述栅极绝缘层叠置，并且所述第一轻掺杂区和所述第二轻掺杂区与所述栅极绝缘层叠置。
10.根据权利要求8所述的薄膜晶体管阵列面板的制造方法，其中，
所述半导体包括氧化物半导体材料。
11.根据权利要求10所述的薄膜晶体管阵列面板的制造方法，其中，
所述半导体的表面是结晶化的。
12.根据权利要求8所述的薄膜晶体管阵列面板的制造方法，所述制造方法还包括：
在所述半导体和所述上栅电极上形成钝化层；
在所述钝化层中与所述上栅电极邻近地形成第一虚设孔和第二虚设孔；以及
对所述半导体的通过所述第一虚设孔和所述第二虚设孔暴露的部分执行氧等离子体工艺或氧气氛下的热处理工艺。
13.根据权利要求12所述的薄膜晶体管阵列面板的制造方法，所述制造方法还包括：
在所述钝化层中与所述半导体的所述源区叠置地形成第一接触孔；以及
在所述钝化层中与所述半导体的所述漏区叠置地形成第二接触孔，
其中，所述源电极通过所述第一接触孔连接到所述源区，并且
所述漏电极通过所述第二接触孔连接到所述漏区。
14.根据权利要求12所述的薄膜晶体管阵列面板的制造方法，其中，
所述半导体的所述第一轻掺杂区和所述第二轻掺杂区通过所述氧等离子体工艺或所述氧气氛下的所述热处理工艺被扩大。
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