KR20180025020A - 전원 공급부와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명은 VDD 전압과 HVDD 전압의 공급 역전에 의한 소스 드라이브 IC의 손상을 방지할 수 있는 전원 공급부와 이를 포함한 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 전원 공급부는 전원이 입력되는 경우 제1 VDD 전압을 생성하여 제1 VDD 전압 라인에 출력하는 제1 VDD 전압 생성부, 전원이 입력되는 경우 제2 VDD 전압을 생성하여 제2 VDD 전압 라인에 출력하는 제2 VDD 전압 생성부, 제1 VDD 전압 라인과 제2 VDD 전압 라인 사이에 배치되며 직렬로 접속된 복수의 다이오드들을 포함하는 다이오드 회로, 제1 VDD 전압 생성부로부터 인가되는 제1 VDD 전압을 이용하여 HVDD 전압을 생성하여 HVDD 전압 라인에 출력하는 HVDD 전압 생성부를 포함하는 전원 제어부를 구비한다.

Description

전원 공급부와 이를 포함한 표시장치{POWER SUPPLY UNIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 전원 공급부와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동부, 데이터 구동부, 타이밍 콘트롤러, 및전원 공급부를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다. 게이트 구동부는 게이트라인들에 게이트신호들을 공급한다. 데이터 구동부는 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)들을 포함한다. 타이밍 콘트롤러는 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어한다. 전원 공급부는 게이트 구동부, 데이터 구동부, 및 타이밍 콘트롤러의 구동에 필요한 전압들을 공급한다.
소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환부(digital analog converter), 및 출력버퍼를 포함한다. 출력버퍼는 정극성 데이터전압들을 출력하는 정극성 출력회로들과 부극성 데이터전압들을 출력하는 부극성 출력회로들을 포함한다. 정극성 데이터전압들은 공통전압 대비 높은 데이터전압들이고, 부극성 데이터전압들은 공통전압 대비 낮은 데이터전압들이다. 정극성 출력회로들과 부극성 출력회로들은 전원 공급부로부터 구동 전압들로 VDD 전압, VDD 전압보다 낮은 VSS 전압, 및 VDD 전압과 VSS 전압 사이의 HVDD(Half VDD) 전압을 입력받는다.
한편, 최근에는 소비자 수요의 증가에 따라 60인치 이상의 대화면 표시장치가 출시되고 있다. 대화면 표시장치에서는 소스 드라이브 IC의 구동 전압인 VDD 전압으로 인해 소비전류가 매우 증가한다. VDD 전압을 생성하는 VDD 전압 생성부의 최대 출력 전류는 한정되어 있으므로, 대화면 표시장치에서는 전원 공급부가 하나의 VDD 전압 생성부를 포함하도록 구성하기는 어렵다. 이에 따라, 대화면 표시장치에서는 전원 공급부가 복수의 VDD 전압 생성부들, 제1 및 제2 VDD 전압 생성부들을 포함할 수 있다. 또한, 전원 공급부는 제1 VDD 전압 생성부의 제1 VDD 전압과 제2 VDD 전압 생성부의 제2 VDD 전압 중 어느 하나를 이용하여 HVDD 전압을 생성하는 HVDD 전압 생성부를 포함할 수 있다.
도 1과 같이 소스 드라이브 IC는 안정적인 구동을 위해 전원 입력시 VDD 전압을 인가받은 후 HVDD 전압을 인가받도록 설계되어 있다. 하지만, 전원 입력시 제1 및 제2 VDD 전압 생성부들의 VDD 전압 상승 시간 차이로 인해 소스 드라이브 IC에 VDD 전압이 HVDD 전압보다 늦게 공급되는 경우가 발생할 수 있다. 예를 들어, 제1 VDD 전압에 의해 HVDD 전압이 생성되는 경우, 제2 VDD 전압의 상승 시간이 제1 VDD 전압의 상승 시간보다 느리다면, 소스 드라이브 IC에서 VDD 전압과 HVDD 전압의 공급 역전이 발생할 수 있다. VDD 전압과 HVDD 전압의 공급 역전에 의해 소스 드라이브 IC가 손상될 수 있다.
본 발명은 VDD 전압과 HVDD 전압의 공급 역전에 의한 소스 드라이브 IC의 손상을 방지할 수 있는 전원 공급부와 이를 포함한 표시장치를 제공한다.
본 발명의 일 실시예에 따른 전원 공급부는 전원이 입력되는 경우 제1 VDD 전압을 생성하여 제1 VDD 전압 라인에 출력하는 제1 VDD 전압 생성부, 전원이 입력되는 경우 제2 VDD 전압을 생성하여 제2 VDD 전압 라인에 출력하는 제2 VDD 전압 생성부, 제1 VDD 전압 라인과 제2 VDD 전압 라인 사이에 배치되며 직렬로 접속된 복수의 다이오드들을 포함하는 다이오드 회로, 제1 VDD 전압 생성부로부터 인가되는 제1 VDD 전압을 이용하여 HVDD 전압을 생성하여 HVDD 전압 라인에 출력하는 HVDD 전압 생성부를 포함하는 전원 제어부를 구비한다.
본 발명의 일 실시예에 따른 표시장치는 데이터 라인들, 게이트 라인들, 및 데이터 라인들과 상기 게이트 라인들에 접속된 화소들을 포함하는 표시패널, 디지털 비디오 데이터를 데이터전압들로 변환하여 데이터 라인들에 공급하는 복수의 소스 드라이브 IC들, 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부, 및 복수의 소스 드라이브 IC들 중 일부에 제1 VDD 전압과 HVDD 전압을 공급하고, 나머지 소스 드라이브 IC들에 제2 VDD 전압과 HVDD 전압을 공급하는 전원 공급부를 구비한다. 전원 공급부는 전원이 입력되는 경우 제1 VDD 전압을 생성하여 제1 VDD 전압 라인에 출력하는 제1 VDD 전압 생성부, 전원이 입력되는 경우 제2 VDD 전압을 생성하여 제2 VDD 전압 라인에 출력하는 제2 VDD 전압 생성부, 제1 VDD 전압 라인과 제2 VDD 전압 라인 사이에 배치되며 직렬로 접속된 복수의 다이오드들을 포함하는 다이오드 회로, 제1 VDD 전압 생성부로부터 인가되는 제1 VDD 전압을 이용하여 HVDD 전압을 생성하여 HVDD 전압 라인에 출력하는 HVDD 전압 생성부를 포함하는 전원 제어부를 구비한다.
본 발명의 실시예는 제1 및 제2 VDD 전압 라인들 사이에 연결된 다이오드 회로를 포함한다. 이로 인해, 본 발명의 실시예는 제2 VDD 전압의 상승 시간이 제1 VDD 전압의 상승 시간보다 느리더라도, 제1 VDD 전압이 상승한 후, 제2 VDD 전압이 상승하며, 그 이후에 HVDD 전압이 상승하도록 할 수 있다. 따라서, 본 발명의 실시예는 VDD 전압과 HVDD 전압의 공급 역전이 발생하지 않으므로, VDD 전압과 HVDD 전압의 공급 역전에 의해 소스 드라이브 IC가 손상되는 것을 방지할 수 있다.
또한, 본 발명의 실시예는 제1 VDD 전압 라인이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압 생성부가 제2 VDD 전압을 출력하지 않도록 제어한다. 이로 인해, 본 발명의 실시예는 제1 VDD 전압 라인이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압들이 소스 드라이브 IC들에 공급되지 않도록 제어할 수 있다. 따라서, 본 발명의 실시예는 제1 VDD 전압 라인이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압들을 동일한 그라운드 레벨로 공급하므로, 표시패널이 비정상적인 화면을 표시하는 것을 방지할 수 있다.
나아가, 본 발명의 실시예는 제1 VDD 전압 라인과 제2 VDD 전압 라인 사이에 연결된 다이오드 회로를 포함하며, 제2 VDD 전압 라인이 그라운드에 단락되는 경우 제1 및 제2 VDD 전압 생성부들이 제1 및 제2 VDD 전압들을 출력하지 않도록 제어한다. 이로 인해, 본 발명의 실시예는 제2 VDD 전압 라인이 그라운드에 단락되는 경우, 제1 VDD 전압 라인의 제1 VDD 전압을 다이오드 회로를 통해 제2 VDD 전압 라인을 통해 그라운드로 방전시킬 수 있다. 이 경우, 제1 VDD 전압 라인의 제1 VDD 전압이 임계 전압 레벨 이하로 낮아지므로, 본 발명의 실시예는 단락을 감지하여 제1 및 제2 VDD 전압들이 소스 드라이브 IC들에 공급되지 않도록 제어할 수 있다. 따라서, 본 발명의 실시예는 제2 VDD 전압 라인이 그라운드에 단락되는 경우, 제2 VDD 전압을 그라운드 전압 레벨로 공급하고, 제1 VDD 전압을 그라운드 전압과 유사한 레벨로 공급하므로, 표시패널이 비정상적인 영상을 표시하는 것을 방지할 수 있다.
도 1은 소스 드라이브 IC에 공급되는 VDD 전압과 HVDD 전압의 공급 순서를 보여주는 일 예시도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다.
도 3은 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 타이밍 콘트롤러, 및 전압 공급부를 보여주는 일 예시도면이다.
도 4는 도 2의 화소의 일 예를 보여주는 예시도면이다.
도 5는 도 3의 소스 드라이브 IC를 상세히 보여주는 블록도이다.
도 6은 도 5의 출력 버퍼를 상세히 보여주는 회로도이다.
도 7은 도 2의 전원 공급부의 일 예를 상세히 보여주는 블록도이다.
도 8a 및 도 8b는 종래 기술과 본 발명의 실시예에서 전원 공급부의 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압의 상승 순서를 보여주는 파형도이다.
도 9a 및 도 9b는 종래 기술과 본 발명의 실시예에서 제1 VDD 전압 라인이 그라운드에 단락되었을 때 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압을 보여주는 파형도이다.
도 10a 및 도 10b는 종래 기술과 본 발명의 실시예에서 제2 VDD 전압 라인이 그라운드에 단락되었을 때 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압을 보여주는 파형도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 3은 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 타이밍 콘트롤러, 전압 공급부, 및 감마기준전압 공급부를 보여주는 일 예시도면이다.
본 발명의 실시예에 따른 표시장치는 게이트 신호들을 게이트 라인들(G1~Gn)에 공급하는 라인 스캐닝 방식으로 화소들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 본 발명은 아래의 실시예에서 표시장치가 액정표시장치로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 게이트 구동부(14), 데이터 구동부(20), 타이밍 콘트롤러(30), 전원 공급부(40), 및 감마기준전압 공급부(50)를 구비한다.
표시패널(10)은 화소들을 이용하여 화상을 표시한다. 표시패널(10)은 하부기판, 상부기판, 및 하부기판과 상부기판 사이에 개재된 액정층을 포함한다. 표시패널(10)의 하부기판에는 데이터라인(D)들, 게이트라인(G)들이 형성된다. 데이터라인(D)들은 게이트라인(G)들과 교차될 수 있다.
화소(P)들은 도 2와 같이 데이터라인(D)들과 게이트라인(G)들의 교차부들에 형성될 수 있다. 화소(P)들 각각은 데이터라인(D)과 게이트라인(G)에 접속될 수 있다. 화소(P)들 각각은 도 4와 같이 트랜지스터(T), 화소전극(11), 공통전극(12), 액정층(13) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 게이트라인(G)의 게이트신호에 의해 턴-온되어 데이터라인(D)의 데이터전압을 화소전극(11)에 공급한다. 공통전극(12)은 공통라인에 접속되어 공통라인으로부터 공통전압을 공급받는다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 그 결과, 화소(P)들은 화상을 표시할 수 있다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전위차를 일정하게 유지한다.
공통전극(12)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식에서 상부기판상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식에서 화소 전극과 함께 하부기판상에 형성된다. 표시패널(10)의 액정 모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
표시패널(10)의 상부기판에는 블랙 매트릭스(black matrix)와 컬러필터들(color filter) 등이 형성될 수 있다. 컬러필터들은 블랙 매트릭스에 의해 가려지지 않는 개구부에 형성될 수 있다. 표시패널(10)이 COT(Color filter On TFT) 구조로 형성되는 경우, 블랙 매트릭스와 컬러필터들은 표시패널(10)의 하부기판에 형성될 수 있다.
표시패널(10)의 하부기판과 상부기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성될 수 있다. 표시패널(10)의 하부기판과 상부기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 컬럼 스페이서가 형성될 수 있다.
표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode), OLED(Organic Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.
백라이트 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템 또는 타이밍 콘트롤러(30)로부터 입력되는 글로벌/로컬 디밍(global/local dimming) 신호에 따라 PWM(Pulse Width Modulation) 신호의 듀티비 조정값을 포함한 백라이트 제어 데이터를 SPI(Serial Peripheral Interface) 데이터 포맷으로 백라이트 구동부에 전송한다.
게이트 구동부(14)는 타이밍 콘트롤러(30)로부터 게이트 제어신호(GCS)를 입력받고, 전원 공급부(40)로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받는다. 게이트 하이 전압(VGH)은 표시패널(10)의 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압으로, 게이트 로우 전압(VGL)은 표시패널(10)의 화소(P)들의 트랜지스터들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다. 게이트 구동부(14)는 게이트 제어신호(GCS)에 따라 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 스윙하는 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 공급한다.
게이트 구동부(14)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역(NDA)에 배치될 수 있다. 도 1에서는 게이트 구동부(14)가 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NDA)에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(14)는 표시영역(DA)의 양 측 바깥쪽의 비표시영역(NDA)에 배치될 수 있다.
또는, 게이트 구동부(14)는 복수의 게이트 드라이브 직접회로(이하 "IC"라 칭함)들을 포함할 수 있으며, 게이트 드라이브 IC들은 게이트 연성필름들 상에 실장될 수 있다. 게이트 연성필름들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 표시패널(10)의 비표시영역(NDA)에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들은 게이트 라인들(G1~Gn)에 연결될 수 있다.
데이터 구동부(20)는 타이밍 콘트롤러(30)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받는다. 데이터 구동부(20)는 전원 공급부(40)로부터 제1 및 제2 VDD 전압들(VDD1, VDD2), HVDD 전압(HVDD), 및 VSS 전압(VSS)을 입력받는다. 데이터 구동부(20)는 감마기준전압 공급부(50)로부터 감마기준전압들(PGMA, NGMA)을 입력받는다.
데이터 구동부(20)는 적어도 하나의 소스 드라이브 IC(21)를 포함할 수 있다. 소스 드라이브 IC(21)는 감마기준전압들(PGMA, NGMA)을 분압하여 감마계조전압들을 생성한다. 소스 드라이브 IC(21)는 데이터 제어신호(DCS)에 따라 감마계조전압들을 이용하여 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 소스 드라이브 IC(21)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 소스 드라이브 IC(21)에 대한 자세한 설명은 도 5를 결부하여 후술한다.
소스 드라이브 IC(21)들 각각은 구동 칩으로 제작될 수 있다. 소스 드라이브 IC(21)들 각각은 소스 연성필름(60) 상에 실장될 수 있다. 소스 연성필름(60)들 각각은 테이프 캐리어 패키지 또는 칩온 필름으로 구현될 수 있으며, 휘어지거나 구부러질 수 있다. 소스 연성필름(60)들 각각은 이방성 도전 필름을 이용하여 TAB 방식으로 표시패널(10)의 비표시영역에 부착될 수 있으며, 이로 인해 소스 드라이브 IC(21)들은 데이터라인들(D1~Dm)에 연결될 수 있다.
또는, 소스 드라이브 IC(21)들 각각은 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 하부기판 상에 직접 접착되어 데이터라인들(D1~Dm)에 연결될 수 있다.
소스 연성필름(60)들은 소스 회로보드(circuit board, 70) 상에 부착될 수 있다. 소스 회로보드(70)들은 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다. 소스 회로보드(70)들은 하나 또는 복수 개로 마련될 수 있다.
타이밍 콘트롤러(30)는 외부의 시스템 보드(미도시)로부터 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다.
타이밍 콘트롤러(30)는 타이밍 신호(TS)들과 EEPROM(electrically erasable programmable read-only memory)과 같은 메모리에 저장된 구동 타이밍 정보에 기초하여 게이트 구동부(14)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)를 생성하고, 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 타이밍 콘트롤러(30)는 게이트 제어신호(GCS)를 게이트 구동부(14)에 공급한다. 타이밍 콘트롤러(30)는 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(20)에 공급한다.
전원 공급부(40)는 게이트 구동부(14), 데이터 구동부(20), 및 타이밍 콘트롤러(30)의 구동에 필요한 전압들을 생성하여 그들에 공급한다. 전원 공급부(40)는 게이트 구동부(14)에 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 공급한다. 게이트 하이 전압(VGH)은 표시패널(10)의 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압으로, 게이트 로우 전압(VGL)은 표시패널(10)의 화소(P)들의 트랜지스터들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다.
전원 공급부(40)는 데이터 구동부(20)에 제1 및 제2 VDD 전압들(VDD1, VDD2), HVDD 전압(HVDD), 및 VSS 전압(VSS)을 공급한다. 제1 및 제2 VDD 전압들(VDD1, VDD2)은 HVDD 전압(HVDD)보다 높은 레벨의 전압이다. HVDD 전압(HVDD)은 VSS 전압(VSS)보다 높은 레벨의 전압이다.
최근에는 소비자 수요의 증가에 따라 60인치 이상의 대화면 표시장치가 출시되고 있으며, 대화면 표시장치에서는 소스 드라이브 IC(21)의 구동 전압인 VDD 전압으로 인해 소비전류가 매우 증가한다. 이에 따라, 대화면 표시장치에서는 전원 공급부(40)가 복수의 VDD 전압 생성부들, 즉 제1 및 제2 VDD 전압 생성부들을 포함한다. 이 경우, 도 3과 같이 제1 VDD 전압 생성부가 제1 VDD 전압 라인(VDDL1)을 통해 소스 드라이브 IC(21)들의 일부에 제1 VDD 전압을 공급하고, 제2 VDD 전압 생성부가 제2 VDD 전압 라인(VDDL2)을 통해 나머지 소스 드라이브 IC(21)들에 제2 VDD 전압을 공급함으로써, 소스 드라이브 IC(21)들에 VDD 전압을 안정적으로 공급할 수 있다.
전원 공급부(40)는 도 3과 같이 HVDD 전압 라인(HVDDL)을 통해 HVDD 전압(HVDD)을 모든 소스 드라이브 IC(21)들에 공급할 수 있다. 전원 공급부(40)는 타이밍 콘트롤러(30)와 감마기준전압 공급부(50)에도 소정의 구동전압을 공급할 수 있다. 전원 공급부(40)에 대한 자세한 설명은 도 7을 결부하여 후술한다.
감마기준전압 공급부(50)는 타이밍 콘트롤러(30)로부터 감마기준전압 데이터(Dgma)를 입력받고, 감마기준전압 데이터(Dgma)에 따라 감마기준전압들(PGMA, NGMA)을 생성할 수 있다. 감마기준전압들은 정극성 감마기준전압들(PGMA)과 부극성 감마기준전압들(NGMA)을 포함한다. 표시장치가 액정표시장치인 경우, 정극성 감마기준전압들(PGMA)은 공통전압 대비 높은 레벨의 전압을 나타내고, 부극성 감마기준전압들(NGMA)은 공통전압 대비 낮은 레벨의 전압을 나타낸다.
타이밍 콘트롤러(30), 전원 공급부(40), 및 감마전압 공급부(50)는 도 3과 같이 제어 회로보드(90) 상에 실장될 수 있다. 제어 회로보드(90)와 소스 회로보드(70)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(80)을 통해 연결될 수 있다.
도 5는 도 3의 소스 드라이브 IC를 상세히 보여주는 블록도이다. 도 5를 참조하면, 소스 드라이브 IC(21)는 쉬프트 레지스터(121), 래치부(122), 디지털 아날로그 변환부(123), 출력 버퍼(124), 및 분압 회로(125)를 포함한다.
소스 드라이브 IC(21)는 타이밍 콘트롤러(30)로부터 데이터 제어신호(DCS)를 입력받고, 전원 공급부(40)로부터 제1 내지 제3 구동전압들(HVDD, VDD, VSS)을 입력받으며, 감마기준전압 공급부(50)로부터 정극성 감마기준전압들(PGMA)과 부극성 감마기준전압들(NGMA)을 공급받는다.
데이터 제어신호(DCS)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 및 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(21)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(21) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC(21)의 출력을 제어한다. 극성제어신호(POL)는 데이터전압들의 극성을 제어한다.
쉬프트 레지스터(121)는 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)에 응답하여 샘플링신호(Sampling Signal, SAM)를 출력한다. 래치부(123)는 쉬프트 레지스터(121)로부터 출력된 샘플링신호(SAM)에 응답하여 비디오 데이터(DATA)를 순차적으로 샘플링하고 소스 출력 인에이블신호(SOE)에 대응하여 샘플링된 1 수평 라인의 비디오 데이터(DATA)를 동시에 출력한다. 래치부(123)는 2 개 이상으로 구성되는 것이 바람직하나, 설명의 편의상 하나만 도시하여 설명하였다.
디지털 아날로그 변환부(123)는 분압 회로(125)로부터 감마계조전압들(GV)을 입력받는다. 디지털 아날로그 변환부(123)는 감마계조전압들(GV)을 이용하여 1 수평 라인의 비디오 데이터(DATA)를 정극성 및 부극성 데이터전압들(PDV, NDV)로 변환한다. 즉, 디지털 아날로그 변환부(123)는 디지털 데이터인 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환할 수 있다.
출력 버퍼(124)는 정극성 데이터전압(PDV)을 증폭 또는 보상하여 출력하기 위한 정극성 출력 버퍼들과 부극성 데이터전압들(NDV)을 증폭 또는 보상하여 출력하기 위한 부극성 출력 버퍼들을 포함할 수 있다. 정극성 출력 버퍼들은 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2)과 HVDD 전압(HVDD) 사이에서 정극성 데이터전압들(PDV)을 증폭 또는 보상하여 출력한다. 부극성 출력 버퍼들은 VSS 전압(VSS)과 HVDD 전압(HVDD) 사이에서 부극성 데이터전압들(NDV)을 증폭 또는 보상하여 출력한다. 또한, 출력 버퍼(124)는 데이터 라인들(D1~Dm) 각각에 정극성 출력 버퍼로부터 출력되는 정극성 데이터전압(PDV)과 부극성 출력 버퍼로부터 출력되는 부극성 데이터전압(NDV) 중에 어느 하나를 선택하여 출력한다. 출력 버퍼(124)에 대한 자세한 설명은 도 6을 결부하여 후술한다.
분압 회로(125)는 정극성 감마기준전압들(PGMA)과 부극성 감마기준전압들(NGMA)을 입력받는다. 분압 회로(125)는 저항열(R-strings)을 포함할 수 있다. 분압 회로(125)는 저항열(R-strings)을 이용하여 정극성 감마기준전압들(PGMA)과 부극성 감마기준전압들(NGMA)을 분압하여 감마계조전압들(GV)을 생성한다. 감마계조전압들(GV)은 정극성 감마계조전압들과 부극성 감마계조전압들을 포함한다. 정극성 데이터전압들(PDV)은 정극성 감마계조전압들을 이용하여 생성되고, 부극성 데이터전압들(NDV)은 부극성 감마계조전압들을 이용하여 생성된다.
도 6은 도 5의 출력 버퍼를 상세히 보여주는 회로도이다. 도 6에서는 설명의 편의를 위해 제j 데이터 라인(Dj)에 데이터전압을 출력하기 위한 제j 정극성 출력 버퍼(PBj), 제j 부극성 출력 버퍼(NBj), 및 제j 멀티플렉서(MUXj)만을 도시하였다.
도 6을 참조하면, 제j 정극성 출력 버퍼(PBj)의 입력 단자(i)는 제j 정극성 데이터전압 라인(PDLj)이 접속되고, 출력 단자(o)는 제j 멀티플렉서(MUXj)에 접속된다. 제j 정극성 데이터 라인(PDLj)은 디지털 아날로그 변환부(123)에 접속되며, 디지털 아날로그 변환부(123)로부터 출력되는 제j 정극성 데이터전압을 출력하는 라인이다. 제j 정극성 출력 버퍼(PBj)는 제j 정극성 데이터전압을 증폭 또는 보상하여 제j 멀티플렉서(MUXj)로 출력한다.
또한, 제j 정극성 출력 버퍼(PBj)의 제1 기준전압 단자(RV1)에는 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2)이 입력되고, 제2 기준전압 단자(RV2)에는 HVDD 전압(HVDD)이 입력된다. 따라서, 제j 정극성 출력 버퍼(PBj)는 제1 구동전압(HVDD)과 제2 구동전압(VDD) 사이의 전압을 출력할 수 있다.
제j 부극성 출력 버퍼(NBj)의 입력 단자(i)는 제j 부극성 데이터전압 라인(NDLj)이 접속되고, 출력 단자(o)는 제j 멀티플렉서(MUXj)에 접속된다. 제j 부극성 데이터 라인(NDLj)은 디지털 아날로그 변환부(123)에 접속되며, 디지털 아날로그 변환부(123)로부터 출력되는 제j 부극성 데이터전압을 출력하는 라인이다. 제j 부극성 출력 버퍼(NBj)는 제j 부극성 데이터전압을 증폭 또는 보상하여 제j 멀티플렉서(MUXj)로 출력한다.
또한, 제j 부극성 출력 버퍼(NBj)의 제1 기준전압 단자(RV1)에는 HVDD 전압(HVDD)이 입력되고, 제2 기준전압 단자(RV2)에는 VSS 전압(VSS)이 입력된다. 따라서, 제j 부극성 출력 버퍼(NBj)는 HVDD 전압(HVDD)과 VSS 전압(VSS) 사이의 전압을 출력할 수 있다.
HVDD 전압(HVDD)은 제j 정극성 출력 버퍼(PBj)의 제2 기준전압 단자(RV2)에 입력되므로, 제j 정극성 출력 버퍼(PBj)가 출력할 수 있는 최소 전압으로 입력된다. 또한, HVDD 전압(HVDD)은 제j 부극성 출력 버퍼(NBj)의 제1 기준전압 단자(RV1)에 입력되므로, 제j 부극성 출력 버퍼(NBj)가 출력할 수 있는 최대 전압으로 입력된다. 그러므로, HVDD 전압(HVDD)은 정극성 데이터전압들의 최소값과 부극성 데이터전압들의 최대값을 모두 만족할 수 있는 전압으로 설계되어야 한다. 예를 들어, HVDD 전압(HVDD)은 정극성 데이터전압들의 최소값과 부극성 데이터전압들의 최대값 사이의 전압으로 설계될 수 있다.
제j 멀티플렉서(MUXj)는 제j 정극성 출력 버퍼(PBj)로부터 출력된 제j 정극성 데이터전압과 제j 부극성 출력 버퍼(NBj)로부터 출력된 제j 부극성 데이터전압을 입력받는다. 또한, 제j 멀티플렉서(MUXj)는 극성제어신호(POL)를 입력받는다. 제j 멀티플렉서(MUXj)는 극성제어신호(POL)에 따라 제j 정극성 데이터전압과 제j 부극성 데이터전압 중 어느 하나를 선택하여 제j 데이터 라인(Dj)에 출력한다. 예를 들어, 제j 멀티플렉서(MUXj)는 제1 로직 레벨 전압을 갖는 극성제어신호(POL)가 입력되는 경우 제j 정극성 데이터전압을 선택하여 제j 데이터 라인(Dj)에 출력하고, 제2 로직 레벨 전압을 갖는 극성제어신호(POL)가 입력되는 경우 제j 부극성 데이터전압을 선택하여 제j 데이터 라인(Dj)에 출력한다.
이상에서 살펴본 바와 같이, 소스 드라이브 IC(21)들 각각의 출력 버퍼(124)는 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2), HVDD 전압(HVDD), 및 VSS 전압(VSS)을 전원 공급부(40)로부터 인가받는다. 특히, 대화면 표시장치의 수요가 증가하고 있으며, 대화면 표시장치에서는 소스 드라이브 IC의 구동 전압인 VDD 전압으로 인해 소비전류가 매우 증가하므로, 본 발명의 실시예에 따른 전원 공급부(40)는 복수의 VDD 전압 생성부들, 즉 제1 및 제2 VDD 전압 생성부들을 포함한다. 이 경우, 제1 VDD 전압 생성부가 소스 드라이브 IC들의 일부에 제1 VDD 전압(VDD1)을 공급하고, 제2 VDD 전압 생성부가 나머지 소스 드라이브 IC들에 제2 VDD 전압(VDD2)을 공급함으로써, 모든 소스 드라이브 IC들에 VDD 전압을 안정적으로 공급할 수 있다. 이하에서는, 도 7을 결부하여 본 발명의 실시예에 따른 전원 공급부(70)를 상세히 살펴본다.
도 7은 도 2의 전원 공급부의 일 예를 상세히 보여주는 블록도이다. 도 7을 참조하면, 전원 공급부(40)는 제1 VDD 전압 생성부(110), 제2 VDD 전압 생성부(120), 다이오드 회로(130), 및 전원 관리부(140)를 포함한다.
제1 VDD 전압 생성부(110)는 외부로부터 소정의 전원(Vin)을 입력받으며, 전원(Vin)이 입력되는 경우 제1 VDD 전압(VDD1)을 생성하여 제1 VDD 전압 라인(VDDL1)으로 출력한다. 제1 VDD 전압 라인(VDDL1)은 제어 회로보드(90), 연성회로기판(80), 소스 회로보드(70), 및 소스 연성필름(60)들을 통해 일부 소스 드라이브 IC(21)들에 공급될 수 있다. 제1 VDD 전압 생성부(110)는 부스트 IC(boost IC)로 구현될 수 있다.
제2 VDD 전압 생성부(120)는 외부로부터 소정의 전원(Vin)을 입력받으며, 전원(Vin)이 입력되는 경우 제2 VDD 전압(VDD2)을 생성하여 제2 VDD 전압 라인(VDDL2)으로 출력한다. 제2 VDD 전압 라인(VDDL2)은 제어 회로보드(90), 연성회로기판(80), 소스 회로보드(70), 및 소스 연성필름(60)들을 통해 나머지 소스 드라이브 IC(21)들에 공급될 수 있다. 제2 VDD 전압 생성부(120)는 부스트 IC(boost IC)로 구현될 수 있다.
다이오드 회로(130)는 적어도 하나 이상의 다이오드(Dio)를 포함한다. 적어도 하나 이상의 다이오드(Dio)는 일반 다이오드 또는 쇼트키 다이오드(schottky barrier diode), 또는 이들의 조합으로 구성될 수 있다. 이하에서는, 설명의 편의를 위해 다이오드 회로(130)가 p(p는 2 이상의 정수) 개의 다이오드(Dio)들을 포함하는 것을 중심으로 설명한다.
p 개의 다이오드(Dio)들은 도 7과 같이 직렬로 접속될 수 있다. p 개의 다이오드(Dio)들의 애노드 전극들은 제1 VDD 전압 라인(VDDL1)에 전기적으로 연결되고, 캐소드 전극들은 제2 VDD 전압 라인(VDDL2)에 전기적으로 연결될 수 있다. 이로 인해, p 개의 다이오드(Dio)들 각각의 문턱전압을 "Vth"라 할 때, 제1 VDD 전압 라인(VDDL1)의 제1 VDD 전압(VDD1)과 제2 VDD 전압 라인(VDDL2)의 제2 VDD 전압(VDD2) 사이의 차이가 "p×Vth"보다 큰 경우, 제1 VDD 전압 라인(VDDL1)으로부터 제2 VDD 전압 라인(VDDL2)으로 전류가 흐를 수 있다.
전원 관리부(140)는 HVDD 전압 생성부(141), 단락 검출부(142), 및 전압 출력 제어부(143)를 포함한다.
HVDD 전압 생성부(141)는 제1 VDD 전압 라인(VDDL1)에 연결되어 제1 VDD 전압 생성부(110)의 제1 VDD 전압(VDD1)을 인가받는다. HVDD 전압 생성부(141)는 제1 VDD 전압(VDD1)을 이용하여 HVDD 전압(HVDD)을 생성하여 HVDD 전압 라인(HVDDL)으로 출력한다. HVDD 전압 라인(HVDDL)은 제어 회로보드(90), 연성회로기판(80), 소스 회로보드(70), 및 소스 연성필름(60)들을 통해 소스 드라이브 IC(21)들 각각에 공급될 수 있다. HVDD 전압 생성부(141)는 벅 컨버터(buck converter)로 구현될 수 있다.
단락 검출부(142)는 제1 VDD 전압 라인(VDDL1)에 연결되어 제1 VDD 전압 생성부(110)의 제1 VDD 전압(VDD1)을 인가받는다. 단락 검출부(142)는 제1 VDD 전압(VDD1)이 임계 전압 레벨 이하로 낮아지는지를 모니터링한다. 단락 검출부(142)는 제1 VDD 전압(VDD1)이 임계 전압 레벨 이하로 낮아지는 경우, 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2)이 그라운드에 단락되었다고 판단할 수 있다. 단락 검출부(142)는 제1 VDD 전압 생성부(120)의 제1 VDD 전압(VDD1)이 소정의 전압 레벨 이하로 낮아지는 경우 제1 로직 레벨 전압의 단락 검출 신호(SIS)를 출력하며, 그렇지 않은 경우 제2 로직 레벨 전압의 단락 검출 신호(SIS)를 출력한다. 임계 전압 레벨은 그라운드 전압과 실질적으로 동일한 레벨 또는 그라운드 전압과 제1 VDD 전압(VDD1) 사이의 전압 레벨일 수 있다.
전압 출력 제어부(113)는 단락 검출부(112)에 의해 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2)의 단락이 검출된 경우, 제1 및 제2 VDD 전압 생성부들(110, 120)이 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않도록 제어한다. 또한, 전압 출력 제어부(113)는 단락 검출부(112)에 의해 제1 VDD 전압(VDD1) 또는 제2 VDD 전압(VDD2)의 단락이 검출된 경우, 제1 및 제2 VDD 전압 생성부들(110, 120) 뿐만 아니라, 전원 관리부(140)의 전압 생성부들이 전압들을 출력하지 않도록 제어할 수 있다.
예를 들어, 전압 출력 제어부(113)는 단락 검출부(112)로부터 제1 로직 레벨 전압의 단락 검출 신호(SIS)를 입력받는 경우, 제2 로직 레벨 전압의 전압 출력 제어신호(OCS)를 출력할 수 있다. 또한, 전압 출력 제어부(113)는 단락 검출부(112)로부터 제2 로직 레벨 전압의 단락 검출 신호(SIS)를 입력받는 경우, 제1 로직 레벨 전압의 전압 출력 제어신호(OCS)를 출력할 수 있다. 이 경우, 제1 및 제2 VDD 전압 생성부들(110, 120)은 제1 로직 레벨 전압의 전압 출력 제어신호(OCS)를 입력받는 경우 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않으며, 제2 로직 레벨 전압의 단락 검출 신호(SIS)를 입력받는 경우 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력할 수 있다.
도 7에서는 설명의 편의를 위해 전원 관리부(140)는 HVDD 전압 생성부(141), 단락 검출부(142), 및 전압 출력 제어부(143)를 포함하는 것을 예시하였으나, HVDD 전압 생성부(141), 단락 검출부(142), 및 전압 출력 제어부(143) 이외에 게이트 하이 전압(VGH)을 생성하는 게이트 하이 전압 생성부, 게이트 로우 전압(VGL)을 생성하는 게이트 로우 전압 생성부, VCC 전압을 생성하는 VCC 전압 생성부 등을 더 포함할 수 있다. 전원 관리부(140)는 전원 관리 IC(power management IC)로 구현될 수 있다.
또한, 도 7에서는 단락 검출부(142)와 전압 출력 제어부(143)가 별도의 블록으로 구성된 것을 예시하였으나, 전압 출력 제어부(143)가 단락 검출부(142)에 포함될 수 있다.
또한, 도 7에서는 제1 및 제2 VDD 전압 생성부들(110, 120)이 전원 관리부(140)에 내장되지 않고 별도의 IC로 설계되는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 제1 및 제2 VDD 전압 생성부들(110, 120) 중 어느 하나는 전원 관리부(140)에 내장될 수 있다.
도 8a 및 도 8b는 종래 기술과 본 발명의 실시예에서 전원 공급부의 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압의 상승 순서를 보여주는 파형도이다.
종래 기술은 제1 VDD 전압 라인(VDDL1)과 제2 VDD 전압 라인(VDDL2) 사이에 연결된 다이오드 회로(130)를 포함하지 않는다. 이로 인해, 종래에는 전원 입력시 제1 및 제2 VDD 전압 생성부들(110, 120)의 VDD 전압 상승 시간 차이로 인해 소스 드라이브 IC(21)에 VDD 전압이 HVDD 전압보다 늦게 공급되는 경우가 발생할 수 있다. 예를 들어, 도 7과 같이 제1 VDD 전압(VDD1)에 의해 HVDD 전압(HVDD)이 생성되는 경우, 제2 VDD 전압(VDD2)의 상승 시간이 제1 VDD 전압(VDD1)의 상승 시간보다 느리다면, 도 8a와 같이 제1 VDD 전압(VDD1)이 상승한 후, HVDD 전압(HVDD)이 상승하며, 그 이후에 제2 VDD 전압(VDD2)이 상승할 수 있다. 이 경우, 소스 드라이브 IC(21)들 중 일부는 HVDD 전압(HVDD)을 인가받은 후 제2 VDD 전압(VDD2)을 인가받게 된다. 즉, 소스 드라이브 IC(21)들 중 일부에서 VDD 전압과 HVDD 전압의 공급 역전이 발생할 수 있으며, VDD 전압과 HVDD 전압의 공급 역전에 의해 소스 드라이브 IC(21)는 손상될 수 있다.
하지만, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)과 제2 VDD 전압 라인(VDDL2) 사이에 연결된 다이오드 회로(130)를 포함한다. 이로 인해, 본 발명의 실시예는 전원 입력시 제1 및 제2 VDD 전압 생성부들(110, 120)의 VDD 전압 상승 시간에 차이가 발생하더라도, 다이오드 회로(130)에 의해 제2 VDD 전압 라인(VDDL2)이 "VDD1-(p×Vth)"로 충전된다. 그러므로, 제2 VDD 전압(VDD2)의 상승 시간이 제1 VDD 전압(VDD1)의 상승 시간보다 느리더라도, 도 8b와 같이 제1 VDD 전압(VDD1)이 상승한 후, 제2 VDD 전압(VDD2)이 상승하며, 그 이후에 HVDD 전압(HVDD)이 상승할 수 있다. 이 경우, 소스 드라이브 IC(21)들에 공급되는 VDD 전압과 HVDD 전압의 공급 역전이 발생하지 않는다. 따라서, 본 발명의 실시예는 VDD 전압과 HVDD 전압의 공급 역전에 의해 소스 드라이브 IC(21)가 손상되는 것을 방지할 수 있다.
도 9a 및 도 9b는 종래 기술과 본 발명의 실시예에서 제1 VDD 전압 라인이 그라운드에 단락되었을 때 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압을 보여주는 파형도이다.
종래 기술은 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되더라도, 제2 VDD 전압 생성부(120)가 제1 및 제2 VDD 전압 생성부들(110, 120)이 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않도록 제어하지 않는다. 이로 인해, 종래에는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되더라도, 제2 VDD 전압 생성부(120)는 제2 VDD 전압(VDD2)을 그대로 출력하므로, 제2 VDD 전압 라인(VDDL2)은 제2 VDD 전압을 그대로 유지한다. 따라서, 종래에는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압들(VDD1, VDD2)이 서로 다른 레벨로 소스 드라이브 IC(21)들에 공급되므로, 표시패널(10)은 비정상적인 영상을 표시하게 된다.
하지만, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압 생성부들(110, 120)이 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않도록 제어한다. 이로 인해, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되는 경우, 제2 VDD 전압 생성부(120)가 제2 VDD 전압(VDD2)을 출력하지 않는다. 즉, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되는 경우, 전원 관리부(140)가 단락 감지함으로써, 제1 및 제2 VDD 전압들(VDD1, VDD2)이 소스 드라이브 IC(21)들에 공급되지 않도록 제어할 수 있다. 따라서, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압들(VDD1, VDD2)을 동일한 그라운드 레벨로 공급하므로, 표시패널(10)이 비정상적인 영상을 표시하는 것을 방지할 수 있다.
도 10a 및 도 10b는 종래 기술과 본 발명의 실시예에서 제2 VDD 전압 라인이 그라운드에 단락되었을 때 제1 VDD 전압, 제2 VDD 전압, 및 HVDD 전압을 보여주는 파형도이다.
종래 기술은 제1 VDD 전압 라인(VDDL1)과 제2 VDD 전압 라인(VDDL2) 사이에 연결된 다이오드 회로(130)를 포함하지 않는다. 또한, 종래 기술은 제2 VDD 전압 라인(VDDL2)이 그라운드에 단락되더라도, 제1 및 제2 VDD 전압 생성부들(110, 120)이 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않도록 제어하지 않는다. 이로 인해, 종래에는 제2 VDD 전압 라인(VDDL2)이 그라운드에 단락되더라도, 제1 VDD 전압 생성부(110)가 제1 VDD 전압(VDD1)을 그대로 출력한다. 따라서, 종래에는 제2 VDD 전압 라인(VDDL2)이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압들(VDD1, VDD2)이 서로 다른 레벨로 소스 드라이브 IC(21)들에 공급되므로, 표시패널(10)은 비정상적인 영상을 표시하게 된다.
하지만, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)과 제2 VDD 전압 라인(VDDL2) 사이에 연결된 다이오드 회로(130)를 포함한다. 또한, 본 발명의 실시예는 제2 VDD 전압 라인(VDDL2)이 그라운드에 단락되는 경우, 제1 및 제2 VDD 전압 생성부들(110, 120)이 제1 및 제2 VDD 전압들(VDD1, VDD2)을 출력하지 않도록 제어한다. 이로 인해, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)의 제1 VDD 전압(VDD1)을 다이오드 회로(130)를 통해 제2 VDD 전압 라인(VDDL2)을 통해 그라운드로 방전시킬 수 있다. 또한, 본 발명의 실시예는 제1 VDD 전압 라인(VDDL1)의 제1 VDD 전압(VDD1)이 임계 전압 레벨 이하로 낮아지므로, 전원 관리부(140)가 단락을 감지할 수 있으므로, 제1 및 제2 VDD 전압들(VDD1, VDD2)이 소스 드라이브 IC(21)들에 공급되지 않도록 제어할 수 있다. 제1 VDD 전압(VDD1)은 다이오드 회로(130)의 복수의 다이오드(Dio)들로 인해 제2 VDD 전압(VDD2)과 "p×Vth"만큼 차이가 날 수 있다. 결국, 본 발명의 실시예는 제2 VDD 전압 라인(VDDL2)이 그라운드에 단락되는 경우, 제2 VDD 전압(VDD2)을 그라운드 전압 레벨로 공급하고, 제1 VDD 전압(VDD1)을 그라운드 전압과 유사한 레벨로 공급하므로, 표시패널(10)이 비정상적인 영상을 표시하는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 게이트 구동부
20: 데이터 구동부 21: 소스 드라이브 IC
30: 타이밍 콘트롤러 40: 전원 공급부
41: 제1 구동전압 생성부 50: 감마기준전압 공급부
60: 소스 연성필름 70: 소스 인쇄회로보드
80: 제어 인쇄회로보드 90: 연성회로기판
110: 제1 VDD 전압 생성부 120: 제2 VDD 전압 생성부
130: 다이오드 회로 140: 전원 관리부
141: HVDD 전압 생성부 142: 단락 검출부
143: 전압 출력 제어부 121: 쉬프트 레지스터
122: 래치부 123: 디지털 아날로그 변환부
124: 출력 버퍼 125: 분압 회로

Claims (10)

  1. 전원이 입력되는 경우, 제1 VDD 전압을 생성하여 제1 VDD 전압 라인에 출력하는 제1 VDD 전압 생성부;
    상기 전원이 입력되는 경우, 제2 VDD 전압을 생성하여 제2 VDD 전압 라인에 출력하는 제2 VDD 전압 생성부;
    상기 제1 VDD 전압 라인과 상기 제2 VDD 전압 라인 사이에 배치되며, 적어도 하나 이상의 다이오드를 포함하는 다이오드 회로; 및
    상기 제1 VDD 전압 생성부로부터 인가되는 상기 제1 VDD 전압을 이용하여 HVDD 전압을 생성하여 HVDD 전압 라인에 출력하는 HVDD 전압 생성부를 포함하는 전원 제어부를 구비하는 전원 공급부.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 다이오드의 애노드 전극은 상기 제1 VDD 전압 라인에 연결되고, 캐소드 전극은 상기 제2 VDD 전압 라인에 연결되는 것을 특징으로 하는 전원 공급부.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 다이오드는 일반 다이오드, 쇼트키 다이오드 또는 이들의 조합으로 구성된 것을 특징으로 하는 전원 공급부.
  4. 제 1 항에 있어서,
    상기 전원 제어부는,
    상기 제1 VDD 전압 라인의 상기 제1 VDD 전압이 임계 전압 레벨 이하로 낮아지는 경우, 제1 로직 레벨 전압의 단락 검출 신호를 출력하는 단락 검출부를 더 포함하는 것을 특징으로 하는 전원 공급부.
  5. 제 4 항에 있어서,
    상기 전원 제어부는,
    상기 제1 로직 레벨 전압의 단락 검출 신호가 입력되는 경우, 제1 및 제2 VDD 전압 생성부들이 전압을 출력하지 않도록 전압 출력 제어신호를 출력하는 전압 출력 제어부를 더 포함하는 전원 공급부.
  6. 데이터 라인들, 게이트 라인들, 및 상기 데이터 라인들과 상기 게이트 라인들에 접속된 화소들을 포함하는 표시패널;
    디지털 비디오 데이터를 데이터전압들로 변환하여 상기 데이터 라인들에 공급하는 복수의 소스 드라이브 IC들;
    상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부; 및
    상기 복수의 소스 드라이브 IC들 중 일부에 제1 VDD 전압과 HVDD 전압을 공급하고, 나머지 소스 드라이브 IC들에 제2 VDD 전압과 상기 HVDD 전압을 공급하는 전원 공급부를 구비하고,
    상기 전원 공급부는,
    전원이 입력되는 경우, 제1 VDD 전압을 생성하여 제1 VDD 전압 라인에 출력하는 제1 VDD 전압 생성부;
    상기 전원이 입력되는 경우, 제2 VDD 전압을 생성하여 제2 VDD 전압 라인에 출력하는 제2 VDD 전압 생성부;
    적어도 하나 이상의 다이오드를 포함하며, 상기 제1 VDD 전압 라인으로부터 상기 제2 VDD 전압 라인으로 전류가 흐르는 다이오드 회로; 및
    상기 제1 VDD 전압 생성부로부터 인가되는 상기 제1 VDD 전압을 이용하여 HVDD 전압을 생성하여 HVDD 전압 라인에 출력하는 HVDD 전압 생성부를 포함하는 전원 제어부를 포함하는 것을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서,
    상기 복수의 소스 드라이브 IC들 중 일부는 상기 제1 VDD 전압 라인에 연결되고, 상기 나머지 소스 드라이브 IC들은 상기 제2 VDD 전압 라인에 연결되며, 상기 복수의 소스 드라이브 IC들 모두는 상기 HVDD 전압 라인에 연결된 것을 특징으로 하는 표시장치.
  8. 제 6 항에 있어서,
    상기 전원 공급부는,
    상기 적어도 하나의 다이오드의 애노드 전극은 상기 제1 VDD 전압 라인에 연결되고, 캐소드 전극은 상기 제2 VDD 전압 라인에 연결되는 것을 특징으로 하는 표시장치.
  9. 제 6 항에 있어서,
    상기 전원 제어부는,
    상기 제1 VDD 전압 라인의 상기 제1 VDD 전압이 임계 전압 레벨 이하로 낮아지는 경우, 제1 로직 레벨 전압의 단락 검출 신호를 출력하는 단락 검출부를 더 포함하는 것을 특징으로 하는 표시장치.
  10. 제 9 항에 있어서,
    상기 전원 제어부는,
    상기 제1 로직 레벨 전압의 단락 검출 신호가 입력되는 경우, 제1 및 제2 VDD 전압 생성부들이 전압을 출력하지 않도록 전압 출력 제어신호를 출력하는 전압 출력 제어부를 더 포함하는 표시장치.
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