KR102140250B1 - 출력 버퍼, 이를 포함하는 소스 드라이버 및 디스플레이 장치 - Google Patents

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Abstract

실시 예는 입력 신호를 증폭하고. 증폭한 결과에 따라 제1 내지 제4 증폭 신호들을 출력하는 제1 증폭부, 제1 드레인, 상기 제1 증폭 신호가 제공되는 제1 게이트, 제1 소스를 포함하는 제1 트랜지스터, 상기 제1 드레인과 접속되는 제2 드레인, 상기 제2 증폭 신호가 제공되는 제2 게이트, 및 제2 소스를 포함하는 제2 트랜지스터, 제3 드레인, 상기 제3 증폭 신호가 제공되는 제3 게이트, 상기 제2 소스와 접속되는 제3 소스를 포함하는 제3 트랜지스터, 상기 제3 드레인과 접속되는 제4 드레인, 상기 제4 증폭 신호가 제공되는 제4 게이트, 및 제4 소스를 포함하는 제4 트랜지스터, 상기 제1 드레인과 상기 제2 드레인이 접속하는 제1 노드, 상기 제3 드레인과 상기 제4 드레인이 접속하는 제2 노드, 상기 제1 및 제2 노드들과 연결되는 출력 노드, 및 제어 신호에 응답하여 상기 제1 내지 제4 게이트들에 선택적으로 제어 전압을 제공하는 제1 제어부를 포함한다.

Description

출력 버퍼, 이를 포함하는 소스 드라이버 및 디스플레이 장치{OUTPUT BUFFER, SOURCE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 출력 버퍼와, 이를 포함하는 소스 드라이버 및 디스플레이 장치에 관한 것이다.
소스 드라이버는 액정 패널의 소스 라인을 구동하며, 데이터를 저장하는 래치, 저장된 데이터의 전압 레벨을 변환하는 레벨 쉬프터, 전압 레벨이 변환된 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기, 및 아날로그 신호를 증폭하여 소스 라인으로 출력하는 출력 버퍼들을 포함할 수 있다.
액정 패널을 구동시킬 때 픽셀의 액정에 한쪽 방향으로만 전압이 인가되면 액정의 열화가 촉진되므로 액정에 인가되는 화상 데이터 전압을 주기적으로 반대 극성으로 인가해 주는 인버전(inversion)을 사용한다.
이러한 인버전 방식에는 프레임 인버전, 라인 인버전, 및 도트 인버전이 있다. 프레임 인버전은 매 프레임마다 액정 패널의 모든 픽셀의 전압 극성을 한꺼번에 바꾸는 방식이고, 라인 인버전은 한 주사선에 연결된 라인마다 교대로 인버전시키는 방식이고, 도트 인버전은 각 픽셀 별로 인버전시키는 방식이다.
인버전 방식에 따른 주기마다 소스 드라이버의 출력 버퍼들은 반대 극성을 갖는 출력 신호들을 출력하는 동작을 수행할 수 있다. 이러한 출력 버퍼들의 동작을 제어하는 신호를 반전 극성 신호(POL)이라 한다. 반대 극성을 갖는 출력 신호들을 출력하기 위하여 소스 드라이버의 출력 버퍼는 반전 극성 신호에 응답하여 스위칭되는 스위치들로 이루어지는 멀티플렉서를 포함할 수 있다.
출력 버퍼들은 액정 패널의 해상도에 의해 정해지는 라인 시간 내에 출력 전압을 타겟 전압에 도달시키기 위해서는 멀티플렉서의 스위치들에 큰 전류를 제공해야 하는데, 스위치들에 큰 전류가 제공되면 스위치의 저항에 의하여 높은 열이 발생할 수 있고, 출력 버퍼의 출력 전압이 천이(transition)이 될 때, 출력 전압의 슬루(slew)가 느려질 수 있다.
실시 예는 출력 신호의 지연 및 발열을 감소시킬 수 있는 출력 버퍼, 이를 포함하는 소스 드라이버, 및 디스플레이 장치를 제공한다.
실시 예에 따른 출력 버퍼는 입력 신호를 증폭하고. 증폭한 결과에 따라 제1 내지 제4 증폭 신호들을 출력하는 제1 증폭부; 제1 드레인, 상기 제1 증폭 신호가 제공되는 제1 게이트, 제1 소스를 포함하는 제1 트랜지스터; 상기 제1 드레인과 접속되는 제2 드레인, 상기 제2 증폭 신호가 제공되는 제2 게이트, 및 제2 소스를 포함하는 제2 트랜지스터; 제3 드레인, 상기 제3 증폭 신호가 제공되는 제3 게이트, 상기 제2 소스와 접속되는 제3 소스를 포함하는 제3 트랜지스터; 상기 제3 드레인과 접속되는 제4 드레인, 상기 제4 증폭 신호가 제공되는 제4 게이트, 및 제4 소스를 포함하는 제4 트랜지스터; 상기 제1 드레인과 상기 제2 드레인이 접속하는 제1 노드; 상기 제3 드레인과 상기 제4 드레인이 접속하는 제2 노드; 상기 제1 및 제2 노드들과 연결되는 출력 노드; 및 제어 신호에 응답하여 상기 제1 내지 제4 게이트들에 선택적으로 제어 전압을 제공하는 제1 제어부를 포함한다.
상기 제4 소스에는 제1 전원 전압이 제공되고, 상기 제2 소스와 상기 제3 소스에는 상기 제1 전원 전압보다 큰 제2 전원 전압이 제공되고, 상기 제1 소스에는 상기 제2 전원 전압보다 큰 제3 전원 전압이 제공될 수 있다.
상기 제1 및 제3 트랜지스터들은 제1 도전형의 트랜지스터이고, 상기 제2 및 제4 트랜지스터들은 제2 도전형의 트랜지스터이고, 상기 제1 도전형과 상기 제2 도전형은 서로 반대의 도전형일 수 있다.
상기 제1 제어부는 상기 제1 및 제2 게이트들에 제어 전압을 제공할 때, 상기 제3 및 제4 게이트들에는 제어 전압의 제공을 차단할 수 있다.
상기 제어 전압은 제1 전원 전압, 및 상기 제1 전원 전압보다 큰 제3 전원 전압을 포함하며, 상기 제1 제어부는 상기 제1 및 제2 게이트들 중 어느 하나, 또는 상기 제3 및 제4 게이트들 중 어느 하나에는 상기 제1 및 제3 전원 전압들 중 어느 하나를 제공하고, 나머지 다른 하나에는 상기 제1 및 제3 전원 전압들 중 나머지 다른 하나를 제공할 수 있다.
상기 출력 버퍼는 상기 제어 신호에 응답하여 상기 증폭 신호들을 상기 제1 내지 제4 게이트들에 제공하거나, 또는 제공되는 것을 차단하는 스위칭부를 더 포함할 수 있다.
상기 제1 증폭부는 상기 제어 신호에 응답하여 상기 증폭 신호들을 상기 제1 내지 제4 게이트들에 제공하거나 또는 제공되는 것을 차단할 수 있다.
상기 제어 신호에 기초하여, 상기 제2 트랜지스터의 바디 또는 벌크에 제1 누설 차단 제어 전압을 제공하고, 상기 제3 트랜지스터의 바디 또는 벌크에 제2 누설 차단 제어 전압을 제공하는 제2 제어부를 더 포함할 수 있다.
상기 제1 누설 차단 제어 전압은 상기 제3 전원 전압보다 크고, 상기 제2 누설 차단 제어 전압은 상기 제1 전원 전압보다 작을 수 있다.
상기 제1 누설 차단 제어 전압은 상기 제1 전원 전압 및 상기 제2 전원 전압 중 어느 하나이고, 상기 제2 누설 차단 제어 전압은 상기 제2 전원 전압 및 상기 제3 전원 전압 중 어느 하나일 수 있다.
상기 제2 트랜지스터의 바디 또는 벌크에 상기 제1 전원 전압보다 작은 제1 누설 차단 제어 전압이 제공되고, 상기 제3 트랜지스터의 바디 또는 벌크에 상기 제3 전원 전압보다 큰 제2 누설 차단 제어 전압이 제공될 수 있다.
상기 제1 증폭부는 레일 투 레일(rail to rail) 증폭기일 수 있다.
실시 예에 따른 소스 드라이버는 데이터를 저장하는 래치부; 상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부; 상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및 상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며, 상기 출력 버퍼는 상술한 실시 예일 수 있다.
실시 예에 따른 디스플레이 장치는 행을 이루는 게이트 라인들과, 열을 이루는 소스 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 소스 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널; 상기 소스 라인들을 구동하는 복수의 소스 드라이버들; 및 상기 복수의 소스 드라이버들 각각에 제어 신호를 제공하는 타이밍 컨트롤러를 포함하며, 상기 복수의 소스 드라이버들 각각은 실시 예일 수 있다.
실시 예는 출력 신호의 지연 및 발열을 감소시킬 수 있다.
도 1은 실시 예에 따른 소스 드라이버의 개략적인 블록도를 나타낸다.
도 2는 도 1에 도시된 출력부의 일 실시 예를 나타낸다.
도 3은 도 2에 도시된 제1 출력 버퍼의 일 실시 예를 나타낸다.
도 4a는 제1 제어부에 의하여 턴 오프되는 제3 및 제4 트랜지스터들과 출력 노드 사이에 형성되는 기생 다이오드를 통하여 흐르는 누설 전류를 나타낸다.
도 4b는 제1 제어부에 의하여 턴 오프되는 제1 및 제2 트랜지스터들과 출력 노드 사이에 형성되는 기생 다이오드를 통하여 흐르는 누설 전류를 나타낸다.
도 5는 도 3에 도시된 출력 버퍼의 일 실시 예를 나타낸다.
도 6은 도 3에 도시된 출력 버퍼의 다른 실시 예를 나타낸다.
도 7은 도 3에 도시된 출력 버퍼의 또 다른 실시 예를 나타낸다.
도 8은 3에 도시된 출력 버퍼의 또 다른 실시 예를 나타낸다.
도 9는 실시 예에 따른 출력 버퍼의 발열을 나타낸다.
도 10은 실시 예에 따른 출력 버퍼의 출력 신호의 파형을 나타낸다.
도 11은 실시 예에 따른 소스 드라이버를 포함하는 디스플레이 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 소스 드라이버(100)의 개략적인 블록도를 나타낸다.
도 1을 참조하면, 소스 드라이버(100)는 쉬프트 레지스터(shift register, 110), 제1 래치부(120), 제2 래치부(130), 레벨 쉬프터부(140), 디지털-아날로그 변환부(150), 및 출력부(160)를 포함한다.
쉬프트 레지스터(110)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치(120)에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(110)는 타이밍 컨트롤러(205, 도 12 참조)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 래치부(120)는 쉬프트 레지스터(110)에 의하여 발생하는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(205, 도 12 참조)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)를 저장한다.
제1 래치부(120)는 복수의 제1 래치들(미도시)을 포함할 수 있으며, 복수의 제1 래치들은 데이터(D1 ~ Dn, n>1인 자연수)를 저장할 수 있다.
예컨대, 타이밍 컨트롤러(205)로부터 수신되는 데이터는 R(Red), G(Green), 및 B(Blue) 데이터일 수 있으며, 제1 래치부(120)의 제1 래치들은 R, G, B 데이터를 저장할 수 있다.
즉 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여 타이밍 컨트롤러(205)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)는 제1 래치부(120)에 포함된 제1 래치들에 순차적으로 저장될 수 있다.
제2 래치부(130)는 타이밍 컨트롤러(205)로부터 제공되는 제어 신호에 응답하여 제1 래치부(120)로부터 출력되는 데이터를 저장한다.
예컨대, 제2 래치부(130)는 제1 래치부(120)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스 플레이 패널(201, 도 11 참조)의 한 개의 수평 라인(204, 도 11 참조)에 대응하는 데이터를 제1 래치부(130)의 제1 래치들에 모두 저장 완료되는데 필요한 기간일 수 있다.
예컨대, 수평 라인 기간은 제1 시점과 제2 시점 사이의 기간일 수 있다.
제1 시점은 수평 라인 신호에 응답하여 제1 래치부(120)에 저장된 데이터가 제2 래치부(130)로 전달되고, 제2 래치부(130)에 전달된 데이터가 레벨 쉬프터부(140), 디지털-아날로그 변환부(150)에 의하여 제1 아날로그 신호를 출력하는 시점일 수 있다. 또한 제2 시점은 다음 주기의 수평 라인 신호에 응답하여 제1 래치부(120)에 저장된 데이터가 제2 래치부(130)로 전달되고, 제2 래치부(130)에 전달된 데이터가 레벨 쉬프터부(140), 디지털-아날로그 변환부(150)에 의하여 제2 아날로그 신호를 출력하는 시점일 수 있다.
또는 예컨대, 수평 라인 기간은 수평 라인 신호의 한 주기를 의미할 수도 있다.
제2 래치부(130)는 복수의 제2 래치들을 포함할 수 있으며, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
레벨 쉬프터부(140)는 제2 래치부(130)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(140)는 제2 래치부(130)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(140)의 구동 전압(VDD2)은 제1 래치부(120) 및 제2 래치부(130)의 구동 전압(VDD1)보다 클 수 있다.
예컨대, 레벨 쉬프터부(140)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(150)는 레벨 쉬프터(140)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다.
예컨대, 전원 공급부(미도시)에 의하여 발생하는 계조 전압들을 공급받아 레벨 쉬프터부(140)의 출력을 아날로그 신호로 변환할 수 있다.
예컨대, 전원 공급부(미도시)는 공급 전압원(VDD2)과 기저 전압원(GND) 사이에 직렬로 접속되는 다수의 저항들로 구현될 수 있고, 다수 단계, 예컨대, 256 단계로 나누어지는 계조 전압들을 발생할 수 있다.
출력부(160)는 디지털-아날로그 변환부(150)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
출력부(160)는 복수의 증폭기들 또는 복수의 버퍼들을 포함할 수 있다.
도 2는 도 1에 도시된 출력부(160)의 일 실시 예를 나타낸다.
도 2를 참조하면, 출력부(160)는 복수의 출력 버퍼들(160-1 내지 160-n, n>1인 자연수)을 포함할 수 있다.
제1 내지 제n 출력 버퍼들(160-1 내지 160-n, n>1인 자연수) 각각은 복수의 디지털-아날로그 변환기들 중 대응하는 어느 하나로부터 출력하는 아날로그 신호(DA1 내지 DAn, n>1인 자연수)를 증폭 또는 버퍼링할 수 있다.
도 3은 도 2에 도시된 제1 출력 버퍼(160-1)의 일 실시 예를 나타낸다. 나머지 출력 버퍼들(160-2 내지 160-n) 각각의 구성은 도 3에 도시된 제1 출력 버퍼(160-1)의 구성과 동일할 수 있다.
도 3을 참조하면, 출력 버퍼(160-1)는 제1 증폭부(310), 스위칭부(320), 제1 제어부(330), 제2 증폭부(320), 및 제2 제어부(350)를 포함할 수 있다.
제1 증폭부(310)는 입력 신호(VI)를 증폭하고, 증폭된 결과에 따라 서로 파형을 갖는 제1 내지 제4 증폭 신호들(VR1 내지 VR4)을 출력할 수 있다.
예컨대, 제1 증폭부(310)는 레일 투 레일(rail to rail) 증폭기로 구현될 수 있다. 출력 버퍼(160-1)의 출력 노드(OUT)의 출력 신호(Vout)는 제1 증폭부(310)의 입력으로 피드백될 수 있다.
예컨대, 제1 증폭부(310)는 입력 신호(VI)가 입력되는 제1 입력 단자(+), 출력 노드(OUT)의 출력 신호(Vout)가 입력되는 제2 입력 단자(-), 및 제1 내지 제4 증폭 신호들(VR1 내지 VR4)을 출력하는 출력 단자들을 포함할 수 있다.
제1 증폭 신호(VR1)는 제1 전압(Vss)과 제2 전압(HVDD) 사이를 스윙(swing)하는 신호일 수 있다.
제2 증폭 신호(VR2)는 제1 증폭 신호(VR1)가 반전된 신호일 수 있다.
제3 증폭 신호(VR3)는 제2 전압(HVDD)과 제3 전압(VDD) 사이를 스윙(swing)하는 신호일 수 있다.
제4 증폭 신호(VR4)는 제3 증폭 신호(VR3)가 반전된 신호일 수 있다.
스위칭부(320)는 제어 신호(POL)에 응답하여, 제1 증폭부(310)의 증폭 신호들(VR1 내지 VR4)을 제2 증폭기(340)의 입력으로 제공하거나, 제공되는 것을 차단한다.
스위칭부(320)는 제어 신호(POL)에 응답하여 증폭 신호들(VR1 내지 VR4)을 제1 내지 제4 게이트들(G1 내지 G4)에 제공하거나, 또는 제공되는 것을 차단할 수 있다.
예컨대, 스위칭부(320)는 제1 증폭부(310)의 출력단과 제2 증폭부(340)의 입력단 사이에 위치할 수 있으며, 제어 신호(POL)에 응답하여 제1 증폭부(310)의 출력단과 제2 증폭부(340)의 입력단을 전기적으로 연결하거나 또는 전기적으로 분리할 수 있다. 여기서 제어 신호(POL)는 인버전을 위한 반전 극성 신호일 수 있다.
제2 증폭부(340)는 제1 내지 제4 증폭 신호들(VR1 내지 VR4)을 증폭하고, 증폭된 결과에 따른 신호를 출력한다.
제2 증폭부(340)는 제1 내지 제4 트랜지스터들(M1 내지 M4)을 포함할 수 있다. 제1 및 제3 트랜지스터들(M1,M3)은 제1 도전형의 트랜지스터일 수 있고, 제2 및 제4 트랜지스터들(M2,M4)은 제2 도전형의 트랜지스터일 수 있고, 제1 도전형과 상기 제2 도전형은 서로 반대의 도전형일 수 있다.
제1 트랜지스터(M1)는 제1 드레인(D1), 제1 게이트(G1), 제3 전원 전압(VDD)과 접속되는 제1 소스(S1)를 포함할 수 있다.
제2 트랜지스터(M2)는 제1 드레인(D1)과 접속되는 제2 드레인(D2), 제2 게이트(G2), 및 제2 소스(S2)를 포함할 수 있다.
제1 및 제2 드레인들(D1,D2)이 서로 접속되는 제1 노드(N1)는 출력 노드(OUT)에 접속될 수 있다.
제3 트랜지스터(M3)는 제3 드레인(D3), 제3 게이트(G3), 제2 소스(S2)와 접속되는 제3 소스(S3)를 포함할 수 있다. 제2 및 제3 소스들은 제2 전원 전압(HVDD)에 공통 접속될 수 있다.
제4 트래지스터(M4)는 제3 드레인(D3)과 접속되는 제4 드레인(D4), 제4 게이트(G4), 및 제1 전원 전압(VSS)과 접속되는 제4 소스(S4)를 포함할 수 있다.
제3 및 제4 드레인들(D3,D4)이 서로 접속하는 제2 노드(N2)는 출력 노드(OUT)에 접속될 수 있다.
예컨대, 제1 전원 전압(VSS)은 접지 또는 그라운드 전원일 있고, 제2 전원 전압(HVDD)은 제1 전원 전압(VSS)보다 클 수 있고, 제3 전원 전압(VDD)은 제2 전원 전압(HVDD)보다 클 수 있다(VSS<HVDD<VDD).
스위칭부(320)에 의하여 제1 증폭 신호들(VR1 내지 VR4) 각각은 제1 내지 제4 게이트들(G1 내지 G4) 중 대응하는 어느 하나에 제공될 수 있다.
예컨대, 제1 및 제3 트랜지스터들(M1,M3)은 제1 도전형 트랜지스터, 예컨대, PMOS 트랜지스터일 수 있고, 제2 및 제4 트랜지스터들(M2,M4)는 제2 도전형 트랜지스터, 예컨대, NMOS 트랜지스터일 수 있다.
제1 제어부(330)는 제어 신호(POL)에 응답하여, 제1 내지 제4 트랜지스터들(M1 내지 M4)의 제1 내지 제4 게이트들(G1 내지 G4)에 제어 전압(V1,V2,V3)을 선택적으로 제공할 수 있다.
제1 제어부(330)는 제1 및 제2 게이트들(G1,G2)에 제어 전압을 제공할 때, 제3 및 제4 게이트들(G3,G4)에는 제어 전압의 제공을 차단할 수 있다. 반면에, 제1 제어부(330)는 제3 및 제4 게이트들(G3,G4)에 제어 전압을 제공할 때, 제1 및 제2 게이트들(G1,G2)에는 제어 전압의 제공을 차단할 수 있다.
제1 제어부(330)는 제1 및 제2 게이트들(G1,G2) 중 어느 하나, 또는 제3 및 제4 게이트들(G3,G4) 중 어느 하나에는 제1 및 제3 전원 전압들(VSS,VDD) 중 어느 하나를 제공할 수 있고, 나머지 다른 하나에는 제1 및 제3 전원 전압들(VSS,VDD) 중 나머지 다른 하나를 제공할 수 있다.
예컨대, 제어 신호(POL)가 제1 레벨(예컨대, high level)일 때, 제1 제어부(330)는 제3 및 제4 트랜지스터들(M3, M4)이 턴 오프되도록 제3 트랜지스터(M3)의 제3 게이트(G3)에는 제3 제어 전압(V3)을 제공하고, 제4 트랜지스터(M4)의 제4 게이트(G4)에는 제1 제어 전압(V1)을 제공할 수 있다.
예컨대, PMOS 트랜지스터(M3)와 NMOS 트랜지스터(M4)를 턴 오프하기 위하여, 제3 제어 전압(V3)은 하이 레벨(high level) 전압일 수 있고, 제1 제어 전압(V1)은 로우 레벨 전압일 수 있다.
제어 신호(POL)가 제1 레벨(예컨대, high level)일 때는, 제3 및 제4 증폭 신호들(VR3,VR4)에 관계없이, 제3 및 제4 게이트(G3,G4)에 제공되는 제어 전압(V3, V1)에 의하여 제3 및 제4 트랜지스터들(M3,M4)은 턴 오프될 수 있고, 제2 노드(N2)의 출력 신호는 출력 노드(OUT)에 영향을 주지 않으며, 제1 노드(N1)로부터 출력되는 신호가 출력 신호(Vout)가 될 수 있다.
이때 제1 및 제2 증폭 신호들(VR1,VR2)에 기초하여, 제1 및 제2 트랜지스터들(M1,M2)은 턴 온 또는 턴 오프될 수 있다, 예컨대, 제1 및 제2 증폭 신호들(VR1,VR2)에 기초하여, 제1 및 제2 트랜지스터들 중 어느 하나는 턴 온될 수 있고, 나머지 다른 하나는 턴 오프될 수 있으며, 출력 신호(Vout)는 제3 전원 전압(VDD)과 제2 전원 전압(HVDD) 사이를 스윙할 수 있다.
반면에, 예컨대, 제어 신호(POL)가 제2 레벨(예컨대, low level)일 때, 제1 제어부(330)는 제1 및 제2 트랜지스터들(M1, M2)이 턴 오프되도록 제1 트랜지스터(M1)의 제1 게이트(G1)에는 제3 제어 전압(V3)을 제공하고, 제2 트랜지스터(M2)의 제2 게이트(G2)에는 제1 제어 전압(V1)을 제공할 수 있다.
제어 신호(POL)가 제2 레벨일 때는, 제1 및 제2 증폭 신호들(VR1,VR2)에 관계없이, 제1 및 제2 게이트(G1,G2)에 제공되는 제어 전압(V3, V1)에 의하여 제1 및 제2 트랜지스터들(M1,M2)은 턴 오프될 수 있고, 제1 노드(N1)의 출력 신호는 출력 노드(OUT)에 영향을 주지 않으며, 제2 노드(N2)로부터 출력되는 신호가 출력 신호(Vout)가 될 수 있다.
이때 제3 및 제4 증폭 신호들(VR3,VR4)에 기초하여, 제3 및 제4 트랜지스터들(M3,M4)은 턴 온 또는 턴 오프될 수 있다, 예컨대, 제3 및 제4 증폭 신호들(VR3,VR4)에 기초하여, 제3 및 제4 트랜지스터들(M3,M4) 중 어느 하나는 턴 온될 수 있고, 나머지 다른 하나는 턴 오프될 수 있으며, 출력 신호(Vout)는 제1 전원 전압(VSS)과 제2 전원 전압(HVDD) 사이를 스윙할 수 있다.
제1 제어부(330)는 제어 신호(POL)에 응답하여, 제1 내지 제4 트랜지스터들(M1 내지 M4) 중 동작시킬 트랜지스터들을 선택하는 선택기의 역할을 할 수 있다.
제1 제어부(330)에 의하여 턴 오프되는 트랜지스터들(M2, M3)의 바디(body), 또는 벌크 전압이 제2 전원 전압(HVDD)이기 때문에, 출력 노드(OUT)와 제1 제어부(300)에 의하여 턴 오프되는 트랜지스터들 사이에 형성되는 기생 다이오드를 통하여 큰 누설 전류가 흐를 수 있다.
도 4a는 제1 제어부(330)에 의하여 턴 오프되는 제3 및 제4 트랜지스터들(M3,M4)과 출력 노드(OUT) 사이에 형성되는 기생 다이오드(401)를 통하여 흐르는 누설 전류(LC1)를 나타낸다.
도 4a를 참조하면, 제어 신호(POL)가 제1 레벨(예컨대, high level)이고, 제1 제어부(330)에 의하여 제3 및 제4 트랜지스터들(M3,M4)이 턴 오프될 경우, 제3 트랜지스터(M3)에 흐르는 누설 전류(LC1)를 살펴본다. 예컨대, 제1 전원 전압(VSS)은 0[V]일 수 있고, 제2 전원 전압(HVDD)은 9[V]일 수 있고, 제3 전원 전압(VDD) 18[V]일 수 있다.
제1 및 제2 증폭 신호들(VR1,VR2)에 기초하여, 제1 트랜지스터(M1)가 턴 온되고, 제2 트랜지스터(M2)는 턴 오프될 때, 제1 노드(N1)의 출력, 즉 출력 신호(Vout)는 제3 전원 전압(VDD=18[V])으로 상승할 수 있다.
출력 신호(Vout)가 제3 전원 전압(VDD=18[V])이 되고, 제3 트랜지스터(M3)의 바디(body), 또는 벌크 전압이 제2 전원 전압(HVDD=9[V])이 될 수 있기 때문에 출력 노드(OUT)에서 제3 트랜지스터(M3)의 바디 또는 벌크(bulk) 간의 기생 다이오드(401)에 순방향 바이어스 전압이 걸리게 될 수 있다.
그리고 순방향 바이어스 전압에 의하여 출력 노드(OUT)로부터 제3 트랜지스터(M3)로 누설 전류(LC1)가 흐를 수 있고, 이러한 누설 전류에 의하여 출력 노드(OUT)의 전압(Vout)이 제2 전원 전압(HVDD) 및 기생 다이오드(401)의 문턱 전압(약 0.7[V])을 합한 값으로 하강할 수 있다(Vout -> HVDD(9[V]) + 0.7[V]).
도 4b는 제1 제어부(330)에 의하여 턴 오프되는 제1 및 제2 트랜지스터들(M1,M2)과 출력 노드(OUT) 사이에 형성되는 기생 다이오드(402)를 통하여 흐르는 누설 전류(LC2)를 나타낸다.
도 4b를 참조하면, 제어 신호(POL)가 제2 레벨(예컨대, low level)이고, 제1 제어부(330)에 의하여 제1 및 제2 트랜지스터들(M1,M2)이 턴 오프될 경우, 제1 트랜지스터(M1)에 흐르는 누설 전류(LC2)를 살펴본다.
제3 및 제4 증폭 신호들(VR3,VR4)에 기초하여, 제3 트랜지스터(M3)가 턴 오프되고, 제4 트랜지스터(M4)는 턴 온될 때, 제2 노드(N2)의 출력, 즉 출력 신호(Vout)는 제1 전원 전압(VSS=0[V])으로 하강할 수 있다.
출력 신호(Vout)가 제1 전원 전압(VSS=0[V])이 되고, 제2 트랜지스터(M2)의 바디(body), 또는 벌크 전압이 제2 전원 전압(HVDD=9[V])이 될 수 있기 때문에 제2 트랜지스터(M2)의 바디 또는 벌크(bulk)와 출력 노드(OUT) 간의 기생 다이오드(402)에 순방향 바이어스 전압이 걸릴 수 있다.
그리고 순방향 바이어스 전압에 의하여 제2 트랜지스터(M2)로부터 출력 노드(OUT)로 누설 전류(LC2)가 흐를 수 있고, 이러한 누설 전류(LC2)에 의하여 출력 노드(OUT)의 전압(Vout)이 제2 전원 전압(HVDD)에서 기생 다이오드(402)의 문턱 전압(약 0.7[V])을 뺀 값으로 상승할 수 있다(Vout -> HVDD(9[V]) - 0.7[V]).
제2 제어부(350)는 제어 신호(POL)에 기초하여, 제2 트랜지스터(M2)의 바디 또는 벌크(101), 및 제3 트랜지스터(M3)의 바디 또는 벌크(102)에 누설 차단 제어 전압들(V11,V12)을 제공하여, 출력 노드(OUT)와 제2 트랜지스터(M2) 사이, 및 출력 노드(OUT)와 제3 트랜지스터(M3) 사이에 누설 전류가 흐르는 것을 방지하고, 누설 전류로 인한 출력 전압(Vout)의 변동을 방지할 수 있다.
먼저 도 4a의 경우에 제2 제어부(350)의 동작을 설명한다.
제2 제어부(350)는 제3 트랜지스터(M3)의 바디 또는 벌크(102)에 제1 누설 차단 제어 전압(V11)을 제공할 수 있으며, 제1 누설 차단 제어 전압(V11)은 제3 전원 전압(VDD)보다 클 수 있다. 예컨대, 제1 누설 차단 제어 전압(V11)은 제3 전원 전압(VDD)에서 기생 다이오드(401)의 문턱 전압(약 0.7[V])를 뺀 값보다 크거나 같을 수 있다(V11≥ VDD - 약 0.7[V]).
제1 누설 차단 제어 전압(V11)에 의하여 기생 다이오드(401)에는 역방향 바이어스가 인가되기 때문에, 누설 전류 발생이 차단될 수 있다.
다음으로 도 4b의 경우에 제2 제어부(350)의 동작을 설명한다.
제2 제어부(350)는 제2 트랜지스터(M2)의 바디 또는 벌크(102)에 제2 누설 차단 제어 전압(V12)을 제공할 수 있으며, 제2 누설 차단 제어 전압(V12)은 제2 전원 전압(HVDD)보다 작을 수 있다. 예컨대, 제2 누설 차단 제어 전압(V12)은 제2 전원 전압(HVDD)에서 기생 다이오드(401)의 문턱 전압(약 0.7[V])을 더한 값보다 작거나 같을 수 있다(V12≤ HVDD + 약 0.7[V]).
도 5는 도 3에 도시된 출력 버퍼의 일 실시 예를 나타낸다. 도 3과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 5를 참조하면, 스위칭부(320)는 제1 증폭부(310)의 출력단들과 제1 내지 제4 트랜지스터들(M1 내지 M4)의 제1 내지 제4 게이트들 사이에 위치하는 복수의 스위치들(sw5 내지 sw8)을 포함할 수 있다.
예컨대, 스위치들(sw5 내지 sw8) 각각은 제1 증폭부(310)의 출력단들 중 대응하는 어느 하나와 제1 내지 제4 트랜지스터들(M1 내지 M4)의 제1 내지 제4 게이트들 중 대응하는 어느 하나 사이에 위치할 수 있으며, 제어 신호(POL)에 응답하여 스위칭될 수 있다.
예컨대, 제어 신호(POL)에 기초하여, 스위치들(sw5,sw6)가 턴 온될 때, 스위치들(sw7,sw8)은 턴 오프될 수 있고, 반면에 스위치들(sw7,sw8)가 턴 온될 때, 스위치들(sw5,sw6)은 턴 오프될 수 있다.
예컨대, 제어 신호(POL)가 제1 레벨(하이 레벨)일 때, 스위치들(sw5,sw6)은 턴 온될 수 있고, 스위치들(sw7,sw8)은 턴 오프될 수 있다. 이로 인하여 제1 및 제2 증폭 신호들(VR1, VR2)는 제1 및 제2 트랜지스터들(M1, M2)의 제1 및 제2 게이트들에 제공될 수 있으나, 제3 및 제4 증폭 신호들(VR3,VR4)은 제3 및 제4 트랜지스터들(M3,M4)의 게이트들로 제공이 차단될 수 있다.
반면에 예컨대, 제어 신호(POL)가 제2 레벨(로우 레벨)일 때, 스위치들(sw7,sw8)은 턴 온될 수 있고, 스위치들(sw5,sw6)은 턴 오프될 수 있다. 이로 인하여 제3 및 제4 증폭 신호들(VR3, VR4)는 제3 및 제4 트랜지스터들(M3, M4)의 제3 및 제4 게이트들에 제공될 수 있으나, 제1 및 제2 증폭 신호들(VR1,VR2)은 제1 및 제2 트랜지스터들(M1,M2)의 게이트들로 제공이 차단될 수 있다.
이와 같이, 스위칭부(320)는 제2 증폭부(340)의 일부 트랜지스터들은 선택적으로 제1 증폭부(310)의 대응하는 출력단들과 연결시킬 수 있고, 나머지 트랜지스터들은 선택적으로 제1 증폭부(310)의 대응하는 출력단들과 격리시킴으로써, 불필요한 전력 소모를 줄일 수 있다.
제1 제어부(330-1)는 제1 내지 제4 트랜지스터들(M1 내지 M4)의 게이트들을 제1 전원 전압(VSS), 또는 제3 전원 전압(VDD)과 연결하는 복수의 스위치들(sw1 내지 sw4)을 포함할 수 있다.
예컨대, 제어 신호(POL)에 기초하여, 스위치들(sw1,sw2)이 턴 온될 때, 스위치들(sw3,sw4)은 턴 오프될 수 있고, 반면에 스위치들(sw3,sw4)이 턴 온될 때, 스위치들(sw1,sw2)은 턴 오프될 수 있다.
제1 스위치(sw1)는 제어 신호(POL)에 기초하여, 제3 전원 전압(VDD)을 제1 트랜지스터(M1)의 제1 게이트에 제공하거나 또는 제공되는 것을 차단할 수 있다.
예컨대, 제1 스위치(sw1)는 제3 전원 전압(VDD)과 제1 트랜지스터(M1)의 제1 게이트 사이에 연결될 수 있고, 제어 신호(POL)에 응답하여 턴 온 또는 턴 오프될 수 있다.
제2 스위치(sw2)는 제어 신호(POL)에 기초하여, 제1 전원 전압(VSS)을 제2 트랜지스터(M2)의 제2 게이트에 제공하거나 또는 제공되는 것을 차단할 수 있다.
예컨대, 제2 스위치(sw2)는 제1 전원 전압(VSS)과 제2 트랜지스터(M2)의 제 2 게이트 사이에 연결될 수 있고, 제어 신호(POL)에 응답하여 턴 온 또는 턴 오프될 수 있다.
제어 신호(POL)에 응답하여, 제1 및 제2 스위치들(sw1,sw2) 중 어느 하나가 턴 온될 때, 나머지 다른 하나는 턴 오프될 수 있다. 예컨대, 제1 및 제2 스위치들(sw1, sw2)은 서로 다른 도전형의 트랜지스터들로 구현될 수 있다.
제3 스위치(sw3)는 제어 신호(POL)에 기초하여, 제3 전원 전압(VDD)을 제3 트랜지스터(M3)의 제3 게이트에 제공하거나 또는 제공되는 것을 차단할 수 있다.
예컨대, 제3 스위치(sw3)는 제3 전원 전압(VDD)과 제3 트랜지스터(M3)의 제 3 게이트 사이에 연결될 수 있고, 제어 신호(POL)에 응답하여 턴 온 또는 턴 오프될 수 있다.
제4 스위치(sw4)는 제어 신호(POL)에 기초하여, 제1 전원 전압(VSS)을 제4 트랜지스터(M4)의 제4 게이트에 제공하거나 또는 제공되는 것을 차단할 수 있다.
예컨대, 제4 스위치(sw4)는 제1 전원 전압(VSS)과 제4 트랜지스터(M4)의 제 4 게이트 사이에 연결될 수 있고, 제어 신호(POL)에 응답하여 턴 온 또는 턴 오프될 수 있다.
제어 신호(POL)에 응답하여, 제3 및 제4 스위치들(sw3,sw4) 중 어느 하나가 턴 온될 때, 나머지 다른 하나는 턴 오프될 수 있다. 예컨대, 제3 및 제4 스위치들(sw3, sw4)은 서로 다른 도전형의 트랜지스터들로 구현될 수 있다.
제2 제어부(350-1)는 제어 신호(POL)에 기초하여, 제2 트랜지스터(M2)의 바디 또는 벌크에 제1 누설 차단 제어 전압을 제공할 수 있고, 제3 트랜지터(M3)의 바디 또는 벌크에 제2 누설 차단 제어 전압을 제공할 수 있다.
이때 제1 누설 차단 제어 전압은 제1 전원 전압(VSS) 및 제2 전원 전압(HVDD) 중 어느 하나일 수 있고, 제2 누설 차단 제어 전압은 제2 전원 전압(HVDD) 및 제3 전원 전압(VDD) 중 어느 하나일 수 있다.
제2 제어부(350-1)는 복수의 스위치들(sw9 내지 sw12)을 포함할 수 있다.
스위치들(sw9 내지 12)은 제어 신호(POL)에 기초하여, 제2 트랜지스터(M2)의 바디 또는 벌크에 제1 전원 전압(VSS) 또는 제2 전원 전압(HVDD)을 제공할 수 있으며, 제3 트랜지스터(M3)의 바디 또는 벌크에 제2 전원 전압(HVDD) 또는 제3 전원 전압(VDD)을 제공할 수 있다.
예컨대, 스위치들(sw9,sw10)은 제어 신호(POL)에 기초하여, 제2 트랜지스터(M2)의 바디 또는 벌크에 제1 전원 전압(VSS) 또는 제2 전원 전압(HVDD)을 제공할 수 있다. 제어 신호(POL)에 기초하여 스위치(sw9)가 턴 온될 때, 스위치(sw10)는 턴 오프되고, 제어 신호(POL)에 기초하여 스위치(sw10)가 턴 온될 때, 스위치(sw9)는 턴 오프될 수 있다.
예컨대, 스위치들(sw11,sw12)은 제어 신호(POL)에 기초하여, 제3 트랜지스터(M3)의 바디 또는 벌크에 제2 전원 전압(HVDD) 또는 제3 전원 전압(VDD)을 제공할 수 있다. 제어 신호(POL)에 기초하여 스위치(sw11)가 턴 온될 때, 스위치(sw12)는 턴 오프되고, 제어 신호(POL)에 기초하여 스위치(sw12)가 턴 온될 때, 스위치(sw11)는 턴 오프될 수 있다.
예컨대, 제어 신호(POL)가 하이 레벨일 때, 제2 제어부(350-1)의 스위치들(sw11,sw12)의 턴 온 및 턴 오프 동작에 의하여 제3 트랜지스터(M3)의 바디 또는 벌크(101)에 제3 전원 전압(VDD)이 제공될 수 있고, 이로 인하여 누설 전류(LC1, 도 4a 참조)가 흐르는 것이 방지될 수 있다.
반면에, 제어 신호(POL)가 로우 레벨일 때, 제2 제어부(350-1)의 스위치들(sw9,sw10)의 턴 온 및 턴 오프 동작에 의하여 제3 트랜지스터(M2)의 바디 또는 벌크(101)에 제1 전원 전압(VSS)이 제공될 수 있고, 이로 인하여 누설 전류(LC2, 도 4b 참조)가 흐르는 것이 방지될 수 있다.
도 6은 도 3에 도시된 출력 버퍼의 다른 실시 예를 나타낸다. 도 3 및 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 6을 참조하면, 도 6에 도시된 실시 예에 따른 출력 버퍼에서는 도 5에 도시된 스위칭부(320)가 제1 증폭부(310)의 내부에 구현될 수 있다.
도 7은 도 3에 도시된 출력 버퍼의 또 다른 실시 예를 나타낸다. 도 3 및 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 7을 참조하면, 제1 제어부(330-2)는 제1 내지 제4 트랜지스터들(M1 내지 M4)의 게이트들을 제2 전원 전압(HVDD), 또는 제3 전원 전압(VDD)과 연결하는 복수의 스위치들(sw1 내지 sw4)을 포함할 수 있다.
도 5에서는 제1 내지 제4 트랜지스터들(M1 내지 M4) 중 PMOS 트랜지스터를 턴 온 또는 턴 오프시키기 위한 전압으로 제1 전원 전압(VSS)과 제3 전원 전압(VDD)이 사용되지만, 도 7에서는 제2 트랜지스터(M2)를 턴 오프시키는 전압, 및 제3 트랜지스터(M3)를 턴 온시키는 전압으로 제2 전원 전압(HVDD)를 사용하는 점이 다르다.
도 8은 3에 도시된 출력 버퍼의 또 다른 실시 예를 나타낸다. 도 3 및 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 8을 참조하면, 도 3에 도시된 제2 제어부(350)가 생략되고, 도 8에서는 제어 신호(POL)에 상관없이 또는 제어 신호(POL)와는 독립적으로 제2 트랜지스터(M2)의 바디 또는 벌크(101)에 누설 차단 제어 전압(VSS2)을 제공하고, 제3 트랜지스터(M3)의 바디 또는 벌크(102)에 누설 차단 제어 전압(VDD2)를 제공할 수 있다. 이때 제공되는 누설 차단 제어 전압(VSS2)는 도 3에서 설명한 누설 차단 제어 전압(V11)와 동일할 수 있고, 누설 차단 제어 전압(VDD2)은 도 3에서 설명한 누설 차단 제어 전압(V12)와 동일할 수 있다.
상술한 실시 예에 따른 출력 버퍼는 출력 노드와 직접 연결되는 스위치들을 포함하는 멀티플렉서가 생략된 구조이기 때문에, 이러한 멀티플렉서의 기생 저항 성분에 의해 발생하는 출력 신호의 지연 및 발열을 감소시킬 수 있다. 또한 실시 예의 출력 버퍼는 큰 면적으로 차지하는 멀티플렉서가 생략된 구조이기 때문에, 실시 예에 따른 소스 드라이버의 칩 면적을 줄일 수 있다.
도 9는 실시 예에 따른 출력 버퍼의 발열을 나타낸다.
case 1은 출력 노드(OUT)에 직접 연결되는 멀티플렉서가 생략된 구조를 갖는 실시 예에 따른 출력 버퍼의 발열을 나타내고, case 2는 출력 노드에 직접 연결되는 멀티플렉서를 구비하는 출력 버퍼의 발열을 나타낸다.
도 9를 참조하면, case1의 발열 온도는 120℃인 반면에, case2의 발열 온도는 125℃임을 알 수 있으며, case2에 비하여 case 1의 발열 온도가 5℃ 낮다.
도 10은 실시 예에 따른 출력 버퍼의 출력 신호의 파형을 나타낸다.
g1은 출력 노드(OUT)에 직접 연결되는 멀티플렉서가 생략된 구조를 갖는 실시 예에 따른 출력 버퍼의 출력 신호의 파형을 나타내고, g2는 출력 노드에 직접 연결되는 멀티플렉서를 구비하는 출력 버퍼의 출력 신호의 파형을 나타낸다. x축은 시간이고, y축의 전압일 수 있다.
도 10을 참조하면, 출력 신호의 파형이 상승 천이(예컨대, positive rising)일 때, g1의 슬루율(slew rate)은 440[ps]인 반면에, g2의 슬루율은 610[ps]이며, g1의 슬루율이 g2에 비하여 170[ps] 만큼 빠르다.
도 11은 실시 예에 따른 소스 드라이버를 포함하는 디스플레이 장치(200)를 나타낸다.
도 11을 참조하면, 디스플레이 장치(200)는 디스 플레이 패널(201), 타이밍 컨트롤러(205), 소스 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 소스 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 소스 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
타이밍 컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 소스 드라이버(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 소스 드라이버의 쉬프트 레지스터(110, 도 1 참조)에 입력되는 수평 시작 신호, 인에이블 신호(En), 및 클럭 신호(CLK), 수평 라인 신호, 프레임 신호, 반전 극성 신호(POL)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
소스 드라이버부(210)는 소스 라인들을 구동하며, 복수의 소스 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다. 소스 드라이버들(210-1 내지 210-P, P>1인 자연수) 각각은 도 1에 도시된 실시 예일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 쉬프트 레지스터 120: 제1 래치부
130: 제2 래치부 140: 레벨 쉬프터부
150: 디지털-아날로그 변환부 160: 출력부
310: 제1 증폭부 320: 스위칭부
330: 제1 제어부 340: 제2 증폭부
350: 제2 제어부.

Claims (14)

  1. 입력 신호를 증폭하고. 증폭한 결과에 따라 제1 내지 제4 증폭 신호들을 출력하는 제1 증폭부;
    제1 드레인, 상기 제1 증폭 신호가 제공되는 제1 게이트, 제1 소스를 포함하는 제1 트랜지스터;
    상기 제1 드레인과 접속되는 제2 드레인, 상기 제2 증폭 신호가 제공되는 제2 게이트, 및 제2 소스를 포함하는 제2 트랜지스터;
    제3 드레인, 상기 제3 증폭 신호가 제공되는 제3 게이트, 상기 제2 소스와 접속되는 제3 소스를 포함하는 제3 트랜지스터;
    상기 제3 드레인과 접속되는 제4 드레인, 상기 제4 증폭 신호가 제공되는 제4 게이트, 및 제4 소스를 포함하는 제4 트랜지스터;
    상기 제1 드레인과 상기 제2 드레인이 접속하는 제1 노드;
    상기 제3 드레인과 상기 제4 드레인이 접속하는 제2 노드;
    상기 제1 및 제2 노드들과 연결되는 출력 노드; 및
    상기 제1 게이트에 제1 선택 전압을 선택적으로 제공하기 위한 제1 스위치, 상기 제2 게이트에 제2 선택 전압을 선택적으로 제공하기 위한 제2 스위치, 상기 제3 게이트에 제3 선택 전압을 선택적으로 제공하기 위한 제3 스위치, 및 상기 제4 게이트에 제4 선택 전압을 선택적으로 제공하기 위한 제4 스위치를 포함하는 제1 제어부를 포함하고,
    상기 제1 제어부는,
    제어 신호에 응답하여 상기 제1 및 제2 스위치들을 턴 온할 때, 상기 제3 및 제4 스위치들을 턴 오프하고,
    상기 제어 신호에 응답하여 상기 제3 및 제4 스위치들을 턴 온할 때, 상기 제1 및 제2 스위치들을 턴 오프하는 것을 특징으로 하는 출력 버퍼.
  2. 제1항에 있어서,
    상기 제4 소스에는 제1 전원 전압이 제공되고,
    상기 제2 소스와 상기 제3 소스에는 상기 제1 전원 전압보다 큰 제2 전원 전압이 제공되고, 상기 제1 소스에는 상기 제2 전원 전압보다 큰 제3 전원 전압이 제공되는 것을 특징으로 하는 출력 버퍼.
  3. 제1항에 있어서,
    상기 제1 및 제3 트랜지스터들은 제1 도전형의 트랜지스터이고, 상기 제2 및 제4 트랜지스터들은 제2 도전형의 트랜지스터이고, 상기 제1 도전형과 상기 제2 도전형은 서로 반대의 도전형인 것을 특징으로 하는 출력 버퍼.
  4. 제2항에 있어서,
    상기 제1 선택 전압은 상기 제2 선택 전압보다 크고, 상기 제3 선택 전압은 상기 제4 선택 전압보다 큰 것을 특징으로 하는 출력 버퍼.
  5. 제4항에 있어서,
    상기 제1 선택 전압과 상기 제3 선택 전압 각각은 상기 제3 전원 전압과 동일하고, 상기 제2 선택 전압과 상기 제4 선택 전압 각각은 상기 제1 전원 전압과 동일한 것을 특징으로 하는 출력 버퍼.
  6. 제1항에 있어서,
    상기 제1 증폭부는 상기 제1 증폭 신호를 출력하는 제1 출력단, 상기 제2 증폭 신호를 출력하는 제2 출력단, 상기 제3 증폭 신호를 출력하는 제3 출력단, 및 상기 제4 증폭 신호를 출력하는 제4 출력단을 포함하고,
    상기 제1 출력단과 상기 제1 게이트 사이에 연결되는 제5 스위치;
    상기 제2 출력단과 상기 제2 게이트 사이에 연결되는 제6 스위치;
    상기 제3 출력단과 상기 제3 게이트 사이에 연결되는 제7 스위치; 및
    상기 제4 출력단과 상기 제4 게이트 사이에 연결되는 제8 스위치를 더 포함하는 것을 특징으로 하는 출력 버퍼.
  7. 제6항에 있어서,
    상기 제5 및 제6 스위치들이 턴 온될 때, 상기 제7 및 제8 스위치들은 턴 오프되고,
    상기 제5 및 제6 스위치들이 턴 오프될 때, 상기 제7 및 제8 스위치들은 턴 온되는 것을 특징으로 하는 출력 버퍼.
  8. 제2항에 있어서,
    상기 제어 신호에 기초하여, 상기 제2 트랜지스터의 바디 또는 벌크에 제1 누설 차단 제어 전압을 제공하고, 상기 제3 트랜지스터의 바디 또는 벌크에 제2 누설 차단 제어 전압을 제공하는 제2 제어부를 더 포함하는 것을 특징으로 하는 출력 버퍼.
  9. 제8항에 있어서,
    상기 제1 누설 차단 제어 전압은 상기 제3 전원 전압보다 크고,
    상기 제2 누설 차단 제어 전압은 상기 제2 전원 전압보다 작은 것을 특징으로 하는 출력 버퍼.
  10. 제8항에 있어서,
    상기 제1 누설 차단 제어 전압은 상기 제1 전원 전압 및 상기 제2 전원 전압 중 어느 하나이고, 상기 제2 누설 차단 제어 전압은 상기 제2 전원 전압 및 상기 제3 전원 전압 중 어느 하나인 것을 특징으로 하는 출력 버퍼.
  11. 제2항에 있어서,
    상기 제2 트랜지스터의 바디 또는 벌크에 상기 제3 전원 전압보다 큰 제1 누설 차단 제어 전압이 제공되고, 상기 제3 트랜지스터의 바디 또는 벌크에 상기 제2 전원 전압보다 작은 제2 누설 차단 제어 전압이 제공되는 것을 특징으로 하는 출력 버퍼.
  12. 제1항에 있어서,
    상기 제1 증폭부는 레일 투 레일(rail to rail) 증폭기인 것을 특징으로 하는 출력 버퍼.
  13. 데이터를 저장하는 래치부;
    상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부;
    상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및
    상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며,
    상기 출력 버퍼는 청구항 제1항 내지 제12항 중 어느 한 항에 기재된 출력 버퍼인 것을 특징으로 하는 소스 드라이버.
  14. 행을 이루는 게이트 라인들과, 열을 이루는 소스 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 소스 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널; 및
    상기 소스 라인들을 구동하는 복수의 소스 드라이버들; 및
    상기 복수의 소스 드라이버들 각각에 제어 신호를 제공하는 타이밍 컨트롤러를 포함하며,
    상기 복수의 소스 드라이버들 각각은 청구항 제13항에 기재된 소스 드라이버인 것을 특징으로 하는 디스플레이 장치.
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