KR20170134250A - 적층형 기판 및 그 제조 방법 - Google Patents

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KR20170134250A
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KR
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sealing resin
resin layer
mounting
insulating layer
semiconductor element
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KR1020170065007A
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요시노리 나카토미
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쿄세라 코포레이션
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Abstract

부품의 탑재면(10a) 및 비탑재면(10b)을 갖고 있고, 각각의 면에 형성한 접속 패드(15)가 서로 전기적으로 접속된 부품 탑재용 기판(10)과, 일방의 면이 부품 탑재용 기판(10)의 비탑재면(10b)에 밀착해서 형성된 밀봉 수지층(11)과, 복수의 전극(T)이 형성된 전극 형성면(F)을 갖고 있고, 전극 형성면(F)이 밀봉 수지층(11)의 타방의 면으로부터 노출된 상태에서 밀봉 수지층(11)에 매설된 반도체 소자(S)와, 전극 형성면(F)에 밀착하여 밀봉 수지층(11)의 타방의 면에 형성된 절연층(12)을 구비한다.

Description

적층형 기판 및 그 제조 방법{LAYERED TYPE SUBSTRATE AND METHOD FOR PRODUCING THE SAME}
본 개시는 복수의 배선 기판이 적층되어 이루어지는 적층형 기판 및 그 제조 방법에 관한 것이다.
현재, 고기능을 갖는 기판으로서, 예를 들면 제 1 배선 기판과, 이 제 1 배선 기판의 상면에 접속된 반도체 소자와, 반도체 소자를 덮은 상태에서 제 1 배선 기판 상에 형성된 밀봉 수지층과, 땜납을 통해서 제 1 배선 기판과 접속된 제 2 배선 기판을 갖는 적층형 기판이 개발되어 있다(일본 특허공표 2009-520366호 공보).
본 개시에 있어서의 적층형 기판은 부품 탑재용 기판과, 밀봉 수지층과, 반도체 소자와, 배선 도체를 구비한다. 부품 탑재용 기판은 부품의 탑재면 및 비탑재면을 갖고 있다. 또한, 각각의 면에 접속 패드가 위치하고 있고, 서로 전기적으로 접속되어 있다. 밀봉 수지층은 비탑재면에 밀착하여 위치하고 있다. 반도체 소자는 복수의 전극이 형성된 전극 형성면을 갖고 있다. 반도체 소자는 전극 형성면이 비탑재면과 반대측에 위치하는 밀봉 수지층의 면으로부터 노출된 상태에서 매설되어 있다. 절연층은 비탑재면과 반대측에 위치하는 밀봉 수지층의 면 및 전극 형성면에 밀착해서 위치하고 있다. 밀봉 수지층 및 절연층은 양자를 관통하고 접속 패드를 저면으로 하는 스루홀을 갖고 있다. 또한, 절연층은 반도체 소자의 전극을 저면으로 하는 비아홀을 갖고 있다. 배선 도체는 절연층 표면, 스루홀 내 및 비아홀 내에 위치하고 있다.
본 개시에 있어서의 적층형 기판의 제조 방법은 복수의 전극이 형성된 전극 형성면을 갖는 반도체 소자 및 베이스판을 준비하는 공정과, 상기 전극 형성면을 상기 베이스판측으로 향하게 하여 상기 반도체 소자를 상기 베이스판 상에 적재하는 공정과, 부품의 탑재면 및 비탑재면을 갖고, 각각의 면에 형성한 접속 패드가 서로 전기적으로 접속된 부품 탑재용 기판을 준비하는 공정과, 상기 부품 탑재용 기판과 상기 반도체 소자가 적재된 베이스 기판을 상기 베이스판 상의 반도체 소자 및 상기 비탑재면 사이에 간극을 갖고 서로 대향하도록 배치하고, 이어서 상기 베이스판과 상기 부품 탑재용 기판의 간극에 밀봉용 수지를 충전하는 공정과, 상기 베이스판을 상기 반도체 소자 및 밀봉용 수지로부터 분리하여 상기 부품 탑재용 기판의 비탑재면에 밀착해서 형성된 밀봉 수지층을 형성하는 공정과, 상기 전극 형성면 및 밀봉 수지층의 면에 밀착한 절연층을 형성하는 공정과, 상기 절연층 및 밀봉 수지층을 관통하고 상기 비탑재면에 형성된 상기 접속 패드를 저면으로 하는 스루홀을 형성하고, 상기 절연층을 관통하고 상기 전극을 저면으로 하는 비아홀을 형성하는 공정과, 상기 스루홀 내 및 상기 비아홀 내 및 상기 절연층 표면에 배선 도체를 형성하는 공정을 포함한다.
도 1은 본 개시에 관한 적층형 기판의 일례를 나타내는 개략 단면도이다.
도 2a∼2d는 본 개시에 관한 적층형 기판의 제조 방법에 있어서의 공정마다의 실시형태예를 설명하기 위한 개략 단면도이다.
도 3e∼3g는 본 개시에 관한 적층형 기판의 제조 방법에 있어서의 공정마다의 실시형태예를 설명하기 위한 개략 단면도이다.
우선, 본 개시에 관한 적층형 기판의 일례를 도 1을 기초로 해서 설명한다.
도 1에 나타나 있는 바와 같이, 본 개시에 관한 적층형 기판(A)은, 예를 들면 부품 탑재용 기판(10)과, 밀봉 수지층(11)과, 반도체 소자(S)와, 절연층(12)과, 배선 도체(13)를 갖고 있다.
부품 탑재용 기판(10)은, 예를 들면 절연판(14)과 접속 패드(15)를 구비하고 있고, 부품 탑재면(10a) 및 비탑재면(10b)을 갖고 있다. 탑재면(10a)에는 전자 부품(E)이 탑재된다. 비탑재면(10b)은 밀봉 수지층(11)에 밀착하여 있다.
절연판(14)은, 예를 들면 유리 크로스에 에폭시 수지나 비스말레이미드트리아진 수지 등의 열경화성 수지를 함침시켜서 이루어지고, 복수의 접속 구멍(16)을 갖고 있다.
접속 패드(15)는, 예를 들면 구리 등의 양도전성 금속으로 이루어지고, 탑재면(10a) 및 비탑재면(10b)에 형성되어 있다. 탑재면(10a)에 형성된 접속 패드(15)에는 전자 부품(E)의 전극이, 예를 들면 본딩 와이어를 통해서 전기적으로 접속된다. 양면에 형성된 접속 패드(15)는 접속 구멍(16) 내에 형성된 접속 도체(17)에 의해 전기적으로 접속되어 있다. 접속 도체(17)는, 예를 들면 구리나 도전성 수지 등으로 형성된다.
밀봉 수지층(11)은, 예를 들면 에폭시 수지나 폴리우레탄 수지 등의 열경화성 수지로 이루어진다. 밀봉 수지층(11)은 상면 및 평탄한 하면을 갖고 있고, 상면이 부품 탑재용 기판(10)에 밀착해서 형성되어 있다.
반도체 소자(S)는, 예를 들면 마이크로프로세서나 반도체 메모리 등을 들 수 있고, 실리콘이나 게르마늄으로 이루어진다. 반도체 소자(S)는 복수의 전극(T)이 형성된 전극 형성면(F)을 갖고 있다.
반도체 소자(S)는 전극 형성면(F)이 밀봉 수지층(11)의 평탄한 하면 내에 노출ehls 상태에서 밀봉 수지층(11)에 매설되어 있다.
밀봉 수지층(11)은 반도체 소자(S)를 외부 환경으로부터 보호하고 있다.
절연층(12)은, 예를 들면 에폭시 수지나 비스말레이미드트리아진 수지 등의 열경화성 수지로 이루어진다. 절연층(12)은 전극 형성면(F) 및 밀봉 수지층(11)의 평탄한 하면에 밀착해서 형성되어 있다.
절연층(12) 및 밀봉 수지층(11)에는 양자를 연속해서 관통함과 아울러, 비탑재면(10b)에 형성된 접속 패드(15)를 저면으로 하는 복수의 스루홀(18)이 형성되어 있다.
절연층(12)에는 절연층(12)을 관통함과 아울러, 전극(T)을 저면으로 하는 복수의 비아홀(19)이 형성되어 있다.
스루홀(18)의 지름 및 비아홀(19)의 지름은 약 10∼100㎛ 정도이다.
배선 도체(13)는, 예를 들면 무전해 동 도금 및 전해 동 도금 등의 양도전성 금속으로 이루어진다. 이 배선 도체(13)는 절연층(12) 표면 및 스루홀(18) 내 및 비아홀(19) 내에 형성되어 있다. 스루홀(18) 내에 형성된 배선 도체(13)는 접속 패드(15)와 전기적으로 접속되어 있다. 비아홀(19) 내에 형성된 배선 도체(13)는 전극(T)과 전기적으로 접속되어 있다.
절연층(12)의 최표층에는 배선 도체(13)의 일부를 포함하는 회로 기판 접속 패드(20)가 형성되어 있다. 회로 기판 접속 패드(20)에는 이 적층형 기판(A)이 탑재되는 회로 기판의 전극이 땜납을 통해서 접속된다.
반도체 소자(S)와 회로 기판 사이에서 전기 신호의 전송을 행함으로써, 반도체 소자(S) 및 전자 부품(E)이 작동한다.
이렇게, 본 개시의 적층형 기판(A)에 의하면, 부품 탑재용 기판(10)의 비탑재면(10b)과 밀봉 수지층(11)이 밀착해서 형성되어 있다. 이 때문에, 반도체 소자(S)나 전자 부품(E)의 발열에 의한 부품 탑재용 기판(10)이나 밀봉 수지층(11)의 열신축에 의해 양자 간에 열응력이 생겨도, 비탑재면(10b)과 밀봉 수지층(11)의 밀착면으로 열응력을 분산시킬 수 있다. 이것에 의해, 양자를 전기적으로 접속하는 접속 패드(15)와 스루홀(18) 내의 배선 도체(13)의 접속부에 열응력이 집중되는 것을 회피해서 크랙이 생기는 것을 방지할 수 있다.
그 결과, 반도체 소자(S) 및 전자 부품(E)이 안정적으로 작동할 수 있는 적층형 기판(A)을 제공할 수 있다.
다음에, 본 개시에 관한 적층형 기판의 제조 방법에 있어서의 공정마다의 실시형태예를 도 2 및 도 3을 기초로 해서 설명한다. 또한, 도 1과 동일한 부재에는 동일한 부호를 붙이고 상세한 설명은 생략한다.
도 2a∼2d 및 도 3e∼3g에서는 하나의 반도체 소자(S)에 대한 공정마다의 실시형태를 나타내고 있지만, 복수의 반도체 소자(S)에 대하여 일괄하여 각 공정의 처리를 행한 후에, 최종 공정 후에 개편으로 분단해도 상관없다.
우선, 도 2a에 나타나 있는 바와 같이, 복수의 전극(T)이 형성된 전극 형성면(F)을 갖는 반도체 소자(S) 및 베이스판(P)을 준비한다. 베이스판(P) 상에 전극 형성면(F)을 베이스판(P)측으로 해서 반도체 소자(S)를 적재한다.
베이스판(P)은, 예를 들면 유리로 형성되어 있다. 베이스판(P)의 상면에는 반도체 소자(S)를 가고정하여 두기 위한 저점착층이 형성되어 있다.
다음에, 도 2b에 나타나 있는 바와 같이, 부품의 탑재면(10a) 및 비탑재면(10b)을 갖는 부품 탑재용 기판(10)을 준비한다. 부품 탑재용 기판(10)과, 반도체 소자(S)가 적재된 베이스판(P)을 대향하도록 배치한다. 이 때, 베이스판(P) 상의 반도체 소자(S)와, 부품 탑재용 기판(10)의 비탑재면(10b)이 사이에 간극을 갖고 서로 대향하도록 배치한다.
다음에, 도 2c에 나타나 있는 바와 같이, 반도체 소자(S)와 부품 탑재용 기판(10) 간을 밀봉용 수지(11P)로 충전해서 경화시킨다.
밀봉용 수지(11P)는, 예를 들면 부품 탑재용 기판(10)의 비탑재면(10b)을 상측으로 향하게 해서 적재하고, 이 비탑재면(10b) 상에 밀봉용 수지(11P)를 적재하고 있었던 하부 금형과 베이스판(P)에 적재된 반도체 소자(S)를 하측으로 향하게 한 상태의 상부 금형을, 반도체 소자(S)를 밀봉용 수지(11P) 내에 매설하도록 상부 금형을 하부 금형에 압박시킴으로써 형성된다.
다음에, 도 2d에 나타나 있는 바와 같이, 베이스판(P)을 반도체 소자(S) 및 밀봉용 수지(11P)로부터 분리시킨다. 이것에 의해, 전극 형성면(F)을 노출하는 평탄면을 갖고 있고, 부품 탑재용 기판(10)의 비탑재면(10b)에 밀착해서 형성된 밀봉 수지층(11)을 형성한다.
다음에, 도 3e에 나타나 있는 바와 같이, 전극 형성면(F) 및 밀봉 수지층(11)의 평탄면에 절연층(12)을 형성한다.
절연층(12)의 형성은, 예를 들면 에폭시 수지나 비스말레이미드트리아진 수지 조성물의 미경화물에 무기 절연성 필러를 분산시켜서 형성된 필름을 전극 형성면(F) 및 밀봉 수지층(11)의 평탄면에 진공 상태에서 열압착함으로써 행해진다.
다음에, 도 3f에 나타나 있는 바와 같이, 절연층(12) 및 밀봉 수지층(11)을 연속해서 관통함과 아울러 비탑재면(10b)에 형성된 접속 패드(15)를 저면으로 하는 스루홀(18), 및 절연층(12)을 관통함과 아울러 전극(T)을 저면으로 하는 비아홀(19)을 형성한다.
스루홀(18) 및 비아홀(19)은, 예를 들면 레이저에 의해 형성된다.
최후에, 도 3g에 나타나 있는 바와 같이, 스루홀(18) 내 및 비아홀(19) 내 및 절연층(12) 표면에 배선 도체(13)를 형성한다.
배선 도체(13)는, 예를 들면 무전해 동 도금 및 전해 동 도금을 포함하는 도체 패턴을, 예를 들면 주지의 세미애디티브법에 의해 피착시킴으로써 형성된다.
이것에 의해, 도 1에 나타나 있는 바와 같은 적층형 기판(A)이 형성된다.
이상에서 설명한 바와 같이, 본 개시의 적층형 기판의 제조 방법에 의하면, 부품 탑재용 기판(10)의 비탑재면(10b)에 밀착한 밀봉 수지층(11)을 형성한 후, 반도체 소자(S)의 전극 형성면(F) 및 밀봉 수지층(11)의 평탄면에 밀착한 절연층(12)을 형성한다. 절연층(12) 및 밀봉 수지층(11)을 연속해서 관통함과 아울러 비탑재면(10b)에 형성된 접속 패드(15)를 저면으로 하는 스루홀(18), 및 절연층(12)을 관통함과 아울러 전극(T)을 저면으로 하는 비아홀(19)을 형성한다. 또한, 스루홀(18) 내 및 비아홀(19) 내 및 절연층(12) 표면에 배선 도체(13)을 형성함으로써 반도체 소자(S)와 부품 탑재용 기판(10)이 전기적으로 접속된다. 탑재면(10a)에 형성된 접속 패드(15)에는 전자 부품(E)의 전극이, 예를 들면 본딩 와이어를 통해서 전기적으로 접속된다.
이렇게, 부품 탑재용 기판(10)의 비탑재면(10b)과 밀봉 수지층(11)은 밀착해서 형성된다. 그 때문에, 실장된 전자 부품(E)이나 반도체 소자(S)의 발열에 의해, 부품 탑재용 기판(10) 및 밀봉 수지층(11)에 열신축이 생기고, 양자 간의 열신축 차에 의해 열응력이 발생하지만, 이 열응력은 부품 탑재용 기판(10)과 밀봉 수지층(11)의 밀착면으로 분산시킬 수 있다. 이것에 의해, 양자를 전기적으로 접속하는 접속 패드(15)와 스루홀(18) 내의 배선 도체(13)의 접속부에 열응력이 집중되는 것을 회피해서 크랙이 생기는 것을 방지할 수 있다.
그 결과, 반도체 소자나 전자 부품이 안정적으로 작동할 수 있는 적층형 기판을 제공할 수 있다.
또한, 본 개시는 상술한 실시형태의 일례에 한정되는 것은 아니고, 본 개시의 요지를 일탈하지 않는 범위이면 각종의 변경은 가능하다. 예를 들면 상술한 실시형태의 일례에서는 부품 탑재용 기판(10) 및 절연층(12)이 1층인 경우를 나타냈지만, 각각이 다층 구조이어도 상관없다.
예를 들면, 상술한 실시형태의 일례에서는 적층형 기판(A)의 표면에 솔더 레지스트층이 피착되어 있지 않은 경우를 나타냈지만, 솔더 레지스트층이 피착되어 있어도 상관없다.
10: 부품 탑재용 기판 12: 절연층
11: 밀봉 수지층 13: 배선 도체
15: 접속 패드 18: 스루홀
19: 비아홀 A: 적층형 기판
F: 전극 형성면 S: 반도체 소자
T: 전극

Claims (5)

  1. 부품의 탑재면 및 비탑재면을 갖고 있고, 각각의 면에 형성한 접속 패드가 서로 전기적으로 접속된 부품 탑재용 기판과,
    일방의 면이 상기 부품 탑재용 기판의 상기 비탑재면에 밀착해서 형성된 밀봉 수지층과,
    복수의 전극이 형성된 전극 형성면을 갖고 있고, 상기 전극 형성면이 밀봉 수지층의 타방의 면으로부터 노출된 상태에서 상기 밀봉 수지층에 매설된 반도체 소자와,
    상기 전극 형성면에 밀착하여 상기 밀봉 수지층의 타방의 면에 형성된 절연층과,
    상기 절연층 및 밀봉 수지층을 관통하고, 상기 비탑재면에 형성된 상기 접속 패드를 저면으로 하는 스루홀과,
    상기 절연층을 관통하고, 상기 전극을 저면으로 하는 비아홀과,
    상기 스루홀 내 및 상기 비아홀 내 및 상기 절연층 표면에 형성된 배선 도체를 구비한 적층형 기판.
  2. 제 1 항에 있어서,
    상기 접속 패드와 접속하는 전자 부품이 상기 탑재면에 부착된 적층형 기판.
  3. 제 1 항에 있어서,
    상기 밀봉 수지층의 타방의 면은 적어도 절연층과 밀착하는 측이 평탄한 적층형 기판.
  4. 복수의 전극이 형성된 전극 형성면을 갖는 반도체 소자 및 베이스판을 준비하는 공정과,
    상기 전극 형성면을 상기 베이스판측으로 향하게 하여 상기 반도체 소자를 상기 베이스판 상에 적재하는 공정과,
    부품의 탑재면 및 비탑재면을 갖고, 각각의 면에 형성한 접속 패드가 서로 전기적으로 접속된 부품 탑재용 기판을 준비하는 공정과,
    상기 부품 탑재용 기판과 상기 반도체 소자가 적재된 베이스 기판을 상기 베이스판 상의 반도체 소자 및 상기 비탑재면 사이에 간극을 갖고 서로 대향하도록 배치하고, 이어서 상기 베이스판과 상기 부품 탑재용 기판의 간극에 밀봉용 수지를 충전하는 공정과,
    상기 베이스판을 상기 반도체 소자 및 밀봉용 수지로부터 분리하여, 상기 부품 탑재용 기판의 비탑재면에 밀착해서 형성된 밀봉 수지층을 형성하는 공정과,
    상기 전극 형성면 및 밀봉 수지층의 면에 밀착한 절연층을 형성하는 공정과,
    상기 절연층 및 밀봉 수지층을 관통하고, 상기 비탑재면에 형성된 상기 접속 패드를 저면으로 하는 스루홀을 형성하고, 상기 절연층을 관통하고, 상기 전극을 저면으로 하는 비아홀을 형성하는 공정과,
    상기 스루홀 내 및 상기 비아홀 내 및 상기 절연층 표면에 배선 도체를 형성하는 공정을 포함하는 적층형 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 베이스판을 상기 반도체 소자 및 밀봉용 수지로부터 분리함으로써, 밀봉 수지층에 상기 전극 형성면을 노출하는 평탄면을 형성하는 공정을 포함하는 적층형 기판의 제조 방법.
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