JP5207092B2 - 逆バイアス漏れを緩和するシステム及び方法 - Google Patents
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Description
結論
Claims (26)
- 1つ以上のデータ線に結合されたメモリセルのアレイと、
前記アレイの第1の側に接続された行デコーダと、
前記アレイの第2の側に接続された列デコーダであって、前記第2の側が前記第1の側に隣接している、列デコーダと、
前記行デコーダ及び前記列デコーダに隣接して配置された間隙と、
プログラム動作中に、1つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されたクランプ回路であって、前記クランプ回路が前記間隙内に配置され、前記クランプ回路が前記1つ以上のデータ線に選択的に結合され、かつ、前記クランプ回路が1つ以上の選択可能な経路を含む、クランプ回路と、
前記クランプ回路に結合される選択ロジックと、
を含む、メモリデバイス。 - 前記1つ以上の選択可能な経路のうちの異なる経路が、前記1つ以上の選択されていないメモリセルに結合された前記データ線を、異なる電圧に引くように構成される、請求項1に記載のメモリデバイス。
- 前記1つ以上の選択可能な経路のうちの少なくとも1つが、ソースフォロワである、請求項1に記載のメモリデバイス。
- 前記クランプ回路が、前記1つ以上のデータ線を1つ以上のトランジスタに選択的に結合する、請求項1に記載のメモリデバイス。
- 前記1つ以上のトランジスタのうちの少なくとも1つが、
ゲートが接地された、第1のpチャンネル金属酸化物半導体(PMOS)トランジスタと、
ゲートが1つ以上の基準電圧に結合された、第2のPMOSトランジスタと、
厚膜酸化物のダイオード接続nチャンネル金属酸化物半導体(NMOS)トランジスタと、
薄膜酸化物のダイオード接続NMOSトランジスタと、
から成る群の中から選択される、請求項4に記載のメモリデバイス。 - 前記NMOSトランジスタが、ロジックにより選択的に結合される、請求項5に記載のメモリデバイス。
- 前記クランプ回路が、100ミリボルトの範囲内で前記逆バイアス電圧を制御するように構成される、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 前記クランプ回路が、前記1つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、少なくとも500ミリボルトだけ前記逆バイアス電圧を低減するように構成される、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 前記クランプ回路が、前記1つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、500ミリボルト〜800ミリボルトの範囲内で前記逆バイアス電圧を低減するように構成される、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 少なくとも1つの空間が、前記列デコーダを複数の部分に分離し、追加のクランプ回路が、前記少なくとも1つの空間内に配置される、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 前記アレイが、2つ以上のサブアレイに分割され、前記サブアレイが、1つ以上の領域により分離され、前記1つ以上の領域が、前記アレイを動作させるのに利用される回路を含む、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 前記アレイを動作させるのに利用される前記回路が、行デコーダとセンスアンプとを含む群の中から選択される1つ以上を含む、請求項11に記載のメモリデバイス。
- 前記クランプ回路が、前記列デコーダ内に配置された回路により、前記1つ以上のデータ線に選択的に結合される、請求項1〜6のいずれか1項に記載のメモリデバイス。
- 前記列デコーダ内に配置された前記回路が、
グローバルデータ線であって、前記グローバルデータ線が前記1つ以上のデータ線に分割され、かつ、前記1つ以上のデータ線が1つ以上のマルチプレクサに結合されている、グローバルデータ線と、
1つ以上のトランジスタであって、前記1つ以上のトランジスタが前記1つ以上のデータ線に結合され、前記1つ以上のトランジスタが前記1つ以上のマルチプレクサに結合され、かつ、前記1つ以上のトランジスタが、前記クランプ回路に結合されたプルダウン線に結合されている、1つ以上のトランジスタと、
前記1つ以上のマルチプレクサに結合され、前記トランジスタをオン又はオフするのに利用され得る、論理入力と、
を含む、請求項13に記載のメモリデバイス。 - 1つ以上のデータ線に結合された抵抗可変メモリセルの1つ以上のアレイと、
前記アレイの第1の側に接続された1つ以上の行デコーダと、
前記アレイの第2の側に接続され、前記第2の側が前記第1の側に隣接する、1つ以上の列デコーダと、
前記行デコーダ及び前記列デコーダに隣接して配置された1つ以上の間隙と、
クランプ回路であって、前記1つ以上の間隙内に配置され、前記1つ以上のデータ線に選択的に結合され、かつ、1つ以上の選択可能な経路を含む、クランプ回路と、
前記クランプ回路に結合される選択ロジックと、
を含む、メモリデバイス。 - 前記1つ以上の選択可能な経路が、
前記1つ以上の選択されていないメモリセルが結合された前記データ線を、基準電圧よりもpチャンネル金属酸化物半導体(PMOS)トランジスタの閾値電圧(Vt)の1つ分上に引くように構成された第1の選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合された前記データ線を、接地よりもPMOSトランジスタのVtの1つ分上に引くように構成された第2の選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合された前記データ線を、接地よりも厚膜酸化物のnチャンネル金属酸化半導体(NMOS)トランジスタのVtの1つ分上に引くように構成された第3の選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合された前記データ線を、接地よりも薄膜酸化物のNMOSトランジスタのVtの1つ分上に引くように構成された第4の選択可能経路と、
を含む、請求項15に記載のメモリデバイス。 - 前記メモリデバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、少なくとも1つの間隙内に配置された前記クランプ回路が、前記少なくとも2つのアレイのうちの2つに関連するデータ線に選択的に結合される、請求項15又は16に記載のメモリデバイス。
- 前記メモリデバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、前記1つ以上の間隙のうちの異なる間隙内に配置された前記クランプ回路が、1つ以上の異なる選択可能な経路を含む、請求項15又は16に記載のメモリデバイス。
- 前記メモリデバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、前記1つ以上の間隙のうちの異なる間隙内に配置された前記クランプ回路が、1つ以上の選択可能な共通経路を含む、請求項15又は16に記載のメモリデバイス。
- 前記メモリデバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、前記1つ以上の間隙のうちの異なる間隙内に配置された前記クランプ回路が、1つ以上の異なる選択可能な経路と、1つ以上の共通の選択可能な経路とを含む、請求項15又は16に記載のメモリデバイス。
- メモリセルの1つ以上のアレイを動作させる方法であって、
1つ以上の選択されていないメモリセルが結合された1つ以上のデータ線を、前記1つ以上のアレイの第1の側に接続された1つ以上の行デコーダと、前記1つ以上のアレイの第2の側に接続された1つ以上の列デコーダとに隣接する間隙内に配置されたクランプ回路に選択的に結合することと、
前記クランプ回路を用いて、前記1つ以上のデータ線を、選択された電圧に引くことと、
を含み、
前記1つ以上のデータ線を前記選択された電圧に引くことにより、前記1つ以上の選択されていないメモリセルに関連する逆バイアス電圧が制御され、
前記1つ以上のデータ線を前記選択された電圧に引くことが、前記クランプ回路に関連する1つ以上の経路を論理的に選択することを含み、前記選択された電圧が、前記論理的に選択された経路に依存する、方法。 - 前記1つ以上のデータ線を前記選択された電圧に引くことが、前記メモリセルのプログラム動作中に、前記クランプ回路に関連する1つ以上の経路を論理的に選択することを含む、請求項21に記載の方法。
- 前記1つ以上のデータ線を前記選択された電圧に引くことが、前記1つ以上のデータ線を、基準電圧よりもpチャンネル金属酸化物半導体(PMOS)トランジスタの閾値電圧(Vt)の1つ分上に引くことを含む、請求項21又は22に記載の方法。
- 前記方法が、前記メモリセルのプログラム動作中に、前記基準電圧を変えることを含む、請求項23に記載の方法。
- 前記方法が、前記基準電圧を遂次的に変えることを含む、請求項23に記載の方法。
- 前記方法が、
前記基準電圧を第2基準電圧に変えることと、
前記1つ以上のデータ線を、前記第2基準電圧よりもPMOSトランジスタのVtの1つ分上に引くことと、
を含む、請求項23に記載の方法。
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