KR20170121228A - 기판을 관통하는 관통-구멍으로부터 돌출되는 전도성 비아의 돌출부를 둘러싸는 특징부를 가진 마이크로전자 구성요소 - Google Patents

기판을 관통하는 관통-구멍으로부터 돌출되는 전도성 비아의 돌출부를 둘러싸는 특징부를 가진 마이크로전자 구성요소 Download PDF

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사이프란 에메카 우조
찰스 쥐. 워이칙
아칼구드 알. 시타람
홍 센
주오웬 순
리앙 왕
길리안 가오
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인벤사스 코포레이션
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Abstract

기판(104)을 관통하고 기판 위로 돌출되는 전도성 비아(114)를 갖는 마이크로전자 구성요소에서, 커패시터, 전자기 차폐물, 및 가능하게는 다른 요소를 형성하도록 전도성 비아의 돌출부(114')를 둘러싸는 전도성 특징부(120E.A, 120E.B)가 기판 위에 제공된다. 다른 특징 및 실시예가 또한 제공된다.

Description

기판을 관통하는 관통-구멍으로부터 돌출되는 전도성 비아의 돌출부를 둘러싸는 특징부를 가진 마이크로전자 구성요소
본 발명은 마이크로전자 구성요소(microelectronic component) 내의 전도성 특징부의 레이아웃(layout)에 관한 것이다. 일부 실시예는 마이크로전자 구성요소를 위한 커패시터(capacitor) 및 전자기 차폐물(electromagnetic shield)을 제공한다.
커패시터는 (예컨대, 메모리 및 전원 장치에서) 전하 저장을 위해, (무선 수신기에서) 대역-통과 필터링(band-pass filtering)을 위해, 그리고 다른 목적을 위해 전자 회로에 널리 사용된다. 커패시터는 유전체(dielectric)에 의해 분리되는 2개의 전도성 커패시터 전극들(그것들이 평평할 수 있거나 그렇지 않을 수 있지만 커패시터 플레이트(capacitor plate)로도 불림)을 포함한다. 커패시턴스(capacitance)를 증가시키는 간단한 방식은 플레이트의 면적을 증가시키는 것이지만, 이는 바람직하지 않게도 마이크로전자 구성요소의 측방향 면적(lateral area)을 증가시킬 수 있다.
집적 회로(integrated circuit, IC)의 측방향 면적을 증가시킴이 없이 커패시터 면적을 증가시키는 하나의 방식은 IC의 기판(substrate) 위에 반도체 재료의 상향 돌출부(protrusion)(핀(fin))를 형성하고 커패시터 플레이트가 핀 위로 만곡되게 하는 것이다. 도 1은 미국 특허 출원 공개 제2011/0291166호(2011년 12월 1일; 발명자 부스, 주니어(Booth, Jr.) 등)에 기술된 바와 같은 그러한 구조체를 도시한다. 핀(50)이 기판(58) 상의 유전체(54) 상에 반도체 층으로 형성된다. 유전체(60), 전도체(64), 유전체(68) 및 전도체(72)가 핀 위에 형성된다. 전도체(64, 72)는 커패시터 플레이트의 역할을 하고, 유전체(68)는 커패시터 유전체이다. 추가의 핀(도시되지 않음)이 핀(50)과 동일한 층으로 형성되어, 핀 FET(field effect transistor, 전계 효과 트랜지스터)를 위한 트랜지스터 영역을 제공한다.
커패시터 및 트랜지스터는 유전체(74)에 의해 덮인다. 접점(contact)(76)이 커패시터 플레이트에 대한 접근을 제공한다.
하나의 변형에서, 핀이 커패시터 전극들 중 하나의 역할을 할 수 있다. 또한 미국 특허 제8,841,185호(2014년 9월 23일, 카키피루즈(Khakifirooz) 등)를 참조한다.
커패시터 면적을 증가시키는 다른 방식은 기판의 서로 반대편에 있는 면들을 사용하는 것이다. 도 2a는 2013년 2월 12일자로 데배츠(DeBaets)에게 허여된 미국 특허 제8,373,252호에 기술된 그러한 계획을 예시한다. 집적 회로(102)는 트랜지스터(도시되지 않음)가 상부에 있는 반도체 기판(104)을 갖는다. 금속 라인(110G, 110P)이 각각 대지 전압(ground voltage) 및 전원 전압(power supply voltage)을 트랜지스터에 전달하기 위해 상부에 형성된다. 이들 라인은 기판(104)을 관통하는 각각의 관통-구멍(through-hole)(118) 내에 배열되는 각각의 전도성 관통-비아(through-via)(114G, 114P)에 접속된다. 비아(114G, 114P)는 기판(104)의 저부에 형성되는 디커플링 커패시터(decoupling capacitor)(120)의 각각의 커패시터 전극(120E.G, 120E.P)에 접속된다. 커패시터 전극은 커패시터 유전체(120D)에 의해 분리되는 평평한 플레이트이다. 플레이트(120E.G)는 비아(114P)의 돌출부를 에워싼다. 커패시터(120)는 집적 회로 내에 소정 신호의 고주파 성분을 위한 저-임피던스 경로(low-impedance path)를 제공한다. IC(102)는 저부에 다수의 커패시터(120)를 갖고(그 중 하나만이 도시됨), 커패시터 면적은 IC의 측방향 면적에 의해 제한된다. 또한 미국 특허 제7,851,321호(클레벤저(Clevenger) 등, 2010년 12월 14일)를 참조한다.
기판의 서로 반대편에 있는 면들에 있는 회로들과의 커패시터의 통합이 인터포저(interposer)에 매우 바람직하며; 인터포저는 인터포저 위와 아래의 회로들 사이의 상호접속을 제공한다. 도 2b는 미국 특허 제7,510,928호(사바스티오크(Savastiouk) 등, 2009년 3월 31일)에 기술된 바와 같은 인터포저를 위한 디커플링 커패시터 계획을 도시한다. 커패시터(120)는 집적 회로(102)와 인쇄 회로 보드(printed circuit board, PCB)(220) 사이에 제공되는 인터포저(210) 내에 제조된다. 커패시터의 전극들(120E)(120E.A, 120E.B로 도시됨)은 인터포저의 기판(104) 위에 형성되는 평탄한 전극이다. 전극들(120E)은 유전체(도시되지 않음)에 의해 서로 분리된다. 전도성 비아(114A, 114B)가 각각의 관통-구멍(118)에 의해 기판(104)을 관통한다. 비아(114A, 114B)는 PCB로부터 IC로 전원 및 대지 전압을 전달한다. 비아(114A)는 커패시터 플레이트(120E.A)에 접속되지만, 플레이트(120E.B) 내의 구멍을 이러한 플레이트와 접촉하지 않고서 관통한다. 유사하게, 비아(114B)는 플레이트(120E.B)에 접속되지만, 플레이트(120E.A) 내의 구멍을 이러한 플레이트와 접촉하지 않고서 관통한다.
비아(114C)는 PCB(220)와 IC(102) 사이에서 전기 신호를 전달한다. 비아(114C)는 기판(104) 내의 구멍(118)을 관통하고, 커패시터 플레이트(120E.A, 120E.B)를 이러한 2개의 플레이트와 접촉하지 않고서 관통한다.
비아(114A, 114B, 114C)는 커패시터 위의 전도성 라인(230)에 접속된다. 전도성 라인(230)은 IC(102)에 부착된다.
이러한 계획에서, 커패시터 면적은 기판(104)의 측방향 크기에 의해 그리고 비아(114)를 위해 커패시터 플레이트에 제조되는 구멍에 의해 차지되는 공간에 의해 제한된다.
다른 가능성은 인터포저의 기판(104) 내의 관통-구멍(118) 내의 수직 커패시터(도 3)이다. 미국 특허 제6,498,381호(2002년 12월 24일, 할라한(Halahan) 등)를 참조한다. 전극들(120E)이 구멍(118) 내에 별개의 절두원추형 층(frustoconical layer)으로서 형성되며; 전극(120E.A)은 내측 원추체이고, 전극(120E.B)은 외측 원추체이다. 전극들은 유전체(120D)에 의해 분리된다. 직선(114)에 의해 개략적으로 도시된 다른 절두원추형 전도성 층이 동일한 구멍(118) 내에서 인터포저의 상부와 저부 사이의 전도성 경로를 제공할 수 있다. 구멍 내의 추가의 절두원추형 전도성 층(도시되지 않음)이 전도성 경로를 위한 전자기 차폐물을 제공할 수 있다. 그러한 층은 구멍(118)을 충분히 넓게 제조함으로써 수용되지만, 이는 바람직하지 않게도 인터포저 크기를 증가시킬 수 있다. 커패시터 크기는 수직 치수로 증가될 수 있지만, 이는 보다 깊은 구멍(118)을 필요로 하고, 보다 깊은 구멍 내에 커패시터 층을 형성하는 것이 보다 어렵기 때문에 제조를 복잡하게 한다.
따라서, 커패시터, EM 차폐 구조체 및 다른 회로에 대해 다른 계획이 요구된다.
이 섹션은 본 발명의 일부 특징을 요약한다. 다른 특징이 후속 섹션에 기술될 수 있다. 본 발명은 이 섹션에 참고로 포함되는 첨부된 청구범위에 의해 한정된다.
본 발명의 일부 실시예는 인터포저 및 기판을 관통하는 전도성 비아를 갖는 다른 회로에 적합한, 커패시터 및 EM 차폐 구조체와 같은 회로 요소를 제공한다. 일부 실시예는 커패시턴스가 구성요소의 측방향 면적에 의해 제한되지 않는다는 의미에서 용이하게 확장가능(scalable)하다. 또한, 일부 실시예는 기존 제조 기술에 기초할 수 있다. (그러나, 본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 그러한 실시예로 제한되지 않는다.)
일부 실시예에서, 본 발명자는 도 3에서와 같이 수직이지만 관통-구멍으로부터 기판 위의(또는 아래의) 위치로 돌출되는 커패시터를 제공한다. 2-커패시터 예(410)가 도 4에 예시된다. 각각의 비아(114)가 기판(104) 위에 돌출부(114')를 형성하고, 각각의 커패시터(120)가 대응하는 돌출부(114')를 둘러싸고, 유전체(420)에 의해 돌출부로부터 분리된다. 보다 구체적으로, 각각의 커패시터의 내측 전극(120E.A), 외측 전극(120E.B) 및 유전체(120D)가 슬리브(sleeve)와 유사하게 대응하는 돌출부(114')를 둘러싼다. 비아(114)는 PCB, IC 또는 임의의 다른 구성요소 사이에서 신호 또는 전원 또는 대지 전압을 전달할 수 있으며; 따라서, 핀(50)과 달리, 비아(114)는 커패시터에 전용으로 사용될 필요가 없다. 커패시터 전극(120E)은 커패시터 위 또는 아래의 전도성 라인(도시되지 않음)(예컨대, 기판(104) 상의 또는 커패시터 위의 재배선 층(redistribution layer) 내의 전도성 라인)에, 또는 비아 돌출부(114')에, 또는 임의의 다른 특징부, 예컨대 커패시터 전극과 동일한 층으로 제조될 수 있거나 그렇지 않을 수 있는 백-엔드-오브-라인(back-end-of-line) 특징부(BEOL) 또는 트랜지스터 전극에 접속될 수 있다(BEOL 특징부는 트랜지스터 위에 놓인 층으로 제조되는 특징부이지만; 본 발명은 트랜지스터를 가진 구조체로 제한되지 않음). 구조체(410)는 집적 회로일 수 있고, 인터포저일 수 있거나 그렇지 않을 수 있다.
이러한 실시예에서, 기판 치수를 변화시킴이 없이 커패시터를 보다 높게 제조함으로써 커패시터 면적이 증가될 수 있다. 또한, 커패시터가 관통-구멍(118)(이러한 구멍은 도 4에 도시되지 않음) 내로 연장될 필요가 없고; 각각의 구멍(118)이 대응하는 비아(114)에 필요한 것보다 넓을 필요가 없으며; 구멍에 인접한 기판 면적이 회로 요소 또는 다른 목적에 이용가능하다. 그러나, 본 발명은 그러한 실시예로 제한되지 않으며; 예를 들어, 일부 실시예에서, 구멍(118)은 비아(114)에 필요한 것보다 넓고, 구멍(118)은 예를 들어 커패시터 플레이트를 포함하여 다른 전도성 요소를 포함할 수 있다.
커패시터는 원형 실린더(cylinder)일 필요가 없고, 원추형 또는 절두원추형이거나 다른 형상을 가질 수 있다.
상이한 비아(114)에 형성되는 개별 커패시터(120)가 많은 방식으로 상호접속되어 상이한 커패시터 회로를 제공할 수 있으며, 도 5a 및 도 5b는 거의 전체 기판을 덮는 큰 커패시터를 제공하는 도 2b에서와 같은 회로의 예를 도시한다. 도 5a는 개략적인 단면도 및 회로도이고, 도 5b는 개략적인 평면도이다. 각각의 커패시터(120)는 도 4에서와 같이 실린더형일 수 있지만, 도 5a의 단면도에서, 커패시터 전극(120E)은 수직선으로 나타난다. 전극(120E.A)은 비아 돌출부(114')의 위치를 제외하고는 전체 기판(104)을 덮는 층(504A)의 일부이다. 전극(504B)이 또한 단일 층(504A)의 일부이며; 유전체(120D)는 층들(504A, 504B) 사이에서 연장되는 단일 층으로 제조된다. 각각의 층(504A, 504B, 120D)은 비아(114)를 제외하고는 전체 기판(104)을 덮는다. 따라서, 각각의 비아(114)에 있는 커패시터(120)가 비아(114)를 제외하고는 전체 기판을 덮는 단일 커패시터의 일부이다. 필요할 경우, 층(504A, 504B)은 예컨대 기판(104) 내에 또는 커패시터 위에 배열되는 상호접속 라인(도시되지 않음)에 의해 도 2b에서와 같이 비아들(114) 중 2개에 접속될 수 있다. 비아 돌출부(114')를 따른 커패시터 플레이트(504A, 504B)의 수직 연장부(120E)가 기판(104)의 치수를 증가시킴이 없이 커패시턴스를 증가시킨다.
추가의 층이 도 4 또는 도 5a 및 도 5b의 커패시터(120)의 수직 부분을 둘러싸서, 전극이 비아 돌출부(114')를 둘러싸는 추가의 커패시터를 제공할 수 있다. 또한, 추가의 층이 수직 연장부(120E.A) 내부에 제공되어 추가의 커패시터를 제공할 수 있다.
비아 돌출부(114')는 커패시터 플레이트 위의 다른 회로에 접속될 수 있으며; 커패시터 플레이트는 비아(114)의 사용을 제한하지도 않고 커패시터 위 또는 아래의 회로의 측방향 크기를 제한하지도 않는다.
일부 실시예에서, 비아 돌출부(114')가 커패시터 플레이트의 역할을 한다. 다른 하나의 플레이트는 층(504A)에 의해 제공되며; 층(504B)은 적어도 돌출부 주위에서 생략된다. 대안적으로, 층(504B)이 다른 하나의 플레이트의 역할을 하고, 층(504A)이 적어도 돌출부 주위에서 제거된다.
유사한 기술이 EM 차폐물을 제공할 수 있다. 예를 들어, 도 4 또는 도 5a 및 도 5b의 변형에서, 층(504B)이 생략되고, 층(504A)이 돌출부(114') 및/또는 기판(104)을 위한 EM 차폐물로서 사용된다. 예를 들어, 도 5a의 층(504A)이 (도 2b에서와 같이) PCB를 IC와 상호접속시키는 인터포저 내에 제공되면, 층(504A)은 IC(102)를 PCB 회로로부터 차폐시키기 위해 사용될 수 있다.
일부 실시예에서, 돌출부(114')는 추가의 포토리소그래피(photolithography) 없이 형성될 수 있다: 비아(114)는 표준 기술에 의해 형성될 수 있고, 돌출부는 예를 들어 기판(104)의 적합한 블랭킷 에칭(blanket etch)에 의해 획득될 수 있다. 그러나, 일부 실시예에서, 기판은 상이한 목적에 필요한 대로 상이한 높이의 돌출부를 형성하도록 선택적(비-블랭킷) 에칭에 의해 패턴화된다.
이들 특징 및 실시예는 본 발명을 제한하지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.
도 1 및 도 2a는 종래 기술에 따른 마이크로전자 구성요소의 수직 단면도.
도 2b는 종래 기술에 따른 마이크로전자 구성요소의 수직 단면도 및 회로도.
도 3은 종래 기술에 따른 마이크로전자 구성요소의 절결 사시도 및 회로도.
도 4는 본 발명의 일부 실시예에 따른 마이크로전자 구성요소의 사시도.
도 5a는 본 발명의 일부 실시예에 따른 마이크로전자 구성요소의 수직 단면도 및 회로도.
도 5b는 본 발명의 일부 실시예에 따른 마이크로전자 구성요소의 평면도.
도 6a, 도 6b, 도 6c.1은 본 발명의 일부 실시예에 따른 중간 제조 단계에 있는 마이크로전자 구성요소의 수직 단면도.
도 6c.2는 본 발명의 일부 실시예에 따른 중간 제조 단계에 있는 마이크로전자 구성요소의 평면도.
도 6d, 도 6e, 도 6f, 도 6g, 도 6h, 도 6i, 도 6j, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f, 도 11g, 도 11h, 도 12a, 도 12b는 본 발명의 일부 실시예에 따른 제조 중 마이크로전자 구성요소의 수직 단면도.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 본 발명은 첨부된 청구범위에 의해 한정된다.
본 개시 내용에서, 용어 "전도성"은 달리 언급되지 않는 한 전기 전도성을 의미한다. 용어 "절연체"는 전기 절연체를 의미한다. "유전체"는, 반드시는 아니지만, 높은 유전 상수(dielectric constant)를 가진 임의의 전기 절연체를 의미한다.
이제 본 발명의 일부 실시예가 인터포저를 예로 들어 예시될 것이지만, 위에 언급된 바와 같이 본 발명은 인터포저로 제한되지 않는다.
도 6a는 도 4 또는 도 5a 및 도 5b와 관련하여 전술된 구조체(410)의 일부 구현예의 제조의 시작 단계를 예시한다. 참조의 용이함을 위해, 도 4, 도 5a, 도 6a 및 후속 도면에서 구조체(410)의 상부측(커패시터측)이 410C로 표시되고; 저부측이 401B로 표시된다. 도 6a는 커패시터측(410C)이 저부에 있는 뒤집힌 구조체를 도시한다. 본 발명은 도면에 도시된 특정 공간적 배향으로 제한되지 않는다.
도 6a의 제조 단계는 통상적인 것일 수 있다. 기판(104)은 임의의 적합한 재료, 예컨대 반도체, 유리, 금속, 세라믹, 유기, 무기, 또는 위의 유형들의 혼합물(복합재), 또는 적절한 바와 같은 다른 유형일 수 있다. 예를 들어, 기판(104)이 트랜지스터 영역을 형성하기 위해 사용되면, 단결정 규소(monocrystalline silicon) 또는 다른 반도체 재료가 적절할 수 있다. 기판 재료 및 두께를 선택하는 데 있어서의 다른 인자는 (기계적 지지를 위한) 강성, 열팽창 계수(coefficient of thermal expansion, CTE), 및 가능하게는 다른 것들을 포함한다.
구멍(118)이 마스크 에칭(masked etch), 또는 레이저 또는 기계적 드릴링(drilling), 또는 일부 다른 적합한 방법에 의해 기판의 상부 표면 내에 형성된다. 대안적으로, 구멍은 예컨대 기판이 성형(molding) 또는 인쇄에 의해 제조되는 경우 기판과 동시에 형성될 수 있다. 도시된 실시예에서, 구멍(118)은 기판을 관통하지는 않는 막힌(blind) 구멍이다. 구멍은 이어서 유전체(610)(기판 자체가 유전체인 경우 생략될 수 있음)로 라이닝된다(lined). 이어서, 구멍은 전도체(114)로 충전된다. 이들 기술의 많은 변형이 가능하며; 예컨대 본 명세서에 참고로 포함되는, 센(Shen) 등에 의해 2014년 3월 14일자로 출원된 미국 특허 출원 제14/214,365호를 참조하고; 둘 모두 본 명세서에 참고로 포함되는 전술된 미국 특허 제6,498,381호 및 제7,510,928호를 참조한다. 따라서, 하나의 변형에서, 전도체(114)는, 유전체(610) 위의 표면을 라이닝하지만 구멍을 충전하지 않는 필름이다. 또한, 특허 제6,498,381호 및 제7,510,928호에 기재된 바와 같이, 기판(104)이 트랜지스터, 저항기, 커패시터 등과 같은 회로(도시되지 않음)를 형성하도록 전처리되었을 수 있고; BEOL 회로가 또한 형성되었을 수 있거나; 그러한 회로의 부분들만이 형성되었을 수 있으며; 그리고/또는 그러한 회로가 추후에 후술되는 다른 제조 단계들 중에 또는 제조 단계들 사이에서 형성될 수 있거나, 그러한 회로가 전혀 형성되지 않을 수 있다.
그러한 회로의 일례는, 가능하게는 하나 이상의 BEOL 층으로서 형성되는 그리고 도 6b에 도시되고 도 6a의 단계 후에 기판(104) 상에 형성되는 재배선 층(RDL)(614)이다. RDL(614)은, 추후에 다른 회로, 예컨대 IC(102)(도 2b), PCB, 또는 가능하게는 다른 회로에 부착될 수 있는 접촉 패드(contact pad)(614C) 및 전도성 라인(230)을 제공한다. 라인(230)은 비아(114)와 접촉 패드(614C)를 원하는 패턴으로 상호접속시킨다. 라인(230)은 하나 이상의 전도성 층으로부터 형성되고, 이들 층은 614D로 약식으로 도시된 유전체 층에 의해 기판(104)으로부터 그리고 서로 분리될 수 있다.
이어서(도 6c.1), 기판(104)이 저부(커패시터)측(410C)으로부터 박화되어(thinned) 구멍(118)을 관통-구멍으로 변화시킨다. 비아(114')의 돌출 부분이 114로 표시된다. 도 6c.2는 비아(114)가 어레이로 배열되는 예시적인 저면도를 도시한다. 비아는 임의의 패턴으로 배열될 수 있다. 가능하게는 단지 하나의 비아를 포함하여, 임의의 개수의 비아(114)가 있을 수 있다. 비아는 원형 또는 비-원형, 실린더형 또는 원추형 또는 절두원추형이거나 다른 형상을 가질 수 있다. 동일한 구조체 내에서 상이한 비아가 상이한 형상 및 치수를 가질 수 있다. 예시적인 실시예에서, 각각의 비아(114)는 5 내지 100 마이크로미터의 직경 D 및 20 내지 500 마이크로미터의 높이 H의 원형 실린더이고; 비아 종횡비(aspect ratio) H/D는 3 내지 10이며; 유전체(610)는 0.05 내지 1 마이크로미터 두께이고(예컨대, 이산화 규소 또는 질화 규소 또는 일부 다른 유형); 돌출부 높이 H'는 비아 높이 H의 40 내지 60%이지만; 이러한 예시는 제한적이지 않다.
기판 박화 전에, 기판 취급을 용이하게 하고 기판 휨(warpage)을 감소시키거나 제거하며 제조 중에 열 방산(heat dissipation)을 개선하거나 아마도 다른 목적을 위해, 핸들 웨이퍼(handle wafer)(도시되지 않음)가 구조체의 상부측(410B)에 부착될 수 있다. 핸들 웨이퍼는 추후에 임의의 적합한 단계에서, 예컨대 커패시터 형성 후에 제거될 수 있다.
기판(104) 위로의 비아 돌출부(114')가 커패시터 전극에 대한 지지를 제공할 것이다. 돌출부는 제조 공정과 일관되는 임의의 치수를 가질 수 있다. 돌출부에 의해 제공되는 커패시턴스 증가가 다음과 같이 추정될 수 있다. 각각의 돌출부(114')가 직경 D 및 높이 H'의 원형 실린더이고, 비아들(114)이 피치 P로 위치된다고 가정한다. 수직 커패시터의 면적이 돌출부의 측방향 표면적 A0 = π*D*H'와 거의 동일하다. 실제로, 커패시터 전극의 높이는 가능하게는 기판과 커패시터 전극 사이에서 기판(104) 상에 형성되는 유전체 또는 다른 층으로 인해 H'보다 약간 작을 수 있다. 커패시터 전극 높이를 H"로 표시하기로 한다. 따라서, A0가 π*D*H"보다 크다. 기판 면적을 As로 표시하면, 피치 P로 제조될 수 있는 비아(114)의 개수는 약 As/P2이다. 따라서, 총 커패시터 면적은 대략 다음과 같다:
A0*As/P2 = π*D*H"*As/ P2
이러한 커패시턴스 대 기판 면적 As의 비, 즉 단위 기판 면적당 "슬리브" 커패시턴스(수직 커패시턴스)를 R로 표시하기로 한다. 그러면:
R = π*D*H"/ P2
기판 면적 As의 백분율 PR로 표현하면, 수직 커패시턴스는 R*100, 즉:
PR=100*π*D*H"/ P2, 또는
PR=100* H"*(π*D/ P2)
일부 실시예가 하기의 치수를 사용한다:
[표 1]
Figure pct00001
돌출부(114')의 높이 H'가 5 내지 260 μm로 달라지는 것으로 가정하기로 한다. 이는 실현가능한 범위이고, 다른 값이 가능하다. 커패시터 전극 높이 H"는 거의 동일하거나 수 마이크로미터 더 작을 수 있다(후술되는 실시예에서, 전극은 기판 상에 배치될 추가의 유전체로 인해 기판(104)에 도달하지 않고; 이러한 추가의 유전체와 커패시터 전극 및 커패시터 유전체는 각각 1 마이크로미터 미만의 두께일 수 있으며, 따라서 전극 높이 H"가 약 1 내지 259 μm일 수 있지만, 보다 큰 높이가 가능함).
위의 표 1에서, 최대 D/P2 비는 마지막 행에 있다. 이러한 행에 대해, H"=10 μm의 경우에, PR 값은 15.7%이다. 전극 높이 H"=100 μm의 경우에, PR 값은 157%로 비례하여 증가한다. 전극 높이 H"=250 μm의 경우에, PR 값은 392%가 되며, 즉 수직 커패시터 면적이 기판 면적의 거의 4배이다. (비아들(114) 사이의 면적을 포함하여 총 커패시턴스는 물론 더 크다.) 이는 커패시터 면적이 기판 면적 이하인 도 2a 및 도 2b의 커패시터에 비해 현저한 개선이다.
도 6d는 다음 제조 단계를 도시하고; 구조체가 뒤집혀 도시되며, 이때 커패시터측(410C)이 상부에 있다.
위에 언급된 바와 같이, 유전체(610)는 일부 실시예에서(예컨대, 기판(104)이 유전체인 경우에) 존재하지 않는다. 필요할 경우, 새로운 유전체 층(618)이 돌출부(114') 위에 형성되어 돌출부를 커패시터 전극으로부터 절연시키고/시키거나 기판(104)을 보호할 수 있다. 이러한 새로운 유전체는 기판(104)을 후속 단계에서의 오염으로부터 보호할 수 있으며, 예컨대 규소 기판을 금속성 불순물로부터 보호할 수 있다. 전술된 치수 H 및 D를 가진 일부 실시예에서, 유전체(618)는 CVD(chemical vapor deposition, 화학 증착) 또는 PVD(physical vapor deposition, 물리 증착) 또는 ALD(atomic layer deposition, 원자 층 침착) 또는 일부 다른 적합한 공정에 의해 침착되는, 이산화 규소 또는 질화 규소 또는 탄화 규소 또는 이들의 조합 또는 임의의 다른 적합한 유전체의 100 내지 700 nm 층이다. 유전체(610)가 또한 존재하는 경우에, 각각의 돌출부(114') 주위의 유전체들(610, 618)의 조합 두께는 150 내지 750 nm이다. 이들 치수는 단지 예시를 위해 주어지며, 제한적이지 않다.
일부 실시예에서, 층(618)은 구조체 위로 유동되어 고상(solid phase)으로 경화되는 유동성 재료(flowable material), 예컨대 유기 중합체로 제조된다. 예시적인 유기-중합체-기반 재료는 액정 및 마이크로전자 구성요소를 위한 봉지재(encapsulant) 및 언더필(underfill)로서 사용되는 것을 포함한다. 일부 실시예에서, 유동성 층(618)은 유전체(610)가 아닌, 또는 유전체(610)가 존재하지 않는 경우에 돌출부(114')가 아닌 기판(104)의 표면을 선택적으로 습윤시킨다. 따라서, 돌출부(114')와 유전체(610)가 유전체(618)의 (가능하게는 평탄한) 상부 표면 위로 돌출된다. 그러나, 유전체(618) 중 일부가 돌출부(114') 또는 유전체(610)의 돌출 부분 상에 남아 있으면, 유전체(618)가 예를 들어 브러시 세정(brush cleaning)에 의해, 경화되기 전이나 후에 그러한 돌출 부분으로부터 제거될 수 있다. 이러한 계획은 필요할 경우 돌출부(114') 위의 유전체(618)를 제외시키기 위해 사용될 수 있다. 또한, 유전체(618)는 단지 선택된 돌출부(114') 위로부터만 제거되어, 후속하여 형성되는 커패시터 전극을 그러한 선택된 돌출부(114')에 접속시킬 수 있다(예를 들어 도 9와 관련하여 후술되는 바와 같음). 또한, 브러시 세정은 특히 유전체(618)가 낮은 점도를 갖는 경우에 불필요할 수 있다. 예시적인 적합한 실온 점도 값은 200 푸아즈(poise) 이하, 가능하게는 100 푸아즈 이하, 또는 심지어 10 푸아즈 이하이다. 유전체(618)에 적합한 예시적인 저-점도 재료는 모세관 언더필(capillary underfill)에 사용되는 것이다. 그러한 재료는 이송 성형(transfer molding) 또는 다른 기술에 의해 침착될 수 있다. 결과적으로 생성된 층(618)은 임의의 적합한 두께, 가능하게는 1 μm 이상, 또는 심지어 5 μm 이상, 또는 필요할 경우 심지어 20 μm 이상을 가질 수 있다.
각각의 돌출부(114')를 에워싸는 유전체(610 및/또는 618)는 도 4의 유전체(420)에 대응한다.
이어서, 전도성 층(540A)이 구조체의 상부 표면을 덮도록 형성된다. 이러한 층은 컨포멀성(conformal)일 수 있으며, 그것의 프로파일이 아래에 놓인 토폴로지(topology)를 따르고; 돌출부(114')의 측벽에 걸친 그것의 두께가 돌출부들 사이의 거리의 절반 미만이다. 예시적인 두께는 30 내지 1000 nm이다. 층(504A)은 임의의 전도성 재료, 예컨대 금속, TiN, TaN/Ta(TaN의 층과 탄탈룸의 층), 니켈 합금, 구리 또는 그것의 합금, 알루미늄 또는 그것의 합금, 텅스텐 또는 그것의 합금, 이들 재료의 다양한 조합, 고농도 도핑된 폴리실리콘(heavily doped polysilicon), 전도성 중합체, 또는 일부 다른 전도체일 수 있다. 재료 및 두께의 선택은 후속 처리에 의존한다. 예를 들어, 구리 층이 가능하게는 무전해 도금에 의해 그리고 가능하게는 그에 후속하는 전기도금에 의해 형성될 수 있거나, 구리와 장벽 층(barrier layer)(예컨대, 니켈)의 조합이 사용될 수 있으며; 전술된 미국 특허 제7,510,928호를 참조한다. 그러나, 층(504A)이 추후에 패턴화될 경우에, 알루미늄이 바람직할 수 있는데, 왜냐하면 그것이 구리보다 패턴화하기에 용이하기 때문이다. 일례에서, 알루미늄은 PVD(가능하게는 이온화 PVD 스퍼터링(ionized PVD sputtering)), 또는 CVD 또는 ALD에 의해 적합한 두께, 예컨대 200 nm로 형성된다. 이들은 비제한적인 예이다.
컨포멀 유전체 층(120D)(도 6e)이 층(504A)의 상부 표면을 덮도록 형성된다. 유전체 재료 및 두께는 작동 요건 및 이용가능한 제조 공정에 의존한다. 예를 들어, 유전체(120D)는 CVD 또는 PVD에 의해 형성되는 이산화 규소 또는 질화 규소, 또는 하이-k(high-k) 유전체(고 유전 상수 유전체), 예컨대 산화 하프늄, 산화 알루미늄, 오산화 탄탈룸, 이산화 지르코늄, 및/또는 ALD 또는 졸-겔(sol-gel) 방법에 의해 5 내지 50 nm 이상의 두께로 형성될 수 있는 다른 재료일 수 있다. 유전체(120D)는 예를 들어 핀홀(pinhole)과 같은 박막 결함의 발달을 억제하기 위해 서로의 위에 순차적으로 형성되는 다수의 얇은 유전체 층으로서 제조될 수 있다. 다른 가능한 제조 기술이 전술된 미국 특허 제7,510,928호에 기술되고, 또 다른 기술이 가능하다.
컨포멀 전도체 층(540B)(도 6f)이 반드시는 아니지만 가능하게는 층(540A)과 동일한 기술에 의해 그리고 반드시는 아니지만 가능하게는 동일한 두께를 갖고서 유전체(120D)의 상부 표면을 덮도록 형성된다. 많은 변형이 가능하다. 예를 들어, 층(540B)은 비-컨포멀성(non-conformal)일 수 있으며, 예컨대 돌출부(114') 위에 놓인 평탄한 상부 표면을 가질 수 있다. 재료 및 두께의 선택은 제한되지 않으며, 작동 요건 및 이용가능한 제조 공정에 의존한다.
기술되는 실시예에서는, 각각의 층(504A, 120D, 504B)이 전체 기판을 덮지만, 다른 실시예에서는, 층들(504A, 120D) 중 임의의 층이 다음 층의 침착 전에 패턴화될 수 있다.
후속 처리는 특정 응용에 의존한다. 도 6g의 예에서, 3개의 커패시터 층은 단일 포토레지스트 마스크(photoresist mask)(620)를 사용하여 패턴화된다. 이러한 예에서, 3개의 층은 돌출부들(114') 사이에서 제거되어, 각각의 돌출부(114')에 별개의 커패시터(120)를 형성한다. 아래에서 참조의 용이함을 위해, 이들 별개의 커패시터는 120'로 표시된다. 다른 실시예에서, 커패시터들(120') 중 일부 또는 전부가 상호접속되어 보다 큰 커패시터를 형성한다. 예를 들어, 도 5a에서와 같이 단지 하나의 커패시터만이 요구되는 경우에, 패턴화 단계는 생략된다.
일부 실시예에서, 3개의 층은 별개의 마스크를 사용하여 패턴화된다. 예를 들어, 구조체(410)는 비아(114)가 없는 면적(도시되지 않음)을 포함할 수 있고, 이들 면적에서 층들(504A, 120D, 504B) 중 임의의 하나 이상이 임의의 원하는 회로를 제공하거나 그러한 회로를 커패시터(120')에 접속시키도록 패턴화될 수 있다.
레지스트(620)가 제거되지만(도 6h), 일부 실시예에서는 제위치에 남겨질 수 있다. 유전체 층(630)이 기판(104) 위에 형성된다. 유전체(630)는 비아(114)를 덮을 수 있거나 그렇지 않을 수 있고(도 6h에서는 그것이 비아를 덮음), 도 6h에서와 같은 평탄한 상부 표면을 갖거나 그렇지 않을 수 있다. 유전체는 경화될 때 고화되는 유동성 재료로부터 성형 또는 스핀-온(spin-on) 방법에 의해 침착되는 성형 화합물(molding compound), 예컨대 폴리이미드 또는 일부 다른 유기 중합체일 수 있으며; 예는 에폭시, 실리콘, 폴리우레탄, 폴리-페닐렌 벤조비스옥사졸(PBO), 또는 벤조사이클로부텐(BCB)에 기반하는 중합체이다. 다른 스핀-온 가능성은 저-용융-온도 유리이다. 대안적으로, 예를 들어 CVD 또는 PVD에 의해 침착되는 이산화 규소 또는 질화 규소가 사용될 수 있다. 층(630)은 상이한 재료의 층들의 조합, 예컨대 BCB가 상부에 있는 이산화 규소의 하부 층을 포함할 수 있다. 일부 실시예에서, 유전체(630)는 인접한 커패시터들(120') 사이의 커패시턴스를 감소시키기 위해 돌출부들(114') 사이에 공극(void)을 포함하며; 이러한 공극은 층(630)의 일부로서 보다 높은 압력으로 플루오르화 이산화 규소 층을 형성함으로써 형성될 수 있다. 이들 기술은 당업계에 잘 알려져 있고, 다른 기술 및 침착 방법이 사용될 수 있다.
이어서(도 6i), 돌출부(114')가 상부에서 노출되어 그것들을 전기적 접속(예컨대, 도 2b의 PCB(220) 또는 IC(102)에 대한 또는 다른 회로에 대한 접속)에 이용가능하게 만든다. 노출 공정은 예를 들어 층(630, 504B, 120D, 504A, 618, 610)의 원하지 않는 부분을 제거하는 화학적 기계적 폴리싱(chemical mechanical polishing, CMP)일 수 있다. 다른 공정이 또한 사용될 수 있다.
일부 CMP 실시예에서, 커패시터 전극들(120E.A, 120E.B)을 서로 또는 돌출부(114')에 단락시킬 위험을 감소시키기 위해, 전도성 층(504A 및/또는 504B 및/또는 114')이 CMP 후에 유전체 층들(630, 120D, 618, 610) 중 하나 이상의 표면 아래의 높이로 약간 리세스된다(recessed). 이는 예를 들어 유전체 층에 선택적인 습식 에칭(wet etch) 또는 일부 다른 공정에 의해 행해질 수 있다. 다른 예에서, 층(504A, 504B)이 알루미늄 또는 티타늄 또는 텅스텐이면, RIE(reactive ion etching, 반응성 이온 에칭)가 사용될 수 있다. 이들 예는 제한적이지 않다. 리세스의 예시적인 깊이는 유전체 아래로 10 nm 미만일 수 있다. 이어서, 커패시터 전극들이 커패시터 전극들을 서로 단락시킬 위험을 감소시키기 위해 돌출부 주위에서 상이한 각도로 돌출부(114') 부근에 접촉될 수 있다. (커패시터 전극은 도 6j에 도시된 RDL 라인(230)에 의해 접촉될 수 있고, 접점은 단락의 위험을 감소시키기 위해 돌출부(114') 주위에 분산될 수 있다.) 대안적으로 또는 추가적으로, 층(504B)이 층(114')의 상부 표면의 높이 아래로 리세스될 수 있고/있거나, 층(504A)이 층(504B)의 상부 표면의 높이 아래로 리세스될 수 있다.
이어서, 요구되는 대로, 비아 돌출부(114') 및 커패시터 전극(120E.A, 120E.B)에 대한 접속이 형성된다. 예를 들어(도 6j), RDL(640)이, 특징부(114', 120E.A, 120E.B)를 RDL 라인(230)에 의해 원하는 패턴으로 상호접속시키고 그것들을 RDL의 상부에 있는 접촉 패드(640C)에 접속시키도록 구조체 위에 형성된다. 접촉 패드(640C)는 솔더(solder), 열압착(thermocompression), 전도성 접착제, 별개의 와이어, 또는 이들의 조합, 또는 다른 기술에 의해 다른 회로 요소(예컨대, PCB 또는 IC)에 접속될 수 있다.
핸들 웨이퍼가 측부(410B)에 사용된 경우, 핸들 웨이퍼는 이러한 또는 후속 제조 단계에서 제거될 수 있다.
도 6i 및 도 6j에서 볼 수 있는 바와 같이, 층(504A, 120D, 504B)은 평탄하지 않으며; 각각의 층은 각각의 돌출부(114')에, 돌출부를 둘러싸고 그것을 따라 연장되는 돌출부 주위의 슬리브-유사 영역을 형성한다(둥근 형상은 불필요하지만, 평면도로 볼 때 도 5b와 유사함). 전도성 층(504)(504A, 504B)에 의해 형성되는 이러한 슬리브 영역은 비아(114)를 포함하는 대응하는 관통-구멍(118) 내로 연장되지 않고, 구멍의 상부 표면으로부터 전기적으로 절연될 수 있다(예컨대, 층(504)이 돌출부에 전기적으로 접속되지 않는 경우). 층들(504A, 120D, 504B) 각각에 대한 슬리브의 두께는 돌출부 측벽 상에서 비교적 작다. 각각의 층의 슬리브의 두께는 층의 두께(이는 일부 실시예에서 1 마이크로미터 이하임)에 의존하고, 슬리브의 내측 표면과 외측 표면, 즉 돌출부를 향하는 표면과 반대편 표면 사이의 거리로 정의될 수 있다. 슬리브의 두께는 가변적일 수 있지만, 그것은 슬리브의 높이, 예컨대 슬리브의 내측 표면의 높이보다 작다(슬리브의 높이는 슬리브의 높이가 돌출부 주위에서 달라지는 경우 최소 높이임). 위에 주어진 예시적인 치수를 참조한다. 그러나, 층(504B)은 평탄한 상부 표면을 가질 수 있다.
도 6d 내지 도 6g와 관련하여 위에 언급된 바와 같이, 커패시터 층(504A, 120D, 504B)은 임의의 적합한 단계에서 별도로 패턴화될 수 있다. 예를 들어, 일부 실시예에서, 층(504A)은 전혀 패턴화되지 않고, 이러한 층 위의 회로와 이러한 층 아래의 회로 사이의, 예컨대 위의 다이(die)와 아래의 PCB(도시되지 않음) 사이의 전자기 차폐를 제공한다. 그러한 패턴화되지 않은 차폐 층(504A)은 예를 들어 도 6g의 마스크(620)를 사용하여 층(504A)이 아니라 층(504B)을 패턴화함으로써 제공될 수 있다.
도 7은 도 6g에서와 동일한 제조 단계에서(돌출부(114') 위의 커패시터 층의 제거 전에) 다른 예를 예시한다. 이러한 예에서, 층(504A)이 침착되었고, 저부에서의 측방향 연장부 없이 각각의 돌출부(114') 주위에 직선형 측벽을 갖도록 패턴화되었다. 이어서, 층(120D)이 침착되었고, 유사하게 패턴화되었다. 이어서, 층(504B)이 침착되었고, 유사하게 패턴화되었다. 저부에서의 측방향 연장부의 부존재로 인해, 비아들(114)이 인접한 커패시터들(120')을 단락시킴이 없이 함께 더 근접할 수 있다.
중요하게는, 일부 실시예에서, 구조체는 인터포저이며; 측부(410B)는 도 2b의 IC(102)와 같은 다이에 접속되고, 커패시터측(410C)은 도 2b의 220과 같은 PCB에 접속된다. 많은 IC 시스템에서, PCB의 접촉 패드는 PCB 제조 기술의 한계로 인해 다이의 접촉 패드보다 낮은 피치를 갖는다. 돌출부(114')가 PCB 접촉 패드에 부착되면, 즉 RDL(640)이 생략되면, 비아(114)의 피치가 PCB 접촉 패드들 사이의 보다 큰 피치에 정합할 필요가 있다. 비아(114)에 대한 이러한 보다 큰 피치 요건은 도 6j에서와 같은 측방향 커패시터 연장부를 위한 충분한 공간(room)을 생성할 수 있다. 그러나, 커패시터를 위한 공간이 보다 작으면, 도 7의 구조체가 바람직할 수 있다.
동일한 구조체 내에서 상이한 커패시터가 상이한 프로파일을 가질 수 있다. 예를 들어, 도 8에서, 커패시터(120'.1)는 도 7에서와 같고; 커패시터(120.2)는 도 6g에서와 같으며; 최우측 돌출부(114') 위에는 커패시터가 없다 ?? 그러한 돌출부 위에서 커패시터 층이 제거되었거나, 전혀 형성되지 않았다(예를 들어 커패시터 층이 리프트-오프(lift-off) 공정에 의해 패턴화되었거나 인쇄에 의해 형성된 경우). 또한, 위에 언급된 바와 같이, 커패시터 전극(120E)은 아래에 놓인 특징부에 접속될 수 있으며; 도 8에서, 커패시터(120'.2)의 전극(120E.A)이 기판(104) 내에 형성된 회로 요소(810)(예컨대, 저항기, 또는 트랜지스터 전극, 또는 일부 다른 유형)에 접속된다. 이러한 접속은 유전체(618) 내의 구멍에 의해 이루어지며; 이러한 구멍은 층(504A)의 침착 전에 제조되었다.
다른 예에서(도 9), 커패시터 전극(120E)은 돌출부들(114') 중 일부 또는 전부에 접속될 수 있다. 예를 들어, 도 9는 도 6i의 단계에 있는 구조체를 도시하며, 이때 3개의 커패시터(120'.1, 120'.2, 120'.3)가 각각의 돌출부(114'.1, 114'.2, 114'.3) 주위에 형성된다. 커패시터 전극이 도 2b에서와 같이 상호접속되어 큰 커패시터를 형성하지만, 대신에 임의의 다른 커패시터 접속이 사용될 수 있다. 도 9에서, 커패시터(120'.3)의 커패시터 전극(120E.A)이 돌출부(114'.3)와 물리적으로 접촉하고; 커패시터(120'.2)의 커패시터 전극(120E.B)이 돌출부(114'.2)와 물리적으로 접촉한다. 구조체는 예를 들어 다음과 같이 형성될 수 있다. 우선, 제조가 도 6a 내지 도 6d에서와 같이 진행되지만, 전도성 층(504A)의 침착 전에, 유전체(610/618)가 돌출부(114'.3) 위로부터 선택적으로 제거되어 돌출부의 상부 및 측벽을 노출시킨다. 이러한 선택적인 제거는 전술된 바와 같이 유전체(618)가 유동성 재료이고 유전체(610)가 존재하지 않는 경우 브러시를 사용하여 이루어질 수 있다. 대안적으로, 이러한 선택적인 제거는 마스크 에칭일 수 있다. 마스크(도시되지 않음)는 예를 들어 2개의 마스킹 층으로 형성될 수 있다: 제1 평탄한 마스킹 층이 비아들(114) 사이에서 기판(104)을 덮지만 돌출부(114')의 상부 세그먼트(top segment)를 노출시키도록 형성되고(이러한 마스킹 층은 포토리소그래피 없이, 가능하게는 전술된 바와 같이 저 점도 중합체-기반 재료로서 형성될 수 있음); 이어서 다른 하나의 마스킹 층(예컨대, 포토레지스트)이 돌출부(114'.3)를 제외하고는 돌출부(114')와 기판(104) 전부를 덮도록 형성된다. 돌출부(114'.3)의 상부 부분은 2개의 마스킹 층에 의해 덮이지 않는다.
돌출부(114'.3)의 상부 및 측벽을 노출시키는 에칭 후에, 2개의 마스킹 층이 제거된다. 이어서, 층(504A)이 전술된 바와 같이 침착되어, 돌출부(114'.3)의 상부 및 측벽과 물리적으로 접촉한다.
이어서, 층(504A) 및 유전체(610/618)가 돌출부(114'.2)의 상부 부분 위에서 선택적으로 제거되어 돌출부의 상부 및 측벽을 노출시킨다. 이러한 선택적인 제거는 예를 들어 돌출부(114'.3)에 대해 전술된 것과 유사한 2개의 마스킹 층에 의해 달성될 수 있다.
이어서, 2개의 마스킹 층이 제거되고, 유전체(120D)가 전술된 바와 같이(도 6e) 형성된다. 유전체(120D)의 일부분이 돌출부(114'.2) 위에서 제거되어 돌출부의 상부 및 측벽을 노출시키지만, 층(504A)은 노출시키지 않는다. 이러한 제거는 전술된 바와 같이 2개의 마스킹 층에 의해 달성될 수 있다.
이어서, 마스킹 층이 제거되고, 전도성 층(504B)이 전술된 바와 같이(도 6e) 침착되어 돌출부(114'.2)의 상부 및 측벽과 물리적으로 접촉한다.
후속 제조 단계는 전술된 바와 같을 수 있다.
슬리브의 두께가 슬리브의 높이보다 작은 유사한 슬리브-유사 방식으로 임의의 하나 이상의 돌출부(114')를 둘러싸는 추가의 커패시터 전극 또는 EM 차폐물 또는 다른 특징부를 제공하기 위해, 120D 및 504와 유사한 추가의 유전체 및 전도성 층이 동일하거나 유사한 기술에 의해 제조될 수 있다. 그러한 특징의 슬리브는 선택된 돌출부(114')에 그리고/또는 서로 유사하게 접속될 수 있거나 그렇지 않을 수 있다. 예를 들어, 추가의 유전체 층이 120D와 유사하게 구조체 위에 제조될 수 있고, 이어서 504A 또는 504B와 유사한 추가의 전도성 층이 침착되고 돌출부(114')에 그리고/또는 층(504A 또는 504B)에 물리적으로 접속될 수 있다. 이러한 층(504A 또는 504B)에 대한 물리적 접속은 돌출부에 대한 물리적 접속이 있거나 없이 돌출부(114')에 인접하게 이루어질 수 있다.
일부 실시예에서, (예컨대, 보다 큰 커패시턴스를 제공하기 위해) 임의의 커패시터 회로로 상호접속되거나 별도로 취급되는 개별 커패시터(120') 및 그것들의 관련 비아(114)가, 보다 작은 커패시턴스가 성능을 개선하기 위해 필요한 기판 내에 그리고 기판(104)을 가로질러 배치된다. 유사하게, 층(120D 및/또는 504) 및/또는 후속하여 침착되는 추가의 층으로 제조되는 추가의 커패시터 전극, EM 차폐물 및 다른 특징부가 돌출부(114') 및/또는 커패시터 전극에 물리적으로 접속될 수 있다.
슬리브의 두께가 슬리브의 높이보다 작은 유사한 슬리브-유사 방식으로 임의의 하나 이상의 돌출부(114')를 둘러싸는 추가의 커패시터 전극 또는 EM 차폐물 또는 다른 특징부를 제공하기 위해, 120D 및 504와 유사한 추가의 유전체 및 전도성 층이 동일하거나 유사한 기술에 의해 제조될 수 있다. 그러한 특징의 슬리브는 선택된 돌출부(114')에 그리고/또는 서로 유사하게 접속될 수 있거나 그렇지 않을 수 있다. 예를 들어, 추가의 유전체 층이 120D와 유사하게 구조체 위에 제조될 수 있고, 이어서 504A 또는 504B와 유사한 추가의 전도성 층이 침착되고 돌출부(114')에 그리고/또는 층(504A 또는 504B)에 물리적으로 접속될 수 있다. 이러한 층(504A 또는 504B)에 대한 물리적 접속은 돌출부에 대한 물리적 접속이 있거나 없이 돌출부(114')에 인접하게 이루어질 수 있다.
일부 실시예에서, 제조 순서(fabrication sequence)는 RDL(614)(도 6d)이 기판(104) 전에 형성된다는 점에서 역전된다. 보다 구체적으로, RDL(614)은 아래에 놓인 기판(도시되지 않음) 상에 형성될 수 있거나, 그 자체가 회로를 가진 기판에 의해 대체될 수 있다. 이러한 기판(614)은 유기, 세라믹, 반도체, 라미네이트형(laminated), 또는 마이크로전자장치에 사용되는 임의의 다른 유형일 수 있다.
그러한 기판(614)은 상부에 접촉 패드를 갖는다. 비아(114)는 전기도금 및/또는 무전해 도금 및/또는 다른 방법에 의해 이들 접촉 패드에 접합되거나 이들 접촉 패드 상에 인쇄되거나 이들 접촉 패드 상에 형성되는 별개의 독립형(free-standing) 와이어이다. 예컨대 둘 모두 본 명세서에 참고로 포함되는, 발명의 명칭이 "BVA 인터포저(BVA Interposer)"인 미국 특허 공개 제2014/0036454호(캐스키(Caskey) 등, 2014년 2월 6일) 및 미국 특허 제7,793,414호(하바(Haba) 등, 2010년 9월 14일)를 참조한다.
이어서, 기판(104)이 가능하게는 성형 또는 스핀 온에 의해 또는 일부 다른 공정, 예컨대 유기 또는 무기 재료의 CVD에 의해 가능하게는 유전체 층, 예컨대 유전체 봉지재(예를 들어, 유기 성형 화합물)로서 형성된다. 대안적으로, 기판(104)이 별도로 형성될 수 있고, 비아(114)가 기판(104) 내의 관통-구멍 내로 삽입될 수 있으며; 전술된 하바 등의 미국 특허 제7,793,414호를 참조한다. 비아(114)는 기판(104) 위로 돌출된다. 유전체(610)가 임의의 원하는 목적을 위해, 예컨대 기판(104)이 유전체가 아닌 경우에 기판(104)을 비아(114)로부터 절연시키기 위해 기판(104) 전에 미리 형성될 수 있다. 이어서, 도 6d 및 후속 도면과 관련하여 전술된 바와 같이 제조가 진행된다.
많은 공정 변형이 가능하다. 예를 들어, 장벽 층이 상호확산(interdiffusion) 또는 부식을 방지하기 위해 또는 접착(adhesion)을 개선하기 위해 사용될 수 있다. 따라서, 비아(114)가 구리로 형성되는 경우, 니켈(가능하게는 니켈 인 또는 일부 다른 니켈 합금)의 장벽 층이 돌출부(114') 위에 침착될 수 있다. 하나의 그러한 공정에서, 장벽 층은 비아(114)의 일부로서 유전체(610) 후에 구멍(118)(도 6a) 내에 (예컨대, PVD에 의해) 침착된다. 다른 변형에서, 장벽 층은 도 6c.1의 단계 후에 형성되며: 유전체(610)가 돌출부(114') 위로부터 제거되고, 장벽 층이 무전해 도금에 의해 형성된다. 도금 마스크가 도 11e와 관련하여 더욱 상세히 후술되는 바와 같이 기판(104)의 커패시터측(410C)에 사용될 수 있다.
위의 예에서, 도면은 기판(104)이 평탄한 상부 및 저부 표면을 갖는 것으로 도시하였지만, 이는 필수적이지 않다. 예를 들어, 도 8을 참조하면, 최우측 비아(114)는 커패시터에 사용되지 않고, 기판(104)은 구조체를 기계적으로 강화시키기 위해 이러한 비아 부근에서 덜 얕을 수 있다. 가능한 공정은 다음과 같다. 우선, 도 6b의 구조체, 즉 막힌 구멍(118) 및 막힌 비아(114)를 가진 구조체를 제공하도록 위와 같이 제조가 진행된다. 이어서, 기판측(410C)이 마스크 에칭을 사용하여 박화되어, 공동(cavity)(1010)을 형성한다 - 4개의 비아(114)를 가진 예를 도시하는 도 10a를 참조한다. 2개의 중간 비아(114b) 주위에는 커패시터가 형성될 것이고; 비아(114a) 주위에는 커패시터가 형성되지 않을 것이다. (이러한 도면에서, RDL의 유전체와 상호접속 라인을 별도로 도시함이 없이, RDL(614)이 단일 직사각형으로 도시된다.) 기판 박화는 모든 비아(114) 위의 유전체(610)를 노출시키지만, 돌출부(114')는 공동 외부에서보다 공동(1010) 내에서 더 길다. 박화 공정의 일례에서, 우선 기판측(410C)이 예컨대 연삭(grinding) 및/또는 CMP 및/또는 화학적 에칭의 조합에 의해 균일하게 박화되어, 단지 유전체(610)의 상부를 노출시키고 돌출부(114)의 상부 단부보다 약간(일부 실시예에서 5 μm만큼) 아래에 있는 높이로 후퇴된다. 이어서, 마스크가 포토리소그래피에 의해 형성되어(도시되지 않음) 공동(1010)을 한정하고, 이러한 공동은 기판(104)의 마스크 에칭에 의해 형성된다. 예시적인 공동 깊이는 커패시터 슬리브의 원하는 높이에 의존하며; 예컨대 기판(104)이 초기에 300 mm 직경 및 650 μm 두께의 규소 웨이퍼이고 비아(114) 직경이 2 내지 200 μm인 일부 실시예에서 5 내지 500 μm가 적절하다. 이어서, 마스크가 제거된다. 이러한 공정 및 치수는 제한적이지 않다. 예를 들어, 일부 실시예에서, 비아(114a)는 기판으로부터 돌출되지 않는데, 즉 그것들의 상부 표면이 기판(104)의 상부 표면과 동일 높이에 있거나 그것의 높이보다 아래에 있다.
이어서, 도 6d 내지 도 9와 관련하여 전술된 임의의 방식으로 제조가 진행된다. 예를 들어, 도 10b 및 도 10c는 각각 도 6g 및 도 6i의 단계에 있는 구조체를 도시한다. 레지스트(620)(도 10b)가 공동(1010) 내부에서 커패시터 슬리브 구조체를 덮지만, 레지스트는 공동 외부에 존재하지 않는다. 따라서, 층(504A, 120D, 504B)이 공동 외부에서 제거된다. 이어서, 유전체(630)(도 10c)가 측부(410C) 상에 구조체를 덮도록 형성되고, 구조체가 평탄화되어(예를 들어 CMP에 의해) 공동 내부 및 외부 둘 모두에서 비아(114)의 상부를 노출시킨다. 도 6j의 RDL(640)과 같은 RDL 또는 다른 특징부(도시되지 않음)가 상부에 형성될 수 있다. 전술된 다른 변형이 공동 실시예에 사용될 수 있다. 다수의 공동이 동일한 기판(104) 내에 형성될 수 있으며, 이때 별개의 커패시터 슬리브(120') 세트가 각각의 공동 내에 있다. 이들 커패시터는 요구되는 대로 상호접속될 수 있으며; 예를 들어, 커패시터 층(504A, 504B)이 각각의 공동 내부에서 요구되는 대로 상호접속될 수 있다(중요하게는, 이들 층은 다른 실시예에 대해 전술된 바와 같이, 도 10b에서와 같은 단일 마스크가 아니라 별개의 마스크에 의해 패턴화될 수 있음). 또한, 도 10b의 마스크(620) 또는 별개의 마스크를 사용하여, 커패시터 층(504)이 기판(104)의 상부 표면(410C)에 걸쳐 공동들 사이에서 연장되는 전도성 라인에 의해 상호접속될 수 있고, 커패시터측(410C)에 형성된 RDL에 접속될 수 있다. 그리고/또는, 층(504)은 전술된 바와 같이, 측부(410C) 상의 RDL 또는 RDL(614) 내의 라인에 의해 상호접속될 수 있는 선택된 비아(114)에 접속될 수 있다(예를 들어 도 9 참조).
일부 실시예에서, 비아(114)는 층(630)의 평탄화 에칭(planarizing etch)으로부터 또는 다른 처리로부터 유전체(120D)를 보호하기 위해 공동 내부에서 보다 짧다. 이러한 실시예들 중 일부에서, 층(504B)은 생략되며; 커패시터 플레이트들 중 하나가 비아(114) 자체에 의해 제공된다. 예시적인 실시예는 다음과 같다. 우선, 구멍(118)(도 11a)이 상이한 깊이를 갖도록 형성되며; 보다 깊은 구멍이 118a로 도시되고, 보다 얕은 구멍이 118b로 도시된다. 커패시터 슬리브는 118a가 아니라 구멍(118b)에 제조될 것이다. 이러한 상이한 깊이는 이들 구멍 그룹들 각각에 대한 상이한 에칭에 의해 달성될 수 있다. 대안적으로, 일부 실시예에서, 단일 에칭이 사용될 수 있다. 예를 들어, 기판(104)이 규소이면, 단일 RIE 에칭이 구멍(118a, 118b) 둘 모두를 형성할 수 있으며; 구멍(118b)이 보다 작은 직경을 가지면, 이러한 보다 작은 직경이 RIE 지연(lag)으로 인해 보다 작은 깊이를 생성한다.
구멍이 비아(114) 및 선택적인 유전체(610)(도 11b)에 의해 충전되고, 도 6b와 관련하여 전술된 바와 같이, RDL(614)이 선택적으로 상부에 형성된다. 도 11b에서, 보다 짧은 비아(114)가 114b로 표시되고; 보다 긴 비아가 114a로 표시된다.
이어서(도 11c), 도 10a에 대해 전술된 바와 같이, 기판(104)이 선택적으로 박화되어, 보다 짧은 비아(114b) 주위에 공동(1010)을 형성한다. 예시적인 실시예에서, 기판(104)은 300 mm 직경의 단결정 규소 웨이퍼이며; 각각의 보다 긴 비아(114a)는 직경이 30 μm이고 높이가 100 μm이며, 각각의 보다 짧은 비아(114b)는 직경이 20 μm이고 높이가 70 μm이며; 보다 긴 비아(114a)는 기판(104)으로부터 50 μm만큼 돌출되고; 보다 짧은 비아(114b)는 20 μm만큼 돌출된다. 공동(1010)은 깊이가 50 μm이다. 공동은 수백 개 또는 수천 개의 비아(114b)의 어레이를 포함할 수 있고, 다수의 그러한 공동이 존재할 수 있다.
선택적으로, 예컨대 비아가 구리로 제조되는 경우, 장벽 층이 비아(114)의 돌출부 위에 형성된다. 예시적인 공정은 전술된 바와 같을 수 있다. 보다 구체적으로, 유전체 돌출부(610)가 적합한 에칭, 가능하게는 돌출부(114) 및 기판(104)의 재료에 선택적인 비마스크 에칭(unmasked etch)에 의해 비아(114) 위로부터 제거된다(도 11d). (일부 실시예에서, 이러한 에칭은 비아(114) 주위에서 기판으로부터 약간 돌출되는 유전체(610)를 남기며; 예컨대 포토리소그래피 없이 침착되고 에칭 후에 제거되는, 기판(104) 상의 얇은 마스킹 층과 같은 마스킹 층이 이러한 목적에 사용될 수 있다.) 이어서(도 11e), 포토레지스트의 새로운 마스킹 층(1110)이 침착되고, 공동(1010) 외부에서 구조체를 완전히 덮지 않고 비아(114b)의 상부 부분을 노출시키도록 패턴화된다. 장벽 층(114BA)이 돌출부(114b)의 노출된 부분 상에 도금된다. 마스크(1110)는 기판이 유전체가 아닌 경우에 장벽 층이 기판(104)에 단락되도록 허용하지 않는다(기판이 유전체이거나 단락이 관심 사항이 아니면, 마스크(1110)가 생략될 수 있음).
마스크(1110)가 제거되고(도 11f), 유전체(120D)가 전술된 바와 같이 임의의 적합한 공정에 의해 전체 커패시터측(410C)에 걸쳐 얇은 층으로서 형성된다. 일부 실시예에서, 유전체(120D)는 컨포멀성이며, 그것의 재료 및 두께는 전술된 바와 같이 선택된다.
이어서(도 11g), 전도성 층(504)이 선택적으로 침착되어 커패시터 전극(들)을 제공한다. 이는 층(504, 504A, 504B)에 대해 전술된 임의의 적합한 공정에 의해 행해질 수 있다. 예시적인 공정은 층(504)(예컨대, 구리)의 PVD에 의한 리프트-오프 공정이다. 층(504)은 다수의 비아(114b)에 걸쳐 연속적으로 연장되는 것으로 도시되지만(도 5a와 유사하게), 층(504)은, 상이한 비아(114b)가 가능하게는 서로 접속되지 않은 상이한 커패시터에 대응하도록, 각각이 비아(114b) 모두가 아닌 그것들 중 하나 이상에 걸쳐 연장되는 접속되지 않은 부분으로 패턴화될 수 있다. 각각의 비아(114b)는 RDL(614)에 의해 외부 회로에 접속되는 커패시터 플레이트를 제공할 것이며; 다수의 비아(114b)가 RDL에 의해 상호접속되어 보다 큰 커패시턴스를 제공할 수 있다.
이어서(도 11h), 유전체(630)가 커패시터측(410C)에 침착되고, 비아(114b) 위의 전도체(504)와 비-커패시터 비아(114a)를 노출시키도록 패턴화된다. 도시된 예에서, 다마신 공정(damascene process)이 사용되며; 바꾸어 말하면, 구멍이 비아(114b) 위의 유전체 층(630)을 통해 제조되어 전도체(504)를 노출시키고; 또한, 구멍이 비아(114a) 위의 유전체(630, 120D)를 통해 제조되어 이들 비아를 노출시키며; 구멍이 전도체(1120)(예컨대, 금속, 가능하게는 구리 또는 금속 층들의 조합)로 충전된다. 유전체(630)를 통한 구멍은 또한 유전체(630) 내의 구멍들 사이에 트렌치(trench)(도시되지 않음)(트렌치는 유전체를 관통하지 않음)를 형성하는 에칭에 의해 제조될 수 있고, 전도체(1120)는 이들 트렌치를 충전하여 선택된 비아(114a) 및/또는 전도체 부분(504)을 상호접속시킬 것이다. 따라서, 전도체(1120)는 도 6j의 RDL(640)과 같은 측부(410C) 상의 RDL에 대한 제1 상호접속 높이를 제공할 수 있다. RDL 제조 또는 다른 처리는 이전에 기술된 실시예에서와 같이 진행될 수 있다.
비아들(114b) 중 일부가 커패시터에 사용되지 않을 수 있지만, 열 전도율 및 그에 따라 열 방산과 제거를 개선하기 위해, 그리고/또는 기계적 강도를 위해 제공된다.
본 발명은 전술된 실시예로 제한되지 않는다. 예를 들어, 일부 실시예에 대해 기술된 공정, 재료 및 치수가 다른 실시예에 사용될 수 있다. 따라서, 도 11h의 다마신 공정은 도 6j 및 다른 실시예의 RDL(640)을 형성하는 데 사용될 수 있다. 역으로, 도 6i 또는 도 10c의 유전체(630), 금속(504) 및 유전체 층(120D/618/610)의 평탄화가 도 11h의 공정의 변형과 함께 사용될 수 있다. 일례가 각각 도 11g(전도체(504) 침착) 및 도 11h(유전체(630) 침착)와 유사한 처리 단계를 도시한 도 12a 및 도 12b에 예시된다. 보다 구체적으로, 도 12a에 도시된 바와 같이, 전도체(504)가 비아(114b)의 상부에 큰 돌출부를 갖도록 비-컨포멀성으로 형성된다. 예를 들어, 전도체(504)가 구리, 니켈 또는 일부 다른 금속인 경우, 금속 돌출부가 예를 들어 전류 밀도 및 도금조(plating bath) 화학 반응과 같은 도금 조건을 조절함으로써 형성될 수 있다. 따라서, 일부 실시예에서, 무-첨가제(additive-free) 화학 반응이 적합할 수 있다. 특히, 일반적으로 말하면, 아래에 놓인 표면의 돌출부(예컨대 돌출부(114))에서, 이러한 돌출부에서의 보다 높은 전기장으로 인해 비-컨포멀 도금이 일어날 수 있는 것으로 알려져 있다. 일반적으로, 컨포멀 도금이 요구될 때, 돌출부에서의 도금 속도(plating rate)가 도금조 내의 레벨러 첨가제(leveler additive)에 의해 감소될 수 있으며; 그러한 첨가제는 높은 전기장에 의해 돌출부로 불균형하게 끌어당겨져 돌출부에서의 도금 속도를 감속시키는 극성 분자를 갖는다. 비-컨포멀 도금에 대해, 레벨러는 생략되거나 함량이 감소될 수 있다. 공동 내의 금속(504)의 결과적으로 생성된 돌출부는 공동 외부로 유전체(120D)의 높이 위로 상승될 수 있다. 따라서, (도 10c에서와 같이) 비아(114a)를 노출시키기 위한 유전체(630, 120D)의 블랭킷 평탄화 제거(blanket planarizing removal)(예컨대, CMP에 의함)가 또한 비아(114b) 위의 금속(504)을 노출시킬 것이다. 이러한 공정에서 비아(114a) 및 전도체(504)가 약간 폴리싱될 수 있다.
다른 공정 변형이 존재할 수 있다. 도 10c 내지 도 12b와 관련하여 전술된 층(504)으로 제조되는 커패시터 플레이트가 도 5b에서와 같이 평면도로 볼 때 원형이거나 비-원형일 수 있는 슬리브를 형성한다. 이러한 슬리브는 도 11h 또는 도 12b에서와 같이 돌출부(114)를 덮도록 연장될 수 있다. 기판을 관통하지만 기판 위로 돌출되지 않는 추가의 전도성 비아가 있을 수 있다. 그러한 비아는 돌출 비아와 동시에, 또는 돌출 비아 전이나 후에, 예를 들어 추가의 얕은 구멍(118)(도시되지 않음)을 에칭하고 그것들을 도 6a의 단계에서 전도체로 충전하고, 이어서 그것들이 커패시터측에서 기판으로부터 돌출되지 않도록 그것들을 도 6c.1의 단계에서 커패시터측(410C)에서 노출시키고, 그러한 전도성 비아를 기판 위 및/또는 아래의 회로 요소에 접속시키는 전도성 라인(예컨대, 그러한 비아를 돌출부(114') 및/또는 층(504A, 504B) 및/또는 RDL(640)의 라인에 접속시키기 위한 층(504A 및/또는 504B)으로 제조되는 라인 또는 RDL(614)의 라인을 포함함)을 형성함으로써, 형성될 수 있다. 본 발명은 임의의 공정 또는 치수에 의해 제한되지 않는다. 일부 실시예가 하기의 항목에 의해 한정된다.
항목 1은 마이크로전자 구성요소로서,
상부 표면, 저부 표면, 및 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍들을 포함하는 기판;
각각의 제1 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들(예컨대, 114);
대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 전도성 돌출부를 둘러싸고 적어도 전도성 돌출부의 세그먼트를 따라 연장되는 제1 전도성 슬리브 영역(예컨대, 돌출부(114') 주위의 슬리브와 유사한 커패시터 전극(120E.A), 또는 단지 전극(120E.A)의 일부)으로서, 제1 전도성 슬리브 영역은 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되고(도 3과 대조적으로 관통-구멍 내로 하강하지 않음), 제1 전도성 슬리브 영역은 전도성 돌출부를 향하는 내측 표면, 내측 표면 반대편의 외측 표면, 및 내측 표면과 외측 표면 사이의 거리인 두께를 포함하고, 상기 두께의 최대값이 상기 세그먼트를 따라 측정되는 내측 표면의 길이보다 작은(예컨대, 120E.A의 두께는 그것의 높이보다 작을 수 있음), 상기 제1 전도성 슬리브 영역을 포함하는, 마이크로전자 구성요소를 한정한다.
항목 2는 항목 1의 마이크로전자 구성요소로서, 각각의 전도성 돌출부에 대해, 제1 전도성 슬리브 영역은 제1 관통-구멍으로부터 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 마이크로전자 구성요소를 한정한다.
항목 3은 항목 1 또는 항목 2의 마이크로전자 구성요소로서, 기판은, 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
마이크로전자 구성요소는,
각각의 제2 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들;
대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부를 추가로 포함하는, 마이크로전자 구성요소를 한정한다.
항목 4는 항목 1, 항목 2 또는 항목 3의 마이크로전자 구성요소로서, 기판은 상부 표면 내에 공동을 포함하고, 각각의 전도성 돌출부는 공동 내에 적어도 부분적으로 위치되고,
기판은, 각각 공동 외부에서 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
마이크로전자 구성요소는, 각각 대응하는 제2 관통-구멍을 관통하고 기판 위의 회로 요소 및 기판 아래의 회로 요소에 전기적으로 결합되는 하나 이상의 전도성 비아들을 추가로 포함하는, 마이크로전자 구성요소를 한정한다.
항목 5는 임의의 선행 항목의 마이크로전자 구성요소로서, 각각의 전도성 돌출부에 대해, 적어도 전도성 돌출부의 상기 세그먼트를 따라 연장되고 제1 전도성 슬리브 영역을 둘러싸는 대응하는 제2 전도성 슬리브 영역을 추가로 포함하고, 제2 전도성 슬리브 영역은 유전체에 의해 제1 전도성 슬리브 영역으로부터 분리되는, 마이크로전자 구성요소를 한정한다.
중요하게는, 항목 5는 추가의 관통-구멍들 및 추가의 관통-구멍들로부터 돌출되거나 돌출되지 않는, 가능하게는 그러한 추가의 관통-구멍들로부터 돌출되지만 제2 슬리브 영역이 아닌 제1 슬리브 영역만을 갖는 전도성 비아들을 가진 실시예를 포함한다.
항목 6은 항목 5의 마이크로전자 구성요소로서,
각각의 제1 전도성 슬리브 영역을 포함하는 제1 전도성 층;
각각의 제2 전도성 슬리브 영역을 포함하고 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층;
제1 전도성 층을 제2 전도성 층으로부터 절연시키는 유전체 필름을 포함하고, (필름은 제1 및 제2 전도성 층들과 물리적으로 접촉할 수 있고, 제1 전도성 층과 접촉하는 필름의 표면의 적어도 하나의 치수보다 그리고 제2 전도성 층과 접촉하는 필름의 표면의 적어도 하나의 치수보다 작은 두께를 가질 수 있음)
제1 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮고,
제2 전도성 층은 임의의 제2 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮는, 마이크로전자 구성요소를 한정한다.
항목 7은 항목 5의 마이크로전자 구성요소로서, 적어도 하나의 제1 전도성 슬리브 영역 및 대응하는 제2 전도성 슬리브 영역을 각각 포함하는 제1 전극 및 제2 전극을 갖는 커패시터를 포함하고, 제1 및 제2 전극들은 다른 구성요소로부터 전기 접촉을 위해 접근가능한, 마이크로전자 구성요소를 한정한다.
항목 8은 항목 7의 마이크로전자 구성요소로서, 마이크로전자 구성요소는 제1 기준 전압을 수신하는 제1 전극 및 제1 기준 전압과 상이한 제2 기준 전압을 수신하는 제2 전극으로 작동하도록 구성되는, 마이크로전자 구성요소를 한정한다.
항목 9는 항목 8의 마이크로전자 구성요소로서, 제1 및 제2 기준 전압들 중 하나는 전원 전압이고, 제1 및 제2 기준 전압들 중 다른 하나는 대지 전압인, 마이크로전자 구성요소를 한정한다.
항목 10은 임의의 선행 항목의 마이크로전자 구성요소로서, 마이크로전자 구성요소는 정전압을 수신하는 제1 전극으로 작동하도록 구성되는, 마이크로전자 구성요소를 한정한다.
항목 11은 임의의 선행 항목의 마이크로전자 구성요소로서, 각각의 제1 전도성 슬리브 영역을 포함하는 전도성 층을 포함하고,
전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮는, 마이크로전자 구성요소를 한정한다.
항목 12는 임의의 선행 항목의 마이크로전자 구성요소로서, 각각의 전도성 비아는 대응하는 제1 관통-구멍을 관통하고, 기판 아래의 회로 요소와 기판 위의 회로 요소 사이의 전도성 경로를 제공하는, 마이크로전자 구성요소를 한정한다.
항목 13은 마이크로전자 구성요소로서,
상부 표면, 저부 표면, 및 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍들을 포함하는 기판;
각각의 제1 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들을 포함하고,
대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 마이크로전자 구성요소는,
전도성 돌출부를 둘러싸고 적어도 전도성 돌출부의 세그먼트를 따라 연장되는 제1 전도성 슬리브 영역으로서, 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되는, 상기 제1 전도성 슬리브 영역; 및
적어도 전도성 돌출부의 상기 세그먼트를 따라 연장되고 제1 전도성 슬리브 영역을 둘러싸는 제2 전도성 슬리브 영역으로서, 유전체에 의해 제1 전도성 슬리브 영역으로부터 분리되는, 상기 제2 전도성 슬리브 영역을 포함하는, 마이크로전자 구성요소를 한정한다.
항목 14는 항목 13의 마이크로전자 구성요소로서, 각각의 전도성 돌출부에 대해, 제1 전도성 슬리브 영역은 제1 관통-구멍으로부터 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 마이크로전자 구성요소를 한정한다.
항목 15는 항목 13 또는 항목 14의 마이크로전자 구성요소로서, 기판은, 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
마이크로전자 구성요소는,
각각의 제2 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들;
대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역 또는 적어도 하나의 제2 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부를 추가로 포함하는, 마이크로전자 구성요소를 한정한다.
항목 16은 항목 13, 항목 14 또는 항목 15의 마이크로전자 구성요소로서, 기판은 상부 표면 내에 공동을 포함하고, 각각의 전도성 돌출부는 공동 내에 적어도 부분적으로 위치되고,
기판은, 각각 공동 외부에서 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
마이크로전자 구성요소는, 각각 대응하는 제2 관통-구멍을 관통하고 기판 위의 회로 요소 및 기판 아래의 회로 요소에 전기적으로 결합되는 하나 이상의 전도성 비아들을 추가로 포함하는, 마이크로전자 구성요소를 한정한다.
항목 17은 항목 13, 항목 14, 항목 15 또는 항목 16의 마이크로전자 구성요소로서,
각각의 제1 전도성 슬리브 영역을 포함하는 제1 전도성 층;
각각의 제2 전도성 슬리브 영역을 포함하고 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층;
제1 전도성 층을 제2 전도성 층으로부터 절연시키는 유전체 필름을 포함하고,
제1 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮고,
제2 전도성 층은 임의의 제2 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮는, 마이크로전자 구성요소를 한정한다.
항목 18은 항목 13, 항목 14, 항목 15, 항목 16 또는 항목 17의 마이크로전자 구성요소로서, 적어도 하나의 제1 전도성 슬리브 영역 및 대응하는 제2 전도성 슬리브 영역을 각각 포함하는 제1 전극 및 제2 전극을 갖는 커패시터를 포함하고, 제1 및 제2 전극들은 다른 구성요소로부터 전기 접촉을 위해 접근가능한, 마이크로전자 구성요소를 한정한다.
항목 19는 항목 18의 마이크로전자 구성요소로서, 마이크로전자 구성요소는 제1 기준 전압을 수신하는 제1 전극 및 제1 기준 전압과 상이한 제2 기준 전압을 수신하는 제2 전극으로 작동하도록 구성되는, 마이크로전자 구성요소를 한정한다.
항목 20은 항목 19의 마이크로전자 구성요소로서, 제1 및 제2 기준 전압들 중 하나는 전원 전압이고, 제1 및 제2 기준 전압들 중 다른 하나는 대지 전압인, 마이크로전자 구성요소를 한정한다.
항목 21은 항목 18의 마이크로전자 구성요소로서, 적어도 하나의 전도성 비아가 대응하는 제1 관통-구멍을 관통하고, 기판 아래에 위치되는 접촉 패드에 접속되는, 마이크로전자 구성요소를 한정한다.
항목 22는 항목 13, 항목 14, 항목 15, 항목 16, 항목 17, 항목 18, 항목 19, 항목 20 또는 항목 21의 마이크로전자 구성요소로서, 마이크로전자 구성요소는 정전압을 수신하는 제1 전극으로 작동하도록 구성되는, 마이크로전자 구성요소를 한정한다.
항목 23은 항목 13 내지 항목 22 중 임의의 항목의 마이크로전자 구성요소로서, 각각의 전도성 비아는 대응하는 제1 관통-구멍을 관통하고, 기판 아래의 회로 요소와 기판 위의 회로 요소 사이의 전도성 경로를 제공하는, 마이크로전자 구성요소를 한정한다.
항목 24는 제조 방법으로서,
구조체를 제공하는 단계로서, 구조체는,
- 상부 표면, 저부 표면, 및 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍들을 포함하는 기판;
- 각각의 제1 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들을 포함하는, 상기 구조체를 제공하는 단계;
구조체를 제공한 후에, 기판 위에, 대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 전도성 돌출부를 둘러싸고 적어도 전도성 돌출부의 세그먼트를 따라 연장되는 제1 전도성 슬리브 영역을 형성하는 단계로서, 제1 전도성 슬리브 영역은 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되고, 제1 전도성 슬리브 영역은 전도성 돌출부를 향하는 내측 표면, 내측 표면 반대편의 외측 표면, 및 내측 표면과 외측 표면 사이의 거리인 두께를 포함하고, 상기 두께의 최대값이 상기 세그먼트를 따라 측정되는 내측 표면의 길이보다 작은, 상기 제1 전도성 슬리브 영역을 형성하는 단계를 포함하는, 방법을 한정한다.
항목 25는 항목 24의 방법으로서, 각각의 전도성 돌출부에 대해, 제1 전도성 슬리브 영역은 제1 관통-구멍으로부터 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 방법을 한정한다.
항목 26은 항목 24 또는 항목 25의 방법으로서, 기판은, 각각 상부 표면과 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
구조체는 각각의 제2 관통-구멍에서 기판 위에 전도성 돌출부를 형성하도록 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들을 추가로 포함하고,
방법은, 구조체를 제공한 후에, 기판 위에, 대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부를 형성하는 단계를 추가로 포함하는, 방법을 한정한다.
항목 27은 항목 24 내지 항목 26 중 임의의 항목의 방법으로서, 구조체를 형성한 후에, 기판 위에, 각각의 전도성 돌출부에 대해, 적어도 전도성 돌출부의 상기 세그먼트를 따라 연장되고 제1 전도성 슬리브 영역을 둘러싸는 대응하는 제2 전도성 슬리브 영역을 형성하는 단계를 추가로 포함하고, 제2 전도성 슬리브 영역은 유전체 필름에 의해 제1 전도성 슬리브 영역으로부터 분리되는, 방법을 한정한다.
항목 28은 항목 27의 방법으로서,
각각의 제1 전도성 슬리브 영역을 형성하는 단계는 각각의 제1 전도성 슬리브 영역을 포함하는 제1 전도성 층을 형성하는 단계를 포함하고,
각각의 제2 전도성 슬리브 영역을 형성하는 단계는, 각각의 제2 전도성 슬리브 영역을 포함하고 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층을 형성하는 단계를 포함하고,
유전체 필름은 제1 전도성 층을 제2 전도성 층으로부터 절연시키고,
제1 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮고,
제2 전도성 층은 임의의 제2 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮는, 방법을 한정한다.
항목 29는 항목 27의 방법으로서, 적어도 하나의 제1 전도성 슬리브 영역 및 대응하는 제2 전도성 슬리브 영역을 각각 포함하는 제1 전극 및 제2 전극을 갖는 커패시터를 형성하는 단계를 포함하고, 제1 및 제2 전극들은 다른 구성요소로부터 전기 접촉을 위해 접근가능한, 방법을 한정한다.
항목 30은 항목 29의 방법으로서, 방법은 제1 기준 전압을 수신하는 제1 전극 및 제1 기준 전압과 상이한 제2 기준 전압을 수신하는 제2 전극으로 작동하도록 구성되는 마이크로전자 구성요소를 제공하는, 방법을 한정한다.
항목 31은 항목 30의 방법으로서, 제1 및 제2 기준 전압들 중 하나는 전원 전압이고, 제1 및 제2 기준 전압들 중 다른 하나는 대지 전압인, 방법을 한정한다.
항목 32는 항목 24 내지 항목 31 중 임의의 항목의 방법으로서, 방법은 정전압을 수신하는 제1 전극으로 작동하도록 구성되는 마이크로전자 구성요소를 제공하는, 방법을 한정한다.
항목 33은 항목 24 내지 항목 32 중 임의의 항목의 방법으로서, 각각의 제1 전도성 슬리브 영역을 형성하는 단계는 각각의 제1 전도성 슬리브 영역을 포함하는 전도성 층을 형성하는 단계를 포함하고,
전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 기판의 상부 표면을 덮는, 방법을 한정한다.
항목 34는 항목 24 내지 항목 33 중 임의의 항목의 방법으로서, 각각의 제1 전도성 비아는 대응하는 관통-구멍을 관통하고, 기판 아래의 회로 요소와 기판 위의 회로 요소 사이의 전도성 경로를 제공하는, 방법을 한정한다.
본 발명은 전술된 실시예로 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (20)

  1. 마이크로전자 구성요소(microelectronic component)로서,
    상부 표면, 저부 표면, 및 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍(through-hole)들을 포함하는 기판(substrate);
    각각의 제1 관통-구멍에서 상기 기판 위에 전도성 돌출부(conductive protrusion)를 형성하도록 상기 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아(conductive via)들;
    대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 전도성 돌출부를 둘러싸고 적어도 상기 전도성 돌출부의 세그먼트(segment)를 따라 연장되는 제1 전도성 슬리브 영역(conductive sleeve region)으로서, 상기 제1 전도성 슬리브 영역은 상기 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되고, 상기 제1 전도성 슬리브 영역은 상기 전도성 돌출부를 향하는 내측 표면, 상기 내측 표면 반대편의 외측 표면, 및 상기 내측 표면과 외측 표면 사이의 거리인 두께를 포함하고, 상기 두께의 최대값이 상기 세그먼트를 따라 측정되는 상기 내측 표면의 길이보다 작은, 상기 제1 전도성 슬리브 영역
    을 포함하는, 마이크로전자 구성요소.
  2. 제1항에 있어서, 각각의 전도성 돌출부에 대해, 상기 제1 전도성 슬리브 영역은 상기 제1 관통-구멍으로부터 상기 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 마이크로전자 구성요소.
  3. 제1항에 있어서, 상기 기판은, 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
    상기 마이크로전자 구성요소는,
    각각의 제2 관통-구멍에서 상기 기판 위에 전도성 돌출부를 형성하도록 상기 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들;
    대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부
    를 추가로 포함하는, 마이크로전자 구성요소.
  4. 제1항에 있어서, 상기 기판은 상기 상부 표면 내에 공동(cavity)을 포함하고, 각각의 전도성 돌출부는 상기 공동 내에 적어도 부분적으로 위치되고,
    상기 기판은, 각각 상기 공동 외부에서 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
    상기 마이크로전자 구성요소는, 각각 대응하는 제2 관통-구멍을 관통하고 상기 기판 위의 회로 요소 및 상기 기판 아래의 회로 요소에 전기적으로 결합되는 하나 이상의 전도성 비아들을 추가로 포함하는, 마이크로전자 구성요소.
  5. 제1항에 있어서, 각각의 전도성 돌출부에 대해, 적어도 상기 전도성 돌출부의 상기 세그먼트를 따라 연장되고 상기 제1 전도성 슬리브 영역을 둘러싸는 대응하는 제2 전도성 슬리브 영역을 추가로 포함하고, 상기 제2 전도성 슬리브 영역은 유전체(dielectric)에 의해 상기 제1 전도성 슬리브 영역으로부터 분리되는, 마이크로전자 구성요소.
  6. 제1항에 있어서, 각각의 제1 전도성 슬리브 영역을 포함하는 전도성 층을 포함하고,
    상기 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 상기 기판의 상기 상부 표면을 덮는, 마이크로전자 구성요소.
  7. 제1항에 있어서, 각각의 전도성 비아는 상기 대응하는 제1 관통-구멍을 관통하고, 상기 기판 아래의 회로 요소와 상기 기판 위의 회로 요소 사이의 전도성 경로를 제공하는, 마이크로전자 구성요소.
  8. 마이크로전자 구성요소로서,
    상부 표면, 저부 표면, 및 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍들을 포함하는 기판;
    각각의 제1 관통-구멍에서 상기 기판 위에 전도성 돌출부를 형성하도록 상기 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들
    을 포함하고,
    대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 마이크로전자 구성요소는,
    상기 전도성 돌출부를 둘러싸고 적어도 상기 전도성 돌출부의 세그먼트를 따라 연장되는 제1 전도성 슬리브 영역으로서, 상기 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되는, 상기 제1 전도성 슬리브 영역; 및
    적어도 상기 전도성 돌출부의 상기 세그먼트를 따라 연장되고 상기 제1 전도성 슬리브 영역을 둘러싸는 제2 전도성 슬리브 영역으로서, 유전체에 의해 상기 제1 전도성 슬리브 영역으로부터 분리되는, 상기 제2 전도성 슬리브 영역
    을 포함하는, 마이크로전자 구성요소.
  9. 제8항에 있어서, 각각의 전도성 돌출부에 대해, 상기 제1 전도성 슬리브 영역은 상기 제1 관통-구멍으로부터 상기 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 마이크로전자 구성요소.
  10. 제8항에 있어서, 상기 기판은, 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
    상기 마이크로전자 구성요소는,
    각각의 제2 관통-구멍에서 상기 기판 위에 전도성 돌출부를 형성하도록 상기 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들;
    대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역 또는 적어도 하나의 제2 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부
    를 추가로 포함하는, 마이크로전자 구성요소.
  11. 제8항에 있어서, 상기 기판은 상기 상부 표면 내에 공동을 포함하고, 각각의 전도성 돌출부는 상기 공동 내에 적어도 부분적으로 위치되고,
    상기 기판은, 각각 상기 공동 외부에서 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
    상기 마이크로전자 구성요소는, 각각 대응하는 제2 관통-구멍을 관통하고 상기 기판 위의 회로 요소 및 상기 기판 아래의 회로 요소에 전기적으로 결합되는 하나 이상의 전도성 비아들을 추가로 포함하는, 마이크로전자 구성요소.
  12. 제8항에 있어서,
    각각의 제1 전도성 슬리브 영역을 포함하는 제1 전도성 층;
    각각의 제2 전도성 슬리브 영역을 포함하고 상기 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층;
    상기 제1 전도성 층을 상기 제2 전도성 층으로부터 절연시키는 유전체 필름
    을 포함하고,
    상기 제1 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 상기 기판의 상기 상부 표면을 덮고,
    상기 제2 전도성 층은 임의의 제2 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 상기 기판의 상기 상부 표면을 덮는, 마이크로전자 구성요소.
  13. 제8항에 있어서, 적어도 하나의 제1 전도성 슬리브 영역 및 대응하는 제2 전도성 슬리브 영역을 각각 포함하는 제1 전극 및 제2 전극을 갖는 커패시터(capacitor)를 포함하고, 상기 제1 및 제2 전극들은 다른 구성요소로부터 전기 접촉을 위해 접근가능한, 마이크로전자 구성요소.
  14. 제8항에 있어서, 각각의 전도성 비아는 상기 대응하는 제1 관통-구멍을 관통하고, 상기 기판 아래의 회로 요소와 상기 기판 위의 회로 요소 사이의 전도성 경로를 제공하는, 마이크로전자 구성요소.
  15. 제조 방법으로서,
    구조체를 제공하는 단계로서, 상기 구조체는,
    - 상부 표면, 저부 표면, 및 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제1 관통-구멍들을 포함하는 기판;
    - 각각의 제1 관통-구멍에서 상기 기판 위에 전도성 돌출부를 형성하도록 상기 하나 이상의 제1 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들
    을 포함하는, 상기 구조체를 제공하는 단계;
    상기 구조체를 제공한 후에, 상기 기판 위에, 대응하는 제1 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 전도성 돌출부를 둘러싸고 적어도 상기 전도성 돌출부의 세그먼트를 따라 연장되는 제1 전도성 슬리브 영역을 형성하는 단계로서, 상기 제1 전도성 슬리브 영역은 상기 제1 관통-구멍의 상부 표면으로부터 전기적으로 절연되고, 상기 제1 전도성 슬리브 영역은 상기 전도성 돌출부를 향하는 내측 표면, 상기 내측 표면 반대편의 외측 표면, 및 상기 내측 표면과 외측 표면 사이의 거리인 두께를 포함하고, 상기 두께의 최대값이 상기 세그먼트를 따라 측정되는 상기 내측 표면의 길이보다 작은, 상기 제1 전도성 슬리브 영역을 형성하는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서, 각각의 전도성 돌출부에 대해, 상기 제1 전도성 슬리브 영역은 상기 제1 관통-구멍으로부터 상기 제1 관통-구멍의 외부를 향해 측방향으로 이격되는, 방법.
  17. 제15항에 있어서, 상기 기판은, 각각 상기 상부 표면과 상기 저부 표면 사이를 통과하는 하나 이상의 제2 관통-구멍들을 추가로 포함하고,
    상기 구조체는 각각의 제2 관통-구멍에서 상기 기판 위에 전도성 돌출부를 형성하도록 상기 하나 이상의 제2 관통-구멍들로부터 돌출되는 하나 이상의 전도성 비아들을 추가로 포함하고,
    상기 방법은, 상기 구조체를 제공한 후에, 상기 기판 위에, 대응하는 제2 관통-구멍으로부터 돌출되는 각각의 전도성 돌출부에 대해, 상기 전도성 돌출부와 적어도 하나의 제1 전도성 슬리브 영역을 전기적으로 상호접속시키는 전도성 특징부를 형성하는 단계를 추가로 포함하는, 방법.
  18. 제15항에 있어서, 상기 구조체를 형성한 후에, 상기 기판 위에, 각각의 전도성 돌출부에 대해, 적어도 상기 전도성 돌출부의 상기 세그먼트를 따라 연장되고 상기 제1 전도성 슬리브 영역을 둘러싸는 대응하는 제2 전도성 슬리브 영역을 형성하는 단계를 추가로 포함하고, 상기 제2 전도성 슬리브 영역은 유전체 필름에 의해 상기 제1 전도성 슬리브 영역으로부터 분리되는, 방법.
  19. 제18항에 있어서,
    각각의 제1 전도성 슬리브 영역을 형성하는 단계는 각각의 제1 전도성 슬리브 영역을 포함하는 제1 전도성 층을 형성하는 단계를 포함하고,
    각각의 제2 전도성 슬리브 영역을 형성하는 단계는, 각각의 제2 전도성 슬리브 영역을 포함하고 상기 제1 전도성 층으로부터 전기적으로 절연되는 제2 전도성 층을 형성하는 단계를 포함하고,
    상기 유전체 필름은 상기 제1 전도성 층을 상기 제2 전도성 층으로부터 절연시키고,
    상기 제1 전도성 층은 임의의 제1 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 상기 기판의 상기 상부 표면을 덮고,
    상기 제2 전도성 층은 임의의 제2 전도성 슬리브 영역에 의해 에워싸이는 임의의 면적 아래에 놓인 임의의 면적을 제외하고는 상기 기판의 상기 상부 표면을 덮는, 방법.
  20. 제18항에 있어서, 적어도 하나의 제1 전도성 슬리브 영역 및 대응하는 제2 전도성 슬리브 영역을 각각 포함하는 제1 전극 및 제2 전극을 갖는 커패시터를 형성하는 단계를 포함하고, 상기 제1 및 제2 전극들은 다른 구성요소로부터 전기 접촉을 위해 접근가능한, 방법.
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