KR20170106479A - 시스템 인 패키지 팬 아웃 적층 아키텍처 및 프로세스 흐름 - Google Patents

시스템 인 패키지 팬 아웃 적층 아키텍처 및 프로세스 흐름 Download PDF

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KR20170106479A
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Abstract

패키지 및 형성 방법에 대해 설명한다. 일 실시예에서, 시스템 인 패키지(SiP)는 제1(130) 및 제2(180) 재배선 층(RDL), 및 제1 RDL의 전방 및 후방 측에 부착된 복수의 다이(110, 150)를 포함한다. 제1 및 제2 RDL들은 제1 RDL의 후방 측으로부터 제2 RDL의 전방 측으로 연장되는 복수의 전도성 필라(140)와 함께 결합된다.

Description

시스템 인 패키지 팬 아웃 적층 아키텍처 및 프로세스 흐름
본 명세서에 기술되는 실시예들은 반도체 패키징에 관한 것이다. 보다 상세하게는, 실시예들은 시스템 인 패키지(system in package; SiP) 구조체 및 제조 방법에 관한 것이다.
모바일 전화, 개인 휴대 정보 단말기(PDA), 디지털 카메라, 휴대용 플레이어, 게이밍, 및 기타 모바일 디바이스와 같은 휴대용 및 모바일 전자 디바이스들에 대한 현재 시장의 수요는 점점 더 작은 공간에 더 많은 성능과 기능을 통합하는 것을 요구한다. 결과적으로, 시스템 인 패키지(SiP)와 같은 다양한 다수의 다이 또는 컴포넌트 패키징 솔루션이 보다 높은 다이/컴포넌트 밀도 디바이스에 대한 수요를 충족시키기 위해 보편화되어 있다. SiP에 다수의 다이를 배열하는 데는 많은 상이한 가능성이 있다. 예를 들어, SiP 구조체에서 다이의 수직 통합은 2.5D 솔루션 및 3D 솔루션으로 발전해 왔다. 2.5D 솔루션에서, 다수의 다이는 관통 비아뿐만 아니라 팬 아웃 배선(fan out wiring)을 포함하는 인터포저에 플립 칩 접합될 수 있다. 3D 솔루션에서, 다수의 다이가 SiP 기판 상의 서로의 상부 상에 적층될 수 있으며, 오프 칩 와이어 본드 또는 솔더 범프를 이용하여 연결될 수 있다.
통합된 제품에는 다양한 정도의 SiP 통합이 추가적으로 있다. 일 구현예에서, 다수의 소형 SiP가 패키지 인 패키지(package in package; PiP)로 알려진 더 큰 SiP에 실장된다. 다른 구현예에서, SiP는 패키지 온 패키지(package on package; PoP)로 알려진 다른 SiP의 상부 상에 실장된다. SiP 및 PoP 구조체들은 통합 제품용 전기 단자를 팬 아웃하기 위해 인터포저에 조립될 수 있다.
팬 아웃 시스템 인 패키지(SiP) 구조체 및 제조 방법이 설명된다. 일 실시예에서, 패키지는 제1(예컨대, 상부) 재배선 층(RDL), 및 제1 RDL의 전방 측에 부착된 제1(예컨대, 상부) 다이를 포함한다. 제1 RDL의 재배선 라인은 제1 다이의 바닥 표면을 따라 제1 콘택 패드 상에 직접 형성된다. 제1 몰딩 화합물은 제1 다이를 제1 RDL의 전방 측 상에 봉지한다. 제2(예컨대, 하부) 다이의 상부 표면은 제1 RDL의 후방 측에 부착된다. 복수의 전도성 필라(conductive pillar)(140)는 제1 RDL의 후방 측에서 제2 RDL의 전방 측으로 연장되고, 제2 몰딩 화합물은 제1 RDL의 후방 측과 제2 RDL의 전방 측 사이에 제2 다이 및 복수의 전도성 필라를 봉지한다. 복수의 전도성 범프는 제2 RDL의 후방 측 상에 형성될 수 있다.
일 실시예에서, 제1 몰딩 화합물은 제1 다이의 상부 표면을 완전히 덮지는 않는다. 일 실시예에서, 제2 몰딩 화합물은 제2 RDL에 인접한 제2 다이의 바닥 표면을 완전히 덮지는 않는다. 이러한 구성에서, 이는 패키지의 전체 z-높이의 감소를 허용할 수 있다. 다이의 콘택 패드 상에 직접 재배선 라인을 형성하는 것은 또한 z-높이를 줄일 수 있다. RDL의 사용을 통한 전기 라우팅은 패키지 z-높이의 감소에 추가적으로 기여할 수 있다. 일 실시예에서, 제2 RDL은 복수의 전도성 필라 중 하나 상에 직접 형성된 다른 재배선 라인을 포함한다.
제2(하부) 다이는 제1 RDL에 대해 후방 대면하거나 상향 대면하고 있을 수 있다. 일 실시예에서, 제2 다이는 다이 부착 필름을 이용하여 제1 RDL에 부착된다. 예를 들어, 그러한 제2 다이는 후방 대면하고 있을 수 있다. 제2 RDL은 후방 대면 제2 다이의 전도성 콘택 상에 직접 형성된 다른 재배선 라인을 포함할 수 있다. 일 실시예에서, 후방 대면 제2 다이의 전도성 콘택의 바닥 표면, 및 전도성 필라들의 어레이의 바닥 표면들은 동일 평면 상에 있다.
일 실시예에서, 제2 다이는 솔더 범프를 이용하여 제1 RDL에 접합된다. 예를 들어, 이러한 제2 다이는 상향 대면하고 있을 수 있다. 일 실시예에서, 제2 몰딩 화합물은 제2 RDL에 인접한 상향 대면 제2 다이의 바닥 표면을 완전히 덮지는 않는다.
일 실시예에서, 제3 다이는 제2 RDL의 전방 측에 부착될 수 있다. 제3 다이는 제2(하부) 다이 및 복수의 전도성 필라와 함께 몰딩 화합물 내에 봉지될 수 있다. 일 실시예에서, 제2 RDL의 다른 재배선 라인은 제3 다이의 바닥 표면을 따라 제3 콘택 패드 상에 직접 형성된다.
일 실시예에서, 팬 아웃 시스템 인 패키지를 형성하는 방법은 캐리어 기판 상에 제1 다이(예컨대, 상부 다이)를 배치하는 것, 제1 다이를 캐리어 기판 상에 제1 몰딩 화합물을 이용하여 봉지하는 것, 캐리어 기판을 제거하는 것, 및 제1 몰딩 화합물 및 제1 다이 상에 제1 재배선 층(RDL)을 형성하는 것을 포함한다. 제1 RDL의 재배선 라인은 제1 다이의 바닥 표면을 따라 콘택 패드 상에 직접 형성될 수 있다. 복수의 전도성 필라가 제1 RDL의 후방 측 상에 형성될 수 있고, 제2 다이는 복수의 전도성 필라의 주변부 내측의 제1 RDL의 후방 측에 부착된다. 이어서, 제2 다이 및 복수의 전도성 필라는 제2 몰딩 화합물을 이용하여 봉지되고, 제2 몰딩 화합물 및 복수의 전도성 필라 상에 제2 RDL이 형성될 수 있다. 일 실시예에서, 제1 몰딩 화합물의 두께는 제1 다이를 노출시키기 위해 감소되고, 옵션적으로 제1 다이의 두께는 감소된다. 일 실시예에서, 제2 몰딩 화합물 및 복수의 전도성 필라의 두께는 제2 몰딩 화합물 내에 제2 다이 및 복수의 전도성 필라를 봉지한 후에, 그리고 제2 RDL을 형성하기 전에, 감소된다. 제2 다이의 두께는 또한 옵션적으로 감소될 수 있다. 일 실시예에서, 제2 RDL을 형성하기 전에 제2 다이의 레이딩 패드를 노출시키기 위해 제2 몰딩 화합물에 개구가 형성된다.
제2 RDL을 형성하는 것은 복수의 전도성 필라 상에 직접 복수의 재배선 라인을 형성하는 것을 포함할 수 있다. 제2 RDL을 형성하는 것은 제2 다이의 콘택 패드 상에 직접 재배선 라인을 형성하는 것을 포함할 수 있다. 일 실시예에서, 후방 대면 제2 다이는 접착 층을 이용하여 제1 RDL에 부착된다.
일 실시예에서, 패키지의 형성 중에 제2 캐리어 기판이 사용될 수 있다. 이는 제2 캐리어 기판 상에 제3 다이 또는 컴포넌트를 배치하는 것, 및 제3 다이 또는 컴포넌트를 캐리어 기판 상에 제2 몰딩 화합물을 이용하여 봉지하는 것을 포함할 수 있다. 제2 캐리어 기판은 제2 다이, 복수의 전도성 필라, 및 제3 다이 또는 컴포넌트를 제2 몰딩 화합물을 이용하여 봉지한 후에 제거되고, 이어서 제3 다이 또는 컴포넌트, 제2 몰딩 화합물, 및 복수의 전도성 필라 상에 제2 RDL을 형성할 수 있다.
도 1은 일 실시예에 따른, 캐리어 기판 상에 실장된 복수의 다이 및 컴포넌트의 측단면도이다.
도 2는 일 실시예에 따른, 몰딩 화합물 내에 봉지된 복수의 다이 및 컴포넌트의 측단면도이다.
도 3은 일 실시예에 따른, 캐리어 기판의 제거 후의 재구성된 구조체의 측단면도이다.
도 4는 일 실시예에 따른, 재구성된 구조체 상에 형성된 상부 RDL의 측단면도이다.
도 5는 일 실시예에 따른, 상부 RDL 상의 전도성 필라들의 형성의 측단면도이다.
도 6a는 일 실시예에 따른, 상부 RDL에 부착된 후방 대면 다이의 측단면도이다.
도 6b는 일 실시예에 따른, 상부 RDL에 부착된 상향 대면 다이의 측단면도이다.
도 7a는 일 실시예에 따른, 몰딩 화합물 내에 봉지된 후방 대면 다이 및 복수의 전도성 필라의 측단면도이다.
도 7b는 일 실시예에 따른, 몰딩 화합물 내에 봉지된 상향 대면 다이 및 복수의 전도성 필라의 측단면도이다.
도 8a는 일 실시예에 따른, 노출된 표면을 갖는 봉지된 후방 대면 다이 및 복수의 전도성 필라의 측단면도이다.
도 8b는 일 실시예에 따른, 선택적으로 패터닝된 몰딩 화합물의 측단면도이다.
도 9a는 일 실시예에 따른, 선택적으로 패터닝된 몰딩 화합물의 측단면도이다.
도 9b는 일 실시예에 따른, 노출된 표면을 갖는 봉지된 상향 대면 다이 및 복수의 전도성 필라의 측단면도이다.
도 10은 일 실시예에 따른, 상부 및 하부 RDL들을 포함하는 패키지의 측단면도이다.
도 11은 일 실시예에 따른, 노출된 상부 표면을 갖는 상부 다이 및 후방 대면 하부 다이를 포함하는 패키지의 측단면도이다.
도 12는 일 실시예에 따른, 노출된 상부 표면을 갖는 상부 다이 및 상향 대면 하부 다이를 포함하는 패키지의 측단면도이다.
도 13은 일 실시예에 따른, 노출된 상부 표면을 갖는 복수의 상부 다이를 포함하는 패키지의 측단면도이다.
도 14 내지 도 16은 일 실시예에 따른, 다수의 캐리어 기판을 사용하여 패키징을 형성하는 방법의 측단면도이다.
실시예들은 팬 아웃 시스템 인 패키지(SiP) 구조체 및 제조 방법, 특히 팬 아웃 웨이퍼 레벨 패키징(fan out wafer level packaging; FOWLP) 기술을 이용하는 방법을 설명한다. 다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 소정 실시예들은 이러한 특정 세부 사항들 중 하나 이상 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 하기의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정한 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에서 사용되는 바와 같은 용어들 "위에(above)", "위쪽에(over)" "에(to)", "사이에(between)" 및 "상에(on)"는 하나의 층의 다른 층들에 대한 상대 위치를 지칭할 수 있다. 다른 층 "위에", "위쪽에" 또는 "상에" 있는, 또는 다른 층"에" 접합되거나 그와 "접촉"되는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층을 가질 수 있다.
일 양태에서, 실시예들은 다수의 다이의 전기 단자들의 팬 아웃을 위해 재배선 층(RDL)을 레버리지(leverage)하는 SiP 구조체를 설명한다. 이러한 구성은 대응하는 RDL을 갖는 각각의 개별 다이의 팬 아웃을 허용할 수 있다. 또한, 이러한 구성은 PoP 및 SiP 통합에 일반적으로 사용되는 추가 실리콘 또는 유기 인터포저 없이 로직/메모리(예를 들어, 주문형 집적 회로(ASIC)/다이나믹 랜덤 액세스 메모리(DRAM))와 같은 다른 다이 통합을 허용할 수 있다.
특히, 일 실시예에서, 적층된 다이 배열은 팬 아웃을 위한 상부 재배선 층(RDL)의 전방 측에 접합된 상부 다이, 및 상부 RDL의 후방 측에 결합된 하부 다이를 포함한다. 상부 RDL은 복수의 전도성 필라를 갖는 하부 RDL 위에 위치되고 그에 전기적으로 결합된다. 따라서, 실시예들은 다이가 상부 RDL의 전방 및 후방 측들 둘다에 부착되는 양면 RDL 배열을 갖는 SiP 구조체를 설명한다. 일 실시예에서, 상부 RDL의 재배선 라인은 상부 다이의 바닥 표면을 따라 제1 콘택 패드 상에 직접 형성된다. 이러한 구성은 예를 들어 종래의 플립 칩 부착 프로세스에서와 같이 상부 다이의 솔더 범핑을 제거함으로써 전체 패키지 z-높이의 감소를 허용할 수 있다. 일 양태에서, 실시예들은 단일 캐리어 기판을 이용하는 다수의 RDL을 갖는 SiP 구조체를 제조하기 위한 프로세스 흐름을 설명한다. 이러한 프로세스 흐름에서, 다수의 캐리어 기판과는 대조적으로 단일 캐리어 기판의 사용은 상부 다이 상에 직접 상부 RDL의 형성을 허용하므로 z-높이의 전반적인 감소에 기여한다.
다른 양태들에서, 실시예들은 PoP 솔루션들에서 일반적으로 발견되는 수직 전도체들에 대한 다이의 두께 상관을 차단하는 양면 RDL 배열을 설명하며, 여기서 이러한 두께 상관은 하부 다이와 하부 다이 위의 라우팅 층 사이의 스탠드오프 높이를 설명한다. 실시예들에 따르면, 이러한 스탠드오프 높이는 하부 다이를 상부 RDL의 후방 측에 부착함으로써 제거되고, 따라서 전체 패키지 z-높이가 감소될 수 있다. 또한, 일부 실시예들에서, 하부 다이 두께는 상부 RDL 상에 부착된 후에 더 얇아질 수 있어, 전체 패키지 z-높이 감소에 추가로 기여한다. 마찬가지로, 상부 다이 두께는 또한 실시예들에 따라 얇아질 수 있으며, 전체 패키지 z-높이 감소에 추가로 기여한다.
이하의 설명 및 도면에서, SiP 구조체를 제조하기 위한 다양한 프로세스 흐름이 도시되고 설명된다. 단일 SiP 구조체가 도면에 도시되어 있는 동안, 이들은 캐리어 기판, 또는 FOWLP 기술에 따라 재구성된 웨이퍼/패널을 가로지르는 반복 구조체일들 수 있다는 것을 이해해야 한다.
이제 도 1을 참조하면, 실리콘 웨이퍼, 유리 패널, 금속 패널 등과 같은 캐리어 기판(102) 상에 실장된 복수의 다이(110), 및 옵션적으로 컴포넌트(116)의 측단면도가 제공된다. 캐리어 기판(102)은 복수의 다이 및 컴포넌트(들)를 실장하기 위한 접착 층을 추가로 포함한다. 일 실시예에서, 각각의 다이(110) 또는 컴포넌트(116)는 하나 이상의 노출된 콘택 패드(112)를 갖는 바닥 표면(113), 및 옵션적으로 패시베이션 층(114)을 포함한다. 일 실시예에서, 다이(110)는 로직, 메모리, 또는 다른 다이일 수 있다. 일 실시예에서, 다이(110)는 메모리(예컨대, DRAM) 다이이다. 컴포넌트(116)는 커패시터 또는 인덕터, MEMS 디바이스, 센서 등과 같은 수동 디바이스일 수 있다.
도 2에 도시된 바와 같이, 이어서 복수의 다이(110) 및 임의의 컴포넌트(들)(116)는 캐리어 기판(102) 상에서 제1 몰딩 화합물(120) 내에 봉지된다. 예를 들어, 제1 몰딩 화합물(120)은 열경화성 가교 수지(예를 들어, 에폭시)를 포함할 수 있지만, 전자 패키징에서 알려진 바와 같은 다른 재료가 사용될 수 있다. 봉지는 트랜스퍼 몰딩, 압축 몰딩, 및 라미네이션과 같은 적합한 기술을 사용하여 달성될 수 있지만, 이에 한정되는 것은 아니다. 본 명세서에 사용된 바와 같이, "봉지된"은 모든 표면들이 몰딩 화합물 내에 수용될 것을 요구하지는 않는다. 도 2에 도시된 실시예에서, 다이(110) 및 컴포넌트(116)의 측면 측은 몰딩 화합물(120) 내에 수용되고, 몰딩 화합물은 또한 가장 높은 다이(110) 또는 컴포넌트(116)의 상부 표면(111)을 몰딩 화합물이 덮을 필요는 없지만 가장 높은 다이(110)의 상부 표면(111) 위에 형성된다. 일 실시예에서, 몰딩 화합물(120)은 캐리어 기판(102)을 가로질러 연속적이며, 다이(110)의 복수의 그룹, 후속하여 싱귤레이트될 별개의 SiP에 대응하는 컴포넌트(들)(116)를 덮는다.
이어서, 임의의 옵션의 접착 층을 포함하는 캐리어 기판(102)은 제거되어 다이(110) 및 옵션의 컴포넌트(116)의 바닥 표면들(113)을 도 3에 도시된 바와 같이 노출시키고, 그 결과, 재구성된 웨이퍼 또는 패널(125)을 형성할 수 있다. 주어진 제조 방법에 따라, 일 실시예에서, 제1 몰딩 화합물(120)의 바닥 표면(122)은 다이(110) 및 컴포넌트(들)(116)의 바닥 표면들(113)과 동일 평면 상에 있을 수 있고, 따라서 콘택 패드(112) 및 패시베이션 층(114)의 노출된 표면들은 다이(110)의 바닥 표면들(113)에 대응한다.
이제 도 4를 참조하면, 제1 재배선 층(RDL)(130)은 도 3의 재구성된 웨이퍼/패널(125) 상에 형성되며, 이때 제1 RDL(130)의 전방 표면(131)이 제1 몰딩 화합물(120) 및 하나 이상의 다이(110) 및 컴포넌트(들)(116) 상에 형성된다. 제1 RDL(130)은 단일 재배선 라인(132) 또는 다수의 재배선 라인(132) 및 유전체 층(138)을 포함할 수 있다. 제1 RDL(130)은 층별(layer-by-layer) 프로세스로 형성될 수 있으며, 박막 기술을 사용하여 형성될 수 있다. 일 실시예에서, 제1 RDL(130)은 50 ㎛ 미만, 보다 구체적으로는 30 ㎛ 미만, 예컨대 대략 20 ㎛의 총 두께를 갖는다. 일 실시예에서, 제1 RDL(130)은 매립된 재배선 라인(132)(매립된 트레이스)을 포함한다. 예를 들어, 재배선 라인들(132)은 우선 시드 층을 형성한 다음 금속(예컨대, 구리) 패턴을 형성함으로써 생성될 수 있다. 대안적으로, 재배선 라인은 퇴적(예를 들어, 스퍼터링) 및 에칭에 의해 형성될 수 있다. 재배선 라인(132)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합 또는 합금과 같은 금속 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다. 이어서, 재배선 라인(132)의 금속 패턴은 유전체 층(138)에 매립되며, 이는 옵션적으로 패터닝된다. 유전체 층(138)은 산화물 또는 중합체(예를 들어, 폴리이미드)와 같은 임의의 적합한 물질일 수 있다.
도시된 실시예에서, 재배선 라인(132)은 다이(110) 및 컴포넌트(116)의 바닥 표면들(113)을 따라 콘택 패드(112) 상에 직접 형성된다. 보다 상세하게는, 재배선 라인들(132)의 콘택 패드들(134)은 콘택 패드들(112) 상에 직접 형성된다. 일 실시예에서, 제1 RDL(130)의 후방 측(133)은 콘택 패드 또는 UBM(under bump metallurgy) 패드를 포함한다. 예를 들어, UBM 패드(136B)는 추가 다이와 접합하기 위해 형성되고, UBM 패드(136A)는 도 5에 도시된 바와 같이 전도성 필라들(140)의 성장을 위한 시드 층으로서 형성된다. 전도성 필라(140)의 재료는 구리, 티타늄, 니켈, 금, 및 이들의 조합 또는 합금과 같은 금속 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다. 전도성 필라(140)는 적합한 프로세싱 기술을 사용하여 형성될 수 있으며, 다양한 적합한 재료(예를 들어, 구리) 및 층으로 형성될 수 있다. 일 실시예에서, 전도성 필라(140)는 필라 구조체 치수를 정의하기 위해 패터닝된 포토레지스트 층을 사용하는 전기도금과 같은 도금 기술에 의해, 이어서 패터닝된 포토레지스트 층의 제거에 의해 형성된다.
이제 도 6a 및 도 6b를 참조하면, 하나 이상의 하부 다이(150)는 캐리어로서 재구성된 웨이퍼/패널(125)을 사용하여 제1 RDL(130)의 후방 측(133)에 부착된다. 특정 실시예에서, 다이(150)는 ASIC 다이와 같은 로직 다이이다. 도시된 실시예에서, 다이(150)는 복수의 전도성 필라(140)의 주변부 내에서 제1 RDL(130)에 부착된다. 실시예들에 따르면, 하부 다이(150)는 제1 RDL(130) 및 재구성된 웨이퍼/패널(125)에 대해 후방 대면하거나(도 6a), 제1 RDL(130) 및 재구성된 웨이퍼/패널(125)을 향해 상향 대면하고(도 6b) 있을 수 있다.
도 6a에 도시된 실시예에서, 다이(150)의 상부 표면(151)은 다이 부착 필름(160)을 이용하여 제1 RDL(130)의 후방 측(133)에 부착된다. 이 구성에서, 다이는 재구성된 웨이퍼/패널(125)에 후방 대면하고 있다. 예를 들어, 다이 부착 필름(160)은 싱귤레이션 및 제1 RDL(130)에 부착 전에 다이(150)의 어레이에 적용될 수 있다. 예를 들어, 다이 부착 필름(160)은 라미네이팅, 인쇄 또는 디스펜싱에 의해 적용될 수 있다. 일 실시예에서, 다이 부착 필름(160)은 접착 재료로 형성된다. 다이 부착 필름(160)은 추가적으로 열 소산을 위한 열 전도성 접착제일 수 있다. 다이 부착 필름(160)은 예를 들어 화학적, 열적 또는 자외선을 통한 다이 부착 후에 옵션적으로 경화될 수 있다. 도 6a에 도시된 실시예에서, 다이(150)는 제1 RDL(130)에 직접 전기적으로 결합되지 않을 수 있다. 도시된 바와 같이, 패시베이션 층(154) 및 전도성 콘택(152)을 포함하는 다이의 바닥 표면(153)은 제1 RDL(130)로부터 멀리 대면한다. 도시된 실시예에서, 전도성 콘택(152)은 필라로서 형성되지만, 이는 필수적인 것은 아니다.
도 6b에 도시된 실시예에서, 다이(150)의 상부 표면(151)은 솔더 범프와 같은 전도성 범프(162)를 이용하여 제1 RDL(130)의 후방 측(133)에 부착된다. 이 구성에서, 다이는 재구성된 웨이퍼/패널(125)을 향하여 상향 대면하고 있다. 다이(150)의 상부 표면(151)은 전도성 콘택(152) 및 패시베이션 층(154)을 포함하고, 다이(150)는 제1 RDL(130), 예를 들어 랜딩 패드 또는 UBM 패드(136B)에 직접 전기적으로 결합된다. 그러한 실시예에서, 다이의 바닥 표면(153)은 임의의 전도성 콘택(152)을 포함하지 않는다.
이제 도 7a 및 도 7b를 참조하면, 하부 다이(150) 및 전도성 필라(140)는 실시예들에 따라 제2 몰딩 화합물(170) 내에 봉지된다. 제2 몰딩 화합물(170)은 제1 몰딩 화합물(120)과 동일한 재료일 수 있다. 도 7a는 일 실시예에서 제2 몰딩 화합물(170)을 이용하여 봉지한 후의 도 6a의 구조체의 예시이다. 도 7b는 일 실시예에서 제2 몰딩 화합물(170)을 이용하여 봉지한 후의 도 6b의 구조체의 예시이다. 도 7a 및 도 7b에 도시된 실시예들에서, 몰딩 화합물(170)의 후방 측(171)은 전도성 필라(140)의 바닥 표면(141)뿐만 아니라 하부 다이(150)의 바닥 표면(153)을 덮는다. 그러나, 이러한 구성이 필수적인 것은 아니다. 실제로, 다이(150)의 바닥 표면 및/또는 전도성 필라(140)의 바닥 표면은 봉지 후에 노출될 수 있다.
도 8a를 참조하면, 하부 다이(150)가 후방 대면하고 전도성 필라의 바닥 표면(141) 및 하부 다이(150)의 전도성 콘택(152)의 바닥 표면(155)이 노출된 실시예가 도시된다. 이는 봉지 프로세스의 결과일 수 있다. 이는 대안적으로 예를 들어 화학적 기계적 연마(CMP)에 의한 에칭 또는 백그라인딩의 결과일 수 있다. 도 6a와 관련하여 전술한 바와 같이, 전도성 콘택(152)은 필라로서 형성될 수 있다. 필라 형상의 전도성 콘택(152)의 두께는 에칭 또는 백그라인딩 중에 감소될 수 있다. 일 실시예에서, 제2 몰딩 화합물(170)의 후방 표면(171)은 전도성 필라들(140)의 후방 표면들 및 전도성 콘택들(152)의 표면들(155)과 동일 평면 상에 있다.
실시예들은 다이(150)의 전도성 콘택(152)의 노출된 표면(155)이 제2 몰딩 화합물(170)의 후방 측(171)과 동일 평면 상에 있는 구조체들로 제한되지 않는다. 도 8b는 몰딩 및 패터닝 절차의 측단면도이다. 예시된 실시예에서, 초기 봉지 동작은 몰딩 화합물(170)이 다이(150), 및 잠재적으로 전도성 필라(140) 위에 펼쳐지게 할 수 있다. 봉지 후에, 몰딩 화합물(170)은 도 8b에 예시된 바와 같이 패턴닝되어 개구(172)를 형성하여 다이(150)의 전도성 콘택(152)의 표면(155) 및/또는 전도성 필라들(140)의 바닥 표면(141)을 노출시킨다. 따라서, 전체적으로 그라인딩 또는 에칭 백이 아닌, 레이저 드릴링 또는 화학적 에칭과 같은 선택적 패터닝 기술이 콘택 콘택(152) 및 전도성 필라(140)를 노출시키는 데 사용될 수 있다.
이제 도 9a를 참조하면, 다이(150)가 재구성된 웨이퍼/패널을 향해 상향 대면하는 실시예가 도시된다. 그러한 실시예에서, 몰딩 화합물(170)은 적합한 패터닝 기술을 사용하여 전도성 필라(140)의 바닥 표면(141)을 노출시키도록 선택적으로 패터닝된다. 도 9b를 참조하면, 전도성 필라(140)의 바닥 표면(141)을 노출시키기 위해 에칭 또는 백그라인딩 동작(예를 들어, CMP)이 수행되는 실시예가 도시된다. 제2 몰딩 화합물(170)의 후방 측(171)은 전도성 필라(140)의 후방 표면 및 옵션적으로 다이(150)의 바닥 표면(153)과 동일 평면 상에 있을 수 있다. 에칭 또는 백그라인딩 동작은 제2 몰딩 화합물(170), 전도성 필라(140), 및 옵션적으로 다이(150)의 두께를 추가로 감소시킬 수 있다. 이러한 양태에서, 이러한 두께 감소는 완성된 SiP 구조체의 전체 z-높이 감소로 해석될 수 있다.
도 6a와 도 6b, 도 7a와 도 7b, 도 8a와 도 8b, 및 도 9a와 도 9b를 별개로 설명하였지만, 프로세스들은 반드시 서로 배타적이지 않고 일부 실시예들에서 조합될 수 있거나, 변형을 가질 수 있다. 예로서 도 6a를 취하면, 그것은 단일 유닛으로 다이싱되어 캐리어 기판 상에 배치될 수 있다.
이제 도 10을 참조하면, 후방 대면 하부 다이(150)를 갖는 실시예에서, 제2 RDL(180)은 제2 몰딩 화합물(170)의 후방 측(171), 다이(150)의 전도성 콘택(152)의 노출된 표면(155), 및 전도성 필라들(140)의 노출된 바닥 표면들(141) 위에 형성된다. 제2 RDL(180)은 제1 RDL(130)과 유사하게 형성될 수 있으며, 단일 또는 다수의 재배선 라인(182)을 포함할 수 있다. 제2 RDL(180)은 층별 프로세스로 형성될 수 있으며, 박막 기술을 사용하여 형성될 수 있다. 예를 들어, 제1 RDL(130) 및 제2 RDL(180)은 각각 50 ㎛ 미만, 보다 구체적으로는 30 ㎛ 미만, 예컨대 대략 20 ㎛의 두께를 갖는다.
일 실시예에서, 재배선 라인(182), 및 더욱 구체적으로는 재배선 라인(182)의 콘택 패드(184)는 전도성 콘택(152)의 노출된 표면(155) 및 전도성 필라(140)의 노출된 바닥 표면(141) 상에 직접 형성된다. 따라서, 다이(150)는 제2 RDL을 형성하는 재배선 라인(182) 및 유전체 층(188)에 의해 제2 RDL(180)에 접합된다. 다이(150)가 재구성된 웨이퍼/패널을 향해 상향 대면하는 실시예들에서, 재배선 라인(182)은 다이(150)의 전도성 콘택(152) 상에 직접 형성되지 않으며, 다이(150)는 도 12와 관련하여 이하 더 상세하게 설명되는 바와 같이 제2 RDL(180)에 전기적으로 직접 결합되지 않는다.
실시예들에 따르면, 양면 RDL 배열은 감소된 전체 패키지 두께를 허용할 수 있다. 예를 들어, 전도성 필라들(140)(수직 전도체들)이 하부 다이(150)보다 실질적으로 더 높은 스탠드오프 높이를 포함할 필요는 없다. 예를 들어, 종래의 솔더 볼 높이가 대략 100 내지 200 μm인 전형적인 PoP 솔루션에서 솔더 볼을 갖는 하부 패키지에 상부 패키지를 접합하기 위해 수용하기 위한 설계 허용오차를 포함할 필요는 없다. 또한, 상부 및 하부 RDL의 사용은 일반적인 인터포저보다 실질적으로 더 낮은 두께를 갖는 전기 단자로부터의 팬 아웃의 미세한 라인 및 공간 정의를 허용한다.
제2 RDL(180)의 형성 후에, 전도성 범프들(190)은 제2 RDL(180)의 랜딩 패드들(186)(UBM들일 수도 있음) 상에 부착되거나 성장될 수 있으며, 개별 패키지들(100)은 싱귤레이팅된다. 전도성 범프들(190)을 위해 다양한 구조체들이 사용될 수 있다. 예를 들어, 전도성 범프들(190)은 도시된 바와 같이 부착된 솔더 볼들 또는 도금된 필라들일 수 있다.
이 지점까지, 상부 다이(110)의 상부 표면(111)은 제1 몰딩 화합물(120)의 상부 표면(121)에 의해 덮인 것으로 도시되어 있다. 도 11 내지 도 13에 도시된 실시예들에서, 적어도 하나의 다이(110) 또는 컴포넌트(116)의 상부 표면(111)은 노출되고 제1 몰딩 화합물(120)에 의해 덮이지 않는다. 예를 들어, 이는 초기 봉지 프로세스에 기인할 수 있거나, 대안적으로 초기 봉지 프로세스 후에 또는 제2 RDL(180)의 형성 후에 수행될 수 있는 에칭 또는 그라인드백 동작을 통해 달성될 수 있다.
도 11은, 적어도 하나의 다이(110) 또는 컴포넌트(116)의 상부 표면(111)이 노출되고 제1 몰딩 화합물(120)에 의해 덮이지 않은 도 10과 관련하여 설명되고 도시된 것과 유사한 후방 대면 하부 다이(150)를 갖는 실시예의 측단면도이다.
도 12는, 제2 RDL(180) 및 전도성 범프들(190)의 형성 후에 적어도 하나의 다이(110) 또는 컴포넌트(116)의 상부 표면(111)이 노출되고 제1 몰딩 화합물(120)에 의해 덮이지 않은 도 7b와 관련하여 설명되고 도시된 것과 유사한 상향 대면 하부 다이(150)를 갖는 실시예의 측단면도이다. 별도로 도시되지는 않았지만, 제2 RDL(180)은 도 9a 및 도 9b에 설명되고 도시된 것들을 포함하지만 이로 제한되지 않는 다양한 상향 대면 하부 다이(150) 구성 위에 형성될 수 있다.
도 13은 제1 몰딩 화합물(120)의 상부 표면(121)에 의해 덮이지 않은 노출된 상부 표면(111)을 갖는 다수의 상부 다이(110)(또는 대안적으로 컴포넌트(116))를 포함하는 실시예의 측단면도이다. 도 13에 도시된 특정 실시예는 후방 대면 다이(150)를 도시하지만, 이러한 실시예는 상향 대면 하부 다이(150)와 유사하게 호환가능하다.
특정 패키지 구성이, 실시예들이 이에 한정되지 않으며 많은 구성이 서로 조합될 수 있는 도 10 내지 도 13과 관련하여 설명되고 도시되었지만, 특히 이러한 조합이 전체 패키지 z-높이의 감소에 기여할 수 있는 다른 구조체들이 본 명세서에 설명되었음을 이해해야 한다.
이제 도 14 내지 도 16을 참조하면, 추가 캐리어 기판을 이용하는 실시예에 따른 프로세스 흐름이 도시된다. 상술한 실시예들에서, 모든 다이 및 컴포넌트는 상부 RDL(130)에 부착된 것으로서 설명 및 도시되었다. 이제 도 14를 참조하면, 일 실시예에서, 도 6b에 도시된 구조체와 유사한 구조체는 다이(250)가 미리 배치된 캐리어 기판(202) 상에 일시적으로 배치된다. 다이(250)는 노출된 콘택 패드(212) 및 패시베이션 층(214)을 갖는 바닥 표면(213)을 포함하여 이전에 기술된 다이(150)와 유사할 수 있다. 다이(250)는 또한 앞서 기술된 컴포넌트(116)와 유사한 컴포넌트로 대체될 수 있다.
캐리어 기판(202)으로 전달된 후, 하부 다이(150, 250) 및 전도성 필라(140)는 제2 몰딩 화합물(270)을 이용하여 봉지된다. 이제 도 16을 참조하면, 캐리어 기판(202)은 제거되고, 이어서 제2 RDL(180)은 전술한 바와 같이 재배선 라인(182), 보다 구체적으로 재배선 라인(182)의 콘택 패드(184)를 이용하여 형성되는데, 다이(250)의 콘택 패드(212) 상에 직접 형성될 수 있다. 제2 RDL(180)의 형성 이후에, 전도성 범프(190)가 부착될 수 있고 개별 SiP 구조체들(100)은 전술한 바와 같이 싱귤레이팅될 수 있다.
실시예들의 다양한 양태를 이용함에 있어서, 다수의 재배선 층을 포함하는 시스템 인 패키지 팬 구조체들을 형성하기 위해 위의 실시예들의 조합 또는 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다. 실시예들이 구조적 특징들 및/또는 방법 동작들과 관련하여 기술되었지만, 첨부된 청구항들이 기술된 특정 특징들 또는 동작들로 꼭 제한되는 것은 아님이 이해되어야 한다. 개시된 특정 특징들 및 동작들은 그 대신에 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (20)

  1. 패키지로서,
    제1 재배선 층(RDL);
    상기 제1 RDL의 전방 측에 부착된 제1 다이 - 상기 제1 RDL의 제1 재배선 라인은 상기 제1 다이의 바닥 표면을 따라 제1 콘택 패드 상에 직접 형성됨 -;
    상기 제1 다이를 상기 제1 RDL의 상기 전방 측 상에 봉지하는 제1 몰딩 화합물;
    상기 제1 RDL의 후방 측에 부착된 제2 다이의 상부 표면;
    제2 RDL;
    상기 제1 RDL의 상기 후방 측으로부터 상기 제2 RDL의 전방 측으로 연장되는 복수의 전도성 필라(conductive pillar); 및
    상기 제1 RDL의 상기 후방 측과 상기 제2 RDL의 상기 전방 측 사이에 상기 제2 다이 및 상기 복수의 전도성 필라를 봉지하는 제2 몰딩 화합물
    을 포함하는, 패키지.
  2. 제1항에 있어서, 상기 제2 RDL의 후방 측 상에 복수의 전도성 범프를 더 포함하는, 패키지.
  3. 제1항에 있어서, 상기 제1 몰딩 화합물은 상기 제1 다이의 상부 표면을 완전히 덮지는 않는, 패키지.
  4. 제3항에 있어서, 상기 제2 몰딩 화합물은 상기 제2 RDL에 인접한 상기 제2 다이의 바닥 표면을 완전히 덮지는 않는, 패키지.
  5. 제1항에 있어서, 상기 제2 RDL은 상기 복수의 전도성 필라 중 하나 상에 직접 형성된 제2 재배선 라인을 포함하는, 패키지.
  6. 제5항에 있어서, 상기 제2 다이는 다이 부착 필름을 이용하여 상기 제1 RDL에 부착되는, 패키지.
  7. 제6항에 있어서, 상기 제2 RDL은 상기 제2 다이의 전도성 콘택 상에 직접 형성된 제3 재배선 라인을 포함하는, 패키지.
  8. 제6항에 있어서, 상기 제2 다이의 전도성 콘택의 바닥 표면, 및 상기 전도성 필라들의 어레이의 바닥 표면들은 동일 평면 상에 있는, 패키지.
  9. 제5항에 있어서, 상기 제2 다이는 솔더 범프를 이용하여 상기 제1 RDL에 접합되는, 패키지.
  10. 제9항에 있어서, 상기 제2 몰딩 화합물은 상기 제2 RDL에 인접한 상기 제2 다이의 바닥 표면을 완전히 덮지는 않는, 패키지.
  11. 제9항에 있어서, 상기 제2 RDL의 상기 전방 측에 부착된 제3 다이 또는 컴포넌트를 더 포함하며, 상기 제2 RDL의 제3 재배선 라인은 상기 제3 다이 또는 컴포넌트의 바닥 표면 상의 제3 콘택 패드 상에 직접 형성되는, 패키지.
  12. 팬 아웃 시스템 인 패키지(fan out system in package)를 형성하는 방법으로서,
    캐리어 기판 상에 제1 다이를 배치하는 단계;
    상기 제1 다이를 제1 몰딩 화합물을 이용하여 상기 캐리어 기판 상에 봉지하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 제1 몰딩 화합물 및 상기 제1 다이 상에 제1 재배선 층(RDL)을 형성하는 단계 - 상기 제1 RDL의 재배선 라인은 상기 제1 다이의 바닥 표면을 따라 콘택 패드 상에 직접 형성됨 -;
    상기 제1 RDL의 후방 측 상에 복수의 전도성 필라를 형성하는 단계;
    상기 복수의 전도성 필라의 주변부 내측의 상기 제1 RDL의 상기 후방 측에 제2 다이를 부착하는 단계;
    상기 제2 다이 및 상기 복수의 전도성 필라를 제2 몰딩 화합물을 이용하여 봉지하는 단계; 및
    상기 제2 몰딩 화합물 및 상기 복수의 전도성 필라 상에 제2 RDL을 형성하는 단계
    를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제2 RDL을 형성하는 단계는 상기 복수의 전도성 필라 상에 직접 복수의 재배선 라인을 형성하는 단계를 포함하는, 방법.
  14. 제12항에 있어서, 상기 제2 RDL을 형성하는 단계는 상기 제2 다이의 콘택 패드 상에 직접 재배선 라인을 형성하는 단계를 포함하는, 방법.
  15. 제12항에 있어서, 상기 제2 다이를 접착제 층을 이용하여 상기 제1 RDL에 부착하는 단계를 더 포함하는, 방법.
  16. 제12항에 있어서, 상기 제1 다이를 노출시키도록 상기 제1 몰딩 화합물의 두께를 감소시키는 단계를 더 포함하는, 방법.
  17. 제12항에 있어서, 상기 제2 몰딩 화합물 내에 상기 제2 다이 및 상기 복수의 전도성 필라를 봉지하는 단계 후에, 그리고 상기 제2 RDL을 형성하는 단계 전에, 상기 제2 몰딩 화합물 및 상기 복수의 전도성 필라의 두께를 감소시키는 단계를 더 포함하는, 방법.
  18. 제12항에 있어서, 상기 제2 RDL을 형성하는 단계 전에 상기 제2 몰딩 화합물에 개구를 형성하여 상기 제2 다이의 랜딩 패드를 노출시키는 단계를 더 포함하는, 방법.
  19. 제12항에 있어서,
    제2 캐리어 기판 상에 제3 다이 또는 컴포넌트를 배치하는 단계; 및
    상기 제3 다이 또는 컴포넌트를 상기 제2 몰딩 화합물을 이용하여 상기 캐리어 기판 상에 봉지하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제2 다이, 상기 복수의 전도성 필라, 및 상기 제3 다이 또는 컴포넌트를 상기 제2 몰딩 화합물을 이용하여 봉지한 후에 상기 제2 캐리어 기판을 제거하는 단계; 및
    상기 제3 다이 또는 컴포넌트, 상기 제2 몰딩 화합물, 및 상기 복수의 전도성 필라 상에 상기 제2 RDL을 형성하는 단계를 더 포함하는, 방법.
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