CN117242555A - 扇出型芯片封装结构和制备方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 26
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims abstract description 63
- 239000004033 plastic Substances 0.000 claims abstract description 34
- 229920003023 plastic Polymers 0.000 claims abstract description 34
- 239000005022 packaging material Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 23
- 239000012778 molding material Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000008393 encapsulating agent Substances 0.000 claims 1
- 230000032798 delamination Effects 0.000 abstract description 2
- 239000007769 metal material Substances 0.000 description 15
- 238000012545 processing Methods 0.000 description 14
- 239000010949 copper Substances 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- MPDDTAJMJCESGV-CTUHWIOQSA-M (3r,5r)-7-[2-(4-fluorophenyl)-5-[methyl-[(1r)-1-phenylethyl]carbamoyl]-4-propan-2-ylpyrazol-3-yl]-3,5-dihydroxyheptanoate Chemical compound C1([C@@H](C)N(C)C(=O)C2=NN(C(CC[C@@H](O)C[C@@H](O)CC([O-])=O)=C2C(C)C)C=2C=CC(F)=CC=2)=CC=CC=C1 MPDDTAJMJCESGV-CTUHWIOQSA-M 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 238000013473 artificial intelligence Methods 0.000 description 4
- 239000003292 glue Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 229920000620 organic polymer Polymers 0.000 description 4
- -1 polyethylene Polymers 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 229920006336 epoxy molding compound Polymers 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 239000004743 Polypropylene Substances 0.000 description 2
- 238000013528 artificial neural network Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910021389 graphene Inorganic materials 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920000573 polyethylene Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 229920000098 polyolefin Polymers 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Substances Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 1
- 229960003280 cupric chloride Drugs 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本申请实施例提供了一种扇出型封装结构和制备方法，该扇出型封装结构包括第一芯片和第一重布线层；第一芯片的第一表面设置有多个导电柱，第一芯片通过多个导电柱设置于第一重布线层的第一表面；多个导电柱的间隙填充有绝缘材料，绝缘材料设置于第一芯片的第一表面与第一重布线层的第一表面之间，绝缘材料向第一芯片的正投影位于第一芯片的边界范围内，且正投影的边界与第一芯片的边界具有预设距离；第一芯片的侧边、以及第一芯片的第一表面未被绝缘材料和多个导电柱覆盖的部分，被沉积于第一重布线层第一表面的塑封材料包裹，从而可以为第一芯片的边缘区域提供支撑和保护，避免第一芯片产生脱层或断裂，提高芯片的可靠性。
Description
本申请实施例涉及半导体封装技术领域，尤其涉及一种扇出型芯片封装结构和制备方法。
随着通信、人工智能等技术的发展，大量的数据流动与转移的需求越来越大，支持诸如5G应用、人工智能等应用的硬件需要具有高速计算、低延时、多带宽以及***集成等功能。为了满足硬件设备的功能需求，业界提出采用无载板封装结构将多个芯片封装在一起来提高封装芯片的电学性能。无载板封装结构包括扇入型封装结构(Fan-in Wafer Level Package)和扇出型封装结构(Fan-out Package)等。与扇入型封装结构相比，扇出型封装结构可以提供更多的I/O连接点数量，成为主流方向。
当前扇出型封装结构中，需要将待封装的多个芯片放置在带有临时键合胶的载板上进行晶圆重构。晶圆重构过程中或者可靠性测试时通常引起芯片翘曲，导致每两个芯片之间应力较大的区域产生脱层或断裂，由于每两个芯片之间应力较大的区域设置有用于连通多个芯片的线路，该区域断裂导致线路断裂，从而导致芯片之间的连接失效，进而导致芯片功能失效。由此，如何提高封装芯片的可靠性成为需要解决的问题。
发明内容
本申请提供的扇出型封装结构和制备方法，可以提高所封装的芯片的可靠性。
为达到上述目的，本申请采用如下技术方案：
第一方面，本申请实施例提供一种扇出型封装结构，该扇出型封装结构包括：第一芯片和第一重布线层；所述第一芯片的第一表面设置有多个导电柱，所述第一芯片通过所述多个导电柱设置于所述第一重布线层的第一表面；所述多个导电柱的间隙填充有绝缘材料，所述绝缘材料设置于所述第一芯片的第一表面与所述第一重布线层的第一表面之间，所述绝缘材料向所述第一芯片的正投影位于所述第一芯片的边界范围内，且所述正投影的边界与所述第一芯片的边界具有预设距离；所述第一芯片的侧边、以及所述第一芯片的第一表面未被所述绝缘材料和所述多个导电柱覆盖的部分，被沉积于所述第一重布线层第一表面的塑封材料包裹。
本申请实施例提供的扇出型封装结构，在同一个封装体内可以封装多个第一芯片，该多个第一芯片在封装体内可以平行间隔设置。需要说明的是，该多个第一芯片是指采用同步的工艺制程制作出来的、封装在同一个封装体中的芯片。该多个第一芯片可以是不同类型的芯片。例如，其中一个第一芯片可以是处理器，另外一个第一芯片可以是晶体管。
本申请实施例通过将绝缘材料向第一芯片的正投影设置于第一芯片的边界范围内，且该正投影的边界与第一芯片的边界具有预设距离，可以使得第一芯片的第一表面靠第一芯片边缘的部分不沉积绝缘材料，在封装过程中将该部分暴露出来。在第一芯片外部设置塑封材料时，塑封材料可以将第一芯片的侧边以及边角包裹在塑封材料中，可以增加每两个第一芯片之间的塑封材料的厚度，以为每两个第一芯片之间的区域提供支撑和保护，避免每两个第一芯片之间的区域沿第一芯片厚度方向断裂，提高芯片封装的可靠性。
本申请实施例提供的绝缘材料，可以是有机聚合物材料，包括但不限于：聚酰亚胺、聚苯并唑、苯并环丁烯、或者环氧成型模料等。
本申请实施例提供的塑封材料，可以是环氧树脂、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酣中的一种或多种的组合。
基于第一方面，在一种可能的实现方式中，所述多个导电柱与所述第一重布线层接触的表面，与所述绝缘材料与所述第一重布线层接触的表面位于同一水平面。
通过将多个导电柱的表面与绝缘材料的表面设置于同一水平面上，可以使得导电柱的表面和绝缘材料的表面所形成的平面更加平滑，从而更加有利于实现后续的制程工艺。
基于第一方面，在一种可能的实现方式中，所述第一重布线层中与第一表面相对的第二表面设置有多个凸块，所述第一芯片的引出端通过所述多个导电柱和所述第一重布线层与所述多个凸块中的至少部分凸块连通。
本申请实施例提供的扇出型封装结构可以为多种类型的封装结构。
在第一种可能的封装结构中，所述扇出型封装结构为晶圆级芯片尺寸封装。在该可能的实现方式中，所述塑封材料还覆盖所述第一芯片中与第一表面相对的第二表面。
进一步的，所述晶圆级芯片尺寸封装还可以包括构装堆叠封装结构。在该可能的实现方式中，所述扇出型封装结构还包括第二芯片；所述第二芯片设置于所述第一芯片之上、远离所述第一重布线层的一侧。
在所述扇出型封装结构为构装堆叠封装结构的情况下，所述扇出型封装结构还包括第二重布线层，所述第二重布线层设置于所述塑封材料之上远离所述第一芯片的一侧；所述第二芯片通过多个焊盘设置于所述第二重布线层远离所述第一重布线层的一侧。
在所述扇出型封装结构为构装堆叠封装结构的情况下，进一步的，所述塑封材料远离所述第一芯片的区域开设有连通所述第一重布线层和所述第二重布线层的通孔；所述第二芯片通过所述第二重布线层、所述通孔以及所述第一重布线层与所述第一芯片连接。
在第二种可能的封装结构中，所述扇出型封装结构为板级芯片尺寸封装。在该可能的实现方式中，所述扇出型封装结构还包括印刷电路板；所述重布线层的第二表面通过所述多个凸块设置于所述印刷电路板的第一表面。
在所述扇出型封装结构为板级芯片尺寸封装结构的情况下，在一种可能的实现方式中，所述扇出型封装结构还包括散热片；所述散热片设置于所述第一芯片的第二表面之上。
基于第一方面，本申请实施例提供的第一重布线层，包括至少一层图案化的导电线路以及隔离图案化导电线路的绝缘材料，此外，所述第一重布线层还设置有过孔，过孔 填充有导电材料，所述第一芯片通过所述第一重布线层上的导电线路以及所述第一重布线层上设置的过孔，由所述第一重布线层的第一表面引至第二表面，以与所述多个凸块连通。
基于第一方面，本申请实施例提供的第二重布线层，包括至少一层图案化的导电线路以及隔离图案化导电线路的绝缘材料，此外，所述第二重布线层还设置有过孔，过孔填充有导电材料，所述第二芯片通过所述第二重布线层上的导电线路、所述第二重布线层上设置的过孔、所述通孔以及所述第一重布线层，与所述第一芯片连通。
第二方面，本申请实施例提供一种电子设备，该电子设备包括如第一方面所述的扇出型封装结构。
该扇出型封装结构所封装的芯片可以包括但不限于：片上***(System on chip)、存储器(Memory)、分立器件、应用处理芯片(Application Processor,AP)、微机电***(Micro-Electro-Mechanical System，MEMS)、微波射频芯片、专用集成电路(ApplicationSpecific Integrated Circuit，简称ASIC)等芯片。上述应用处理芯片或专用集成电路在具体应用中可以是中央处理器(Central Processing Unit,CPU)、图像处理器(Graphics Processing Unit,GPU)、人工智能处理器，例如，神经网络处理器(Network Processing Unit，NPU)等。存储器可以是高速缓冲存储器(cache)、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read Only Memory，ROM)或其他存储器。分立器件例如可以包括但不限于例如场效应晶体管、双极性晶体管、集成运算放大器等。电子设备也可以为集成电路产品，其中，该集成电路产品中除了包括本申请实施例所述的扇出型封装结构外，还可以包括其他集成电路，从而使得本申请实施例所示的扇出型封装结构与其他集成电路之间相互配合，以实现各种电路功能。
第三方面，本申请实施例提供一种扇出型封装结构的制备方法，该制备方法包括：在第一芯片的第一表面形成多个导电柱；在所述第一芯片的第一表面沉积绝缘材料，所述绝缘材料填充所述多个导电柱的间隙，所述绝缘材料向所述第一芯片的正投影位于所述第一芯片的边界范围内，且所述正投影的边界与所述第一芯片的边界具有预设距离；在所述第一芯片上形成塑封材料，所述塑封材料包裹所述第一芯片的侧边、以及所述第一芯片的第一表面暴露出的部分；在所述多个导电柱、所述绝缘材料和所述塑封材料形成的平面之上形成第一重布线层。
基于第三方面，在一种可能的实现方式中，所述塑封材料还包裹所述第一芯片中与第一表面相对的第二表面。
基于第三方面，在一种可能的实现方式中，所述制备方法还包括：在所述塑封材料远离所述第一重布线层的一侧形成第二重布线层；在所述第二重布线层远离塑封材料的一侧形成多个焊盘；将第二芯片通过所述多个焊盘设置于所述第二重布线层之上。
基于第三方面，在一种可能的实现方式中，所述制备方法还包括：在所述塑封材料远离芯片的区域开设用于连通所述第一重布线层和所述第二重布线层的通孔；所述第二芯片通过所述第一重布线层、所述通孔以及所述第二重布线层与所述第一芯片连通。
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的扇出型封装结构的一个结构示意图；
图2是本申请实施例提供的如图1所示的扇出型封装结构沿AA’剖开后的俯视图；
图3是传统技术中的扇出型封装结构的结构示意图；
图4是如图3所示的扇出型封装结构移除重布线层之后的俯视图；
图5是本申请实施例提供的扇出型封装结构的又一个结构示意图；
图6是本申请实施例提供的扇出型封装结构的又一个结构示意图；
图7是本申请实施例提供的扇出型封装结构的又一个结构示意图；
图8是本申请实施例提供的如图1所示的扇出型封装结构的制备方法流程图；
图9A-图9G是如图1所示的扇出型封装结构制备过程中的各结构示意图。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文所提及的"第一"、"第二"以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，"一个"或者"一"等类似词语也不表示数量限制，而是表示存在至少一个。
在本申请实施例中，“示例性的”或者“例如”等词用于表示例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个芯片是指两个或两个以上的芯片。
本申请实施例提供的扇出型封装结构，可以在同一封装体内封装多个芯片。该多个芯片可以水平间隔设置，每一个芯片均通过设置于芯片之上的导电柱和重布线层与其余芯片、公共电源以及公共地连接，以实现多个芯片之间的信号交流。本申请实施例中所述的芯片可以为裸芯片(Die)，也可以是裸芯片与其他芯片或部件(有源器件或无源器件等)通过简单封装后形成的芯片，还可以是经过封装之后形成的芯片封装结构，此处不作限定。下面以同一个封装体内包括两个水平设置的芯片为例，结合图1，对本申请实施例中所述的扇出型封装结构进行描述。
请参考图1，图1是本申请实施例提供的扇出型封装结构的一个结构示意图。在图1中，扇出型封装结构100包括芯片10、芯片11、重布线层20、多个导电柱30和多个导电柱31。芯片10包括相对的表面S1和表面S2，表面S1上形成有多个引出端。芯片 10上的多个引出端通过导电柱30和重布线层20，与芯片11、公共电源以及公共地连接。芯片11包括相对的表面S3和表面S4，表面S3上形成有多个引出端。芯片11上的多个引出端通过导电柱31和重布线层20，与芯片10、公共电源以及公共地连接。多个导电柱30设置于芯片10和布线层20之间，芯片10的引出端通过多个导电柱30被引出至重布线层20的表面D1；多个导电柱31设置于芯片11和布线层20之间，芯片11的引出端通过多个导电柱31被引出至重布线层20的表面D1。需要说明的是，芯片10的表面S1上的引出端和芯片11的表面S3上的引出端可以是焊盘、微凸点(micro-bump)和铜柱凸点(Cu pillar)中的一项。
导电柱30的数目可以与芯片10的引出端的数目相同，也即每一个芯片10的引出端均设置有一个导电柱30；导电柱31的数目可以与芯片11的引出端的数目相同，也即每一个芯片11的引出端均设置有一个导电柱31。导电柱30和导电柱31可以是金属材料形成的金属柱，比如铜柱(copper pillar)、铝柱、银柱或者钯柱等，也可以是其他导电材料形成的柱状体，本申请实施例对此不做限定。多个导电柱30之间形成有间隙，同样多个导电柱31之间形成有间隙。该多个导电柱30的间隙以及多个导电柱31的间隙均填充有绝缘材料40，该绝缘材料40可以为有机聚合物材料。该有机聚合物材料可以包括但不限于：聚酰亚胺(PI，Polyimide)、聚苯并唑(ploybenzoxazole，PBO)、苯并环丁烯(BCB)、或者环氧成型模料(Epoxy Molding Compound，EMC)等。
绝缘材料40分别沉积于芯片10的表面S1以及芯片11的表面S3。沿如图1所示的方向x，也即芯片的厚度方向，绝缘材料40的高度分别与导电柱30和导电柱31的高度相同。此外，沉积于芯片10的表面S1的绝缘材料40，向芯片10的表面S1的第一正投影位于芯片10的边界范围内，且该第一正投影的边界与芯片10的边界具有第一预设距离；沉积于芯片11的表面S3的绝缘材料40，向芯片11的表面S3的第二正投影位于芯片11的边界范围内，且该第二正投影的边界与芯片11的边界同样具有第二预设距离。上述第一预设距离和第二预设距离可以相同，也可以不同，根据应用场景的需要设置。如图2所示，图2为如图1所示的扇出型封装结构100沿AA’剖开后的俯视图。从图2中可以看出，芯片10的表面S1靠近芯片10边缘的区域A1未沉积绝缘材料40，芯片11的表面S3靠近芯片11边缘的区域A2未沉积绝缘材料40。从而，扇出型封装结构300在未设置塑封材料之前，芯片10和芯片11的侧边、芯片10的表面S1靠近边缘的部分以及芯片20的表面S3靠近边缘的部分均裸露出来。
如图1所示的扇出型封装结构中，还包括塑封材料50。该塑封材料例如可以包括环氧树脂(Epoxy Molding Compound,EMC)、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酣中的一种或多种的组合。扇出型封装结构100沉积塑封材料50后，塑封材料50包裹芯片10和芯片11中、未被绝缘材料40、导电柱30和导电柱31覆盖的部分。
传统扇出型先芯片(Chip-First)封装技术中，通常将绝缘材料40完全覆盖芯片10的表面S1和芯片11的表面S3，塑封材料50包裹芯片10的表面S2和侧面，塑封材料50还包裹芯片11的表面S4和侧面，如图3和图4所示，图3为传统技术中扇出型封装结构的一个示意图，图4为如图3所示的扇出型封装结构移除重布线层20之后的俯视图。在包括多芯片的扇出型封装结构中，每两个芯片之间的区域具有较大的应力。当采 用图3所示的封装结构时，由于工艺制程中蚀刻等工艺步骤的影响，塑封材料50的边缘比较薄弱，也即塑封材料50中设置于芯片10和芯片11之间的部分比较薄弱。薄弱的塑封材料50不足以支撑芯片10和芯片11中间区域的应力，导致芯片10和芯片11之间的区域沿x方向断裂。从图3中可以看出，当芯片10和芯片11之间的区域沿x方向断裂时，重布线层20的H区域也有可能断裂。由于重布线层20的H区域设置有用于连通芯片10和芯片11、以及将芯片10和芯片11与公共电源和公共地连接的导电线路，布线层20的H区域断裂导致导电线路断裂，从而导致芯片之间的连接、芯片与公共电源之间的连接或者芯片与公共地之间的连接失效，进而导致芯片功能失效。
本申请实施例在芯片10的表面S1靠近芯片10边缘的部分、以及芯片11的表面S3靠近芯片11边缘的部分不沉积绝缘材料40，在封装过程中将该部分暴露出来。在芯片1外部设置塑封材料50时，塑封材料50可以将芯片10以及芯片11的侧边以及边角包裹在塑封材料50中，从而可以增加芯片10和芯片11之间的塑封材料50的厚度，以为芯片10和芯片11之间的区域提供支撑和保护，避免芯片10和芯片11之间的区域沿x方向断裂，提高芯片封装的可靠性。
请继续参考图1，在图1中，重布线层20可以包括至少一层图案化的导电线路以及隔离图案化导电线路的绝缘材料，用于形成图案化导电线路的导电材料可以是金属，如铜(Cu)、银(Ag)、铝(Al)等金属中的一种或多种的组合，用于形成图案化导电线路的导电材料还可以是氧化钮锡(ITO)、石墨、石墨烯等；绝缘材料可以是无机绝缘材料或有机绝缘材料等。重布线层20还可以设置有过孔(Via)，该过孔可以包括但不限于：通孔或埋孔等。过孔中可以填充有导电材料。此外，在重布线层20的表面D2还设置有焊盘(Pad)21，每一个焊盘21上设置有多个凸块60，该凸块60的材料可以包括但不限于：锡材料或者锡银混合材料等。芯片10的引出端通过重布线层20上的导电线路以及重布线层20上设置的过孔，由重布线层20的表面D1引至表面D2，从而与一部分凸块60连通；芯片11的引出端通过重布线层20上的导电线路以及重布线层20上设置的过孔，由重布线层20的表面D1引至表面D2，从而与另一部分凸块60连通。芯片10和芯片20之间还可以通过重布线层20上的线路连接，从而实现芯片10和芯片20之间的信号交流。
如图1所示的扇出型封装结构100中，示出了同一个封装体内封装有两个平行间隔设置的芯片。本申请实施例所述的扇出型封装结构还可以是扇出型构装堆叠(FO-PoP，Fan Out-Package on Package)封装结构。请参考图5，图5是本申请实施例提供的扇出型封装结构200的一个示意图。在图5中，扇出型封装结构200除了包括水平间隔设置的芯片10和芯片11之外，还包括芯片12。沿如图5所示的方向x，芯片12设置于芯片10和芯片11之上。具体的，扇出型封装结构200在包括如图1所示的扇出型封装结构100的基础上，还包括重布线层70。重布线层70可以包括至少一层图案化的导电线路以及隔离图案化导电线路的绝缘材料，用于形成图案化导电线路的导电材料可以是金属，如铜(Cu)、银(Ag)、铝(Al)等金属中的一种或多种的组合，用于形成图案化导电线路的导电材料还可以是氧化钮锡(ITO)、石墨、石墨烯等；绝缘材料可以是无机绝缘材料或有机绝缘材料等。重布线层70设置于塑封材料50之上。重布线层70之上还设置 有多个焊盘(Pad)71，芯片12的引出端与焊盘71焊接在一起，从而芯片12的引出端被引出至重布线层70的表面。此外，沿图5所示的方向x，塑封材料50上还设置有多个贯穿塑封材料50的上表面和下表面的通孔51，通孔51中灌注有导电材料，该通孔51用于连通重布线层20以及重布线层70。芯片12的引出端通过重布线层70上的导电线路以及通孔51引至重布线层20的表面D1，然后通过重布线层20上所设置的导电线路与芯片10和芯片11连通，实现芯片12与芯片10以及芯片11之间的信号交流。
图4所示的扇出型封装结构中，在芯片10和芯片11之上堆叠有一个芯片；在其他可能的实现方式中，在芯片10和芯片11之上可以依次堆叠更多个芯片，各芯片之间通过设置于绝缘层上的通孔连通，本申请实施例对此不做具体限定。
图1和图5所示的扇出型封装结构为扇出型晶圆级芯片尺寸封装(FO-WLCSP，Fan Out-Wafe Level Chip Scale Package)。本申请实施例所示的扇出型封装结构也可以是扇出型板级封装(FO-PLP，Fan Out-Panel Level Package)。具体的，该板级封装可以为倒装芯片球栅阵列(FCBGA，Flip Chip Ball Grid Array)。请参考图6，图6是本申请实施例提供的扇出型板级封装300的一个结构示意图。在图6中，扇出型板级封装300除了包括图1所示的扇出型封装结构100外，还包括印刷电路板(PCB，Print Circuit Board)80。该PCB80可以包括多层布线层。PCB80的表面P1、与表面P1相对的表面P2以及位于表面P1和表面P2之间的中间布线层均设置有图案化的导电线路。PCB80还设置有过孔(Via)，该过孔可以包括但不限于：通孔或埋孔等。PCB80的表面P1的导电线路、中间布线层上的导电线路以及表面P2的导电线路可以通过过孔连通。此外，PCB80的表面P2还设置有球栅阵列81。扇出型封装结构100通过凸块60装贴于PCB80的表面P1，进而扇出型封装结构100中所封装的芯片10的引出端以及芯片11的引出端通过凸块60引至PCB80的表面P2上的球栅阵列81。
进一步的，在图6所示的扇出型板级封装结构300的基础上，本申请实施例提供的扇出型板级封装结构还可以包括散热片90。此时，芯片10的表面S2和芯片11的表面S4之上均不设置塑封材料50，芯片10的表面S2和芯片11的表面S4之上涂布有散热材料，PCB80上未设置扇出型封装结构100的区域也可以涂布散热材料91，散热片90通过散热材料91贴装在芯片10的表面S2、芯片11的表面S4以及PCB的表面P1。芯片10和芯片11在工作过程中，可以通过散热片散热。此外，散热片90还可以为扇出型封装结构100提供物理保护。
本申请实施例还包括一种电子设备，该电子设备包括如上所述的各实施例所示的扇出型封装结构。该扇出型封装结构所封装的芯片可以包括但不限于：片上***(System on chip)、存储器(Memory)、分立器件、应用处理芯片(Application Processor,AP)、微机电***(Micro-Electro-Mechanical System，MEMS)、微波射频芯片、专用集成电路(ApplicationSpecific Integrated Circuit，简称ASIC)等芯片。上述应用处理芯片或专用集成电路在具体应用中可以是中央处理器(Central Processing Unit,CPU)、图像处理器(Graphics Processing Unit,GPU)、人工智能处理器，例如，神经网络处理器(Network Processing Unit，NPU)等。存储器可以是高速缓冲存储器(cache)、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read Only Memory，ROM)或其他存储器。 分立器件例如可以包括但不限于例如场效应晶体管、双极性晶体管、集成运算放大器等。例如，当采用图1或图6所示的扇出型封装结构时，扇出型封装结构中所封装的芯片10和芯片11可以分别为应用处理芯片和分立器件；再例如，当采用图5所示的扇出型封装结构时，扇出型封装结构中所封装的芯片10和芯片11可以分别为应用处理芯片和分立器件，芯片12可以为存储器。电子设备也可以为集成电路产品，其中，该集成电路产品中除了包括本申请实施例所述的扇出型封装结构外，还可以包括其他集成电路，从而使得本申请实施例所示的扇出型封装结构与其他集成电路之间相互配合，以实现各种电路功能。
基于如上各实施例所述的扇出型封装结构，本申请实施例还提供一种用于制备扇出型封装结构的方法，下面以制备出的扇出型封装结构的结构如图1所示为例，结合图8所示的流程800，对制备扇出型封装结构的工艺流程进行详细描述。该工艺流程800包括如下步骤：
步骤801，在待封装的芯片10的引出端形成导电柱30，在待封装的芯片11的引出端形成导电柱31。
本申请实施例中，在芯片10的引出端形成导电柱30的工艺制程与在芯片11的引出端形成导电柱31的工艺制程相同。下面以在芯片10的引出端形成导电柱30的工艺制程为例，对本步骤进行描述。
假设芯片10的表面S1形成有引出端。首先，利用气相沉积(例如物理气相沉积或者化学气相沉积)的方法在芯片10的表面S1沉积金属材料。该金属材料可以包括但不限于：铜、铝、银、金等材料或者金属的合金材料等。接着，在金属材料的表面沉积光刻胶。然后，利用掩模板刻蚀金属材料中、未覆盖芯片10的引出端的部分，从而在芯片10的表面S1上形成导电柱30，如图9A所示。上述对金属材料的刻蚀可以采用干法刻蚀或者湿法刻蚀。以芯片10所沉积的金属材料为铜材料为例，当采用湿法刻蚀时，可以采用氯化铁蚀刻液或者盐酸-氯化铜蚀刻液等蚀刻液对铜材料蚀刻。
为了对芯片10进行更好的保护，对金属材料刻蚀时避免将芯片10部分刻蚀以影响芯片10的电气性能，在一种可能的实现方式中，在芯片10的表面S1沉积金属材料之前，可以首先在芯片10的表面S1沉积不同于上述金属材料的另外一种金属材料以形成阻挡层。该阻挡层的刻蚀速度慢于金属材料的刻蚀速度。例如，金属材料为铜材料时，形成阻挡层的材料例如可以为钛材料。需要说明的是，当芯片10上形成有阻挡层时，步骤801中对金属材料刻蚀后，还需要对暴露出的阻挡层进行进一步刻蚀。
在芯片11的引出端形成导电柱31的工艺制程具体参考在芯片10的引出端形成导电柱30的工艺制程，不再赘述。
步骤802，在芯片10的表面S1和芯片11的表面S3分别沉积绝缘材料40。
在芯片10的引出端形成导电柱30后，可以在芯片10的表面S1沉积绝缘材料40。沿绝缘材料40的沉积方向，绝缘材料40沉积的厚度高于导电柱30的高度。从而，沉积在芯片10的表面S1的绝缘材料40同样将导电柱30包裹。然后，在绝缘材料40之上沉积光刻胶，利用掩模版对位于边界处的绝缘材料40刻蚀，使得芯片10的表面S1上、距离芯片10的边缘预设距离处的位置暴露出来。在芯片11的引出端形成导电柱31 后，可以采用同样的工艺制程在芯片11的表面S3沉积绝缘材料40。同样，芯片11的表面S3上、距离芯片11的边缘预设距离处的位置暴露出来。该步骤后所形成的结构如图9B所示。
步骤803，将芯片10和芯片11倒装在载板b上。该步骤后所形成的结构如图9C所示。
载板b的材料可以包括但不限于：硅材料、玻璃材料或者二者混合材料等，载板b可以是晶圆级或板级的尺寸。
在一种可能的实现方式中，在芯片10所沉积的有机聚合物40的表面涂布键合胶a，将芯片10中涂布有键合胶a的一面贴装在载板b上。同样，在芯片11所沉积的有机聚合物40的表面涂布键合胶a，将芯片11中涂布有键合胶a的一面贴装在载板b上。其中，芯片10和芯片11在载板b上并排间隔设置。
在另一种可能的实现方式中，可以首先在载板b的表面涂布键合胶a。然后，将芯片10和芯片11并排间隔粘贴在载板b上。其中，芯片10上沉积的绝缘材料40与键合胶接触，芯片10裸露在外面的表面S2设置于远离载板b的一侧；芯片11上沉积的绝缘材料40与键合胶a接触，芯片11裸露在外面的表面S4设置于远离载板b的一侧。
步骤804，在载板b的表面、芯片11的表面S2和芯片12的表面S4沉积塑封材料。该步骤后所形成的结构如图9D所示。
从图9D中可以看出，芯片10的表面S2、侧面以及表面S1未被绝缘材料40覆盖的部分均被塑封材料50包裹；芯片11的表面S4、侧面以及表面S3未被绝缘材料40覆盖的部分均被塑封材料50包裹。同样，芯片10和芯片11之间也填充有塑封材料50。从而，可以增加芯片10和芯片11之间的塑封材料50的厚度，以为芯片10和芯片11之间的区域提供支撑和保护，避免芯片10和芯片11之间的区域沿x方向断裂，提高芯片封装的可靠性。
步骤805，将载板b从芯片10和芯片11上移除。载板b移除后的结构如图9E所示。
步骤806，对封装结构中设置有键合胶的一侧进行平坦化处理，以暴露出导电柱30和导电柱31。封装结构平坦化处理后形成的结构如图9F所示。
经过步骤806后，键合胶a被刻蚀掉。导电柱30、导电柱31以及绝缘材料40远离芯片10和芯片11的一侧均暴露出来。
步骤807，在暴露出的导电柱30、导电柱31、绝缘材料40以及塑封材料50所形成的表面上形成重布线层20。
该步骤中，可以采用光刻、显影、刻蚀等标准工艺，在暴露出的导电柱30、导电柱31、绝缘材料40以及塑封材料50所形成的表面上制备重布线层20。重布线层20为双面布线、且在重布线层20的两面之间还设置有多层中间布线层。各布线层之间通过过孔连通。
步骤808，在重布线层20远离芯片10和芯片11的一侧形成多个焊盘21。设置焊盘21后的封装结构如图9G所示。
经过步骤808，导电柱30和导电柱31分别通过重布线层20上的多层布线层以及过孔与焊盘21连接。上述焊盘21的材料可以为铜、铝、金或者混合金属材料等。
步骤809，在多个焊盘21上形成凸块。该凸块可以为锡凸块。
经过步骤801-步骤809，即可形成如图1所示的扇出型晶圆级封装结构。
进一步的，在图1所示的扇出型晶圆级封装结构的基础上，还可以进一步对扇出型晶圆级封装结构进行板级封装。当需要进行板级封装时，还可以包括步骤810-步骤816。步骤810，首先利用标准工艺制备出PCB。该PCB为双面布线、且在该PCB的两面之间还设置有多层中间布线层。各布线层之间通过过孔连通。步骤811，在PCB的表面P2预先焊接球栅阵列，该球栅阵列的材料可以为锡。步骤812，将图1所示的扇出型封装结构100上的凸块60装贴于PCB的表面P1。从而，扇出型封装结构100中所封装的芯片10和芯片11的引出端通过凸块60引至PCB的表面P2上的球栅阵列。步骤813，刻蚀芯片10和芯片11之上的塑封材料50，以露出芯片10和芯片11的晶背。步骤815，在芯片10和芯片11暴露出的晶背之上、以及PCB未设置芯片的区域沉积散热材料。步骤816，将散热片90贴装在带有散热材料91的芯片10的表面、芯片11的表面以及PCB的表面。经过步骤810-步骤816所制备出的板级封装结构300如图7所示。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (14)
- 一种扇出型封装结构，其特征在于，包括第一芯片和第一重布线层；所述第一芯片的第一表面设置有多个导电柱，所述第一芯片通过所述多个导电柱设置于所述第一重布线层的第一表面；所述多个导电柱的间隙填充有绝缘材料，所述绝缘材料设置于所述第一芯片的第一表面与所述第一重布线层的第一表面之间，所述绝缘材料向所述第一芯片的正投影位于所述第一芯片的边界范围内，且所述正投影的边界与所述第一芯片的边界具有预设距离；所述第一芯片的侧边、以及所述第一芯片的第一表面未被所述绝缘材料和所述多个导电柱覆盖的部分，被沉积于所述第一重布线层第一表面的塑封材料包裹。
- 根据权利要求1所述的扇出型封装结构，其特征在于，所述多个导电柱与所述第一重布线层接触的表面，与所述绝缘材料与所述第一重布线层接触的表面平齐。
- 根据权利要求1或2所述的扇出型封装结构，其特征在于，所述第一重布线层中与第一表面相对的第二表面设置有多个凸块，所述第一芯片的引出端通过所述多个导电柱和所述第一重布线层与所述多个凸块中的至少部分凸块连通。
- 根据权利要求1-3任一项所述的扇出型封装结构，其特征在于，所述塑封材料还覆盖所述第一芯片中与第一表面相对的第二表面。
- 根据权利要求4所述的扇出型封装结构，其特征在于，所述扇出型封装结构还包括第二芯片；所述第二芯片设置于所述第一芯片之上、远离所述第一重布线层的一侧。
- 根据权利要求5所述的扇出型封装结构，其特征在于，所述扇出型封装结构还包括第二重布线层，所述第二重布线层设置于所述塑封材料之上远离所述第一芯片的一侧；所述第二芯片通过多个焊盘设置于所述第二重布线层上远离所述第一重布线层的一侧。
- 根据权利要求6所述的扇出型封装结构，其特征在于，所述塑封材料远离所述第一芯片的区域开设有连通所述第一重布线层和所述第二重布线层的通孔；所述第二芯片通过所述第二重布线层、所述通孔以及所述第一重布线层与所述第一芯片连接。
- 根据权利要求3所述的扇出型封装结构，其特征在于，所述扇出型封装结构还包括印刷电路板；所述第一重布线层的第二表面通过所述多个凸块设置于所述印刷电路板的表面。
- 根据权利要求1-3任一项所述的扇出型封装结构，其特征在于，所述扇出型封装结构还包括散热片；所述散热片设置于所述第一芯片的第二表面之上。
- 一种电子设备，其特征在于，包括如权利要求1-9任一项所述的扇出型封装结构。
- 一种扇出型封装结构的制备方法，其特征在于，所述制备方法包括：在第一芯片的第一表面形成多个导电柱；在所述第一芯片的第一表面沉积绝缘材料，所述绝缘材料填充所述多个导电柱的间隙，所述绝缘材料向所述第一芯片的正投影位于所述第一芯片的边界范围内，且所述正投影的边界与所述第一芯片的边界具有预设距离；在所述第一芯片上形成塑封材料，所述塑封材料包裹所述第一芯片的侧边、以及所述第一芯片的第一表面暴露出的部分；在所述多个导电柱、所述绝缘材料和所述塑封材料形成的平面之上形成第一重布线层。
- 根据权利要求11所述的制备方法，其特征在于，所述塑封材料还包裹所述第一芯片中与第一表面相对的第二表面。
- 根据权利要求12所述的制备方法，其特征在于，所述制备方法还包括：在所述塑封材料远离所述第一重布线层的一侧形成第二重布线层；在所述第二重布线层远离所述塑封材料的一侧形成多个焊盘；将第二芯片通过所述多个焊盘设置于所述第二重布线层之上。
- 根据权利要求13所述的制备方法，其特征在于，所述制备方法还包括：在所述塑封材料远离芯片的区域开设用于连通所述第一重布线层和所述第二重布线层的通孔；所述第二芯片通过所述第一重布线层、所述通孔以及所述第二重布线层与所述第一芯片连通。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/112021 WO2023015480A1 (zh) | 2021-08-11 | 2021-08-11 | 扇出型芯片封装结构和制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117242555A true CN117242555A (zh) | 2023-12-15 |
Family
ID=85200433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180097862.9A Pending CN117242555A (zh) | 2021-08-11 | 2021-08-11 | 扇出型芯片封装结构和制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117242555A (zh) |
| WO (1) | WO2023015480A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116169037B (zh) * | 2023-04-24 | 2023-08-04 | 长电集成电路(绍兴)有限公司 | 一种芯片封装结构的制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844618B2 (en) * | 2002-04-04 | 2005-01-18 | Micron Technology, Inc. | Microelectronic package with reduced underfill and methods for forming such packages |
| US9633974B2 (en) * | 2015-03-04 | 2017-04-25 | Apple Inc. | System in package fan out stacking architecture and process flow |
| CN105489516A (zh) * | 2016-01-22 | 2016-04-13 | 中芯长电半导体（江阴）有限公司 | 一种扇出型芯片的封装方法及封装结构 |
| US10607860B2 (en) * | 2017-09-25 | 2020-03-31 | Powertech Technology Inc. | Package structure and chip structure |
-
2021
- 2021-08-11 CN CN202180097862.9A patent/CN117242555A/zh active Pending
- 2021-08-11 WO PCT/CN2021/112021 patent/WO2023015480A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023015480A1 (zh) | 2023-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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