KR20170104045A - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

관통전극을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 집적회로 그리고 상기 집적회로와 전기적으로 연결된 콘택이 배치된 기판, 상기 기판을 덮으며 상기 집적회로와 전기적으로 연결된 적어된 복수개의 금속배선들이 포함된 절연막, 그리고 상기 절연막과 상기 기판을 관통하고 상기 집적회로에 전기적으로 연결된 관통전극을 포함한다. 상기 관통전극의 상면은 상기 콘택의 상면에 비해 높은 레벨을 가진다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 기판을 관통하는 관통전극이 제안된 바 있었다. 관통전극은 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더범프에 비해 빠른 전송 속도를 구현할 수 있다. 따라서, 전기적으로 신뢰성있게 관통전극을 형성할 필요가 있다 할 것이다.
본 발명의 목적은 전기적 특성이 향상된 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법은 관통전극을 형성한 이후에 집적회로의 콘택에 연결되는 제1 금속배선을 형성하는 것을 일 특징으로 한다. 본 발명은 관통전극의 상면이 콘택의 상면에 비해 높은 것을 다른 특징으로 한다. 본 발명은 관통전극 상에 복수개의 제2 금속배선들이 배치되고 제2 금속배선들 사이의 관통전극의 상면이 절연막으로 덮여있는 것을 또 다른 특징으로 한다. 본 발명은 인접한 제1 금속배선들 사이에 제1 금속배선의 성분이 이동할 수 있는 계면이 없는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 집적회로 그리고 상기 집적회로와 전기적으로 연결된 콘택이 배치된 기판; 상기 기판을 덮으며 상기 집적회로와 전기적으로 연결된 적어된 복수개의 금속배선들이 포함된 절연막; 그리고 상기 절연막과 상기 기판을 관통하고 상기 집적회로에 전기적으로 연결된 관통전극을 포함할 수 있다. 상기 절연막은: 상기 기판 상에 제공된 층간절연막; 그리고 상기 층간절연막 상에 제공된 금속간절연막을 포함할 수 있다. 상기 금속배선들은: 상기 층간절연막 내에 제공되고 상기 콘택과 전기적으로 연결된 제1 금속배선; 그리고 상기 금속간절연막 내에 제공되고 상기 제1 금속배선 및 상기 관통전극과 전기적으로 연결된 복수개의 제2 금속배선들을 포함할 수 있다. 상기 관통전극의 상면은 상기 콘택의 상면에 비해 높은 레벨을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 절연막은 상기 층간절연막과 상기 금속간절연막 사이에 제공된 캡핑막을 더 포함할 수 있다. 상기 관통전극은 상기 기판과 상기 층간절연막을 관통할 수 있다.
일 실시예의 소자에 있어서, 상기 제2 금속배선들은: 상기 제1 금속배선에 전기적으로 연결된 제1 연결배선; 그리고 상기 관통전극의 상면 상에 제공된 복수개의 제2 연결배선들을 포함할 수 있다. 상기 캡핑막은 상기 제2 연결배선들 사이에서 상기 관통전극의 상면 일부를 덮을 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극의 상면은 평평하고 상기 캡핑막은 균일한 두께를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 관통전극의 상면 일부와 공면을 이루는 상면과 상기 콘택과 접촉하는 하면을 가질 수 있다.
일 실시예의 소자에 있어서, 상기 관통전극의 상면 일부는 상기 제2 연결배선들 사이에서 상기 기판으로부터 멀어지는 방향으로 돌출될 수 있다. 상기 캡핑막은 상기 관통전극의 상면 일부 상에선 제1 두께를 가지고 상기 층간절연막 상에선 상기 제1 두께에 비해 큰 제2 두께를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선은 상기 관통전극의 상면 일부에 비해 낮은 레벨을 갖는 상면과 상기 콘택과 접촉하는 하면을 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 집적회로 그리고 상기 집적회로에 전기적으로 연결된 콘택이 제공된 기판을 덮는 층간절연막을 형성하고; 상기 층간절연막과 상기 기판의 일부를 관통하는 관통전극을 형성하고; 상기 관통전극을 형성한 이후에, 상기 층간절연막 내에 상기 콘택과 전기적으로 연결되는 제1 금속배선을 형성하고; 상기 층간절연막 상에 상기 제1 금속배선과 상기 관통전극을 덮는 캡핑막과 금속간절연막을 순차 형성하고; 그리고 상기 금속간절연막 내에 상기 제1 금속배선 및 상기 관통전극과 전기적으로 연결되는 복수개의 제2 금속배선들을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 관통전극은 상기 제2 금속배선들 중 일부들과 접촉하는 상면을 포함할 수 있다. 상기 콘택은 상기 제1 금속배선과 접촉하는 상면을 포함할 수 있다. 상기 관통전극의 상면은 상기 콘택의 상면에 비해 높은 레벨을 가질 수 있다.
일 실시예의 방법에 있어서, 상기 캡핑막은 상기 관통전극의 상면에 접촉하는 상기 제2 금속배선들의 일부들 사이의 상기 관통전극의 상면 일부를 덮을 수 있다.
일 실시예의 방법에 있어서, 상기 층간절연막을 형성하는 것은: 상기 집적회로가 제공된 상기 기판을 제공하고; 상기 기판 상에 상기 집적회로를 덮는 제1 절연막을 형성하고; 상기 제1 절연막을 관통하여 상기 집적회로에 전기적으로 연결되는 상기 콘택을 형성하고; 상기 제1 절연막 상에 상기 콘택을 덮는 제2 절연막을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 관통전극을 형성하는 것은: 상기 층간절연막 상에 연마정지막을 형성하고; 상기 연마정지막과 상기 층간절연막을 완전히 관통하고 그리고 상기 기판의 일부를 관통하는 비아홀을 형성하고; 상기 기판 상에 상기 연마정지막을 덮고 상기 비아홀을 채우는 도전막을 형성하고; 상기 연마정지막이 노출될 때까지 상기 도전막을 연마하여 상기 비아홀에 채워지는 상기 관통전극을 형성하고; 그리고 상기 연마정지막을 제거하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제2 금속배선들을 형성하는 것은: 상기 금속간절연막과 상기 캡핑막을 패터닝하여, 상기 금속간절연막 내에 상기 제1 금속배선에 전기적으로 연결되는 제1 연결 배선과 상기 관통전극에 전기적으로 연결되는 복수개의 제2 연결배선들을 형성하는 것을 포함할 수 있다. 상기 캡핑막은 상기 제2 연결배선들 사이의 상기 관통전극의 상면 일부를 덮을 수 있다.
일 실시예의 방법에 있어서, 상기 캡핑막은 균일한 두께를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 캡핑막은 상기 관통전극의 상면 일부 상에선 제1 두께를 가지고 상기 층간절연막 상에선 상기 제1 두께에 비해 큰 제2 두께를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 상면과 그 반대면인 하면을 가지며, 상기 상면 상에 집적회로 그리고 상기 집적회로와 전기적으로 연결된 복수개의 콘택들이 제공된 반도체 기판; 상기 반도체 기판의 상면 상에 제공되고 상기 집접회로와 상기 콘택들을 덮는 층간절연막; 상기 층간절연막 내에 제공되고 상기 콘택들과 전기적으로 연결된 복수개의 제1 금속배선들; 상기 층간절연막 상에 제공되고 상기 제1 금속배선들을 덮는 금속간절연막; 상기 층간절연막과 상기 금속간절연막 사이에 제공된 캡핑막; 상기 반도체 기판과 상기 층간절연막을 관통하는 관통전극; 그리고 상기 금속간절연막 내에 제공되고 상기 관통전극의 상면에 연결된 복수개의 제2 금속배선들을 포함할 수 있다. 상기 관통전극의 상면은 상기 콘택들의 상면들에 비해 높은 레벨을 가질 수 있다. 상기 캡핑막은 상기 제2 금속배선들 사이의 상기 관통전극의 상면 일부를 덮을 수 있다.
일 실시예의 소자에 있어서, 상기 제1 금속배선들 각각은 상기 관통전극의 상면과 공면을 이루는 상면과 상기 콘택의 상면과 접촉하는 하면을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제2 금속배선들은: 상기 금속간절연막 내에 제공되고 상기 제1 금속배선들과 전기적으로 연결되는 복수개의 제1 연결배선들; 그리고 상기 관통전극의 상면에 연결된 적어도 두 개의 제2 연결배선들을 포함할 수 있다. 상기 캡핑막은 상기 관통전극의 상면에 연결된 상기 제2 연결배선들 사이에선 제1 두께를 가지며, 상기 제1 연결배선들 사이 그리고 상기 제1 연결배선과 상기 제2 연결배선 사이에선 제2 두께를 가질 수 있다.
일 실시예의 소자에 있어서, 상기 제1 두께는 상기 제2 두께와 동일할 수 있다.
일 실시예의 소자에 있어서, 상기 제1 두께는 상기 제2 두께에 비해 작을 수 있다.
본 발명에 의하면, 금속배선들 사이에 금속배선의 성분이 이동할 수 있는 계면이 형성되지 아니하므로 금속배선들 간의 전기적 쇼트가 발생이 방지될 수 있다. 이에 따라 반도체 소자의 전기적 특성이 향상되는 효과를 얻을 수 있다.
도 1a 내지 도 1l은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1m은 도 1l의 일부를 확대 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2d는 도 2c의 일부를 확대 도시한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 도시한 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 모듈을 도시한 단면도이다.
이하, 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 제조방법의 일례>
도 1a 내지 도 1l은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 1m은 도 1l의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 상면(100a)과 그 반대면인 하면(100b)을 갖는 기판(100)을 제공할 수 있다. 기판(100)은 가령 실리콘과 같은 반도체 기판을 포함할 수 있다. 기판(100)의 상면(100a) 상에 집적회로(102)를 포함하는 제1 절연막(111)을 형성할 수 있다. 집적회로(102)는 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제1 절연막(111)은 실리콘산화막이나 실리콘질화막, 가령 화학기상증착(CVD)으로 형성된 테트라에틸오르쏘실리케이트 산화막(TEOS Oxide)을 포함할 수 있다. 제1 절연막(111)의 패터닝과 전도체의 증착으로 제1 절연막(111)을 수직하게 관통하는 하나 혹은 그 이상의 전기적 콘택들(104)을 형성할 수 있다. 콘택들(104)은 기판(100)에 접촉할 수 있고, 기판(100) 혹은 집적회로(102)에 전기적으로 연결될 수 있다. 콘택들(104)은 가령 구리, 텅스텐, 알루미늄, 혹은 이들의 조합과 같은 금속을 포함할 수 있다.
도 1b를 참조하면, 제1 절연막(111) 상에 제2 절연막(112)을 형성하고 제2 절연막(112) 상에 연마정지막(121)을 형성할 수 있다. 제2 절연막(112)은 제1 절연막(111)과 동일하거나 유사하게 가령 화학기상증착으로 형성된 테트라에틸오르쏘실리케이트 산화막(TEOS Oxide)을 포함할 수 있다. 제1 절연막(111)과 제2 절연막(112)은 집적회로(102)와 콘택(104)을 매립하는 층간절연막(110)을 구성할 수 있다. 연마정지막(121)은 제2 절연막(112)과 다른 물질, 가령 화학기상증착으로 형성된 실리콘질화막을 포함할 수 있다.
도 1c를 참조하면, 포토 및 식각 공정으로 연마정지막(121)과 층간절연막(110) 그리고 기판(100)을 수직 관통하는 비아홀(101)을 형성할 수 있다. 비아홀(101)은 연마정지막(121)과 층간절연막(110)을 완전히 관통할 수 있다. 그리고 비아홀(101)은 기판(100)을 일부 관통하여 기판(100)의 하면(101b)에 이르지 않을 수 있다.
도 1d를 참조하면, 비아홀(101)의 내벽과 연마정지막(121)의 상면을 덮는 절연막(130a)을 형성할 수 있다. 그리고 기판(100) 상에 도전막(140a)을 형성하여 비아홀(101)을 채울 수 있다. 절연막(130a)은 SACVD(sub-atmosheric chemical vapor deposition)를 이용한 HARP(high-aspect-ration process) 산화막을 증착하여 형성할 수 있다. 도전막(140a)은 폴리실리콘, 구리, 텅스텐, 알루미늄 등을 증착하거나 도금하여 형성할 수 있다.
도전막(140a)을 구리 혹은 구리를 포함하는 도전체로 형성할 경우 구리의 확산을 저지할 수 있는 금속막(135a)을 절연막(130a) 상에 더 형성할 수 있다. 금속막(135a)은 타이타늄(Ti), 타이타늄질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 탄탈륨질화물(TaN), 니켈(Ni), 텅스텐(W), 텅스텐나이트라이드(WN), 혹은 이들의 조합을 포함하는 금속을 증착하여 절연막(130a)을 따라 연장되는 형태로 형성할 수 있다.
도 1e를 참조하면, 도전막(140a)을 화학기계적연마(CMP) 공정을 이용하여 평탄화할 수 있다. 화학기계적연마는 연마정지막(121)이 노출될 때까지 진행할 수 있다. 평탄화 공정에서 절연막(130a)과 금속막(135a)이 도전막(140a)과 함께 연마될 수 있다. 상기 평탄화 공정에 의해 도전막(140a)은 비아홀(101)에 채워지는 가령 기둥 형상의 관통전극(140)으로 형성될 수 있고, 절연막(130a)은 관통전극(140)의 측면과 하면을 둘러싸는 컵(cup) 형상을 갖는 비아절연막(130)으로 형성될 수 있다. 금속막(135a)을 더 형성한 경우, 상기 평탄화 공정에 의해 금속막(135a)은 관통전극(140)의 성분(예: 구리)이 기판(100)이나 집적회로(102)로 확산하는 것을 방지하는 배리어막(135)으로 형성될 수 있다.
도 1f를 참조하면, 연마정지막(121)을 선택적으로 제거할 수 있다. 가령 연마정지막(121)을 선택적으로 제거할 수 있는 에천트를 이용한 식각 공정으로 연마정지막(121)을 기판(100)으로부터 제거할 수 있다. 연마정지막(121)의 제거에 의해 층간절연막(110)의 상면(110s)과 관통전극(140)이 노출될 수 있다. 관통전극(140)은 층간절연막(110)의 상면(110s) 위로 돌출될 수 있다.
도 1g를 참조하면, 콘택들(104)과 전기적으로 연결되는 제1 금속배선들(151)을 형성할 수 있다. 제1 금속배선들(151)은 구리, 텅스텐, 알루미늄, 혹은 이들의 조합과 같은 금속을 포함할 수 있다. 일례에 따르면, 제1 금속배선들(151)은 다마신(damascene) 공정으로 형성된 구리를 포함할 수 있다. 제1 금속배선들(151)의 형성시, 층간절연막(110)의 상면(110s) 위로 돌출된 관통전극(140)의 일부가 제거될 수 있다. 따라서, 관통전극(140)의 상면(140s)은 층간절연막(110)의 상면(110s) 및/또는 제1 금속배선들(151)의 상면들(151s)과 공면(coplanar)을 이룰 수 있다.
도 1h를 참조하면, 층간절연막(110)을 덮는 제1 캡핑막(123)을 형성하고 제1 캡핑막(123) 상에 제1 금속간절연막(161)을 형성할 수 있다. 제1 캡핑막(123)은 관통전극(140)과 제1 금속배선들(151)을 덮을 수 있다. 일례로, 제1 캡핑막(123)은 연마정지막(121)과 동일하거나 유사하게 가령 화학기상증착으로 형성된 실리콘질화막을 포함할 수 있다. 다른 예로, 제1 캡핑막(121)은 제1 금속배선들(151)을 구성하는 금속 성분의 확산을 저지할 수 있는 저유전상수를 갖는 절연체(예: SiCN)을 포함할 수 있다. 제1 금속간절연막(161)은 층간절연막(110)과 동일하거나 유사하게 가령 화학기상증착으로 형성된 테트라에틸오르쏘실리케이트 산화막(TEOS Oxide)을 포함할 수 있다.
도 1i를 참조하면, 제1 금속배선들(151) 및 관통전극(140)과 전기적으로 연결되는 제2 금속배선들(153,154)을 형성할 수 있다. 제2 금속배선들(153,154)은 제1 금속간절연막(161)과 제1 캡핑막(123)을 관통하여 제1 금속배선들(151)과 관통전극(140)과 접촉할 수 있다. 제2 금속배선들(153,154)은 구리, 텅스텐, 알루미늄, 혹은 이들의 조합과 같은 금속을 포함할 수 있다. 일례에 따르면, 제2 금속배선들(153,154)은 제1 금속배선들(151)과 동일하거나 유사하게 다마신(damascene) 공정으로 형성된 구리를 포함할 수 있다.
제2 금속배선들(153,154)은 제1 금속배선들(151)과 전기적으로 연결되는 제1 연결배선들(153)과 관통전극(140)과 전기적으로 연결되는 제2 연결배선들(154)을 포함할 수 있다. 일례에 따르면, 적어도 두 개의 제2 연결배선들(154)이 관통전극(140)과 전기적으로 연결될 수 있다. 제1 연결배선들(153)은 가령 듀얼 다마신 공정에 의해 제2 연결배선들(154)은 싱글 다마신 공정에 의해 형성될 수 있다. 이와 다르게, 듀얼 및 싱글 다마신 공정 중 어느 하나를 통해 동일하거나 유사한 형상을 갖는 제2 금속배선들(153,154)을 형성할 수 있다.
도 1j를 참조하면, 제1 금속간절연막(161) 상에 제2 캡핑막(125), 제2 금속간절연막(163), 제3 금속배선들(155), 그리고 제3 캡핑막(127)을 순차 형성할 수 있다. 제2 캡핑막(125)과 제3 캡핑막(127) 중 적어도 어느 하나는 제1 캡핑막(123)과 동일하거나 유사한 물질을 포함할 수 있다. 제3 금속배선들(155)은 제2 금속배선들(153,154)과 동일하거나 유사하게 구리, 텅스텐, 알루미늄, 혹은 이들의 조합과 같은 금속을 포함할 수 있고, 제2 금속배선들(153,154)과 전기적으로 연결될 수 있다. 일례로, 제3 금속배선들(155)은 듀얼 다마신 공정으로 형성된 구리를 포함할 수 있다.
제2 금속간절연막(163) 상에 제3 캡핑막(127)을 덮는 상부 보호막(165)을 형성하고, 제3 금속배선들(155) 중 적어도 어느 하나와 전기적으로 연결되는 상부 배선(158)을 형성할 수 있다. 상부 보호막(165) 상에 상부 배선(158)과 전기적으로 연결되는 가령 솔더볼과 같은 상부 단자(170)를 형성할 수 있다. 상부 배선(158)은 가령 구리를 포함할 수 있고, 상부 단자(170)는 가령 무연 솔더를 포함할 수 있다. 상부 보호막(165)은 실리콘산화막, 실리콘질화막, 혹은 폴리머와 같은 절연체를 증착하여 형성할 수 있다.
도 1k를 참조하면, 기판(100)을 리세스하여 관통전극(140)을 돌출시킬 수 있다. 일례로, 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각, 화학기계적 연마, 그라인딩, 혹은 이들의 조합으로 기판(100)의 하면(100b)을 리세스할 수 있다. 상기 리세스 공정은 하면(100b)에 비해 상면(100a)에 더 인접하여 관통전극(140)을 돌출시킬 수 있는 제3 하면(100d)이 드러날 때까지 진행할 수 있다. 일례로, 관통전극(140)을 노출시키지 않는 제2 하면(100c)이 드러나도록 기판(100)의 하면(100b)을 화학기계적연마(CMP)하고, 관통전극(140)을 노출시키는 제3 하면(100d)이 드러나도록 제2 하면(100c)을 건식 식각할 수 있다. 본 명세서에서 상면(100a)은 활성면으로, 제3 하면(100d)은 비활성면으로 지칭될 수 있다.
도 1l을 참조하면, 기판(100)의 비활성면(100d)을 덮는 하부 보호막(167)을 형성하고, 하부 보호막(167) 상에 관통전극(140)과 전기적으로 연결되는 하부 단자(172)를 형성할 수 있다. 하부단자(172)는 패드 혹은 솔더볼 형태를 가질 수 있다. 상기 일련의 공정들을 통해 관통전극(140)을 갖는 반도체 소자(1)를 제조할 수 있다.
도 1m를 참조하면, 인접한 제1 금속배선들(151) 사이엔 층간절연막(110)으로 채워질 수 있다. 예컨대, 도 1a 및 도 1b를 참조하여 전술한 것처럼, 동일한 물질로 구성되는 제1 절연막(111)과 제2 절연막(112)으로 구성되는 층간절연막(110)을 형성할 수 있다. 그 이후에, 도 1g에서 전술한 것처럼, 다마신 공정으로 층간절연막(110) 내에 콘택들(104)과 전기적으로 연결되는 제1 금속배선들(151)을 형성할 수 있다. 그러므로, 인접한 제1 금속배선들(151) 사이의 영역(A)은 동일한 물질(예: TEOS oxide)로 구성될 수 있다. 다시 말해, 영역(A)에는 서로 다른 물질이 접촉하여 형성될 수 있는 그리고 기판(100)의 활성면(100a)을 따라 수평하게 연장되는 계면이 없을 수 있다. 이에 따라, 영역(A)을 사이에 두고 인접한 제1 금속배선들(151)을 구성하는 성분(예: 구리)이 계면을 따라 이동하여 제1 금속배선들(151) 사이에서 발생할 수 있는 전기적 쇼트와 같은 반도체 소자(1)의 전기적 특성의 불량을 방지될 수 있다.
본 실시예에 따르면, 층간절연막(110)을 관통하는 관통전극(140)을 형성한 이후에, 층간절연막(110) 내에 콘택들(104)과 전기적으로 연결되는 제1 금속배선들(151)을 가령 다마신 공정으로 형성할 수 있다. 그러므로, 관통전극(140)의 상면(140s)은 제1 금속배선(151)의 상면(151s)과 공면을 이룰 수 있다. 제1 금속배선(151)의 하면은 콘택(104)의 상면(104s)과 접촉할 수 있다. 관통전극(140)의 상면(140s)은 콘택(104)의 상면(104s)에 비해 높은 레벨을 가질 수 있다.
본 실시예에 따르면, 관통전극(140)을 덮는 제1 캡핑막(123)을 형성한 이후에 제2 금속배선들(153,154)을 형성할 수 있다. 제2 금속배선들(153,154) 중 적어도 두 개의 제2 연결배선들(154)은 관통전극(140) 상에 제공될 수 있다. 그러므로, 관통전극(140) 상에서 인접한 제2 연결배선들(154) 사이에 제1 캡핑막(123)이 잔류할 수 있다. 제1 캡핑막(123)은 실질적으로 동일한 두께를 가질 수 있다. 예컨대, 제1 캡핑막(123)은 관통전극(140) 상의 제2 연결배선들(154) 사이에서 제1 두께(T1)를 가질 수 있고, 그 외 다른 부분에선 제1 두께(T1)와 실질적으로 동일한 제2 두께(T2)를 가질 수 있다. 제1 캡핑막(123)은 균일한 두께를 가질 수 있으므로, 관통전극(140)은 평평한 상면(140s)을 가질 수 있다.
<반도체 소자의 제조방법의 다른 일례>
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 2d는 도 2c의 일부를 확대 도시한 단면도이다. 이하에선 앞선 실시예와 다른 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략한다.
도 2a를 참조하면, 도 1a 내지 1g에서 전술한 바와 동일하거나 유사한 공정들을 통해 관통전극(140)을 형성하고 그 이후에 콘택들(104)과 전기적으로 연결된 제1 금속배선들(151)을 형성할 수 있다. 가령 다마신 공정으로 제1 금속배선들(151)을 형성할 때, 층간절연막(110)의 상면(110s) 위로 돌출된 관통전극(140)의 일부가 제거되지 않을 수 있다. 이에 따라, 관통전극(140)의 상면(140s)은 층간절연막(110)의 상면(110s) 및/또는 제1 금속배선들(151)의 상면들(151s)에 비해 높은 레벨을 가질 수 있다. 혹은, 층간절연막(110)의 상면(110s) 위로 돌출된 관통전극(140)의 일부가 제거되더라도 관통전극(140)의 상면(140s)은 층간절연막(110)의 상면(110s)에 비해 높은 레벨을 가질 수 있다.
도 2b를 참조하면, 층간절연막(110)을 덮는 제1 캡핑막(123)을 형성하고 제1 캡핑막(123) 상에 제1 금속간절연막(161)을 형성할 수 있다. 일례에 따르면, 제1 캡핑막(123)은 불균일한 두께를 가질 수 있다. 가령, 제1 캡핑막(123)은 관통전극(140) 상에서 상대적으로 얇은 두께를 가질 수 있다.
도 2c를 참조하면, 도 1i 내지 1l에서 전술한 바와 동일하거나 유사한 공정들을 통해 반도체 소자(2)를 제조할 수 있다. 도 2d에 도시된 바와 같이, 인접한 제1 금속배선들(151) 사이의 영역(A)엔 반도체 소자(2)의 전기적 특성의 불량을 초래할 수 있는 계면이 형성되지 않을 수 있다. 관통전극(140)의 상면(140s)은 콘택(104)의 상면(104s)에 비해 높은 레벨을 가질 수 있다.
본 실시예에 따르면, 도 2b에서 전술한 것처럼, 제1 캡핑막(123)은 불균일한 두께를 가질 수 있다. 예컨대, 제1 캡핑막(123)은 관통전극(140) 상의 제2 연결배선들(154) 사이에서 제1 두께(T1)를 가질 수 있고, 다른 부분에선 제1 두께(T1)에 비해 큰 제2 두께(T2)를 가질 수 있다. 제1 캡핑막(123)의 두께가 불균일하므로, 관통전극(140)은 비평평한 상면(140s)을 가질 수 있다. 예컨대, 관통전극(140)의 상면(140s)의 일부는 제1 금속배선(151)의 상면(151s)으로부터 기판(100)의 활성면(100a)으로부터 멀어지는 방향을 따라 돌출될 수 있다.
<반도체 소자의 응용예>
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 도시한 단면도이다. 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 반도체 모듈을 도시한 단면도이다.
도 3a를 참조하면, 반도체 패키지(10)는 외부 단자(212)가 부착된 인쇄회로기판과 같은 패키지 기판(210), 패키지 기판(210) 상에 실장된 응용 프로세서(230: Application Processor), 응용 프로세서(230) 상에 적층된 메모리 칩(250), 그리고 응용 프로세서(230)와 메모리 칩(250)을 덮는 몰드막(260)을 포함할 수 있다. 반도체 패키지(20)는 가령 휴대폰이나 태블릿 컴퓨터 등과 같은 모바일 제품에 사용될 수 있다.
응용 프로세서(230)는 패키지 기판(210) 상에 배치된 솔더볼(220)을 통해 패키지 기판(210)과 전기적으로 연결될 수 있다. 메모리 칩(250)은 응용 프로세서(230) 상에 배치된 솔더볼(240)을 통해 응용 프로세서(230)와 전기적으로 연결될 수 있다. 응용 프로세서(230)는 그 활성면이 패키지 기판(210)을 바라보는 상태 혹은 그 활성면이 메모리 칩(250)을 바라보는 상태로 패키지 기판(210) 상에 실장될 수 있다. 메모리 칩(250)은 가령 그 활성면이 응용 프로세서(230)를 바라보는 상태로 응용 프로세서(230) 상에 적층될 수 있다. 응용 프로세서(230)는 관통전극(235)을 포함할 수 있다. 가령, 응용 프로세스(230)는 도 1l의 반도체 소자(1) 혹은 도 2c의 반도체 소자(2)와 동일하거나 유사한 구조를 가질 수 있다. 도 1l의 반도체 소자(1) 혹은 도 2c의 반도체 소자(2)에 관한 설명은 응용 프로세서(230)에 마찬가지로 적용될 수 있다.
도 3b를 참조하면, 반도체 모듈(20)은 외부단자(312)가 부착된 인쇄회로기판과 같은 패키지 기판(310), 패키지 기판(310) 상에 실장된 칩 스택(360)과 그래픽 프로세싱 유닛(350: GPU), 그리고 칩 스택(360)과 그래픽 프로세싱 유닛(350)을 덮는 몰드막(370)을 포함하는 가령 메모리 모듈일 수 있다. 반도체 모듈(20)은 패키지 기판(310) 상에 제공된 인터포저(330)를 더 포함할 수 있다.
그래픽 프로세싱 유닛(350)과 칩 스택(360)은 인터포저(330) 상에 배치된 솔더볼(340)을 통해 인터포저(330)와 전기적으로 연결될 수 있다. 인터포저(330)는 관통전극(335)을 포함할 수 있고, 패키지 기판(310) 상에 배치된 솔더볼(320)을 통해 패키지 기판(310)과 전기적으로 연결될 수 있다.
칩 스택(360)은 적층된 복수개의 가령 하이밴드 메모리 칩들(361,362,363,364)을 포함할 수 있다. 메모리 칩들(361-364)은 솔더볼들(367)을 통해 서로 전기적으로 연결될 수 있다. 메모리 칩들(361-364) 중에서 적어도 어느 하나는 관통전극(365)을 포함할 수 있다. 가령, 제1 메모리 칩(361)과 제2 메모리 칩(362)과 제3 메모리 칩(363)은 각각 적어도 하나의 관통전극(365)을 포함할 수 있다. 제4 메모리 칩(364)은 관통전극을 포함하지 않을 수 있다. 다른 예로, 제4 메모리 칩(364)은 관통전극(365)을 포함할 수 있다. 메모리 칩들(361,362,363,364) 중 적어도 제1 내지 제3 메모리 칩들(361-363)은 도 1l의 반도체 소자(1) 혹은 도 2c의 반도체 소자(2)와 동일하거나 유사한 구조를 가질 수 있다. 도 1l의 반도체 소자(1) 혹은 도 2c의 반도체 소자(2)에 관한 설명은 제1 내지 제3 메모리 칩들(361-363)에 마찬가지로 적용될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 집적회로 그리고 상기 집적회로와 전기적으로 연결된 콘택이 배치된 기판;
    상기 기판을 덮으며 상기 집적회로와 전기적으로 연결된 적어된 복수개의 금속배선들이 포함된 절연막; 그리고
    상기 절연막과 상기 기판을 관통하고 상기 집적회로에 전기적으로 연결된 관통전극을 포함하고,
    상기 절연막은:
    상기 기판 상에 제공된 층간절연막; 그리고
    상기 층간절연막 상에 제공된 금속간절연막을 포함하고,
    상기 금속배선들은:
    상기 층간절연막 내에 제공되고 상기 콘택과 전기적으로 연결된 제1 금속배선; 그리고
    상기 금속간절연막 내에 제공되고 상기 제1 금속배선 및 상기 관통전극과 전기적으로 연결된 복수개의 제2 금속배선들을 포함하고,
    상기 관통전극의 상면은 상기 콘택의 상면에 비해 높은 레벨을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연막은 상기 층간절연막과 상기 금속간절연막 사이에 제공된 캡핑막을 더 포함하고,
    상기 관통전극은 상기 기판과 상기 층간절연막을 관통하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 금속배선들은:
    상기 제1 금속배선에 전기적으로 연결된 제1 연결배선; 그리고
    상기 관통전극의 상면 상에 제공된 복수개의 제2 연결배선들을 포함하고,
    상기 캡핑막은 상기 제2 연결배선들 사이에서 상기 관통전극의 상면 일부를 덮는 반도체 소자.
  4. 제3항에 있어서,
    상기 관통전극의 상면은 평평하고, 상기 캡핑막은 균일한 두께를 갖는 반도체 소자.
  5. 제3항에 있어서,
    상기 관통전극의 상면 일부는 상기 제2 연결배선들 사이에서 상기 기판으로부터 멀어지는 방향으로 돌출되고,
    상기 캡핑막은 상기 관통전극의 상면 일부 상에선 제1 두께를 가지고 상기 층간절연막 상에선 상기 제1 두께에 비해 큰 제2 두께를 갖는 반도체 소자.
  6. 집적회로 그리고 상기 집적회로에 전기적으로 연결된 콘택이 제공된 기판을 덮는 층간절연막을 형성하고;
    상기 층간절연막과 상기 기판의 일부를 관통하는 관통전극을 형성하고;
    상기 관통전극을 형성한 이후에, 상기 층간절연막 내에 상기 콘택과 전기적으로 연결되는 제1 금속배선을 형성하고;
    상기 층간절연막 상에 상기 제1 금속배선과 상기 관통전극을 덮는 캡핑막과 금속간절연막을 순차 형성하고; 그리고
    상기 금속간절연막 내에 상기 제1 금속배선 및 상기 관통전극과 전기적으로 연결되는 복수개의 제2 금속배선들을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 층간절연막을 형성하는 것은:
    상기 집적회로가 제공된 상기 기판을 제공하고;
    상기 기판 상에 상기 집적회로를 덮는 제1 절연막을 형성하고;
    상기 제1 절연막을 관통하여 상기 집적회로에 전기적으로 연결되는 상기 콘택을 형성하고;
    상기 제1 절연막 상에 상기 콘택을 덮는 제2 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 제2 금속배선들을 형성하는 것은:
    상기 금속간절연막과 상기 캡핑막을 패터닝하여, 상기 금속간절연막 내에 상기 제1 금속배선에 전기적으로 연결되는 제1 연결 배선과 상기 관통전극에 전기적으로 연결되는 복수개의 제2 연결배선들을 형성하는 것을 포함하고,
    상기 캡핑막은 상기 제2 연결배선들 사이의 상기 관통전극의 상면 일부를 덮는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 캡핑막은 균일한 두께를 갖는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 캡핑막은 상기 관통전극의 상면 일부 상에선 제1 두께를 가지고 상기 층간절연막 상에선 상기 제1 두께에 비해 큰 제2 두께를 갖는 반도체 소자의 제조방법.
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